JPH10198285A - Planar display device - Google Patents
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- JPH10198285A JPH10198285A JP376197A JP376197A JPH10198285A JP H10198285 A JPH10198285 A JP H10198285A JP 376197 A JP376197 A JP 376197A JP 376197 A JP376197 A JP 376197A JP H10198285 A JPH10198285 A JP H10198285A
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- wiring
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- chip
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置に関し、特に配線構造に特徴を有
する平面表示装置に関する。The present invention relates to a flat display device represented by a liquid crystal display device, and more particularly to a flat display device having a characteristic wiring structure.
【０００２】[0002]
【従来の技術】従来の液晶表示装置の配線構造を、図９
に基づいて説明する。2. Description of the Related Art The wiring structure of a conventional liquid crystal display device is shown in FIG.
It will be described based on.
【０００３】液晶表示装置４００は、２枚のガラス基板
４０２、４０４を組み合せ、一方のガラス基板４０４の
周縁部４０６には、ガラス基板４０４に形成させたＴＦ
Ｔトランジスタ等のスイッチング素子を駆動するための
信号線駆動部用ＩＣチップ４０８及び走査線駆動部用Ｉ
Ｃチップ４１０が複数個直接実装されている。これらＩ
Ｃチップ４０８、４１０を制御するための制御信号や駆
動電源などを供給するための配線４１２は、ガラス基板
４０４の周縁部４０６に薄膜で形成されている。そし
て、この配線４１２の入力端子部分にフレキシブル基板
４１４が配されて、前記した制御信号や駆動電源などを
供給する外部回路に接続されている。A liquid crystal display device 400 combines two glass substrates 402 and 404, and a peripheral portion 406 of one of the glass substrates 404 has a TF formed on the glass substrate 404.
IC chip 408 for a signal line driver for driving a switching element such as a T transistor and I for a scan line driver
A plurality of C chips 410 are directly mounted. These I
A wiring 412 for supplying a control signal for controlling the C chips 408 and 410 and a driving power supply is formed in a thin film on a peripheral portion 406 of the glass substrate 404. A flexible substrate 414 is arranged on the input terminal portion of the wiring 412, and is connected to an external circuit that supplies the above-described control signal, drive power, and the like.
【０００４】[0004]
【発明が解決しようとする課題】上記した液晶表示装置
４００の配線構造では、表示エリア４１６内の各電極と
同時に形成されることから配線４１２は薄膜で形成さ
れ、よって配線抵抗が大きい。配線抵抗が大きいと、Ｉ
Ｃチップに誤動作が生じるなどして、良好な画面表示が
得られないという不具合が起こりやすい。このような配
線抵抗を小さくするためには、配線４１２の幅を太くす
ることが考えられるが、配線４１２を太くすると、配線
４１２が形成される領域であるガラス基板４０４の周縁
部４０６の面積が大きくなり、画面表示エリア４１６に
対するガラス基板４０４の外形サイズが大きくなってし
まうという問題がある。In the above-described wiring structure of the liquid crystal display device 400, the wiring 412 is formed of a thin film because it is formed simultaneously with each electrode in the display area 416, and thus has a high wiring resistance. If the wiring resistance is large, I
It is easy to cause a problem that a good screen display cannot be obtained due to a malfunction of the C chip. In order to reduce such wiring resistance, it is conceivable to increase the width of the wiring 412. However, if the wiring 412 is made thicker, the area of the peripheral portion 406 of the glass substrate 404 where the wiring 412 is formed is reduced. The size of the glass substrate 404 with respect to the screen display area 416 increases.
【０００５】そこで、本発明は、ガラス基板の外形サイ
ズを大きくすることなく、ガラス基板上に配された配線
の配線抵抗を小さくすることのできる液晶表示装置を提
供することを目的とする。Accordingly, an object of the present invention is to provide a liquid crystal display device capable of reducing the wiring resistance of wiring arranged on a glass substrate without increasing the outer size of the glass substrate.
【０００６】[0006]
【課題を解決するための手段】本発明の請求項１の平面
表示装置は、２枚の基板間に光変調層を保持し、少なく
とも一方の前記基板に複数の電極を形成し、前記電極を
駆動するＩＣチップを前記一方の基板の周縁部に直接ま
たは接続配線基板を介して配し、前記ＩＣチップを駆動
させるための信号を入力する複数の配線を前記一方の基
板の前記周縁部に直接または接続配線基板を介して形成
した平面表示装置において、前記複数の配線のうち少な
くとも一の配線を、他方の前記基板に備えたものであ
る。According to a first aspect of the present invention, there is provided a flat panel display device, wherein a light modulation layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and the electrodes are formed. An IC chip to be driven is disposed directly on the peripheral portion of the one substrate or via a connection wiring substrate, and a plurality of wirings for inputting a signal for driving the IC chip are directly provided on the peripheral portion of the one substrate. Alternatively, in a flat display device formed through a connection wiring substrate, at least one of the plurality of wirings is provided on the other substrate.
【０００７】請求項２の平面表示装置は、請求項１にお
いて、前記の少なくとも一の配線には、前記ＩＣチップ
を駆動する電源を供給する配線または前記ＩＣチップを
接地する接地配線が含まれているものである。According to a second aspect of the present invention, in the first aspect, the at least one wiring includes a wiring for supplying power for driving the IC chip or a ground wiring for grounding the IC chip. Is what it is.
【０００８】請求項３の平面表示装置は、２枚の基板間
に光変調層を保持し、少なくとも一方の前記基板に複数
の電極を形成し、前記電極を駆動するＩＣチップを前記
一方の基板の周縁部に直接または接続配線基板を介して
配し、前記ＩＣチップを駆動させるための信号を入力す
る複数の配線を前記一方の基板の前記周縁部に直接また
は接続配線基板を介して形成した平面表示装置におい
て、他方の前記基板にも配線を設け、一の信号を、前記
一方の基板に設けられた配線と、前記他方の基板に設け
られた配線とを通して並列に前記ＩＣチップへ入力する
ものである。According to a third aspect of the present invention, in the flat display device, a light modulation layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and an IC chip for driving the electrodes is mounted on the one substrate. And a plurality of wirings for inputting a signal for driving the IC chip are formed directly on the peripheral portion of the one substrate or via the connection wiring substrate. In the flat panel display device, wiring is also provided on the other substrate, and one signal is input to the IC chip in parallel through the wiring provided on the one substrate and the wiring provided on the other substrate. Things.
【０００９】請求項４の平面表示装置は、請求項３にお
いて、前記複数の配線と電気的に接続された外部入力部
が前記一方の基板の前記周縁部に配され、前記ＩＣチッ
プが前記一方の前記基板の少なくとも一端辺に沿って複
数個配され、前記外部入力部から前記ＩＣチップへ入力
される前記少なくとも一の信号に対する配線抵抗を、隣
接する前記ＩＣチップ間でほぼ等しくしたものである。According to a fourth aspect of the present invention, in the flat panel display according to the third aspect, an external input portion electrically connected to the plurality of wirings is arranged on the peripheral portion of the one substrate, and the IC chip is connected to the one side. And a plurality of wiring resistances are arranged along at least one side of the substrate, and wiring resistances for the at least one signal input from the external input portion to the IC chip are substantially equal between adjacent IC chips. .
【００１０】請求項５の平面表示装置は、請求項３また
は４において、前記の少なくとも一の信号を通す配線に
は、前記ＩＣチップを駆動する電源を供給する配線また
は前記ＩＣチップを接地する接地配線が含まれているも
のである。According to a fifth aspect of the present invention, in the third or fourth aspect, the wiring for passing the at least one signal includes a wiring for supplying power for driving the IC chip or a ground for grounding the IC chip. Wiring is included.
【００１１】請求項６の平面表示装置は、２枚の基板間
に光変調層を保持し、少なくとも一方の前記基板に複数
の電極を形成し、前記電極を駆動するＩＣチップを前記
一方の基板の前記電極が形成された面の周縁部に直接ま
たは接続配線基板を介して配し、前記ＩＣチップを駆動
させるための信号を入力する複数の配線を前記一方の基
板の前記周縁部に直接または接続配線基板を介して形成
した平面表示装置において、前記複数の配線のうち少な
くとも一の配線を、前記一方の前記基板の前記電極が形
成された面の裏面に配したものである。According to a sixth aspect of the present invention, in the flat display device, a light modulation layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and an IC chip for driving the electrodes is mounted on the one substrate. A plurality of wirings, which are arranged directly or via a connection wiring substrate on a peripheral portion of the surface on which the electrodes are formed, and which input a signal for driving the IC chip, are directly or peripherally provided on the peripheral portion of the one substrate. In a flat display device formed via a connection wiring substrate, at least one of the plurality of wirings is arranged on the back surface of the surface of the one substrate on which the electrodes are formed.
【００１２】請求項７の平面表示装置は、請求項６にお
いて、前記一方の基板を下に、前記他方の基板を上に配
し、前記一方の基板の下方に外部照明装置を備え、前記
の少なくとも一の配線には、前記ＩＣチップを接地する
接地配線が含まれているものである。According to a seventh aspect of the present invention, there is provided the flat panel display according to the sixth aspect, wherein the one substrate is disposed below, the other substrate is disposed above, and an external lighting device is disposed below the one substrate. At least one of the wires includes a ground wire for grounding the IC chip.
【００１３】請求項１の平面表示装置では、ＩＣチップ
を駆動させるための信号を入力する複数の配線、例え
ば、駆動電源用配線や表示データ信号配線、接地配線な
どの配線のうち、少なくとも一の配線が他方の基板に配
されている。そのため、少なくともその一の配線分だ
け、一方の基板の周縁部または接続配線基板の面積を小
さくすることができる。また、前記一方の基板の外形を
大きくすることなく、その基板の周縁部または接続配線
基板に形成された複数の配線の配線幅を太くして配線抵
抗を小さくすることができる。According to the first aspect of the present invention, at least one of a plurality of wirings for inputting a signal for driving the IC chip, such as a wiring for a driving power supply, a display data signal wiring, and a ground wiring, is provided. Wiring is provided on the other substrate. Therefore, the peripheral portion of one substrate or the area of the connection wiring substrate can be reduced by at least one wiring. Further, the wiring resistance can be reduced by increasing the wiring width of a plurality of wirings formed on the peripheral portion of the substrate or the connection wiring substrate without increasing the outer shape of the one substrate.
【００１４】請求項２の平面表示装置では、配線抵抗に
よる電位低下が特に問題となる駆動電源用配線または接
地配線につき、その配線抵抗を下げることができる。According to the flat display device of the present invention, the wiring resistance can be reduced for the drive power supply wiring or the ground wiring, in which the potential drop due to the wiring resistance is particularly problematic.
【００１５】請求項３の平面表示装置では、ＩＣチップ
を駆動させるための信号を入力する複数の配線のうち少
なくとも一の配線が、他方の基板にも配されており、一
の信号が、一方の基板に設けられた配線と他方の基板に
設けられた配線とにより並列にＩＣチップに入力され
る。そのため、ＩＣチップへの配線抵抗が直列に接続さ
れている場合に比べて小さく、よって、前記一方の基板
の外形を大きくすることなく、その配線の配線抵抗を小
さくすることができる。According to a third aspect of the present invention, at least one of a plurality of wires for inputting a signal for driving an IC chip is also provided on the other substrate, and one signal is supplied to the other substrate. The wiring provided on one substrate and the wiring provided on the other substrate are input to the IC chip in parallel. Therefore, the wiring resistance to the IC chip is smaller than in the case where the wiring resistance is connected in series, and the wiring resistance of the wiring can be reduced without increasing the outer shape of the one substrate.
【００１６】請求項４の平面表示装置では、一方の基板
の端辺に沿って配された複数のＩＣチップにおいて、少
なくとも一の信号については、外部入力部から各ＩＣチ
ップへと入力される際の配線抵抗が、隣接するＩＣチッ
プ間でほぼ等しいので、各ＩＣチップ間で均質の信号が
送られる。そのため、これら複数のＩＣチップを外部入
力部からの距離に拘らず同等に動作させることができ、
よって、安定した画面表示を得ることができる。According to a fourth aspect of the present invention, in a plurality of IC chips arranged along an edge of one substrate, at least one signal is input from an external input unit to each IC chip. Is substantially equal between adjacent IC chips, a uniform signal is sent between the IC chips. Therefore, the plurality of IC chips can be operated equally regardless of the distance from the external input unit,
Therefore, a stable screen display can be obtained.
【００１７】請求項５の平面表示装置では、配線抵抗に
よる電位低下が特に問題となる駆動電源用配線または接
地配線につき、その配線抵抗を下げることができる。According to the flat display device of the present invention, the wiring resistance can be reduced for the drive power supply wiring or the ground wiring, in which the potential drop due to the wiring resistance is particularly problematic.
【００１８】請求項６の平面表示装置では、ＩＣチップ
を駆動させるための信号を入力する複数の配線のうち少
なくとも一の配線が、一方の基板の、他の配線が形成さ
れた面とは反対側の面に配されている。そのため、少な
くともその一の配線分だけ、一方の基板の周縁部または
接続配線基板を小さくすることができる。また、前記一
方の基板の外形を大きくすることなく、その基板の周縁
部または接続配線基板に形成された複数の配線の配線幅
を太くして配線抵抗を小さくすることができる。さら
に、基板の裏面であるため、その一の配線を太くするこ
とも容易である。In the flat display device according to the present invention, at least one of a plurality of wirings for inputting a signal for driving an IC chip is opposite to a surface of one substrate on which another wiring is formed. It is arranged on the side surface. Therefore, the peripheral portion of one substrate or the connection wiring substrate can be reduced in size by at least one wiring. Further, the wiring resistance can be reduced by increasing the wiring width of a plurality of wirings formed on the peripheral portion of the substrate or the connection wiring substrate without increasing the outer shape of the one substrate. Further, since it is the back surface of the substrate, it is easy to make the one wiring thicker.
【００１９】請求項７の平面表示装置では、接地配線が
一方の基板の下面に配されているので、その下方に配さ
れた外部照明装置からのノイズをシールドするととも
に、平面表示装置の外部からのノイズに対するシールド
効果が高い。In the flat display device according to the present invention, the ground wiring is provided on the lower surface of the one substrate, so that noise from an external lighting device disposed below the ground wiring is shielded and the ground wiring is provided from outside the flat display device. High shielding effect against noise.
【００２０】[0020]
（第１の実施例）以下、本発明の第１の実施例に係る液
晶表示装置１０を図１、２により説明する。(First Embodiment) Hereinafter, a liquid crystal display device 10 according to a first embodiment of the present invention will be described with reference to FIGS.
【００２１】この液晶表示装置１０は、ＣＯＧ(Chip On
Glass) 方式による液晶表示装置であり、アレイ電極と
対向電極がそれぞれ形成された２枚のガラス基板間に液
晶が保持されてディスプレイ部１１が形成されている。
そして、アレイ電極が形成されたガラス基板であるアレ
イ基板１２は、対向電極が形成されたガラス基板である
対向基板１４より大きく形成されており、前記ディスプ
レー部１１の外方に、アレイ基板１２よりなる信号線側
周縁部（以下、Ｘ側周縁部という）１６と走査線側周縁
部（以下、Ｙ側周縁部という）１８とがＬ字状に交差す
るように形成されている。そして、この両周縁部１６、
１８が交差する領域には、外部からの信号などが入力さ
れる外部入力電極部１７が形成されており、この電極部
１７に、フレキシブル配線基板１９が電気的に接続され
ている。The liquid crystal display device 10 has a COG (Chip On
This is a liquid crystal display device of the Glass type, in which a display section 11 is formed by holding liquid crystal between two glass substrates on which an array electrode and a counter electrode are respectively formed.
The array substrate 12, which is a glass substrate on which array electrodes are formed, is formed to be larger than the counter substrate 14, which is a glass substrate on which counter electrodes are formed. The signal line side peripheral portion (hereinafter referred to as X side peripheral portion) 16 and the scanning line side peripheral portion (hereinafter referred to as Y side peripheral portion) 18 are formed so as to intersect in an L-shape. Then, the two peripheral portions 16,
An external input electrode portion 17 to which a signal from the outside is input is formed in a region where 18 intersects, and a flexible wiring board 19 is electrically connected to the electrode portion 17.
【００２２】符号２０は、Ｘ側周縁部１６に直接実装さ
れた信号線駆動部用ＩＣチップ（以下、Ｘ側ＩＣチップ
という）であり、所定の間隔をおいて３個がアレイ基板
１２の上面に実装されている。このＸ側ＩＣチップ２０
は、ディスプレイ部１１から引出されたアルミニウム
（Ａｌ）薄膜よりなる複数の信号線２２に接続されてい
る。Reference numeral 20 denotes a signal line driver IC chip (hereinafter referred to as an X-side IC chip) directly mounted on the X-side peripheral portion 16, and three IC chips are provided at predetermined intervals on the upper surface of the array substrate 12. Has been implemented. This X side IC chip 20
Are connected to a plurality of signal lines 22 made of an aluminum (Al) thin film drawn from the display unit 11.
【００２３】符号２４は、Ｙ側周縁部１８に直接実装さ
れた走査線駆動部用ＩＣチップ（以下、Ｙ側ＩＣチップ
という）であり、所定の間隔をおいて２個がアレイ基板
１２の上面に実装されている。このＹ側ＩＣチップ２４
は、ディスプレイ部１１から引出されたアルミニウム
（Ａｌ）薄膜よりなる複数の走査線２６に接続されてい
る。Reference numeral 24 denotes a scanning line driver IC chip (hereinafter, referred to as a Y-side IC chip) directly mounted on the Y-side peripheral portion 18. Two IC chips are provided at a predetermined interval on the upper surface of the array substrate 12. Has been implemented. This Y side IC chip 24
Are connected to a plurality of scanning lines 26 made of an aluminum (Al) thin film drawn from the display unit 11.
【００２４】符号２８は、Ｘ側周縁部１６にアルミニウ
ム（Ａｌ）薄膜により形成されたアレイ基板上配線（以
下、Ｘ側アレイ配線という）であり、Ｘ側ＩＣチップ２
０に表示データやクロック信号、スタート・パルスなど
の信号を入力する複数の信号入力配線と、Ｘ側ＩＣチッ
プ２０を接地するための接地配線とよりなる。このＸ側
アレイ配線２８は、外部入力電極部１７からＸ側周縁部
１６の外縁に沿って延びている。ここで、３個のＸ側Ｉ
Ｃチップ２０を、外部入力電極部１７に近い方から、第
１Ｘ側ＩＣチップ２０ａ、第２Ｘ側ＩＣチップ２０ｂ、
第３Ｘ側ＩＣチップ２０ｃとすると、Ｘ側アレイ配線２
８は、第１、２Ｘ側ＩＣチップ２０ａ、２０ｂで内方に
突出するように屈曲して、これら両チップ２０ａ、２０
ｂを前記電極部１７に接続し、さらに、第３Ｘ側ＩＣチ
ップ２０ｃまで延びて該チップ２０ｃを接続している。Reference numeral 28 denotes a wiring on the array substrate (hereinafter referred to as an X-side array wiring) formed of an aluminum (Al) thin film on the X-side peripheral portion 16.
A plurality of signal input wirings for inputting display data, a clock signal, a start pulse, and the like to 0, and a ground wiring for grounding the X-side IC chip 20 are provided. The X-side array wiring 28 extends from the external input electrode portion 17 along the outer edge of the X-side peripheral portion 16. Here, three X-side I
The first X-side IC chip 20a, the second X-side IC chip 20b,
If the third X-side IC chip 20c is used, the X-side array wiring 2
8 is bent at the first and second X-side IC chips 20a and 20b so as to protrude inward, and these two chips 20a and 20b are bent.
b is connected to the electrode section 17, and further extends to the third X-side IC chip 20c to connect the chip 20c.
【００２５】符号３０は、Ｙ側周縁部１８に薄膜により
形成されたアレイ基板上配線（以下、Ｙ側アレイ配線と
いう）であり、Ｙ側ＩＣチップ２４に表示データやクロ
ック信号、スタート・パルスなどの信号を入力する複数
の入力信号配線と、Ｙ側ＩＣチップ２４を接地するため
の接地配線とよりなる。このＹ側アレイ配線３０は、外
部入力電極部１７からＹ側周縁部１８の外縁に沿って延
びている。このＹ側アレイ配線３０も、Ｘ側アレイ配線
２８と同様に、Ｙ側ＩＣチップ２４の第１、２チップ２
４ａ、２４ｂを外部入力電極部１７に接続している。Reference numeral 30 denotes a wiring on an array substrate (hereinafter, referred to as a Y-side array wiring) formed of a thin film on the Y-side peripheral portion 18. The Y-side IC chip 24 has display data, a clock signal, a start pulse, etc. And a ground wiring for grounding the Y-side IC chip 24. The Y-side array wiring 30 extends from the external input electrode portion 17 along the outer edge of the Y-side peripheral portion 18. Similarly to the X-side array wiring 28, the Y-side array wiring 30 also has the first and second chips 2 of the Y-side IC chip 24.
4a and 24b are connected to the external input electrode unit 17.
【００２６】符号３２は、対向基板１４の内面即ち下面
側において該基板上に薄膜により形成され、Ｘ側周縁部
１６に平行に延びる対向基板上配線（以下、Ｘ側対向配
線という）である。このＸ側対向配線３２は、Ｘ側ＩＣ
チップ２０に駆動電源を供給する配線であり、その一端
は、外部入力電極部１７から引出された薄膜よりなるア
レイ基板上配線３４と、導電性のトランスファ３６を介
して電気的に接続されている。そして、他端は、第３Ｘ
側ＩＣチップ２０ｃと接続されたアレイ基板上配線３８
ｃと、導電性のトランスファ４０ｃを介して電気的に接
続されている。さらに、第１、２Ｘ側ＩＣチップ２０
ａ、２０ｂについても、各ＩＣチップ２０ａ、２０ｂに
それぞれ接続されたアレイ基板上配線３８ａ、３８ｂ
と、導電性のトランスファ４０ａ、４０ｂを介してそれ
ぞれ電気的に接続されている。Reference numeral 32 denotes a wiring on the opposing substrate (hereinafter referred to as an X-side opposing wiring) formed of a thin film on the inner surface, that is, the lower surface of the opposing substrate 14 and extending in parallel with the X-side peripheral portion 16. The X-side opposing wiring 32 is an X-side IC
One end of a wiring for supplying drive power to the chip 20, one end of which is electrically connected to a wiring 34 on the array substrate made of a thin film drawn from the external input electrode portion 17 via a conductive transfer 36. . And the other end is 3X
Wiring 38 on array substrate connected to side IC chip 20c
c and is electrically connected via a conductive transfer 40c. Further, the first and second X-side IC chips 20
a and 20b, the wirings 38a and 38b on the array substrate connected to the IC chips 20a and 20b, respectively.
Are electrically connected to each other via conductive transfer units 40a and 40b.
【００２７】符号４２は、対向基板１４の内面側におい
て該基板上に薄膜により形成され、Ｙ側周縁部１８に平
行に延びる対向基板上配線（以下、Ｙ側対向配線とい
う）である。このＹ側対向配線４２は、Ｙ側ＩＣチップ
２４に駆動電源を供給する配線であり、その一端は、Ｘ
側対向配線３２と、トランスファ３６において電気的に
接続されており、他端は、第２Ｙ側ＩＣチップ２４ｂに
接続されたアレイ基板上配線４４ｂと、導電性のトラン
スファ４６ｂを介して電気的に接続されている。さら
に、第１Ｙ側ＩＣチップ２４ａについても、該ＩＣチッ
プ２４ａと接続されたアレイ基板上配線４４ａと、導電
性のトランスファ４６ａを介して電気的に接続されてい
る。Reference numeral 42 denotes a wiring on a counter substrate (hereinafter referred to as a Y-side counter wiring) which is formed of a thin film on the inner surface of the counter substrate 14 and extends in parallel with the Y-side peripheral portion 18. The Y-side opposing wiring 42 is a wiring for supplying drive power to the Y-side IC chip 24, and one end thereof is
The other end is electrically connected to the side opposite wiring 32 at the transfer 36, and the other end is electrically connected to the wiring 44b on the array substrate connected to the second Y-side IC chip 24b via the conductive transfer 46b. Have been. Further, the first Y-side IC chip 24a is also electrically connected to the wiring 44a on the array substrate connected to the IC chip 24a via a conductive transfer 46a.
【００２８】これらＸ側及びＹ側対向配線３２、４２
は、対向基板１４に形成された対向電極４８の周縁より
外方に位置している。また、これら対向配線３２、４２
及びアレイ基板上配線３４、３８、４４は、Ｘ側アレイ
配線２８及びＹ側アレイ配線３０を構成する信号入力配
線などの各一の配線よりも幅広く形成されている。These X-side and Y-side opposing wires 32, 42
Are located outside the periphery of the counter electrode 48 formed on the counter substrate 14. In addition, these opposed wirings 32 and 42
In addition, the wirings 34, 38, and 44 on the array substrate are formed wider than each wiring such as a signal input wiring constituting the X-side array wiring 28 and the Y-side array wiring 30.
【００２９】なお、対向電極４８への給電は、Ｘ側周縁
部１６の外部入力電極部１７と反対の端部に配されたフ
レキシブル基板５０より、アレイ基板上配線５２、導電
性のトランスファ５４を介してなされる。対向電極４８
の端部には、トラスンスファ５４を設けるためのパッド
部４８ａが突出形成されている。The power is supplied to the opposing electrode 48 from the flexible substrate 50 disposed at the end of the X-side peripheral portion 16 opposite to the external input electrode portion 17 through the wiring 52 on the array substrate and the conductive transfer 54. Made through. Counter electrode 48
A pad portion 48a for providing the transistor 54 is formed to project from the end portion.
【００３０】ここで、トランスファ４０ｂの構造につい
て図２により説明する。トランスファ４０ｂは、銀ペー
ストよりなる導電性材であり、例えばアレイ基板１２と
対向基板１４との間の液晶６１を封止するための絶縁性
シール材５６内に円柱状に形成され、Ｘ側対向配線３２
の接続パッド５８とアレイ基板上配線３８ｂとを接続し
ている。トランスファ４０ａ、４０ｃ及び他のトランス
ファ３６、４６、５４についても同様にシール材５６内
に円柱状に形成されている。Here, the structure of the transfer 40b will be described with reference to FIG. The transfer 40b is a conductive material made of a silver paste, and is formed in a cylindrical shape in an insulating sealing material 56 for sealing the liquid crystal 61 between the array substrate 12 and the opposing substrate 14, for example, and is opposed to the X side. Wiring 32
Connection pad 58 and the wiring 38b on the array substrate. The transfer 40a, 40c and the other transfer 36, 46, 54 are similarly formed in the sealing material 56 in a column shape.
【００３１】なお、符号６０は遮光膜、符号６２は赤、
緑、青の三原色で構成される色部を示し、対向基板１４
上に形成されている。この色部６２と対向電極４８との
間には絶縁性の有機保護膜６４が形成されている。ま
た、符号６６は絶縁膜、符号６８は画素電極、符号７０
は配向膜を示す。Reference numeral 60 denotes a light shielding film, reference numeral 62 denotes red,
A color portion composed of three primary colors of green and blue is shown.
Is formed on. An insulating organic protective film 64 is formed between the color portion 62 and the counter electrode 48. Reference numeral 66 denotes an insulating film, reference numeral 68 denotes a pixel electrode, and reference numeral 70 denotes a pixel electrode.
Indicates an alignment film.
【００３２】以上よりなる液晶表示装置１０では、ＩＣ
チップ２０、２４に接続すべき複数の配線の内、駆動電
源を供給する配線３２、４２が、対向基板１４側に設け
られている。そのため、Ｘ側及びＹ側周縁部１６、１８
における配線を形成するための配線領域を小さくするこ
とができ、よって、画面表示エリアに対するガラス基板
の外形サイズを小さくすることができる。また、ガラス
基板の外形サイズを大きくすることなく、Ｘ側及びＹ側
アレイ配線２８、３０と、Ｘ側及びＹ側対向配線３２、
４２の配線幅を太くすることができ、よって、これらガ
ラス基板上に形成された配線の配線抵抗を小さくするこ
とができる。In the liquid crystal display device 10 constituted as described above, the IC
Among the plurality of wirings to be connected to the chips 20 and 24, the wirings 32 and 42 for supplying a driving power are provided on the counter substrate 14 side. Therefore, the X-side and Y-side peripheral portions 16, 18
In this case, the wiring area for forming the wiring can be reduced, and the outer size of the glass substrate with respect to the screen display area can be reduced. Also, without increasing the outer size of the glass substrate, the X-side and Y-side array wirings 28 and 30 and the X-side and Y-side opposing wiring 32,
The wiring width of the wiring 42 can be increased, and thus the wiring resistance of the wiring formed on these glass substrates can be reduced.
【００３３】なお、以上においては、ＩＣチップ２０、
２４への駆動電源用の配線を対向基板１４上に設けた
が、これに代えて接地配線や信号入力配線を対向基板１
４上に設けてもよい。ただ、上記のように、対向基板１
４に配線３２、４２を設けた方が外形サイズを大きくす
ることなく、容易にその幅を太くして配線抵抗を下げる
ことができるので、特に配線抵抗が問題となる駆動電源
用配線や接地配線を対向基板１４に設ける方が好まし
い。In the above, the IC chip 20,
The wiring for the drive power supply to the counter substrate 24 is provided on the counter substrate 14, but instead, the ground wiring and the signal input wiring are connected to the counter substrate 1.
4 may be provided. However, as described above, the opposing substrate 1
In the case where the wirings 32 and 42 are provided in the wiring 4, the width can be easily increased and the wiring resistance can be reduced without increasing the external size. Is preferably provided on the counter substrate 14.
【００３４】また、以上においては、Ｘ側及びＹ側対向
配線３２、４２を別に形成せしめて、駆動電源用の配線
としたが、導電性を有する遮光膜６０をそのまま配線と
して用いてもよい。この場合にも、トランスファ３６、
４０、４６により、アレイ基板１２と対向基板１４との
間を電気的に接続する。In the above description, the X-side and Y-side opposing wirings 32 and 42 are separately formed and used as the wiring for the drive power supply. However, the light-shielding film 60 having conductivity may be used as it is. Also in this case, the transfer 36,
The connection between the array substrate 12 and the opposing substrate 14 is made by 40 and 46 electrically.
【００３５】（第２の実施例）次に、第２の実施例に係
る液晶表示装置１００について図３により説明する。(Second Embodiment) Next, a liquid crystal display device 100 according to a second embodiment will be described with reference to FIG.
【００３６】この実施例も第１の実施例と同様、ＩＣチ
ップ２０、２４への駆動電源用配線を対向基板１４上に
設けている。以下、第１の実施例との相違点についての
み説明する。In this embodiment, similarly to the first embodiment, the wiring for the drive power supply to the IC chips 20 and 24 is provided on the counter substrate 14. Hereinafter, only differences from the first embodiment will be described.
【００３７】この液晶表示装置１００は、ＴＡＢ(Tape
Automated Bonding)方式によるものである。Ｘ側周縁部
１６とＹ側周縁部１８には、各ＩＣチップ２０、２４が
フレキシブル基板上に搭載されたＴＣＰ(Tape Carrier
Package)が、Ｘ側に３個１０２ａ、１０２ｂ、１０２
ｃ、Ｙ側に２個１０４ａ、１０４ｂ配されている。The liquid crystal display device 100 has a TAB (Tape)
Automated Bonding) method. On the X-side peripheral portion 16 and the Y-side peripheral portion 18, each of the IC chips 20 and 24 is mounted on a flexible substrate by using a TCP (Tape Carrier).
Package), three on the X side 102a, 102b, 102
Two pieces 104a and 104b are arranged on the c and Y sides.
【００３８】本実施例においては、Ｘ側対向配線３２と
Ｙ側対向配線４２とが対向基板１４上で接続されておら
ず分離している。Ｘ側ＩＣチップ２０とＹ側ＩＣチップ
２４に対する駆動電源用配線は、外部入力電極部１７か
らそれぞれＸ側及びＹ側周縁部１６、１８に沿って引出
され、それぞれ第１ＩＣチップ２０ａ、２４ａが搭載さ
れたＴＣＰ１０２ａ、１０４ａに接続されている。そし
て、ＴＣＰ１０２ａ、１０４ａ上で、第１ＩＣチップ２
０ａ、２４ａに電気的に接続されるとともに、アレイ基
板上配線３８ａ、４４ａを介してトランスファ４０ａ、
４６ａに接続され、これによりＸ、Ｙ側対向配線３２、
４２に接続されている。In this embodiment, the X-side counter wiring 32 and the Y-side counter wiring 42 are not connected on the counter substrate 14 and are separated. The drive power supply wiring for the X-side IC chip 20 and the Y-side IC chip 24 is led out from the external input electrode portion 17 along the X-side and Y-side peripheral portions 16 and 18, respectively, and the first IC chips 20a and 24a are mounted respectively. Connected to the TCPs 102a and 104a. Then, on the TCP 102a, 104a, the first IC chip 2
0a, 24a, and transfer 40a, via the array substrate wiring 38a, 44a.
46a, thereby connecting the X, Y side opposing wiring 32,
42.
【００３９】なお、対向電極４８への給電は、外部入力
電極部１７の近傍よりなされ、該電極部１７から引出さ
れたアレイ基板上配線５２及びトランスファ５４を介し
てなされる。The power supply to the counter electrode 48 is performed from the vicinity of the external input electrode section 17 and is performed via the wiring 52 on the array substrate and the transfer 54 drawn out from the electrode section 17.
【００４０】以上のように、ＴＡＢ方式の場合でも対向
基板１４上にＩＣチップ２０、２４を駆動させるための
配線を設けることができ、これにより、第１の実施例と
同様の効果が得られる。As described above, even in the case of the TAB method, the wiring for driving the IC chips 20 and 24 can be provided on the counter substrate 14, whereby the same effect as that of the first embodiment can be obtained. .
【００４１】なお、本実施例のように、対向基板上配線
３２、４２をＸ側とＹ側とで分離するように構成すれ
ば、対向電極４８への給電を外部入力電極部１７より行
なうことができる。If the wirings 32 and 42 on the counter substrate are separated from each other on the X side and the Y side as in this embodiment, the power supply to the counter electrode 48 is performed from the external input electrode unit 17. Can be.
【００４２】（第３の実施例）次に、第３の実施例に係
る液晶表示装置１５０について図４により説明する。Third Embodiment Next, a liquid crystal display device 150 according to a third embodiment will be described with reference to FIG.
【００４３】この液晶表示装置１５０は、ＩＣチップ２
０、２４への配線を、アレイ基板１２上の配線と対向基
板１４上の配線との並列で行なっていることを特徴とす
る。すなわち、第１、２の実施例のように、ＩＣチップ
２０、２４への複数の配線の一部をアレイ基板１２上に
設ける代りに対向基板１４上に設けるものではなく、例
えば、駆動電源用配線をアレイ基板１２と対向基板１４
の両方に設け、電源供給をアレイ基板１２と対向基板１
４との両側から行なうものである。This liquid crystal display device 150 has an IC chip 2
Wiring to 0 and 24 is performed in parallel with wiring on the array substrate 12 and wiring on the counter substrate 14. That is, instead of providing a part of the plurality of wirings to the IC chips 20 and 24 on the array substrate 12 as in the first and second embodiments, the wiring is not provided on the opposing substrate 14. Wiring is performed by array substrate 12 and counter substrate 14
And the power supply is provided between the array substrate 12 and the opposing substrate 1.
4 from both sides.
【００４４】以下、この駆動電源用配線を並列に配線し
た場合について詳細に説明する。Hereinafter, a case where the driving power supply wirings are wired in parallel will be described in detail.
【００４５】アレイ基板１２のＸ側周縁部１６には、外
部入力電極部１７から引出され、各ＩＣチップ２０ａ、
２０ｂの電源入力電極１５２ａ、１５２ｂにそれぞれ接
続されたアレイ基板上配線１５４ａ、１５４ｂが形成さ
れている。また、電源入力電極１５２ａ、１５２ｂは、
アレイ基板１２と対向基板１４との間を電気的に接続す
るトランスファ１５６ａ、１５６ｂに接続されている。On the X-side peripheral portion 16 of the array substrate 12, each IC chip 20a,
Wirings 154a and 154b on the array substrate connected to the power input electrodes 152a and 152b of the 20b are formed. The power input electrodes 152a and 152b are
It is connected to transfer 156a, 156b which electrically connects between the array substrate 12 and the opposing substrate 14.
【００４６】Ｘ側周縁部１６に対向する対向基板１４の
周縁部の下面側には、各ＩＣチップ２０ａ、２０ｂに対
応する対向基板上配線１５８ａ、１５８ｂが、画面表示
エリア１６０の外方に位置するように形成されている。
この対向基板上配線１５８ａ、１５８ｂは、その一端
が、トランスファ１５６ａ、１５６ｂに接続され、他端
が、外部入力電極部１７の近傍に位置する対向基板１４
の角部に設けられたトランスファ１６２ａ、１６２ｂに
接続されている。そして、トランスファ１６２ａ、１６
２ｂは、外部入力電極部１７から引出されたアレイ基板
上配線１６４ａ、１６４ｂにそれぞれ接続されている。On the lower surface side of the peripheral portion of the opposing substrate 14 opposing the X-side peripheral portion 16, wirings 158a and 158b on the opposing substrate corresponding to the IC chips 20a and 20b are located outside the screen display area 160. It is formed so that.
One end of each of the opposing substrate wirings 158a and 158b is connected to the transfer 156a and 156b, and the other end thereof is connected to the opposing substrate 14 located near the external input electrode unit 17.
Are connected to the transfer 162a, 162b provided at the corner of. Then, the transfer 162a, 16
2b is connected to the wirings 164a and 164b on the array substrate which are drawn out from the external input electrode unit 17, respectively.
【００４７】ここで、アレイ基板上配線１５４ａ、１５
４ｂの配線抵抗値をそれぞれＲAa、ＲAbとし、対向基板
上配線１５８ａ、１５８ｂの配線抵抗値をそれぞれ
ＲCa、ＲCbとし、さらに各トランスファ１５６ａ、１５
６ｂ、１６２ａ、１６２ｂの抵抗値をそれぞれＲTIa 、
ＲTIb 、ＲTOa 、ＲTOb としたとき、これら抵抗値の間
に下記の式（１）が成立つように、各配線及びトランス
ファが設計されている。Here, the wirings 154a, 15a on the array substrate
4b are R Aa and R Ab , respectively, the wiring resistances of the on-substrate wirings 158a and 158b are R Ca and R Cb , respectively.
6b, 162a, and 162b are represented by R TIa ,
When R TIb , R TOa , and R TOb , each wiring and transfer are designed so that the following equation (1) is satisfied between these resistance values.
【００４８】[0048]
【数１】 すなわち、外部入力電極部１７からＩＣチップ２０に至
る配線抵抗が、第１チップ２０ａと第２チップ２０ｂと
の間で等しくなるように設計されている。(Equation 1) That is, the wiring resistance from the external input electrode section 17 to the IC chip 20 is designed to be equal between the first chip 20a and the second chip 20b.
【００４９】なお、以上において、外部入力電極部１７
からトランスファ１６２ａ、１６２ｂへのアレイ基板上
配線１６４ａ、１６４ｂの配線抵抗値をそれぞれ
ＲAOa 、ＲAOb としたとき、下記の式（２）が成立つよ
うに、各配線及びトランスファを設計するとより望まし
い。In the above, the external input electrode section 17
When the wiring resistance values of the wirings 164a and 164b on the array substrate to the transfer 162a and 162b are R AOa and R AOb , respectively, it is more desirable to design each wiring and the transfer so that the following equation (2) is satisfied. .
【００５０】[0050]
【数２】 アレイ基板１２のＹ側周縁部１８及びそれに対向する対
向基板１４の周縁部にも、上述したＸ側と同様に各ＩＣ
チップ２４ａ、２４ｂの駆動電源用配線が、アレイ基板
１２と対向基板１４とに並列に配されており、また、外
部入力電極部１７からＩＣチップ２４に至る配線抵抗
が、第１Ｙ側ＩＣチップ２４ａと第２Ｙ側ＩＣチップ２
４ｂとの間で等しくなるように設計されている。(Equation 2) Similarly to the X side described above, each IC is also provided on the Y side peripheral portion 18 of the array substrate 12 and the peripheral portion of the opposing substrate 14 opposed thereto.
The drive power supply wires of the chips 24a and 24b are arranged in parallel with the array substrate 12 and the counter substrate 14, and the wiring resistance from the external input electrode unit 17 to the IC chip 24 is reduced by the first Y-side IC chip 24a. And the second Y-side IC chip 2
4b.
【００５１】この液晶表示装置１５０では、ＩＣチップ
２０、２４の駆動電源がアレイ基板１２と対向基板１４
の両側より並列に供給される。そのため、外部入力電極
部１７と各ＩＣチップ２０、２４との間の配線抵抗が、
直列の場合に比べて小さい。すなわち、配線抵抗自体を
小さくすることができる。これにより、電圧降下が小さ
くなり、ＩＣチップ２０、２４を良好に動作させること
ができる。In the liquid crystal display device 150, the drive power supply for the IC chips 20 and 24 is
Are supplied in parallel from both sides. Therefore, the wiring resistance between the external input electrode unit 17 and each of the IC chips 20 and 24 is reduced.
Smaller than in series. That is, the wiring resistance itself can be reduced. As a result, the voltage drop is reduced, and the IC chips 20, 24 can operate satisfactorily.
【００５２】また、この配線抵抗が第１チップ２０ａ、
２４ａと第２チップ２０ｂ、２４ｂとの間で等しいの
で、２つのＩＣチップ２０ａと２０ｂ又は２４ａと２４
ｂに同等の駆動電源を入力することができ、よってこれ
らを同等に動作させることができる。以上より、ＩＣチ
ップごとのムラのない、良好かつ安定した画面表示を得
ることができる。The wiring resistance is the first chip 20a,
24a and the second chip 20b, 24b, the two IC chips 20a and 20b or 24a and 24
b, the same drive power can be input, and these can be operated equally. As described above, a good and stable screen display without unevenness for each IC chip can be obtained.
【００５３】さらに、上記のように式（１）または式
（２）に基づいて配線を設計するので、外部入力電極部
１７からＩＣチップ２０、２４の電源入力電極１５２ま
での抵抗値が分かり、電圧降下の値を求めることができ
る。そのため、この電圧降下分を考慮して、外部入力電
位をマージンをみて決めることができる。Further, since the wiring is designed based on the equation (1) or the equation (2) as described above, the resistance value from the external input electrode section 17 to the power supply input electrode 152 of the IC chips 20 and 24 can be obtained. The value of the voltage drop can be determined. Therefore, the external input potential can be determined with a margin in consideration of the voltage drop.
【００５４】なお、以上、ＩＣチップの駆動電源用配線
を並列に配線した場合について説明したが、ＩＣチップ
２０、２４に接続される他の信号入力配線や接地配線に
ついても、駆動電源用配線に代えてまたはそれと同時
に、並列に配線することができる。このような並列配線
は、クロック信号、スタート・パルス信号などを除く、
表示データなどに関する信号や、駆動電源、接地などに
対して適用することが望ましく、特に駆動電源に対して
適用することが最も望ましい。なお、駆動電源用配線に
ついては、配線抵抗による電圧降下をできるだけ小さく
するため、さらに、配線幅を他の配線よりも太くするこ
とが望ましい。Although the case where the driving power supply wiring of the IC chip is wired in parallel has been described above, other signal input wirings and ground wirings connected to the IC chips 20 and 24 are also included in the driving power supply wiring. Alternatively or simultaneously, they can be wired in parallel. Such parallel wiring excludes clock signals, start pulse signals, etc.
It is preferable to apply the present invention to signals related to display data, a driving power supply, a ground, and the like, and it is most preferable to apply the present invention to driving power supplies. Note that it is desirable that the wiring for the drive power supply be further wider than the other wirings in order to minimize the voltage drop due to the wiring resistance.
【００５５】（第４の実施例）次に、第４の実施例に係
る液晶表示装置２００について図５、６により説明す
る。(Fourth Embodiment) Next, a liquid crystal display device 200 according to a fourth embodiment will be described with reference to FIGS.
【００５６】この液晶表示装置２００は、第１の実施例
と同様、ＣＯＧ方式による液晶表示装置であるが、この
実施例では、接地配線がアレイ基板１２の下面に配され
ている。すなわち、アレイ基板１２の下面には、その上
面のＸ側周縁部１６及びＹ側周縁部１８に対応するよう
に、当該下面の周縁部にＬ字状の接地配線２０２が形成
されている。この接地配線２０２は、銅またはアルミ等
の導電性物質をシート状に成形または成膜したものであ
り、画面表示エリア１６０の外方の領域において、Ｘ側
及びＹ側周縁部１６、１８とほぼ同一の太い幅を有して
形成されている。そして、適宜の位置で外部とグラウン
ド接続されている。The liquid crystal display device 200 is a COG type liquid crystal display device as in the first embodiment. In this embodiment, ground wiring is provided on the lower surface of the array substrate 12. That is, on the lower surface of the array substrate 12, an L-shaped ground wiring 202 is formed at the peripheral portion of the lower surface so as to correspond to the X-side peripheral portion 16 and the Y-side peripheral portion 18 of the upper surface. The ground wiring 202 is formed by forming or depositing a conductive material such as copper or aluminum in a sheet shape, and is substantially equal to the X-side and Y-side peripheral portions 16 and 18 in a region outside the screen display area 160. They are formed with the same thick width. And it is grounded to the outside at an appropriate position.
【００５７】この接地配線２０２と、各ＩＣチップ２
０、２４とを電気的に接続するために、アレイ基板１２
の周壁には、複数の導電性の金属ピン２０４が、各ＩＣ
チップ２０、２４に対応するように配されている。この
金属ピン２０４は、上下に爪を有する断面コ字状であ
り、この上下の爪によりアレイ基板１２を上下に挾むよ
うに取付けられている。そして、下の爪は、接地配線２
０２と半田付けされており、上の爪は、ＩＣチップ２
０、２４から引出されたアレイ基板上の配線２０６に半
田付けられている。The ground wiring 202 and each IC chip 2
0, 24, the array substrate 12
A plurality of conductive metal pins 204 are mounted on the peripheral wall of each IC.
The chips are arranged so as to correspond to the chips 20 and 24. The metal pin 204 has a U-shaped cross section having upper and lower claws, and is mounted so as to sandwich the array substrate 12 vertically with the upper and lower claws. And the lower nail is the ground wiring 2
02, and the upper nail is IC chip 2
It is soldered to the wiring 206 on the array substrate which is drawn out from 0 and 24.
【００５８】なお、ＩＣチップ２０、２４に接続される
駆動電源用配線や信号入力配線などの他の配線２８、３
０は、アレイ基板１２の上面に形成されている。Note that other wirings 28, 3 such as a driving power supply wiring and a signal input wiring connected to the IC chips 20 and 24 are provided.
0 is formed on the upper surface of the array substrate 12.
【００５９】本液晶表示装置２００であると、接地配線
２０２をアレイ基板１２の下面に配しているので、アレ
イ基板１２の外形を大きくすることなく、駆動電源用配
線や信号入力配線などの配線２８、３０を配するための
配線領域を広くすることができ、これにより、配線抵抗
を小さくして、ＩＣチップ２０、２４の誤動作を防ぐこ
とができる。In the present liquid crystal display device 200, the ground wiring 202 is disposed on the lower surface of the array substrate 12, so that the wiring for the drive power supply and the signal input wiring can be provided without increasing the outer shape of the array substrate 12. The wiring area for disposing the wirings 28 and 30 can be widened, whereby the wiring resistance can be reduced and the malfunction of the IC chips 20 and 24 can be prevented.
【００６０】また、接地配線２０２によって、アレイ基
板１２の下面に配された外部照明装置（不図示）による
バックライトノイズやＩＣチップを駆動する回路（不図
示）によるノイズを含む、外部からのノイズに対して、
高いシールド効果を得ることができる。これにより、液
晶表示装置２００の上面側はベゼルカバー（不図示）に
よって、下面側は接地配線２０２によって、良好にシー
ルドされる。The ground wiring 202 causes external noise, including backlight noise from an external lighting device (not shown) disposed on the lower surface of the array substrate 12 and noise from a circuit (not shown) for driving an IC chip. For
A high shielding effect can be obtained. As a result, the upper surface of the liquid crystal display device 200 is well shielded by the bezel cover (not shown), and the lower surface of the liquid crystal display device 200 is well shielded by the ground wiring 202.
【００６１】さらに、接地配線２０２がアレイ基板１２
の下面に形成されているため、容易にその幅を太くして
その配線抵抗を小さくすることができ、これにより、Ｉ
Ｃチップ２０、２４の誤動作を有効に防止することがで
きる。Further, the ground wiring 202 is connected to the array substrate 12
Formed on the lower surface, the width can be easily increased to reduce the wiring resistance.
Malfunction of the C chips 20 and 24 can be effectively prevented.
【００６２】上記実施例においては、接地配線をアレイ
基板１２の下面に設けたが、その代りに駆動電源用配線
や他の信号入力配線をアレイ基板１２の下面に設けても
よい。ただし、上述したシールド効果を得るには、固定
電位を有する配線をアレイ基板１２の下面に設ける必要
があるため、固定電位を有する接地配線または駆動電源
用配線を当該下面に設けることが好ましい。ただ、ベゼ
ルカバーへの接触を考慮した場合、接地配線の方がより
好ましい。In the above embodiment, the ground wiring is provided on the lower surface of the array substrate 12, but a driving power supply wiring and other signal input wirings may be provided on the lower surface of the array substrate 12 instead. However, in order to obtain the above-mentioned shielding effect, it is necessary to provide a wiring having a fixed potential on the lower surface of the array substrate 12. Therefore, it is preferable to provide a ground wiring or a driving power supply wiring having a fixed potential on the lower surface. However, when the contact with the bezel cover is considered, the ground wiring is more preferable.
【００６３】なお、上記実施例において、アレイ基板１
２の下面に幅の太い接地配線２０２を形成するととも
に、上面にも他の信号入力配線と同様な幅の細い接地配
線を形成してもよい。すなわち、アレイ基板１２の上面
と下面とで、接地配線を並列に形成してもよい。In the above embodiment, the array substrate 1
The ground wiring 202 having a large width may be formed on the lower surface of the second and the ground wiring having the same width as other signal input wirings may be formed on the upper surface. That is, the ground wiring may be formed in parallel on the upper surface and the lower surface of the array substrate 12.
【００６４】（第５の実施例）次に、第５の実施例に係
る液晶表示装置３００について図７、８により説明す
る。(Fifth Embodiment) Next, a liquid crystal display device 300 according to a fifth embodiment will be described with reference to FIGS.
【００６５】この液晶表示装置３００は、ＴＡＢ方式の
液晶表示装置であり、第４の実施例の液晶表示装置２０
０と同様に、接地配線２０２がアレイ基板１２の下面に
配されている。ただし、この液晶表示装置３００では、
ＩＣチップ２０が搭載されたＴＣＰ３０２によって、ア
レイ基板１２の下面の接地配線２０２がＩＣチップ２０
と電気的に接続されている。すなわち、図に示すよう
に、アレイ基板１２の上面に異方性導電性膜で信号線２
２及びＸ側アレイ配線２８に電気的に接続されたＴＣＰ
３０２ａ、３０２ｂが、アレイ基板１２の下面側に折り
曲げられて、接地配線２０２と半田付けまたは異方性導
電性膜により接続部３０４、３０４において電気的に接
続されている。そして、ＴＣＰ３０２ａ、３０２ｂ内の
配線によって、接地配線２０２と各ＩＣチップ２０ａ、
２０ｂとが電気的に接続されている。This liquid crystal display device 300 is a TAB type liquid crystal display device, and the liquid crystal display device 20 of the fourth embodiment.
Similarly to the case 0, the ground wiring 202 is arranged on the lower surface of the array substrate 12. However, in the liquid crystal display device 300,
The ground wiring 202 on the lower surface of the array substrate 12 is changed by the TCP 302 on which the IC chip 20 is mounted.
Is electrically connected to That is, as shown in the figure, the signal line 2 is formed on the upper surface of the array substrate 12 by an anisotropic conductive film.
2 and TCP electrically connected to X-side array wiring 28
302a and 302b are bent toward the lower surface side of the array substrate 12 and are electrically connected to the ground wiring 202 at the connection portions 304 and 304 by soldering or an anisotropic conductive film. The ground wiring 202 and each of the IC chips 20a,
20b are electrically connected.
【００６６】この実施例においても、第４の実施例と同
様に、アレイ基板１２の外形を大きくすることなく、か
つ、限られた外形で配線抵抗を小さくして、ＩＣチップ
の誤動作を防ぐことができ、外部のノイズに対する高い
シールド効果が得られる。In this embodiment, similarly to the fourth embodiment, the malfunction of the IC chip can be prevented without reducing the outer shape of the array substrate 12 and reducing the wiring resistance with the limited outer shape. And a high shielding effect against external noise can be obtained.
【００６７】以上の実施例はいずれも液晶表示装置を例
にとり説明したが、プラズマ、ＥＬ等の各種平面表示装
置にも有効に作用する。Although the above embodiments have been described with reference to a liquid crystal display device, the present invention can be effectively applied to various flat display devices such as a plasma display device and an EL display device.
【００６８】[0068]
【発明の効果】本発明の平面表示装置であると、基板外
形を大きくすることなく、その基板の周縁部または接続
配線基板に形成された複数の配線の配線抵抗を小さくす
ることができる。そのため、ＩＣチップに誤動作が生じ
ることがなく、良好な画面表示を得ることができる。According to the flat display device of the present invention, the wiring resistance of a plurality of wirings formed on the peripheral portion of the substrate or the connection wiring substrate can be reduced without increasing the outer shape of the substrate. Therefore, a good screen display can be obtained without malfunction of the IC chip.
【図１】本発明の第１の実施例に係る液晶表示装置１０
の平面図である。FIG. 1 is a liquid crystal display device 10 according to a first embodiment of the present invention.
FIG.
【図２】図１のＡ−Ａ断面図である。FIG. 2 is a sectional view taken along line AA of FIG.
【図３】第２の実施例に係る液晶表示装置１００の平面
図である。FIG. 3 is a plan view of a liquid crystal display device 100 according to a second embodiment.
【図４】第３の実施例に係る液晶表示装置１５０の分解
斜視図である。FIG. 4 is an exploded perspective view of a liquid crystal display device 150 according to a third embodiment.
【図５】第４の実施例に係る液晶表示装置２００の斜視
図である。FIG. 5 is a perspective view of a liquid crystal display device 200 according to a fourth embodiment.
【図６】液晶表示装置２００の底面図である。FIG. 6 is a bottom view of the liquid crystal display device 200.
【図７】第５の実施例に係る液晶表示装置３００の要部
拡大分解斜視図である。FIG. 7 is an enlarged exploded perspective view of a main part of a liquid crystal display device 300 according to a fifth embodiment.
【図８】液晶表示装置３００の下面を示す要部拡大斜視
図である。FIG. 8 is an enlarged perspective view of a main part showing a lower surface of the liquid crystal display device 300.
【図９】従来の液晶表示装置の斜視図である。FIG. 9 is a perspective view of a conventional liquid crystal display device.
１０、１００、１５０、２００、３００……液晶表示装
置 １２……アレイ基板 １４……対向基板 １６……Ｘ側周縁部 １７……外部入力電極部 １８……Ｙ側周縁部 ２０……Ｘ側ＩＣチップ ２４……Ｙ側ＩＣチップ ２８……Ｘ側アレイ配線 ３０……Ｙ側アレイ配線 ３２……Ｘ側対向配線 ４２……Ｙ側対向配線 １０２、１０４、３０２……ＴＣＰ １５４……Ｘ側周縁部１６のアレイ基板上配線 １５８……Ｘ側周縁部１６の対向基板上配線 ２０２……接地配線10, 100, 150, 200, 300 Liquid crystal display device 12 Array substrate 14 Counter substrate 16 X-side peripheral portion 17 External input electrode portion 18 Y-side peripheral portion 20 X side IC chip 24 Y-side IC chip 28 X-side array wiring 30 Y-side array wiring 32 X-side counter wiring 42 Y-side counter wiring 102, 104, 302 TCP 154 X-side Wiring on array substrate 158 of peripheral portion 16 Wiring on counter substrate of X-side peripheral portion 16 202 Ground wiring
Claims (7)
くとも一方の前記基板に複数の電極を形成し、前記電極
を駆動するＩＣチップを前記一方の基板の周縁部に直接
または接続配線基板を介して配し、前記ＩＣチップを駆
動させるための信号を入力する複数の配線を前記一方の
基板の前記周縁部に直接または接続配線基板を介して形
成した平面表示装置において、 前記複数の配線のうち少なくとも一の配線を、他方の前
記基板に備えたことを特徴とする平面表示装置。1. A light modulating layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and an IC chip for driving the electrodes is directly or connected to a peripheral portion of the one substrate. In a flat display device, wherein a plurality of wirings arranged via a wiring substrate and for inputting a signal for driving the IC chip are formed directly on the peripheral portion of the one substrate or via a connection wiring substrate, Wherein at least one of the wirings is provided on the other substrate.
Ｃチップを駆動する電源を供給する配線または前記ＩＣ
チップを接地する接地配線が含まれていることを特徴と
する請求項１に記載の平面表示装置。2. The method according to claim 1, wherein the at least one wiring has the I
Wiring for supplying power for driving the C chip or the IC
2. The flat panel display according to claim 1, further comprising a ground wiring for grounding the chip.
くとも一方の前記基板に複数の電極を形成し、前記電極
を駆動するＩＣチップを前記一方の基板の周縁部に直接
または接続配線基板を介して配し、前記ＩＣチップを駆
動させるための信号を入力する複数の配線を前記一方の
基板の前記周縁部に直接または接続配線基板を介して形
成した平面表示装置において、 他方の前記基板にも配線を設け、 少なくとも一の信号を、前記一方の基板に設けられた配
線と、前記他方の基板に設けられた配線とを通して並列
に前記ＩＣチップへ入力することを特徴とする平面表示
装置。3. A light modulation layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and an IC chip for driving the electrodes is directly or connected to a peripheral portion of the one substrate. In a flat display device in which a plurality of wirings arranged via a wiring board and for inputting a signal for driving the IC chip are formed directly or via a connection wiring board on the peripheral portion of the one substrate, Wiring is also provided on the substrate, and at least one signal is input to the IC chip in parallel through a wiring provided on the one substrate and a wiring provided on the other substrate. Display device.
部入力部が前記一方の基板の前記周縁部に配され、 前記ＩＣチップが前記一方の前記基板の少なくとも一端
辺に沿って複数個配され、 前記外部入力部から前記ＩＣチップへ入力される前記少
なくとも一の信号に対する配線抵抗を、隣接する前記Ｉ
Ｃチップ間でほぼ等しくしたことを特徴とする請求項３
に記載の平面表示装置。4. An external input portion electrically connected to the plurality of wirings is provided on the peripheral portion of the one substrate, and a plurality of IC chips are provided along at least one end side of the one substrate. A wiring resistance for the at least one signal input from the external input unit to the IC chip,
4. The method according to claim 3, wherein the C chips are substantially equal.
4. The flat panel display according to claim 1.
は、前記ＩＣチップを駆動する電源を供給する配線また
は前記ＩＣチップを接地する接地配線が含まれているこ
とを特徴とする請求項３または４に記載の平面表示装
置。5. The wiring for passing the at least one signal includes a wiring for supplying power for driving the IC chip or a ground wiring for grounding the IC chip. Or the flat panel display according to 4.
くとも一方の前記基板に複数の電極を形成し、前記電極
を駆動するＩＣチップを前記一方の基板の前記電極が形
成された面の周縁部に直接または接続配線基板を介して
配し、前記ＩＣチップを駆動させるための信号を入力す
る複数の配線を前記一方の基板の前記周縁部に直接また
は接続配線基板を介して形成した平面表示装置におい
て、 前記複数の配線のうち少なくとも一の配線を、前記一方
の前記基板の前記電極が形成された面の裏面に配したこ
とを特徴とする平面表示装置。6. A light modulation layer is held between two substrates, a plurality of electrodes are formed on at least one of the substrates, and an IC chip for driving the electrodes is formed with the electrodes on the one substrate. A plurality of wirings arranged directly on the peripheral portion of the surface or via a connection wiring substrate and for inputting a signal for driving the IC chip are formed on the peripheral portion of the one substrate directly or via the connection wiring substrate. The flat display device according to claim 1, wherein at least one of the plurality of wirings is arranged on a back surface of the surface of the one substrate on which the electrodes are formed.
を上に配し、前記一方の基板の下方に外部照明装置を備
え、 前記の少なくとも一の配線には、前記ＩＣチップを接地
する接地配線が含まれていることを特徴とする請求項６
に記載の平面表示装置。7. An external lighting device is provided below the one substrate and the other substrate above, and an external lighting device is provided below the one substrate. The at least one wiring has the IC chip grounded. 7. A ground wiring, comprising:
4. The flat panel display according to claim 1.
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| JP376197A JPH10198285A (en) | 1997-01-13 | 1997-01-13 | Planar display device |
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