JPH10198285A - Planar display device - Google Patents

Planar display device

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JPH10198285A
JPH10198285A JP376197A JP376197A JPH10198285A JP H10198285 A JPH10198285 A JP H10198285A JP 376197 A JP376197 A JP 376197A JP 376197 A JP376197 A JP 376197A JP H10198285 A JPH10198285 A JP H10198285A
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JP
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Application
Patent type
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wiring
side
substrate
part
peripheral
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Pending
Application number
JP376197A
Other languages
Japanese (ja)
Inventor
Masakazu Kitagawa
Junko Otsuki
Masaru Tanimori
雅和 北川
淳子 大月
勝 谷森
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To make possible reducing wiring resistance of wiring arranged on a glass substrate without enlarging the outside size of the glass substrate by providing at least one wiring among plural wiring on the other side substrate. SOLUTION: A liquid crystal is held between two sheets of glass substrates on which an array electrode and a counter electrode are formed respectively, and a display part 11 is formed. An array substrate 12 is formed larger than a counter substrate 14, and a signal line side peripheral part (X side peripheral part) 16 and a scan line side peripheral part (Y side peripheral part) 18 are formed in an L shape outward the display part 11. The wiring 32, 42 supplying a drive power source among plural wiring connected to IC chips 20, 24 are provided on the counter substrate 14. Thus, the wiring areas of the X side and Y side peripheral parts 16, 18 are reduced, and the outside size of the glass substrate is reduced. Further, wiring width of X side and Y side array wiring 28, 30, and X side and Y side counter wiring 32, 42 are thickened, and the wiring resistance is reduced.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置に代表される平面表示装置に関し、特に配線構造に特徴を有する平面表示装置に関する。 The present invention relates to relates to a flat display device represented by a liquid crystal display device, a flat display device having the features in particular interconnect structure.

【0002】 [0002]

【従来の技術】従来の液晶表示装置の配線構造を、図9 A wiring structure of a conventional liquid crystal display device, FIG. 9
に基づいて説明する。 It will be described with reference to.

【0003】液晶表示装置400は、2枚のガラス基板402、404を組み合せ、一方のガラス基板404の周縁部406には、ガラス基板404に形成させたTF The liquid crystal display device 400 combines the two glass substrates 402 and 404, in a peripheral edge portion 406 of one of the glass substrates 404, was formed on a glass substrate 404 TF
Tトランジスタ等のスイッチング素子を駆動するための信号線駆動部用ICチップ408及び走査線駆動部用I Signal line driver IC chip 408 and the scan line driver for I for driving the switching element such as a T transistor
Cチップ410が複数個直接実装されている。 C chip 410 are a plurality directly mounted. これらI These I
Cチップ408、410を制御するための制御信号や駆動電源などを供給するための配線412は、ガラス基板404の周縁部406に薄膜で形成されている。 Wiring 412 for supplying a control signal and a driving power source for controlling the C chips 408, 410 are formed by a thin film on the peripheral portion 406 of the glass substrate 404. そして、この配線412の入力端子部分にフレキシブル基板414が配されて、前記した制御信号や駆動電源などを供給する外部回路に接続されている。 Then, the flexible substrate 414 is disposed in the input terminal portion of the wiring 412 is connected to an external circuit for supplying a control signal and a driving power source described above.

【0004】 [0004]

【発明が解決しようとする課題】上記した液晶表示装置400の配線構造では、表示エリア416内の各電極と同時に形成されることから配線412は薄膜で形成され、よって配線抵抗が大きい。 In the wiring structure of the liquid crystal display device 400 described above [SUMMARY OF THE INVENTION], the wiring 412 from being formed simultaneously with the electrodes in the display area 416 is formed by a thin film, thus a large wiring resistance. 配線抵抗が大きいと、I When the wiring resistance is large, I
Cチップに誤動作が生じるなどして、良好な画面表示が得られないという不具合が起こりやすい。 By, for example, a malfunction in the C chip occurs, is likely to occur a problem that good screen display can not be obtained. このような配線抵抗を小さくするためには、配線412の幅を太くすることが考えられるが、配線412を太くすると、配線412が形成される領域であるガラス基板404の周縁部406の面積が大きくなり、画面表示エリア416に対するガラス基板404の外形サイズが大きくなってしまうという問題がある。 In order to reduce such a wiring resistance, it is conceivable to thicker width of the wiring 412, when thick wires 412, the area of ​​the peripheral edge 406 of the glass substrate 404 is a region where the wiring 412 is formed become large, there is a problem that the external size of the glass substrate 404 is increased relative to the screen display area 416.

【0005】そこで、本発明は、ガラス基板の外形サイズを大きくすることなく、ガラス基板上に配された配線の配線抵抗を小さくすることのできる液晶表示装置を提供することを目的とする。 [0005] Therefore, the present invention is, without increasing the external size of the glass substrate, and an object thereof is to provide a liquid crystal display device capable of reducing the wiring resistance of the wiring arranged on a glass substrate.

【0006】 [0006]

【課題を解決するための手段】本発明の請求項1の平面表示装置は、2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、前記複数の配線のうち少なくとも一の配線を、他方の前記基板に備えたものである。 Flat display device according to claim 1 of the present invention, in order to solve the problems] holds a light modulation layer between two substrates to form a plurality of electrodes on at least one of said substrate, said electrodes the IC chip for driving disposed directly or via a connection wiring board on the peripheral portion of one substrate, a plurality of wirings for inputting a signal for driving the IC chip directly on the periphery of said one substrate or in a plane display device formed over the connection wiring substrate, at least one wiring among the plurality of wires, but with the other of the substrate.

【0007】請求項2の平面表示装置は、請求項1において、前記の少なくとも一の配線には、前記ICチップを駆動する電源を供給する配線または前記ICチップを接地する接地配線が含まれているものである。 [0007] flat display device according to claim 2, in claim 1, said at least one wiring includes a ground wiring for grounding the wire or the IC chip for supplying power for driving the IC chip it is those who are.

【0008】請求項3の平面表示装置は、2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、他方の前記基板にも配線を設け、一の信号を、前記一方の基板に設けられた配線と、前記他方の基板に設けられた配線とを通して並列に前記ICチップへ入力するものである。 [0008] flat display device according to claim 3, holding the optical modulation layer between two substrates, at least one of forming a plurality of electrodes on the substrate, the substrate of the IC chip for driving the electrodes the one arranged through the periphery directly or connected wiring board in unit of, formed directly or via connection wiring substrate to the peripheral portion of one substrate a plurality of wirings for inputting a signal for driving the IC chip a flat panel display device, also provided an interconnection to the other of the substrate, and inputs the one signal, and wiring provided on the one substrate, to the IC chip in parallel through wires and provided on the other substrate it is intended.

【0009】請求項4の平面表示装置は、請求項3において、前記複数の配線と電気的に接続された外部入力部が前記一方の基板の前記周縁部に配され、前記ICチップが前記一方の前記基板の少なくとも一端辺に沿って複数個配され、前記外部入力部から前記ICチップへ入力される前記少なくとも一の信号に対する配線抵抗を、隣接する前記ICチップ間でほぼ等しくしたものである。 [0009] flat display device according to claim 4, in claim 3, wherein the plurality of wirings which are electrically connected to the external input portion is disposed on the periphery of said one substrate, the IC chip is the one plurality arranged along at least one edge of the substrate, the wiring resistance to the at least one signal input from the external input unit to the IC chip, in which substantially equal between adjacent said IC chip .

【0010】請求項5の平面表示装置は、請求項3または4において、前記の少なくとも一の信号を通す配線には、前記ICチップを駆動する電源を供給する配線または前記ICチップを接地する接地配線が含まれているものである。 [0010] flat display device according to claim 5, in claim 3 or 4, the wiring passing at least one signal of said grounds the wire or the IC chip for supplying power for driving the IC chip ground those that contain wires.

【0011】請求項6の平面表示装置は、2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の前記電極が形成された面の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、前記複数の配線のうち少なくとも一の配線を、前記一方の前記基板の前記電極が形成された面の裏面に配したものである。 [0011] flat display device according to claim 6, holding the optical modulation layer between two substrates, at least one of forming a plurality of electrodes on the substrate, the substrate of the IC chip for driving the electrodes the one arranged through direct or connecting wiring board on the peripheral portion of the electrode is formed faces directly a plurality of wirings for inputting a signal for driving the IC chip to the periphery of said one substrate or a flat panel display device formed over the connection wiring substrate, at least one wiring among the plurality of wires, in which arranged on the rear surface of the electrodes are formed face of the substrate of the one.

【0012】請求項7の平面表示装置は、請求項6において、前記一方の基板を下に、前記他方の基板を上に配し、前記一方の基板の下方に外部照明装置を備え、前記の少なくとも一の配線には、前記ICチップを接地する接地配線が含まれているものである。 [0012] flat display device according to claim 7, in claim 6, under the substrate of the one, placed on the other substrate, an external illumination device below the one substrate, the at least one wiring, those that contain a ground wire for grounding the IC chip.

【0013】請求項1の平面表示装置では、ICチップを駆動させるための信号を入力する複数の配線、例えば、駆動電源用配線や表示データ信号配線、接地配線などの配線のうち、少なくとも一の配線が他方の基板に配されている。 [0013] In flat panel display device of claim 1, a plurality of input signals for driving the IC chip wiring, for example, driving power line and the display data signal lines, among the wirings such as ground wiring, at least one wiring is arranged on the other substrate. そのため、少なくともその一の配線分だけ、一方の基板の周縁部または接続配線基板の面積を小さくすることができる。 Therefore, it is possible to at least that only one wiring min, to reduce the area of ​​the peripheral portion or the connecting wiring board of one substrate. また、前記一方の基板の外形を大きくすることなく、その基板の周縁部または接続配線基板に形成された複数の配線の配線幅を太くして配線抵抗を小さくすることができる。 Further, without increasing the external shape of the one substrate, it can be a line width of the plurality of wires formed on the peripheral portion or the connecting wiring board of the substrate thick to reduce the wiring resistance.

【0014】請求項2の平面表示装置では、配線抵抗による電位低下が特に問題となる駆動電源用配線または接地配線につき、その配線抵抗を下げることができる。 [0014] In the planar display device according to claim 2, the potential drop due to wiring resistance per particular problem to become the driving power line or ground line, it is possible to reduce its wiring resistance.

【0015】請求項3の平面表示装置では、ICチップを駆動させるための信号を入力する複数の配線のうち少なくとも一の配線が、他方の基板にも配されており、一の信号が、一方の基板に設けられた配線と他方の基板に設けられた配線とにより並列にICチップに入力される。 [0015] In the planar display device according to claim 3, at least one wiring among the plurality of wirings for inputting a signal for driving the IC chip, also arranged on the other substrate, one signal, whereas It is input to the IC chip in parallel and provided on the wiring and the other substrate disposed in the substrate wiring by. そのため、ICチップへの配線抵抗が直列に接続されている場合に比べて小さく、よって、前記一方の基板の外形を大きくすることなく、その配線の配線抵抗を小さくすることができる。 Therefore, smaller than in the case where wiring resistance of the IC chip are connected in series, therefore, without increasing the external shape of the one substrate, it is possible to reduce the wiring resistance of the wiring.

【0016】請求項4の平面表示装置では、一方の基板の端辺に沿って配された複数のICチップにおいて、少なくとも一の信号については、外部入力部から各ICチップへと入力される際の配線抵抗が、隣接するICチップ間でほぼ等しいので、各ICチップ間で均質の信号が送られる。 [0016] In the planar display device according to claim 4, a plurality of IC chips disposed along the edge of one substrate, for at least one signal, when being inputted from the external input unit to the IC chips wiring resistance is so nearly equal between adjacent IC chips, homogenous signal is sent among the IC chips. そのため、これら複数のICチップを外部入力部からの距離に拘らず同等に動作させることができ、 Therefore, it is possible to operate equally regardless of the plurality of IC chips to a distance from the external input unit,
よって、安定した画面表示を得ることができる。 Therefore, it is possible to obtain a stable image display.

【0017】請求項5の平面表示装置では、配線抵抗による電位低下が特に問題となる駆動電源用配線または接地配線につき、その配線抵抗を下げることができる。 [0017] In the planar display device according to claim 5, line potential drop due to resistance per particular problem to become the driving power line or ground line, it is possible to reduce its wiring resistance.

【0018】請求項6の平面表示装置では、ICチップを駆動させるための信号を入力する複数の配線のうち少なくとも一の配線が、一方の基板の、他の配線が形成された面とは反対側の面に配されている。 [0018] In the planar display device according to claim 6, opposite to the surface on which the at least one wiring, the one substrate, the other wirings are formed among the plurality of wirings for inputting a signal for driving the IC chip It is arranged on the surface of the side. そのため、少なくともその一の配線分だけ、一方の基板の周縁部または接続配線基板を小さくすることができる。 Therefore, it is possible to at least that only one wiring min, to reduce the peripheral portion or the connecting wiring board of one substrate. また、前記一方の基板の外形を大きくすることなく、その基板の周縁部または接続配線基板に形成された複数の配線の配線幅を太くして配線抵抗を小さくすることができる。 Further, without increasing the external shape of the one substrate, it can be a line width of the plurality of wires formed on the peripheral portion or the connecting wiring board of the substrate thick to reduce the wiring resistance. さらに、基板の裏面であるため、その一の配線を太くすることも容易である。 Moreover, since a back surface of the substrate, it is also easy to thicker one wiring that.

【0019】請求項7の平面表示装置では、接地配線が一方の基板の下面に配されているので、その下方に配された外部照明装置からのノイズをシールドするとともに、平面表示装置の外部からのノイズに対するシールド効果が高い。 [0019] In flat panel display device of claim 7, since the ground wiring is disposed on the lower surface of one substrate, while shielding the noise from the external illumination device disposed thereunder, from the outside of the flat display device of the shielding effect against high noise.

【0020】 [0020]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

(第1の実施例)以下、本発明の第1の実施例に係る液晶表示装置10を図1、2により説明する。 (First embodiment) will be described a liquid crystal display device 10 according to a first embodiment of the present invention by FIGS.

【0021】この液晶表示装置10は、COG(Chip On [0021] The liquid crystal display device 10, COG (Chip On
Glass) 方式による液晶表示装置であり、アレイ電極と対向電極がそれぞれ形成された2枚のガラス基板間に液晶が保持されてディスプレイ部11が形成されている。 Glass) is a liquid crystal display device according to scheme liquid crystal is held display unit 11 is formed between the two glass substrates array electrode and a counter electrode are formed, respectively.
そして、アレイ電極が形成されたガラス基板であるアレイ基板12は、対向電極が形成されたガラス基板である対向基板14より大きく形成されており、前記ディスプレー部11の外方に、アレイ基板12よりなる信号線側周縁部(以下、X側周縁部という)16と走査線側周縁部(以下、Y側周縁部という)18とがL字状に交差するように形成されている。 Then, the array substrate 12 is a glass substrate on which the array electrodes are formed is large is formed from a counter substrate 14 is a glass substrate on which a counter electrode is formed, on the outside of the display unit 11, from the array substrate 12 signal line peripheral portion made (hereinafter, X-side of the peripheral portion) 16 and the scanning line side peripheral portion (hereinafter, Y-side of the peripheral portion) 18 is formed so as to intersect in an L-shape. そして、この両周縁部16、 Then, the both peripheral portions 16,
18が交差する領域には、外部からの信号などが入力される外部入力電極部17が形成されており、この電極部17に、フレキシブル配線基板19が電気的に接続されている。 In a region 18 intersect are formed external input electrode section 17 such as a signal from the outside is input, to the electrode portion 17, the flexible wiring board 19 are electrically connected.

【0022】符号20は、X側周縁部16に直接実装された信号線駆動部用ICチップ(以下、X側ICチップという)であり、所定の間隔をおいて3個がアレイ基板12の上面に実装されている。 The reference numeral 20, X-side peripheral portion 16 is directly mounted on the signal line driver IC chip (hereinafter, referred to as X-side IC chip), and three at a predetermined interval the upper surface of the array substrate 12 It has been implemented to. このX側ICチップ20 The X-side IC chip 20
は、ディスプレイ部11から引出されたアルミニウム(Al)薄膜よりなる複数の信号線22に接続されている。 It is connected to a plurality of signal lines 22 made of aluminum (Al) film drawn from the display unit 11.

【0023】符号24は、Y側周縁部18に直接実装された走査線駆動部用ICチップ(以下、Y側ICチップという)であり、所定の間隔をおいて2個がアレイ基板12の上面に実装されている。 The reference numeral 24, Y-side peripheral portion 18 is directly mounted on a scanning line driver IC chip (hereinafter, referred to as Y-side IC chip), and two with a predetermined spacing the upper surface of the array substrate 12 It has been implemented to. このY側ICチップ24 The Y-side IC chip 24
は、ディスプレイ部11から引出されたアルミニウム(Al)薄膜よりなる複数の走査線26に接続されている。 It is connected to a plurality of scanning lines 26 made of aluminum (Al) film drawn from the display unit 11.

【0024】符号28は、X側周縁部16にアルミニウム(Al)薄膜により形成されたアレイ基板上配線(以下、X側アレイ配線という)であり、X側ICチップ2 The reference numeral 28, X-side peripheral edge portion 16 of the aluminum (Al) on the array substrate wiring formed by a thin film (hereinafter, referred to as X-side array wiring) is, X-side IC chip 2
0に表示データやクロック信号、スタート・パルスなどの信号を入力する複数の信号入力配線と、X側ICチップ20を接地するための接地配線とよりなる。 0 to the display data and clock signals, and a plurality of signal input lines for inputting signals such as a start pulse, and the ground line for grounding the X-side IC chip 20 becomes more. このX側アレイ配線28は、外部入力電極部17からX側周縁部16の外縁に沿って延びている。 The X-side array wiring 28 extends along the external input electrode portion 17 on the outer edge of the X-side peripheral edge 16. ここで、3個のX側I Here, three X side I
Cチップ20を、外部入力電極部17に近い方から、第1X側ICチップ20a、第2X側ICチップ20b、 The C chip 20, from the side closer to the external input electrode section 17, a 1X side IC chip 20a, the 2X-side IC chip 20b,
第3X側ICチップ20cとすると、X側アレイ配線2 When the 3X side IC chip 20c, X-side array wiring 2
8は、第1、2X側ICチップ20a、20bで内方に突出するように屈曲して、これら両チップ20a、20 8, the 1,2X side IC chip 20a, is bent so as to protrude inwardly at 20b, these two chips 20a, 20
bを前記電極部17に接続し、さらに、第3X側ICチップ20cまで延びて該チップ20cを接続している。 The b connected to the electrode portion 17, further, connects the tip 20c extends up to the 3X side IC chip 20c.

【0025】符号30は、Y側周縁部18に薄膜により形成されたアレイ基板上配線(以下、Y側アレイ配線という)であり、Y側ICチップ24に表示データやクロック信号、スタート・パルスなどの信号を入力する複数の入力信号配線と、Y側ICチップ24を接地するための接地配線とよりなる。 The reference numeral 30, Y-side peripheral edge portion 18 on the array substrate wiring formed by a thin film (hereinafter, referred to as Y-side array wiring), and display data and clock signals to the Y-side IC chip 24, a start pulse, etc. a plurality of input signal lines for inputting the signal, the more and the ground line for grounding the Y-side IC chip 24. このY側アレイ配線30は、外部入力電極部17からY側周縁部18の外縁に沿って延びている。 The Y-side array wiring 30 extends along the external input electrode portion 17 on the outer edge of the Y-side peripheral edge 18. このY側アレイ配線30も、X側アレイ配線28と同様に、Y側ICチップ24の第1、2チップ2 The Y-side array wiring 30, similarly to the X-side array wirings 28, Y-side IC chip first and second chip 2 of 24
4a、24bを外部入力電極部17に接続している。 4a, connecting the 24b to the external input electrode section 17.

【0026】符号32は、対向基板14の内面即ち下面側において該基板上に薄膜により形成され、X側周縁部16に平行に延びる対向基板上配線(以下、X側対向配線という)である。 The numeral 32 is the inner surface i.e. the lower surface of the counter substrate 14 is formed by a thin film on the substrate, X-side peripheral edge portion 16 on the counter substrate interconnection extending in parallel (hereinafter, referred to as X-side counter wiring) is. このX側対向配線32は、X側IC The X-side counter wiring 32, X-side IC
チップ20に駆動電源を供給する配線であり、その一端は、外部入力電極部17から引出された薄膜よりなるアレイ基板上配線34と、導電性のトランスファ36を介して電気的に接続されている。 A wiring for supplying driving power to the chip 20, one end of an array substrate on the wiring 34 of the thin film drawn from the external input electrode portion 17 are electrically connected via the conductive transfer 36 . そして、他端は、第3X And, the other end, the 3X
側ICチップ20cと接続されたアレイ基板上配線38 Side IC chip 20c and connected on the array substrate wiring 38
cと、導電性のトランスファ40cを介して電気的に接続されている。 It is electrically connected through the c, and conductive transfer 40c. さらに、第1、2X側ICチップ20 Furthermore, the 1,2X side IC chip 20
a、20bについても、各ICチップ20a、20bにそれぞれ接続されたアレイ基板上配線38a、38b a, for even 20b, each IC chip 20a, respectively connected array substrate on the wiring 38a to 20b, 38b
と、導電性のトランスファ40a、40bを介してそれぞれ電気的に接続されている。 When a conductive transfer 40a, and is electrically connected through a 40b.

【0027】符号42は、対向基板14の内面側において該基板上に薄膜により形成され、Y側周縁部18に平行に延びる対向基板上配線(以下、Y側対向配線という)である。 The reference numeral 42 is the inner surface of the counter substrate 14 is formed by a thin film on the substrate, the Y-side peripheral edge portion 18 on the counter substrate interconnection extending in parallel (hereinafter, referred to as Y-side counter wiring) is. このY側対向配線42は、Y側ICチップ24に駆動電源を供給する配線であり、その一端は、X The Y-side counter wiring 42 is a wiring for supplying driving power to the Y-side IC chip 24, one end of, X
側対向配線32と、トランスファ36において電気的に接続されており、他端は、第2Y側ICチップ24bに接続されたアレイ基板上配線44bと、導電性のトランスファ46bを介して電気的に接続されている。 The side opposite the wiring 32 are electrically connected in the transfer 36, the other end, an array substrate on the wiring 44b connected to the 2Y side IC chip 24b, electrically connected via the conductive transfer 46b It is. さらに、第1Y側ICチップ24aについても、該ICチップ24aと接続されたアレイ基板上配線44aと、導電性のトランスファ46aを介して電気的に接続されている。 Furthermore, for the first 1Y side IC chip 24a, and the array substrate wiring 44a connected with the IC chip 24a, it is electrically connected via the conductive transfer 46a.

【0028】これらX側及びY側対向配線32、42 [0028] These X-side and Y-side counter wiring 32 and 42
は、対向基板14に形成された対向電極48の周縁より外方に位置している。 It is located outside the periphery of the counter electrode 48 formed on the counter substrate 14. また、これら対向配線32、42 These counter wiring 32 and 42
及びアレイ基板上配線34、38、44は、X側アレイ配線28及びY側アレイ配線30を構成する信号入力配線などの各一の配線よりも幅広く形成されている。 And on the array substrate wiring 34,38,44 are widely than the respective one wiring such as a signal input wiring constituting the X-side array wirings 28 and Y-side array wiring 30.

【0029】なお、対向電極48への給電は、X側周縁部16の外部入力電極部17と反対の端部に配されたフレキシブル基板50より、アレイ基板上配線52、導電性のトランスファ54を介してなされる。 It should be noted, the power supply to the counter electrode 48, from flexible substrate 50 disposed to the external input electrode section 17 at the opposite end portions of the X-side peripheral edge 16, on the array substrate wiring 52, a conductive transfer 54 It made through. 対向電極48 Counter electrode 48
の端部には、トラスンスファ54を設けるためのパッド部48aが突出形成されている。 The end, the pad portion 48a for providing the Torasunsufa 54 are projectingly formed.

【0030】ここで、トランスファ40bの構造について図2により説明する。 [0030] Here it will be described with reference to FIG. 2 the structure of the transfer 40b. トランスファ40bは、銀ペーストよりなる導電性材であり、例えばアレイ基板12と対向基板14との間の液晶61を封止するための絶縁性シール材56内に円柱状に形成され、X側対向配線32 Transfer 40b is a conductive member made of a silver paste, are formed in a cylindrical shape, for example, the array substrate 12 and the insulating sealing member 56 for sealing the liquid crystal 61 between the counter substrate 14, X-side opposed wiring 32
の接続パッド58とアレイ基板上配線38bとを接続している。 Connection pads 58 and connects the array board wiring 38b. トランスファ40a、40c及び他のトランスファ36、46、54についても同様にシール材56内に円柱状に形成されている。 Is formed in a cylindrical shape in the same manner as the sealant 56 also transfer 40a, 40c and the other transfer 36,46,54.

【0031】なお、符号60は遮光膜、符号62は赤、 [0031] In addition, reference numeral 60 denotes a light-shielding film, numeral 62 is red,
緑、青の三原色で構成される色部を示し、対向基板14 Green, shows the color unit consists of three primary colors of blue, the counter substrate 14
上に形成されている。 It is formed on the top. この色部62と対向電極48との間には絶縁性の有機保護膜64が形成されている。 It is formed the organic protective film 64 of the insulating property between the color part 62 and the counter electrode 48. また、符号66は絶縁膜、符号68は画素電極、符号70 Further, reference numeral 66 denotes an insulating film, reference numeral 68 denotes a pixel electrode, reference numeral 70
は配向膜を示す。 It shows an alignment film.

【0032】以上よりなる液晶表示装置10では、IC [0032] In the liquid crystal display device 10 consisting of more than, IC
チップ20、24に接続すべき複数の配線の内、駆動電源を供給する配線32、42が、対向基板14側に設けられている。 The plurality of wirings to be connected to the chip 20 and 24, wiring for supplying a driving power source 32 and 42 is provided on the counter substrate 14 side. そのため、X側及びY側周縁部16、18 Therefore, X-side and Y-side peripheral portion 16
における配線を形成するための配線領域を小さくすることができ、よって、画面表示エリアに対するガラス基板の外形サイズを小さくすることができる。 Wiring can be reduced wiring area for forming the, thus, it is possible to reduce the outer size of the glass substrate relative to the screen display area. また、ガラス基板の外形サイズを大きくすることなく、X側及びY側アレイ配線28、30と、X側及びY側対向配線32、 Further, without increasing the external size of the glass substrate, the X-side and Y-side array lines 28, 30, X-side and Y-side counter wiring 32,
42の配線幅を太くすることができ、よって、これらガラス基板上に形成された配線の配線抵抗を小さくすることができる。 42 wiring width can a thickening of, thus, it is possible to reduce the wiring resistance of the wiring formed on the glass substrates.

【0033】なお、以上においては、ICチップ20、 [0033] In the above, IC chip 20,
24への駆動電源用の配線を対向基板14上に設けたが、これに代えて接地配線や信号入力配線を対向基板1 It is provided with the wiring for the driving power supply to 24 on the counter substrate 14, counter substrate 1 to the ground line and the signal input wiring Alternatively
4上に設けてもよい。 4 may be provided on. ただ、上記のように、対向基板1 However, as described above, the counter substrate 1
4に配線32、42を設けた方が外形サイズを大きくすることなく、容易にその幅を太くして配線抵抗を下げることができるので、特に配線抵抗が問題となる駆動電源用配線や接地配線を対向基板14に設ける方が好ましい。 4 without person providing the wiring 32 and 42 to increase the external size, easily since the width can be reduced thickened wiring resistance, in particular wiring resistance problem become driving power supply wiring and ground wiring it is preferable to provide a the counter substrate 14.

【0034】また、以上においては、X側及びY側対向配線32、42を別に形成せしめて、駆動電源用の配線としたが、導電性を有する遮光膜60をそのまま配線として用いてもよい。 Further, in the above, it allowed separately form an X side and a Y side opposite the wiring 32 and 42, although the wiring for driving power source, a light-shielding film 60 having conductivity may be directly used as a wiring. この場合にも、トランスファ36、 Also in this case, the transfer 36,
40、46により、アレイ基板12と対向基板14との間を電気的に接続する。 The 40, 46, an electrical connection between the array substrate 12 and the counter substrate 14.

【0035】(第2の実施例)次に、第2の実施例に係る液晶表示装置100について図3により説明する。 [0035] (Second Embodiment) Next, a liquid crystal display device 100 according to the second embodiment will be described with reference to FIG.

【0036】この実施例も第1の実施例と同様、ICチップ20、24への駆動電源用配線を対向基板14上に設けている。 [0036] are provided as with this embodiment is also the first embodiment, the drive power supply wire to the IC chip 20, 24 on the counter substrate 14. 以下、第1の実施例との相違点についてのみ説明する。 Hereinafter, a description will be given only differences from the first embodiment.

【0037】この液晶表示装置100は、TAB(Tape [0037] The liquid crystal display device 100, TAB (Tape
Automated Bonding)方式によるものである。 It is due to the Automated Bonding) method. X側周縁部16とY側周縁部18には、各ICチップ20、24がフレキシブル基板上に搭載されたTCP(Tape Carrier The X-side peripheral edge 16 and the Y-side peripheral edge 18, TCP (Tape Carrier each IC chip 20, 24 is mounted on a flexible substrate
Package)が、X側に3個102a、102b、102 Package) is three 102a in the X-side, 102b, 102
c、Y側に2個104a、104b配されている。 c, 2 pieces 104a in the Y side are arranged 104b.

【0038】本実施例においては、X側対向配線32とY側対向配線42とが対向基板14上で接続されておらず分離している。 [0038] In this embodiment, the X-side counter wiring 32 and Y-side counter wiring 42 are separated not connected on the counter substrate 14. X側ICチップ20とY側ICチップ24に対する駆動電源用配線は、外部入力電極部17からそれぞれX側及びY側周縁部16、18に沿って引出され、それぞれ第1ICチップ20a、24aが搭載されたTCP102a、104aに接続されている。 Driving power wiring for X side IC chip 20 and the Y-side IC chip 24 is pulled along from the external input electrode portion 17 on the X side and the Y side periphery 16, respectively, the 1IC chip 20a respectively, 24a is mounted been TCP102a, it is connected to 104a. そして、TCP102a、104a上で、第1ICチップ2 Then, TCP102a, on 104a, the 1IC chip 2
0a、24aに電気的に接続されるとともに、アレイ基板上配線38a、44aを介してトランスファ40a、 0a, is electrically connected to 24a, the transfer 40a through the array board wiring 38a, a 44a,
46aに接続され、これによりX、Y側対向配線32、 Connected to 46a, thereby X, Y side opposite wire 32,
42に接続されている。 It is connected to the 42.

【0039】なお、対向電極48への給電は、外部入力電極部17の近傍よりなされ、該電極部17から引出されたアレイ基板上配線52及びトランスファ54を介してなされる。 It should be noted, the power supply to the counter electrode 48 is made from the vicinity of the external input electrode section 17 is through the array board wiring 52 and the transfer 54 drawn from the electrode portion 17.

【0040】以上のように、TAB方式の場合でも対向基板14上にICチップ20、24を駆動させるための配線を設けることができ、これにより、第1の実施例と同様の効果が得られる。 [0040] As described above, it is possible to provide a wiring for driving the IC chip 20, 24 on the counter substrate 14, even if the TAB method, thereby, the same effect as the first embodiment can be obtained .

【0041】なお、本実施例のように、対向基板上配線32、42をX側とY側とで分離するように構成すれば、対向電極48への給電を外部入力電極部17より行なうことができる。 [0041] Incidentally, as in this embodiment, be configured to the counter substrate wiring 32 and 42 to separate between the X-side and Y-side, performing the power supply to the counter electrode 48 via the external input electrode section 17 can.

【0042】(第3の実施例)次に、第3の実施例に係る液晶表示装置150について図4により説明する。 [0042] (Third Embodiment) Next, a liquid crystal display device 150 according to the third embodiment will be described with reference to FIG.

【0043】この液晶表示装置150は、ICチップ2 [0043] The liquid crystal display device 150, IC chip 2
0、24への配線を、アレイ基板12上の配線と対向基板14上の配線との並列で行なっていることを特徴とする。 The wiring to 0,24, characterized in that it carried out in parallel with the wiring on the wiring and the counter substrate 14 on the array substrate 12. すなわち、第1、2の実施例のように、ICチップ20、24への複数の配線の一部をアレイ基板12上に設ける代りに対向基板14上に設けるものではなく、例えば、駆動電源用配線をアレイ基板12と対向基板14 That is, as in the first and second embodiment, not providing a part of the plurality of wirings of the IC chip 20, 24 on the counter substrate 14 instead of providing on the array substrate 12, for example, a drive power supply array substrate 12 and the counter substrate 14 wiring
の両方に設け、電源供給をアレイ基板12と対向基板1 Provided on both the array substrate 12 the power supply and the counter substrate 1
4との両側から行なうものである。 And it performs from both sides of the 4.

【0044】以下、この駆動電源用配線を並列に配線した場合について詳細に説明する。 [0044] Hereinafter, the case where the wire this driving power line in parallel will be described in detail.

【0045】アレイ基板12のX側周縁部16には、外部入力電極部17から引出され、各ICチップ20a、 [0045] X side periphery 16 of the array substrate 12 is drawn from the external input electrode section 17, the IC chip 20a,
20bの電源入力電極152a、152bにそれぞれ接続されたアレイ基板上配線154a、154bが形成されている。 20b of the power input electrode 152a, respectively connected array board wiring 154a, 154b are formed on 152b. また、電源入力電極152a、152bは、 Further, the power input electrode 152a, 152 b is
アレイ基板12と対向基板14との間を電気的に接続するトランスファ156a、156bに接続されている。 Transfer 156a for electrically connecting between the array substrate 12 and the counter substrate 14, and is connected to the 156b.

【0046】X側周縁部16に対向する対向基板14の周縁部の下面側には、各ICチップ20a、20bに対応する対向基板上配線158a、158bが、画面表示エリア160の外方に位置するように形成されている。 [0046] On the lower surface side of the peripheral edge of the counter substrate 14 that faces the X-side peripheral portion 16, the IC chip 20a, on the opposite substrate wiring corresponding to 20b 158a, 158b are positioned outside of the screen display area 160 It is formed so as to.
この対向基板上配線158a、158bは、その一端が、トランスファ156a、156bに接続され、他端が、外部入力電極部17の近傍に位置する対向基板14 This on the counter substrate wiring 158a, 158b are its one end, a transfer 156a, is connected to 156b, the other end, a counter substrate 14 which is positioned in the vicinity of the external input electrode section 17
の角部に設けられたトランスファ162a、162bに接続されている。 Transfer 162a provided at the corners, and is connected to the 162b. そして、トランスファ162a、16 Then, the transfer 162a, 16
2bは、外部入力電極部17から引出されたアレイ基板上配線164a、164bにそれぞれ接続されている。 2b includes an array substrate on the wiring 164a drawn from the external input electrode portions 17 are connected to 164b.

【0047】ここで、アレイ基板上配線154a、15 [0047] Here, the array board wiring 154a, 15
4bの配線抵抗値をそれぞれR Aa 、R Abとし、対向基板上配線158a、158bの配線抵抗値をそれぞれR Ca 、R Cbとし、さらに各トランスファ156a、15 4b of the wiring resistance value R Aa, and R Ab respectively, on the opposing substrate wiring 158a, respectively R Ca wiring resistance value of 158b, and R Cb, and each transfer 156a, 15
6b、162a、162bの抵抗値をそれぞれR TIa 6b, 162a, 162b of the resistance value respectively R TIa,
TIb 、R TOa 、R TObとしたとき、これら抵抗値の間に下記の式(1)が成立つように、各配線及びトランスファが設計されている。 R TIb, R TOa, when the R TOB, as the following equation (1) is true between these resistance values, the wirings and the transfer is designed.

【0048】 [0048]

【数1】 [Number 1] すなわち、外部入力電極部17からICチップ20に至る配線抵抗が、第1チップ20aと第2チップ20bとの間で等しくなるように設計されている。 That is, the wiring resistance leading from the external input electrode section 17 to the IC chip 20 is designed to be equal between the first chip 20a and the second chip 20b.

【0049】なお、以上において、外部入力電極部17 [0049] In the above, the external input electrode section 17
からトランスファ162a、162bへのアレイ基板上配線164a、164bの配線抵抗値をそれぞれR AOa 、R AObとしたとき、下記の式(2)が成立つように、各配線及びトランスファを設計するとより望ましい。 Transfer 162a, the array substrate on the wiring 164a to 162b, the wiring resistance value of each R of 164b AOA from when the R AOB, as holds the expression (2) below, more preferable to design the wirings and the transfer .

【0050】 [0050]

【数2】 [Number 2] アレイ基板12のY側周縁部18及びそれに対向する対向基板14の周縁部にも、上述したX側と同様に各IC Also the periphery of the counter substrate 14 to Y-side peripheral edge 18 and opposite to that of the array substrate 12, the IC similar to the X-side described above
チップ24a、24bの駆動電源用配線が、アレイ基板12と対向基板14とに並列に配されており、また、外部入力電極部17からICチップ24に至る配線抵抗が、第1Y側ICチップ24aと第2Y側ICチップ2 Chip 24a, a driving power wiring 24b is, are arranged in parallel to the array substrate 12 and the counter substrate 14, also the wiring resistance leading to IC chip 24 from the external input electrode section 17, the 1Y side IC chip 24a When the first 2Y-side IC chip 2
4bとの間で等しくなるように設計されている。 It is designed to be equal with the 4b.

【0051】この液晶表示装置150では、ICチップ20、24の駆動電源がアレイ基板12と対向基板14 [0051] In the liquid crystal display device 150, the driving power source of the IC chip 20, 24 array substrate 12 and the counter substrate 14
の両側より並列に供給される。 It is from both sides of the supply in parallel. そのため、外部入力電極部17と各ICチップ20、24との間の配線抵抗が、 Therefore, the wiring resistance between the external input electrode section 17 and the IC chip 20, 24,
直列の場合に比べて小さい。 Small as compared with the case where the series. すなわち、配線抵抗自体を小さくすることができる。 That is, it is possible to reduce the wiring resistance itself. これにより、電圧降下が小さくなり、ICチップ20、24を良好に動作させることができる。 Thus, a voltage drop is small, the IC chip 20, 24 can be operated satisfactorily.

【0052】また、この配線抵抗が第1チップ20a、 [0052] In addition, this wiring resistance first chip 20a,
24aと第2チップ20b、24bとの間で等しいので、2つのICチップ20aと20b又は24aと24 24a and the second chip 20b, is equal between 24b, 2 single IC chip 20a and 20b or 24a and 24
bに同等の駆動電源を入力することができ、よってこれらを同等に動作させることができる。 b to be able to enter the equivalent of driving power, thus they can be operated equally. 以上より、ICチップごとのムラのない、良好かつ安定した画面表示を得ることができる。 Thus, no unevenness of each IC chip, it is possible to obtain a good and stable image display.

【0053】さらに、上記のように式(1)または式(2)に基づいて配線を設計するので、外部入力電極部17からICチップ20、24の電源入力電極152までの抵抗値が分かり、電圧降下の値を求めることができる。 [0053] Further, since designing wirings on the basis of formula (1) or (2) as described above, to understand the resistance value of the external input electrode section 17 to the power input electrode 152 of the IC chip 20, 24, You can determine the value of the voltage drop. そのため、この電圧降下分を考慮して、外部入力電位をマージンをみて決めることができる。 Therefore, in consideration of the voltage drop, it is possible to determine the external input potential watching margin.

【0054】なお、以上、ICチップの駆動電源用配線を並列に配線した場合について説明したが、ICチップ20、24に接続される他の信号入力配線や接地配線についても、駆動電源用配線に代えてまたはそれと同時に、並列に配線することができる。 [0054] In the above, a case has been described in which wire the drive power supply wiring of the IC chip in parallel, the other signal input wiring and a ground wiring connected to the IC chip 20, 24 also, the driving power supply line instead of or at the same time, it can be wired in parallel. このような並列配線は、クロック信号、スタート・パルス信号などを除く、 Such a parallel wiring, except the clock signal, and the start pulse signal,
表示データなどに関する信号や、駆動電源、接地などに対して適用することが望ましく、特に駆動電源に対して適用することが最も望ましい。 Such as a signal and a display data driving power source, it is desirable to apply to such ground, it is most desirable, particularly applied to the driving power source. なお、駆動電源用配線については、配線抵抗による電圧降下をできるだけ小さくするため、さらに、配線幅を他の配線よりも太くすることが望ましい。 Note that the driving power wiring, to minimize the voltage drop due to the wiring resistance, further, it is desirable that the wiring width is thicker than the other wiring.

【0055】(第4の実施例)次に、第4の実施例に係る液晶表示装置200について図5、6により説明する。 [0055] (Fourth Embodiment) Next will be described with reference to FIG. 5 and 6 for the liquid crystal display device 200 according to the fourth embodiment.

【0056】この液晶表示装置200は、第1の実施例と同様、COG方式による液晶表示装置であるが、この実施例では、接地配線がアレイ基板12の下面に配されている。 [0056] The liquid crystal display device 200, as in the first embodiment, is a liquid crystal display device according to the COG method, in this embodiment, the ground wiring is disposed on the lower surface of the array substrate 12. すなわち、アレイ基板12の下面には、その上面のX側周縁部16及びY側周縁部18に対応するように、当該下面の周縁部にL字状の接地配線202が形成されている。 That is, the lower surface of the array substrate 12 so as to correspond to the X-side peripheral edge 16 and the Y-side peripheral edge 18 of the upper surface, L-shaped ground wiring 202 is formed on the peripheral portion of the lower surface. この接地配線202は、銅またはアルミ等の導電性物質をシート状に成形または成膜したものであり、画面表示エリア160の外方の領域において、X側及びY側周縁部16、18とほぼ同一の太い幅を有して形成されている。 The ground line 202, the copper or conductive material such as aluminum is obtained by molding or deposited into a sheet, in the region of the outside of the screen display area 160, nearly the X-side and Y-side peripheral portion 16 It is formed having the same thick width. そして、適宜の位置で外部とグラウンド接続されている。 Then, it is externally and ground connection at an appropriate position.

【0057】この接地配線202と、各ICチップ2 [0057] and the ground wiring 202, each IC chip 2
0、24とを電気的に接続するために、アレイ基板12 To electrically connect the 0,24, the array substrate 12
の周壁には、複数の導電性の金属ピン204が、各IC The peripheral wall, a plurality of conductive metal pins 204, each IC
チップ20、24に対応するように配されている。 It is arranged so as to correspond to the chips 20, 24. この金属ピン204は、上下に爪を有する断面コ字状であり、この上下の爪によりアレイ基板12を上下に挾むように取付けられている。 The metal pin 204 is a U-shaped cross-section having a claw vertically, is attached so as to sandwich the array substrate 12 up and down by the upper and lower claws. そして、下の爪は、接地配線2 Then, the nails below, ground wiring 2
02と半田付けされており、上の爪は、ICチップ2 02 and are soldered, the nails of the above, IC chip 2
0、24から引出されたアレイ基板上の配線206に半田付けられている。 It is soldered to the array wiring 206 on the substrate drawn from 0,24.

【0058】なお、ICチップ20、24に接続される駆動電源用配線や信号入力配線などの他の配線28、3 [0058] Incidentally, another wiring, such as for driving power is connected to the IC chip 20, 24 wiring and signal input lines 28,3
0は、アレイ基板12の上面に形成されている。 0 is formed on the upper surface of the array substrate 12.

【0059】本液晶表示装置200であると、接地配線202をアレイ基板12の下面に配しているので、アレイ基板12の外形を大きくすることなく、駆動電源用配線や信号入力配線などの配線28、30を配するための配線領域を広くすることができ、これにより、配線抵抗を小さくして、ICチップ20、24の誤動作を防ぐことができる。 [0059] When it is present liquid crystal display device 200, since the arranged ground wiring 202 on the lower surface of the array substrate 12, without increasing the outer shape of the array substrate 12, the wiring of a driving power supply wiring and signal input lines it is possible to widen the wiring region for arranging the 28, thereby, to reduce the wiring resistance, it is possible to prevent malfunction of the IC chip 20, 24.

【0060】また、接地配線202によって、アレイ基板12の下面に配された外部照明装置(不図示)によるバックライトノイズやICチップを駆動する回路(不図示)によるノイズを含む、外部からのノイズに対して、 [0060] Further, the ground line 202 includes noise due to circuitry (not shown) for driving the backlight noise and IC chip by an external illumination device disposed on the lower surface of the array substrate 12 (not shown), the noise from the outside against,
高いシールド効果を得ることができる。 It is possible to obtain a high shield effect. これにより、液晶表示装置200の上面側はベゼルカバー(不図示)によって、下面側は接地配線202によって、良好にシールドされる。 Thus, the upper surface side of the liquid crystal display device 200 includes a bezel cover (not shown), the lower surface by a ground wire 202 is well shielded.

【0061】さらに、接地配線202がアレイ基板12 [0061] Further, the ground wiring 202 array substrate 12
の下面に形成されているため、容易にその幅を太くしてその配線抵抗を小さくすることができ、これにより、I For being formed on the lower surface, it is possible to reduce its wiring resistance easily thicker in width, thereby, I
Cチップ20、24の誤動作を有効に防止することができる。 It is possible to effectively prevent malfunction of the C chips 20, 24.

【0062】上記実施例においては、接地配線をアレイ基板12の下面に設けたが、その代りに駆動電源用配線や他の信号入力配線をアレイ基板12の下面に設けてもよい。 [0062] In the above embodiment, the ground line is provided on the lower surface of the array substrate 12, a driving power line or other signal input wiring instead may be provided on the lower surface of the array substrate 12. ただし、上述したシールド効果を得るには、固定電位を有する配線をアレイ基板12の下面に設ける必要があるため、固定電位を有する接地配線または駆動電源用配線を当該下面に設けることが好ましい。 However, to obtain a shielding effect described above, it is necessary to provide a wire having a fixed potential on the lower surface of the array substrate 12, it is preferable to provide a ground wiring or a driving power line having a fixed potential on the lower surface. ただ、ベゼルカバーへの接触を考慮した場合、接地配線の方がより好ましい。 However, when considering the exposure to the bezel cover, towards the ground wiring it is more preferred.

【0063】なお、上記実施例において、アレイ基板1 [0063] In the above embodiments, the array substrate 1
2の下面に幅の太い接地配線202を形成するとともに、上面にも他の信号入力配線と同様な幅の細い接地配線を形成してもよい。 Thereby forming a thick ground wire 202 width on the lower surface of 2, it may be formed a thin grounding wiring having the same width and other signal input lines to the upper surface. すなわち、アレイ基板12の上面と下面とで、接地配線を並列に形成してもよい。 That is, in the upper and lower surfaces of the array substrate 12 may be formed in parallel to the ground wiring.

【0064】(第5の実施例)次に、第5の実施例に係る液晶表示装置300について図7、8により説明する。 [0064] (Fifth Embodiment) will now be described by FIGS liquid crystal display device 300 according to the fifth embodiment.

【0065】この液晶表示装置300は、TAB方式の液晶表示装置であり、第4の実施例の液晶表示装置20 [0065] The liquid crystal display device 300 is a liquid crystal display device of the TAB method, the liquid crystal display device of the fourth embodiment 20
0と同様に、接地配線202がアレイ基板12の下面に配されている。 0 Similarly, the ground wiring 202 is disposed on the lower surface of the array substrate 12. ただし、この液晶表示装置300では、 However, in the liquid crystal display device 300,
ICチップ20が搭載されたTCP302によって、アレイ基板12の下面の接地配線202がICチップ20 By TCP302 the IC chip 20 is mounted, a ground wiring of the lower surface of the array substrate 12 202 IC chip 20
と電気的に接続されている。 It is electrically connected to the. すなわち、図に示すように、アレイ基板12の上面に異方性導電性膜で信号線2 That is, as shown in the drawings, each signal line by an anisotropic conductive film on the upper surface of the array substrate 12 2
2及びX側アレイ配線28に電気的に接続されたTCP Electrically to 2 and X side array wiring 28 connected TCP
302a、302bが、アレイ基板12の下面側に折り曲げられて、接地配線202と半田付けまたは異方性導電性膜により接続部304、304において電気的に接続されている。 302a, 302b are bent on the lower surface side of the array substrate 12 are electrically connected at connection 304, 304 by a ground wire 202 soldered or an anisotropic conductive film. そして、TCP302a、302b内の配線によって、接地配線202と各ICチップ20a、 Then, TCP302a, the wiring in the 302b, and the ground line 202 each IC chip 20a,
20bとが電気的に接続されている。 20b and are electrically connected to each other.

【0066】この実施例においても、第4の実施例と同様に、アレイ基板12の外形を大きくすることなく、かつ、限られた外形で配線抵抗を小さくして、ICチップの誤動作を防ぐことができ、外部のノイズに対する高いシールド効果が得られる。 [0066] Also in this embodiment, as in the fourth embodiment, without increasing the outer shape of the array substrate 12, and, in a limited profile to reduce the wiring resistance, to prevent the malfunction of the IC chip can be, a high shielding effect against external noise is obtained.

【0067】以上の実施例はいずれも液晶表示装置を例にとり説明したが、プラズマ、EL等の各種平面表示装置にも有効に作用する。 [0067] The above embodiments have both been described taking the liquid crystal display device as an example, the plasma and is effective in various flat panel display device EL, and the like.

【0068】 [0068]

【発明の効果】本発明の平面表示装置であると、基板外形を大きくすることなく、その基板の周縁部または接続配線基板に形成された複数の配線の配線抵抗を小さくすることができる。 If it is a flat display device of the present invention, without increasing the board shape, it is possible to reduce the wiring resistance of the plurality of wires formed on the peripheral portion or the connecting wiring board of the substrate. そのため、ICチップに誤動作が生じることがなく、良好な画面表示を得ることができる。 Therefore, without malfunction IC chip occurs, it is possible to obtain a good image display.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例に係る液晶表示装置10 The liquid crystal display device 10 according to a first embodiment of the present invention; FIG
の平面図である。 It is a plan view of the.

【図2】図1のA−A断面図である。 2 is an A-A sectional view of FIG.

【図3】第2の実施例に係る液晶表示装置100の平面図である。 3 is a plan view of a liquid crystal display device 100 according to the second embodiment.

【図4】第3の実施例に係る液晶表示装置150の分解斜視図である。 4 is an exploded perspective view of a liquid crystal display device 150 according to the third embodiment.

【図5】第4の実施例に係る液晶表示装置200の斜視図である。 5 is a perspective view of a liquid crystal display device 200 according to the fourth embodiment.

【図6】液晶表示装置200の底面図である。 6 is a bottom view of the liquid crystal display device 200.

【図7】第5の実施例に係る液晶表示装置300の要部拡大分解斜視図である。 7 is an enlarged exploded perspective view of a liquid crystal display device 300 according to the fifth embodiment.

【図8】液晶表示装置300の下面を示す要部拡大斜視図である。 8 is an enlarged perspective view showing a lower surface of the liquid crystal display device 300.

【図9】従来の液晶表示装置の斜視図である。 9 is a perspective view of a conventional liquid crystal display device.

【符号の説明】 DESCRIPTION OF SYMBOLS

10、100、150、200、300……液晶表示装置 12……アレイ基板 14……対向基板 16……X側周縁部 17……外部入力電極部 18……Y側周縁部 20……X側ICチップ 24……Y側ICチップ 28……X側アレイ配線 30……Y側アレイ配線 32……X側対向配線 42……Y側対向配線 102、104、302……TCP 154……X側周縁部16のアレイ基板上配線 158……X側周縁部16の対向基板上配線 202……接地配線 10,100,150,200,300 ...... liquid crystal display device 12 ...... array substrate 14 ...... counter substrate 16 ...... X side periphery 17 ...... external input electrode section 18 ...... Y side periphery 20 ...... X side IC chip 24 ...... Y side IC chip 28 ...... X side array wiring 30 ...... Y side array wiring 32 ...... X side opposite the wiring 42 ...... Y side opposite the wiring 102,104,302 ...... TCP 154 ...... X side on the counter substrate wiring of the peripheral portion array substrate wiring 158 of 16 ...... X side periphery 16 202 ...... ground wire

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、 前記複数の配線のうち少なくとも一の配線を、他方の前記基板に備えたことを特徴とする平面表示装置。 1. A holding the optical modulation layer between two substrates to form a plurality of electrodes on at least one of said substrate, directly or connecting an IC chip for driving the electrodes in the periphery of said one substrate arranged through the wiring board, the flat display device formed directly or via connecting wiring board a plurality of wiring for inputting a signal for driving the IC chip to the periphery of said one substrate, said plurality flat display device, characterized in that at least one wiring, with the other of the substrates of the wiring.
  2. 【請求項2】 前記の少なくとも一の配線には、前記I The method according to claim 2 wherein said at least one wiring, the I
    Cチップを駆動する電源を供給する配線または前記IC Wire or the IC supplies power to drive the C chips
    チップを接地する接地配線が含まれていることを特徴とする請求項1に記載の平面表示装置。 Flat panel display device according to claim 1, characterized in that it contains the ground line to ground the chip.
  3. 【請求項3】 2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、 他方の前記基板にも配線を設け、 少なくとも一の信号を、前記一方の基板に設けられた配線と、前記他方の基板に設けられた配線とを通して並列に前記ICチップへ入力することを特徴とする平面表示装置。 Wherein holding the optical modulation layer between two substrates to form a plurality of electrodes on at least one of said substrate, directly or connecting an IC chip for driving the electrodes in the periphery of said one substrate arranged through the wiring board, the flat display device formed directly or via connecting wiring board a plurality of wiring for inputting a signal for driving the IC chip to the periphery of said one substrate, the other also provided wiring on the substrate, at least one signal, and wiring provided on the one substrate, plane, characterized in that input to the IC chip in parallel through wires and provided on the other substrate display device.
  4. 【請求項4】 前記複数の配線と電気的に接続された外部入力部が前記一方の基板の前記周縁部に配され、 前記ICチップが前記一方の前記基板の少なくとも一端辺に沿って複数個配され、 前記外部入力部から前記ICチップへ入力される前記少なくとも一の信号に対する配線抵抗を、隣接する前記I Wherein said plurality of wirings electrically connected to the external input portion is disposed on the periphery of said one substrate, along at least one edge of the substrate of the IC chip is the one plurality arranged, the wiring resistance to the at least one signal is input to the IC chip from the external input unit, adjacent the I
    Cチップ間でほぼ等しくしたことを特徴とする請求項3 Claim, characterized in that approximately equal between C chip 3
    に記載の平面表示装置。 Flat panel display device according to.
  5. 【請求項5】 前記の少なくとも一の信号を通す配線には、前記ICチップを駆動する電源を供給する配線または前記ICチップを接地する接地配線が含まれていることを特徴とする請求項3または4に記載の平面表示装置。 The 5. A wire passing at least one signal of the claim 3, characterized in that it contains the ground line to ground the wiring or the IC chip for supplying power for driving the IC chip or flat panel display device according to 4.
  6. 【請求項6】 2枚の基板間に光変調層を保持し、少なくとも一方の前記基板に複数の電極を形成し、前記電極を駆動するICチップを前記一方の基板の前記電極が形成された面の周縁部に直接または接続配線基板を介して配し、前記ICチップを駆動させるための信号を入力する複数の配線を前記一方の基板の前記周縁部に直接または接続配線基板を介して形成した平面表示装置において、 前記複数の配線のうち少なくとも一の配線を、前記一方の前記基板の前記電極が形成された面の裏面に配したことを特徴とする平面表示装置。 6. holding the optical modulation layer between two substrates to form a plurality of electrodes on at least one of said substrate, said electrodes of said one substrate an IC chip for driving the electrodes are formed disposed directly or via a connection wiring board on the peripheral portion of the surface, forming directly or via connecting wiring board a plurality of wiring for inputting a signal for driving the IC chip to the periphery of said one substrate a flat panel display apparatus, flat display device, characterized in that at least one wiring among the plurality of lines, arranged on the rear surface of the electrodes are formed face of the substrate of the one.
  7. 【請求項7】 前記一方の基板を下に、前記他方の基板を上に配し、前記一方の基板の下方に外部照明装置を備え、 前記の少なくとも一の配線には、前記ICチップを接地する接地配線が含まれていることを特徴とする請求項6 7. Under the one substrate, placed on the other substrate, an external illumination device below the one substrate, said at least one wiring, grounding the IC chip claim 6, characterized in that it contains ground wiring
    に記載の平面表示装置。 Flat panel display device according to.
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