JPH10191057A - ハーフトーン処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハーフトーンドットを高速且つ低コストで生
成する。 【解決手段】 画像処理システムにおけるハーフトーン
ドットパターンを生成するためのスーパースカラー法お
よび装置であって、スーパースカラー・デザインは、そ
の中の複数の特定ロケーションに少なくとも１つの所定
ハーフトーンドットパターンを記憶する少なくとも１つ
のメモリ５０のブロックと、走査線に沿った画素の位置
およびハーフトーンドット特性の関数としてのインデッ
クスを上記メモリ内に生成するためのシーケンサ４０と
を有している。また、上記シーケンサ４０により生成さ
れたインデックスと画素の画素値とを結合させて、メモ
リ内の上記ロケーションの１つにアクセスするためおよ
び上記メモリが特定アドレスロケーションに記憶された
ハーフトーンドットパターンの一部を示す信号を出力す
るようにするために用いるメモリアドレスを生成するメ
モリアドレス回路をも含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハーフトーンパタ
ーンを生成するためのパイプライン画像処理アーキテク
チュアに関し、より詳細には、シーケンサおよび／また
は並列メモリチャネルを具備した画像処理システム内に
おいてハーフトーンドットパターンを生成するためのス
ーパーパイプライン・スーパースカラー・デザインに関
する。

【０００２】

【従来の技術および発明が解決しようとする課題】本発
明は、ハーフトーンドット（網点）パターンの生成シス
テムのための簡単なスーパーパイプライン・スーパース
カラー・アーキテクチュアであって、これにより、一組
の非拘束ホラデイ（unconstrained Holladay）ハーフト
ーンパターン、モノトーンおよび非モノトーンのパター
ン、正確な角度および擬似統計パターンのためのスーパ
ーセル（supercell）によるサポート、安価なＤＲＡＭ
の使用、低いゲートカウント(gate count)、および完全
なプログラマビリティ（programmability）が効率的に
達成される。

【０００３】電子ハーフトーン技術は多くのカラー印刷
用機器に用いられている。例えば、ゼロックス社の５７
６５カラーコピー機や他のメーカーから入手できるカラ
ーレーザプリンタでは、ハーフトーンパターンを生成す
るためにアナログ電子回路が用いられている。また、ゼ
ロックス社の５７７５カラーコピー機では、ディジタル
・エレクトロニクスでレーザパターンの各画素を制御す
ることにより、高度な２次元パターンを生成している。
より高い解像度、より大きなスクリーンパターン、およ
びより速い処理速度を満足させようとすると、コストを
上昇させるだけではなく、上記５７７５カラーコピー機
に用いられているような従来のハーフトーン・エレクト
ロニクスを用いることが困難になる。将来のカラー印刷
用機器にはより速い処理速度が必要とされるので、ハー
フトーン化回路は非常に重要な要素となる。

【０００４】１９７９年４月１０日および１９８０年１
月２２日にそれぞれ発行されたホラデイ（Holladay）の
米国特許第４,１４９,１９４号および米国特許第４,１
８５,３０４号には、回転角度スクリーンを用いてディ
ジタル画像をハーフトーン化する方法が開示されてい
る。

【０００５】

【課題を解決するための手段】本発明によると、連続ト
ーン画素の画素値を並列処理して当該連続トーン画素の
ハーフトーン出力信号を生成するための装置において、
ハーフトーンドットパターンの少なくとも一部を内部に
ある複数の特定ロケーションに記憶するためのメモリブ
ロックと、上記画素の位置およびハーフトーンドット特
性の関数としてのインデックスを上記メモリブロック内
に生成するためのシーケンサと、上記シーケンサにより
生成された上記インデックスと上記画素の画素値とを結
合させて、上記メモリブロック内の上記ロケーションの
１つにアクセスするためおよび上記メモリが上記特定ロ
ケーションに記憶された上記ハーフトーンドットパター
ンの一部を示す信号を出力するようにするために用いら
れるメモリアドレスを生成するためのメモリアドレス回
路とを備えている装置が提供される。

【０００６】本発明の一つの観点では、ディジタルハー
フトーン処理における基本的な問題、つまりディジタル
印刷および複写システムにおけるハーフトーンドットの
高速でコスト的にも有効な生成、を取り扱う。

【０００７】上記観点はこの問題を緩和する技術の発見
に基づくものである。その技術は、非拘束ハーフトーン
パターン、正確な角度および擬似統計パターンのための
サポート、および、コストを最小化するために上述のす
べてのハードウェア効率を実現する完全なプログラマビ
リティを提供するものである。

【０００８】この簡単に説明したアーキテクチュアは、
その高速性、低コスト、および総合的な強度において優
れたものである。ここで述べる技術は他のやり方に比べ
て効率的で単純であり且つ安価であるために有利であ
り、さらに将来のディジタルカラー印刷用機器に要求さ
れる速い処理速度を満たすものである。また、本発明
は、コンピュータ操作的に効率のよいやり方でプログラ
マビリティを実現することによりハーフトーンドットパ
ターンの範囲を与えるようにしており、この点でも有利
なものである。また、本発明は、重なり合うように実行
されるより簡単なステップに演算を分割することで種々
の演算の実行速度が改善されるパイプラインアーキテク
チュアを用いている。さらに、本発明はスーパースカラ
ー技術を採用しているために、個々の演算が独立のもの
であればシステムは異なる演算を並列的に別個のハード
ウェアで実行できる。これらの技術を用いて、正確な角
度および擬似統計スクリーニング演算を含む多くの種類
の演算が実現可能である。

【０００９】

【発明の実施の形態】ハーフトーン処理においては、適
当な距離から人間の目で見たときに灰色レベルに見える
ように人間の視覚システムにより統合されるパターンに
印刷される２値（バイナリ：例えば、カラー／カラー無
し、黒／白）画素を用いる。この処理では、２値画素の
解像度と灰色レベルの数とに直接的な関係つまりトレー
ドオフ関係が存在する。もし連続トーン入力画像の解像
度と２値ハーフトーン出力画像の解像度が同じであるな
らば、入力画像の解像度のエッジ情報（edge informati
on）の一部はハーフトーンパターンの出力画像を得るた
めの処理過程で失われる。この損失を埋め合わせるため
に、ラスタ出力スキャナ（ＲＯＳ）の出力解像度が連続
トーン画像データの入力解像度よりも大きくされること
が多い。この出力画像の付加解像度は、異なるサイズの
ハーフトーンドットに灰色のレベルを表させ且つエッジ
情報の一部を維持させるために用いられる。

【００１０】図１は、ハーフトーンドットの生成様式を
制御するために採用されたしきい値のブロック（bric
k）２０（Ｌ×Ｐ）と種々の角度を得るためのシフトパ
ラメータ（Ｓ）とを用いる基本的なホラデイ・ハーフト
ーン法を示すものである。基本的なホラデイ技術につい
ては、ホラデイの米国特許第４,１４９,１９４号（１９
７９年４月１０日発行）および米国特許第４,１８５,３
０４号（１９８０年１月２２日発行）に記載されてい
る。ブロック内の画素ロケーションでのしきい値はその
画素の連続トーンレベルと比較され、この比較に基づい
て出力２値画素がオンまたはオフされる。図２はしきい
値のブロック２０の一例であり、図３は１７６から１９
９までの連続トーンレベル範囲についてこのようなブロ
ックを用いて出力される複数の２値画素の一例である。

【００１１】ディジタル画像のハーフトーン処理は、ブ
ロック２０内の画素ロケーション２２内にあるしきい値
と連続トーン画素値とを比較すること、さらにブロック
内の次の画素ロケーションへインデックスを与えること
よりなる。ブロック内の各列は、２値出力の別々の走査
線すなわちラスタに対して用いられる。つまり、各出力
走査線について、ブロック内のしきい値の次の列が用い
られ、最後の列に達するとブロックの最初の列から新た
に始められる。一般に、画素Ｐ列分の処理が終わると、
ブロックがＳ行だけシフトされて処理が繰り返される。
このシフトはブロックの長さＬの法（modulo）により行
われる。モジュラス関数は除算を必要とし、その余りが
ブロックの列の開始インデックスとして用いられる。

【００１２】ゼロックス５７７５に用いられているディ
ジタルハーフトーンシステムは、モノトーンドットを生
成するしきい値アレイとしてドットを記述する。すなわ
ち、より高密度のパターンはすべての下位ドットでオン
されたすべての画素を用いる。言い換えると、一度ドッ
トがオンされると、それはオンのままに保たれる。この
ドット列(dot progression)には利点もあるが、密度列
(density progression)内でドットをオンオフする自由
はコンスタントカラー（constant color）をより滑らか
にすることを含んで有利である。一方、パターンドット
ハーフトーン処理では、各密度レベルについて特定のパ
ターンを記憶し、入ってくる連続トーン画素値に応答し
てそれを画素ストリーム内に挿入する。これらのパター
ンは、モノトーン、非モノトーン、擬似統計または他の
形式で記憶される。さらに、アドレス可能度の高い印刷
機では、入ってくる各画素が複数の隣接する印刷可能画
素の出力レベルを制御する。

【００１３】しきい値ドットを用いたハーフトーン処理
とパターン化されたドットを用いたハーフトーン処理と
のさらなる違いは、しきい値ドットのハーフトーン処理
では各出力画素に対してある値が記憶されることであ
り、そのために各出力画素についていくつかの決定が必
要とされる。逆に、パターン化されたドットを用いたハ
ーフトーン処理では、１回だけの決定がなされ、要求さ
れた密度に対応した画素ストリングが一回の操作で取り
出される。パターン化されたドットをハーフトーン処理
のために用いることは公知である。例えば、アドベ社か
ら販売されているポストスクリプト・インタープリター
（PostScript interpreter）ではパフォーマンス上の理
由から、ドット関数がしきい値関数のある型で記述され
るときであってもパターン化されたドットを用いてい
る。

【００１４】パイプライン処理は、個々別々に順次にで
はなく、重なり合うように実行されるより簡単なステッ
プに演算を分割することで種々の演算の実行速度が改善
されるディジタルアーキテクチュア技術である。ディジ
タル回路設計および画像処理技術の当業者が認識するよ
うに、画像処理システム内でパイプライン処理を可能と
するためにはある程度の演算の独立性が必要とされる。
これに対して、スーパースカラー・アーキテクチュアで
は、演算が独立していれば、すなわち他の演算結果に依
存する演算がないのであれば異なる演算が並列的に異な
るハードウェアで実行される。

【００１５】並列（スーパースカラー）ハーフトーン生
成のアーキテクチュアが、図４のブロック図に描かれて
いる。この技術のキーとなるのは、通常の複雑なホラデ
イ・ハーフトーン・アルゴリズムを、一連の実現し易い
機能ブロックに分けることである。メモリブロック内の
符号化されたデータおよび予め計算されたブロックイン
デックスパラメータを選択することにより、演算実現の
複雑さは大いに減少する。さらに、メモリ符号化を選択
し且つメモリブロックへの入力としての連続トーン画素
を使用することにより、複合連続トーン画素が並列的に
ハーフトーン化される。さらに、高アドレス可能画素と
言われるものへの複数の出力信号を生成するために、装
置の解像度を有する複合画素が作られ得る。

【００１６】このような方法は、ハーフトーン・デザイ
ンが連続トーン画素値により分解されるレベルの数に匹
敵する多くのレベルを有しているときに特に効果的であ
る。これは、非ゲートカウントおよび複雑さの点で非常
に単純である。角度または周波数が異なるドットごとに
別のホラデイ（ジェネレータ）シーケンサが必要とな
る。シーケンサは、各ドット内の関連したセルを１つに
特定する一組の数を出力するが、そうでなければ拘束さ
れる。シーケンサを変えることで、ドット間が、例え
ば、プロセス制御、顧客選択、および／またはオブジェ
クト最適化表現の要求をサポートするように切り換えら
れる。しかしながら、異なるシーケンサを必要とするも
のの、これらのドットは共通のメモリを効果的に共有す
ることができる。

【００１７】以下の説明のために、出力解像度は入力解
像度に対する比率により表すものとする。例えば、出力
＝｛４×，１×｝は、高速走査解像度、画素が入力解像
度の４倍であり、低速走査解像度、画素が入力解像度の
１倍であることを意味している。

【００１８】再び図４を参照すると、ハーフトーンドッ
トをシーケンスし且つ位相および繰り返し周波数を維持
するためのホラデイ・シーケンサ４０が描かれており、
これによりメモリ５０にインデックスを与えるための回
路が提供される。シーケンサ４０の機能として必要なも
のは、走査線の始めにおいて初期化でき、ブロック内の
オフセットを表すメモリ内のオフセットロケーションで
開始でき、終了ロケーションまでカウントでき、さらに
開始ロケーションに戻ってリセットできることである。
図に描かれたシーケンサ４０は、ブロックインデックス
パラメータを予め計算するための第１の回路であるブロ
ック４２を含んでいる。予め計算されたブロックパラメ
ータ（例えば、ブロック内のオフセット）は第２の回路
であるドットアドレスシーケンサ４４に与えられ、そこ
で初期および後続のホラデイアドレスコンポーネントが
各画素について生成される。開始から終了までのカウン
トシーケンスは、図５に示されたように、走査線の終了
まで繰り返される。

【００１９】走査線の終了時であって次の走査線の処理
前に、シーケンサの制御レジスタ（図示せず）内のオフ
セット、開始、および終了の制御パラメータが、予め計
算されたブロックインデックスパラメータから更新され
る。これらのパラメータは、｛オフセット、開始、終
了｝の制御パラメータの環状シーケンスである。これら
パラメータはホラデイブロックの長さ（Ｌ）、高さ
（Ｐ）、シフト（Ｓ）から導かれるが、これらはメモリ
内のハーフトーンドットの符合化を反映しているという
点で異なっている。例えば、カウントシーケンスの長さ
は最大でＬとなる。ある場合には、Ｌの値および２値出
力解像度に依存して、このカウントは短くなる。例え
ば、｛Ｌ＝１６，出力-｛８×,１×｝｝はメモリ内に２
つのロケーションだけを要求する（カウントシーケンス
長＝２）。なお、上の例では、ＳおよびＰの大きさに依
存してメモリブロック５０内により多くの総メモリロケ
ーションが必要であるが、いかなる列についてもカウン
トは２のままであることを書き留めておく。

【００２０】実際には、ある場合には列が１つのメモリ
ロケーションしかとらないことがある。しかしながら、
ある状況では、ディジタルパイプライン遅延により、唯
一のメモリロケーションにアドレスしかつそのメモリロ
ケーションについてアドレスシーケンスを繰り返すこと
が効果的になったり或いは可能になったりということは
なくてもよい。この場合、単にコードがメモリ内に複製
されてよく、カウントを増やしてパフォーマンスが改善
される。

【００２１】最後に、走査線が始まるブロックの開始点
では、最初の走査線に位相が戻り、パラメータシーケン
スが図６に示すように繰り返される。さらに、同じ機能
を実現するために例えば｛オフセット開始、長さオフセ
ット、長さサイクル｝のような異なる制御パラメータを
実現するようにしてもよい。

【００２２】図４のメモリブロック５０のそれぞれは、
２つの主入力を有しているように描かれている。第１の
入力はシーケンサ４０の出力であり、ハーフトーンドッ
トを表すブロック内のシーケンス動作を制御する。第２
の入力は、例えばラッチ５２または同様な回路に記憶さ
れたハーフトーン化される画素またはより適切には画素
レベルである。２つの入力が描かれてはいるが、ディジ
タル設計の当業者が認識するように、２つの入力はマル
チビットラッチ（図示せず）または等価な論理回路によ
り１つのメモリアドレス内で結合されることが好まし
い。このような回路を用いることにより、シーケンサ出
力（最下位）と画素値（最上位）とを結び付けることが
できて、メモリアドレスが生成される。このようにシー
ケンサと画素データとを結合させてアドレスを得ること
は、ダイナミックメモリへのアクセスの改善されたパフ
ォーマンスを利用するものである。より速く変化する画
素をダイナミックメモリの縦行アドレスビットと組にな
った下位アドレスビットに配置することにより、横列ア
クセスはより少なくなる。横列アクセスは、プリチャー
ジ時間が必要とされるためにダイナミックメモリ内では
より遅くなる。本発明はこのパフォーマンスの改善を利
用するものであるが、ダイナミックメモリを利用するも
のに限定されるものではない。さらに、ラッチ用論理回
路内の値は、出力画素が生成されるレートと少なくとも
同じ程度に高いデータレートで更新される。メモリ５０
は、ブロックの終了点がメモリロケーションの出力境界
にある点にブロックが複製されるように符合化（プリプ
ログラム）される。もし出力メモリが３ビット幅（例え
ば、３×アドレス可能度）であれば、終了点は好ましく
は３ビット境界上になる。

【００２３】メモリ５０内の符合化は与えられた入力画
素のしきい値の組合せも含んでいる。これは、入力画素
値がメモリへのアドレスに含まれているために可能とな
っている。現在の画素値Ｐix、およびシーケンサの現在
の出力状態Ａddr（図７参照）が与えられると、複合出
力画素についてのしきい値決定ができるようになりそし
て好ましくはメモリ内にプリプログラムまたは符合化さ
れる。続いて、処理中に、メモリへの１アクセスによ
り、もしかするといくつかの走査線から、多くの出力画
素が取り出される。メモリ内のブロックの複製を示す図
８において、８つの出力画素（Ｏn）が各アクセス（例
えば、メモリロケーションからの８ビット）で取り出さ
れる。図８はブロックデータの符合化によりいかにメモ
リが圧縮されるかをも示している。走査線の最上位メモ
リでは、ブロックは最初メモリいっぱいに配置され、Ｐ
横列（ＲxoからＲxp）が完了するまで出力ワード境界へ
複製される。そして、ブロックは通常シフトされて、斜
線のついた横列で示されたように処理が繰り返される。
しかしながら、シフトされたブロックのこれら各例は、
最初の例の中に位置することが可能である。これは図８
内に最上位メモリ位置に沿ったポイントＡ、Ｂ、Ｃとし
て示されている。つまり、メモリを重視した処理では様
々なオフセット（例えば、ＲYO−ＲYP、ＲZO−ＲZP、
…）を扱うための付加メモリが必要となるが、シーケン
サは単に記憶されたオフセットの関数として決定された
メモリ境界でスタートする。この特性はドットを保持す
るのに必要な総記憶量を明らかに減少させる。ただし、
これを実現するにはシーケンサのオフセット特性が必要
である。

【００２４】並列連続トーン画素は、特定画素について
ハーフトーンドットを生成するために必要なコードの一
部分を複製することで実現される。図４には、並列にハ
ーフトーン化される２つの連続トーン画素が示されてい
る。しかしながら、各連続トーン画素によってアドレス
されるメモリセクションがブロック内に適当な位相の出
力画素を含むように、メモリは好ましくは区分けされ
る。並列連続トーン画素を実現するにはいくつかの可能
な例がある。画素データがデータバス（３２または６４
ビット幅）からハーフトーン関数に運ばれるような例で
は、バスの幅がハーフトーン関数のクロックレートを減
少させるために用いられる。画素データはデータバスか
ら直接取り出されて並列に４または８画素でハーフトー
ン化される。これには、各連続トーン画素のメモリセク
ションがその画素のハーフトーンドットを一部を含んで
いることが必要である。当業者が認識するように、複合
連続トーン画素のハーフトーン化は、ブロックの配列に
ついてのさらなる制約を出力画素境界に付け加えるとと
もに、メモリ内の複製長さを潜在的に増加させることに
もなる。

【００２５】いくつかの画像処理においては、１つの走
査線内に複合ハーフトーンスクリーンを用いなければな
らないことがある。これは、大きなアドレス（すなわ
ち、より広いシーケンサまたは代わりとなるバンク選
択）を必要とするメモリ内に複合スクリーンを記憶する
ことと同じではないことは注意すべきである。図９を参
照すると、複合ハーフトーンスクリーンが機能するため
のキーとなるのは、各スクリーンについてシーケンサ４
０Ｍ、４０Ｎ、…（ハーフトーンスクリーンにインデッ
クスを与えるための状態を生成するもの）が、各ドット
の位相が走査線を横切ってその間に維持されることを保
証するように稼働されることが必要となることである。
走査線に用いられる各スクリーンについて、シーケンサ
４０は｛オフセット、終了、開始、終了、…｝のシーケ
ンスを行うが、１つのシーケンサの出力だけがメモリに
アクセスするためにイネーブルにされる。特定のスクリ
ーンおよび結果としてのドットを選択するために、スク
リーン／ドットと関連付けられたシーケンサのアドレス
がマルチプレクサ６０を介してメモリにアクセスするた
めにイネーブルにされ、選択信号は所望のハーフトーン
スクリーンパターンの関数として制御される。同時に、
他のシーケンサはディスエーブルにされるが、それらの
状態はシーケンスの次のカウントに進められる。このよ
うに、ハーフトーンスクリーンは画素対画素（pixel by
pixel）基準で選択され得る。図９はこの概念を示す図
である。

【００２６】この特性について、並列連続トーン画素が
ハーフトーン化されたときに問題がある。シーケンサは
２つの連続トーン画素で共有されているので、並列にハ
ーフトーン化されたすべての連続トーン画素は新しいス
クリーンに変わる。場合によってはこれは望ましくな
い。複合スクリーンの場合、これは出力２値画素の並列
性を実現するために実用的となり得る。別の実施の形態
では、別のスクリーンを選択する画素値の一部として選
択タグ（図７参照）を含めることにより、シーケンサと
各画素のルックアップメモリとが複製される。

【００２７】さらに別の実施の形態では、スクリーンを
選択するためにメモリ内の付加タグビットをもつ１つの
シーケンサが用いられており、少数スクリーンの実現が
可能である。高速走査方向のカウントシーケンスは、ブ
ロックの長さ（Ｌ）の組の最小公倍数（ＬＣＭ）となる
ように選択されなければならない。低速走査方向では、
シフト（Ｓ）および横列（Ｐ）のパラメータに依存して
複製の有意量となってよい。実際には、シフトしたブロ
ックが各スクリーンの走査線の最初からスタートするの
で、ＬＣＭが必要である。この代替実施の形態では、一
般に各スクリーンが大きくてよく且つＬＣＭもより大き
くてよい（定義による）ため、メモリサイズの有意な増
加が必要とされてよい。従って、この実現は、メモリ使
用の点で、１スクリーン当たり１シーケンサを維持する
ほど効率的ではない。

【００２８】本発明は、解像度エンハンスメントまたは
タグに基づくハーフトーンスクリーンの選択をサポート
するハーフトーン装置を実現するためにも採用されてよ
い。ここでいう解像度エンハンスメントとは、通常ハー
フトーンドットのレベル数を増やすために採用される付
加解像度を用いた、より細かいエッジ配置を達成するた
めの技術である。一般的には、解像度エンハンスメント
は、文字のエッジの構造のような階段状部分(staircas
e)および連続トーン画素の表現の低解像度による線画(l
ine art)を除去するために用いられる。

【００２９】エッジエンハンスメントを実現する典型的
な方法は、３×３テンプレートをもつ低解像度画像を処
理し、どのタイプのエンハンスメントを適用するべきか
を示すタグを出力することである。３×３テンプレート
は、インク／トナー密度最大で“１”且つインクなしで
“０”である連続トーン画素のしきい値マスクである。
このタイプの解像度エンハンスメントの一例が図１０に
示されている。そこには３２００×８００ｓｐｉの印刷
装置の出力を表す、エンハンスメントされていない画像
セグメント１００が描かれている。矢印１０２で示され
た領域は上述のような視覚により認識できる物となる。
このような結果を得るために、テンプレート１０６で表
されたテンプレートに基づく操作を用いて画像セグメン
ト１００を処理して、画像セグメント１０８で表されて
いるように画像をエンハンスすることが知られている。

【００３０】上述のハーフトーン機能の一部として解像
度エンハンスメント特性を実現するための技術は、図７
で述べたメモリブロックアドレスの画素部分（Ｐix）を
置き換えるエンハンスメントタグを用いるものである。
同時に、アドレスの画素部分がエンハンスメントコード
形式の解像度エンハンスメント情報であることを示すた
めに単一のビットタグが用いられる。この技術は、メモ
リを２倍にすることで実現できる容易なものである。代
替技術としては、シーケンサアドレスとタグビットとを
結合して、エンハンスメントコードを参照する(look u
p)ためにアドレス範囲の一部を写像する。この場合、ア
ドレスの指定範囲は正常ハーフトーン生成に割り当てら
れ、他の範囲はエンハンスメントコードに割り当てられ
る。そして、エンハンスメントコードが、シーケンサの
現在の状態について符合化された出力を参照するために
画素値の代わりに用いられる。エンハンスメントタグに
ついて選択されたエンハンスメントコードの生成は、３
×３（または代替的には大きさに合わせた領域）低解像
度画像内容および出力マーキング装置の特性に基づいて
いる。例えば、画像の前処理フィルタステップは、図１
０（１０６）のような領域を設ける。メモリに記憶され
たコードは、図１０（１０８）のようなエッジを視覚的
に滑らかにする際の出力装置の特性に基づいている。当
業者が認識するように、上述したほかにも多くの画素タ
グの生成方法がある。

【００３１】同様に、エンハンスメントコードのように
他のオブジェクトタグも、選択タグに応答して画素値と
ともにまたは画素値なしで、複合アドレスに選択的に付
加されまたは代用されてよい。この特性は、様々な画像
オブジェクトの代替的な表現を可能とし、もし複合スク
リーンの周波数が整数の倍数であれば上述の複合シーケ
ンサを用いることなく複合スクリーンにも用いられても
よい。

【００３２】典型的なドットおよびラインスクリーンで
は、シーケンサ幅は約８から９ビットである必要があ
る。これに加えて、画素（８ビット）および各スクリー
ンはアドレスが１７ビットまでとることができ、スタテ
ィックＲＡＭ（ＳＲＡＭ）での実現が適当なものとなっ
ている。画像処理システムのコストおよびパフォーマン
スを最適化するために、この技術のいくつかの代替メモ
リ組織および実現が可能である。

【００３３】統計またはスーパーセルハーフトーンスク
リーンでは、例えば、２４ビットまでのアドレスを要求
するためにブロックサイズが増加する。この場合、ダイ
ナミックＲＡＭ（ＤＲＡＭ）がよりコスト的に効果的な
実現となりうる。またたいていのＤＲＡＭメモリが異な
る速度でメモリアレイにアクセスする複合アドレスをも
っているという事実により、さらなるパフォーマンスの
改善を達成することができる。横列アドレスは縦行アド
レスよりも低速のサイクルでページおよびニブルをよく
サポートする。図１１に示すようにアドレスを分けるこ
とにより、画素対画素基準によるとあまり変わらない、
シーケンサによって生成されたアドレスの上位部分は、
列アドレスにおかれる。画素およびシーケンサの下位部
分は、行アドレスにおかれる。シーケンサの一部は、ハ
ーフトーンセル部分の状態の変化を反映するために行ア
ドレスになければならない。

【００３４】さらに図１２に示されているように、最初
のアドレスサイクルでは両方の画素に共通のシーケンサ
アドレスの最上位部分（ＭＳＰ）が送られるためにペー
ジまたはニブルモードのＤＲＡＭを用いるときには、隣
接する画素Ａ、Ｂのパイプライン処理はシステムの速度
を改善する。そして、次のサイクルでは、個々の画素値
（Ａ，Ｂ）は、シーケンサアドレスの下位の残った部分
（ＬＳＰ）とともに結合されてアクセスのために送られ
る。図示されているように、マルチプレクサ７０または
複合バス構造のような等価な画素選択制御回路が画素対
画素基準によりメモリに与えられた入力を選択するため
に用いられる。当業者が認識するように、画素値とシー
ケンサからのＬＳＰデータとの適当なシーケンスおよび
結合を与えるために、付加論理および制御回路が必要と
なることがある。さらに、隣接画素がアドレスの下位ビ
ットだけを変えるようにシーケンスがアレンジされなけ
ればならない。これにより、小さなホラデイ・ハーフト
ーン・セルについてハーフトーンセルが複製されるが、
より大きなセルがこの要求を効果的にサポートするため
に構成され得る。

【００３５】図１３を参照すると、ここに描かれた画像
ハーフトーン化装置８０のアーキテクチュアは、画素が
１度に２つ選ばれて２つのメモリで処理されるときに、
スーパースカラーとなる。特に、複数のシーケンサは、
パイプライン処理された画素データ（Ａ,ＢまたはＱ,
Ｒ）と結合されるシーケンスアドレスデータをマルチプ
レクサ７０を介して与え、その残りのアドレスはメモリ
５０ｅ、５０ｏへの並列なアクセスを制御するために用
いられ、レーザ印刷装置のビームを駆動するための並列
（例えば、偶数／奇数）出力データを生成する。例え
ば、デュアルビームＲＯＳについては、出力画素は同じ
画素ロケーションから選ばれるものの、それは偶数およ
び奇数の走査線から選ばれる。本実施の形態では、ハー
フトーンセル（ブロック）の偶数および奇数のラインは
２つのメモリ５０ｅ、５０ｏ内にそれぞれ別々に記憶さ
れ、余計なメモリ消費を防止している。このような効率
化が実現されると、大きなハーフトーンセルは、偶数本
の走査線をもたなければならない。大きなセルは、一般
に偶数走査カウントで作られた統計スクリーンのための
ものである。

【００３６】多くのハーフトーンスクリーンが各走査線
について２０から３０のメモリロケーションだけを用い
てもよいことを認めると、代替的な低コストキャッシュ
実現が可能となる。このような代替的な実施の形態（図
示せず）は、走査線の処理の間にハーフトーンコードメ
モリを提供する２つの高速ＳＲＡＭを用いる。１つのＳ
ＲＡＭキャッシュは現時のラインではアクティブであ
り、同時にもう一方のＳＲＡＭキャッシュは低速ＤＲＡ
ＭまたはＰＲＯＭ／ＲＯＭからのローディングを行なっ
ている。低パフォーマンスＲＡＭはいくつかの統計スク
リーンに必要とされるように１６００万ロケーションま
で含みうるが、キャッシュは４Ｋから６４Ｋのロケーシ
ョンしか必要としないことがある。本実施の形態が機能
するためには、走査線のハーフトーン処理時間とオーバ
ースキャン時間との合計がＳＲＡＭキャッシュのロード
時間よりも大きくなくてはならないことが理解されるで
あろう。本実施の形態の利点は、高速ＳＲＡＭが一般に
ＤＲＡＭまたはＰＲＯＭ／ＲＯＭよりも安価であり、用
いるＳＲＡＭの量を最小化することで画像ハーフトーン
化装置のコストがより下がることにある。また、階層的
メモリを用いる他の実現により、ハーフトーンドットパ
ターンメモリ５０の全体が高速で動作することへの要求
を減らすことができることが理解されるであろう。

【００３７】上述の説明ではハーフトーンドットパター
ンメモリの出力が２値（アドレス可能度が高い）画素で
あるとして説明および図示したが、上記装置はその他の
出力にも応用できる。例えば、メモリは、２値画素の代
わりにパルス幅位置変調（ＰＷＰＭ）コードのようなコ
ードを保持することもできる。ＰＷＰＭコードは、出力
画素を生成するためにマーキング機構（例えばレーザ）
がいかにオンオフに変調されるかを表す複合ビットコー
ドの単なる一例である。ＰＷＰＭ出力の場合、コードが
露出またはマークの幅（期間）を特定し、画素境界内に
可変サイズ出力を位置させることを可能とする。他の例
としては、コードがＬＥＤ印字バーのようなアナログ強
度変調を用いたイメージング装置のレベルを特定するも
のがある。

【００３８】再度まとめると、本発明は、画像処理シス
テムにおけるハーフトーンドットパターンを生成するた
めのスーパースカラー法および装置である。スーパース
カラー・デザインは、その中の複数の特定ロケーション
に少なくとも１つの所定ハーフトーンドットパターンを
記憶する少なくとも１つのメモリのブロックと、走査線
に沿った画素の位置およびハーフトーンドット特性の関
数としてのインデックスを上記メモリ内に生成するため
のシーケンサとを有している。また、上記シーケンサに
より生成されたインデックスと画素の画素値とを結合さ
せて、メモリ内の上記ロケーションの１つにアクセスす
るためおよび上記メモリが特定アドレスロケーションに
記憶されたハーフトーンドットパターンの一部を示す信
号を出力するようにするために用いられるメモリアドレ
スを生成するメモリアドレス回路をも含んでいる。

【００３９】

【発明の効果】以上説明したように、本発明によると、
ハーフトーンドットを高速且つ低コストで生成すること
が可能となる。

【図面の簡単な説明】

【図１】 画像に適用される複合ハーフトーンセルすな
わちブロックどうしの関係を示す模式図である。

【図２】 典型的ハーフトーンセル内のしきい値を詳細
に示す図である。

【図３】 図２のハーフトーンセルしきい値により得ら
れる起こりうる出力を示す２値出力パターンを示す図で
ある。

【図４】 本発明による画像処理装置の一般的な構成物
を示す簡単なブロック図である。

【図５】 画像の大領域に適用される場合の可変角度ス
クリーンを用いたハーフトーン化処理の繰り返し特性を
示す図である。

【図６】 画像の大領域に適用される場合の可変角度ス
クリーンを用いたハーフトーン化処理の繰り返し特性を
示す図である。

【図７】 メモリアドレスが本発明の一実施の形態によ
り生成される方式を簡単に示す図である。

【図８】 様々なハーフトーンドットパターンを記憶す
るメモリと本発明のある実施の形態で達成される関連す
るメモリの節約の一例を示す図である。

【図９】 本発明の一実施の形態のブロック図である。

【図１０】 テンプレートに基づく解像度エンハンスメ
ント処理の一例を示す図である。

【図１１】 本発明の一実施の形態による効果的なメモ
リアクセスのために用いられるメモリアドレス構成を示
す図である。

【図１２】 本発明の別の実施の形態のブロック図であ
る。

【図１３】 本発明の別の実施の形態のブロック図であ
る。

【符号の説明】

４０ シーケンサ、５０ メモリ、５２ ラッチ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 連続トーン画素を並列処理して連続トー
   ン画素を表すハーフトーン出力信号を生成するための装
   置において、 ハーフトーンドットパターンの少なくとも一部を内部に
   ある複数のロケーションに記憶するためのメモリブロッ
   クと、 上記ハーフトーンドットパターンに対する上記画素の位
   置の関数としてのインデックスを上記メモリブロック内
   に生成するためのシーケンサと、 上記シーケンサにより生成された上記インデックスと上
   記画素の画素値とを結合させて、上記メモリブロック内
   の上記複数のロケーションの１つにアクセスするためお
   よび上記メモリが上記ハーフトーンドットパターンに従
   った信号を出力するようにするために用いられるメモリ
   アドレスを生成するためのメモリアドレス回路とを備え
   ていることを特徴とするハーフトーン処理装置。