JPH10189960A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 安定してソース−ドレイン間耐圧を得ること
のできる半導体装置及びその製造方法を提供する。 【解決手段】 ｐ型ウェル領域３の表面に露出するよう
にｐ型ウェル領域３内にＬＯＣＯＳ酸化膜１０が離間し
て形成され、２つのＬＯＣＯＳ酸化膜１０をマスクとし
てｐ＋型不純物領域１１をｐ型ウェル領域３内に形成す
る。また、ｐ型ウェル領域３上には酸化膜６を介して絶
縁ゲート７が形成され、ＬＯＣＯＳ酸化膜１０及び絶縁
ゲート７をマスクとして、イオン注入することにより、
ｐ型ウェル領域３内に離間して、ｎ＋型ドレイン領域４
及びｎ＋型ソース領域５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、ＮＭＯＳトラン
ジスタに関する。

【０００２】

【従来の技術】図４は、従来例に係るＮＭＯＳトランジ
スタを示す略断面図である。従来のＮＭＯＳトランジス
タは、ｐ型半導体基板１と、ｐ型半導体基板１上に形成
されたｎ型エピタキシャル層２とを有する。また、ｎ型
エピタキシャル層２の表面に露出するようにｎ型エピタ
キシャル層２内にはｐ型ウェル領域３が形成され、ｐ型
ウェル領域３の表面に露出するようにｐ型ウェル領域３
内に離間してｎ＋型ドレイン領域４とｎ＋型ソース領域
５が形成されている。

【０００３】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域５との間に介在するｐ型ウェル領域３上には、酸
化膜６を介してポリシリコン等から成る絶縁ゲート７が
形成され、絶縁ゲート７と電気的に接続されるようにア
ルミニウム（Ａｌ）等から成るゲート電極（図示せず）
が形成されている。

【０００４】また、ｎ＋型ドレイン領域４と電気的に接
続されるようにアルミニウム（Ａｌ）等から成るドレイ
ン電極８が形成され、ｎ＋型ソース領域５と電気的に接
続されるようにアルミニウム（Ａｌ）等から成るソース
電極９が形成されている。そして、ｎ＋型ドレイン領域
４，ｎ＋型ソース領域５及び絶縁ゲート７によりＮＭＯ
Ｓトランジスタを構成している。

【０００５】また、隣接するＮＭＯＳトランジスタ間に
介在するｐ型ウェル領域３の表面に露出するようにｐ型
ウェル領域３内に、ＬＯＣＯＳ酸化膜１０が形成され、
ＬＯＣＯＳ酸化膜１０の下部のｐ型ウェル領域３内に
は、チャネルストッパーとしてのｐ＋型不純物領域１１
が形成されている。

【０００６】以下、従来例に係るＮＭＯＳトランジスタ
の製造工程について図面に基づき説明する。図５は、従
来例に係るＮＭＯＳトランジスタの製造工程の前段を示
す略断面図であり、図６は、従来例に係るＮＭＯＳトラ
ンジスタの製造工程の後段を示す略断面図である。先
ず、半導体基板１上にｎ型エピタキシャル層２を形成
し、ｎ型エピタキシャル層２上に熱酸化等により酸化膜
１２を形成し（図５（ａ））、フォトリソグラフィ技術
及びエッチング技術を用いて所定形状にパターニングし
て、開口部１２ａを形成する。

【０００７】続いて、開口部１２ａが形成された酸化膜
１２をマスクとして、ｎ型エピタキシャル層２内にボロ
ン（Ｂ）等のｐ型不純物をイオン注入し、酸化，ドライ
ブ行程によりｐ型ウェル領域３を形成する（図５
（ｂ））。なお、この時の酸化により開口部１２ａに酸
化膜１２が埋め込み形成される。

【０００８】次に、酸化膜１２上にフォトレジストを塗
布し、露光，現像を行うことにより所定形状にパターニ
ングし、パターニングされたフォトレジストをマスク
（このマスクを以降、ＰＢマスク１７と呼ぶ）として、
酸化膜１２のエッチングを行うことにより開口部１２ｂ
を形成し、開口部１２ｂからボロン（Ｂ）等のｐ型不純
物をイオン注入し（図５（ｃ））、プラズマアッシング
等によりＰＢマスク１７を除去し、エッチングにより酸
化膜１２を除去する。なお、このｐ型不純物がイオン注
入された領域は、後行程の熱行程によりｐ＋型不純物領
域１１となる。

【０００９】次に、熱酸化等によりｐ型ウェル領域３が
表面近傍に形成されて成るｎ型エピタキシャル層２上に
酸化膜１３を形成し、酸化膜１３上にシラン（Ｓｉ
Ｈ₄）とアンモニア（ＮＨ₃）を原料ガスとして減圧ＣＶ
Ｄ法によりシリコン窒化膜１４を形成し、所定形状にパ
ターニングされたフォトレジスト（図示せず）をマスク
（このマスクを以降、ＯＤマスクと呼ぶ）として、シリ
コン窒化膜１４のドライエッチングを行うことにより、
シリコン窒化膜１４を選択的に除去して開口部１４ａを
形成する。

【００１０】次に、開口部１４ａが形成されたシリコン
窒化膜１４をマスクとしてＬＯＣＯＳ（Locol Oxidati
on of Silicon）酸化を行うことによりＬＯＣＯＳ酸
化膜１０を形成し（図５（ｄ））、エッチングによりシ
リコン窒化膜１４を除去する。なお、この熱工程によ
り、図５（ｃ）でイオン注入された領域は拡散し、チャ
ネルストッパーとしてのｐ＋型不純物領域１１となる。

【００１１】次に、酸化膜１３をエッチングにより除去
した後、ドライ酸化等により酸化膜６（この酸化膜はゲ
ート酸化膜と成る）を形成し、酸化膜６及びＬＯＣＯＳ
酸化膜１０上に減圧ＣＶＤ法を用いてポリシリコンをデ
ポし、フォトリソグラフィ技術及びエッチング技術を用
いて選択的にポリシリコンを除去して、ポリシリコンか
ら成る絶縁ゲート７を形成する（図５（ｅ））。

【００１２】次に、酸化膜６，絶縁ゲート７及びＬＯＣ
ＯＳ酸化膜１０上にフォトレジスト１６を塗布し、露
光，現像を行うことにより所定形状にパターニングし、
パターニングされたフォトレジスト１６をマスクとして
リン（Ｐ）等のｎ型不純物をイオン注入し（図５
（ｆ））、拡散を行ってｎ＋型ドレイン領域４及びｎ＋
型ソース領域５を形成する（図６（ａ））。

【００１３】次に、ｎ型エピタキシャル層２の絶縁ゲー
ト７を形成した面側全面に、層間絶縁膜としてのＮＳＧ
／ＢＰＳＧ等の酸化膜６を形成し（図６（ｂ））、ｎ＋
型ドレイン領域４，ｎ＋型ソース領域５及び絶縁ゲート
７とコンタクトをとるためにｎ＋型ドレイン領域４，ｎ
＋型ソース領域５及び絶縁ゲート７上の所望の箇所の酸
化膜６をエッチングにより除去して開口部６ａを形成す
る（図６（ｃ））。

【００１４】次に、開口部６ａを埋め込むように、アル
ミニウム等から成るドレイン電極８，ソース電極９及び
ゲート電極（図示せず）を形成し（図６（ｄ））、最後
に、ｎ型エピタキシャル層２の絶縁ゲート７を形成した
面側全面に常圧ＣＶＤ法によりＮＳＧ／ＰＳＧ等のパッ
シベーション膜（図示せず）を形成して、ＮＭＯＳトラ
ンジスタを構成する。

【００１５】なお、ドレイン電極８，ソース電極９及び
ゲート電極の形成方法の一例としては、アルミニウム
（Ａｌ）をターゲットに用いてスパッタリングを行うこ
とによりアルミニウム層を形成し、フォトリソグラフィ
技術及びエッチング技術を用いて所定形状にパターニン
グすることにより形成する方法がある。

【００１６】従来のＮＭＯＳトランジスタでは、ゲート
電極に閾値以上の電圧が印加されると絶縁ゲート７下の
チャネル領域表面にチャネルが形成されて、ｎ＋型ドレ
イン領域４とｎ＋型ソース領域５との間に電流が流れ
る。

【００１７】また、ｐ型ウェル領域３内には、複数のＮ
ＭＯＳトランジスタが形成されており、一方のＮＭＯＳ
トランジスタのｎ＋型ソース領域５と、隣接するＮＭＯ
Ｓトランジスタのｎ＋型ドレイン領域４との間で寄生Ｍ
ＯＳトランジスタを構成している。

【００１８】この寄生ＭＯＳトランジスタは、ＬＯＣＯ
Ｓ酸化膜１０上の正の電位を持つ配線によってＬＯＣＯ
Ｓ酸化膜１０下のｐ＋型不純物領域１１がｎ型に反転し
て通電状態になり、隣接するＮＭＯＳトランジスタ間で
リーク電流が流れる。

【００１９】従って、ＬＯＣＯＳ酸化膜１０下でのｐ＋
型不純物領域１１の濃度を濃くして、つまり、チャネル
ストッパーを形成して寄生ＭＯＳトランジスタがＯＮし
ないようにする必要がある。

【００２０】ＮＭＯＳトランジスタのソース−ドレイン
間耐圧を決める主な要因は、ｐ＋型不純物領域１１とｎ
＋型ドレイン領域４との間の距離である。

【００２１】つまり、ドレイン電極８に電圧を印加する
とｎ＋型ドレイン領域４からｐ＋型不純物領域１１に空
乏層が伸び、ｎ＋型ドレイン領域４とｐ＋型不純物領域
１１との間でブレイクダウンがおこり、その時の電圧が
ソース−ドレイン間耐圧となる。

【００２２】従って、ｐ＋型不純物領域１１とｎ＋型ド
レイン領域４との間の距離は広い方が高い耐圧を安定し
て得ることができる。

【００２３】

【発明が解決しようとする課題】ところが、従来のＮＭ
ＯＳトランジスタにおいては、ｐ＋型不純物領域１１と
ｎ＋型ドレイン領域４との間の距離を広くして素子を設
計すると、素子サイズが大きくなりコスト高となるた
め、なるべく狭く設計される。

【００２４】従来のＮＭＯＳトランジスタの場合、ｐ＋
型不純物領域１１とｎ＋型ドレイン領域４との間の距離
は、ｐ＋型不純物領域１１はＰＢマスク１７、ｎ＋型ド
レイン領域４はＯＤマスクで形成されるＬＯＣＯＳ酸化
膜１０端というように、２枚のマスクで決まる。

【００２５】つまり、２枚のマスクの合わせ精度、ｐ＋
型不純物領域１１を形成するためのエッチング精度等に
よりｐ＋型不純物領域１１とｎ＋型ドレイン領域４との
間の距離は決まり、ｐ＋型不純物領域１１とｎ＋型ドレ
イン領域４との間の距離で決まるソース−ドレイン間耐
圧を安定して得るのは難しかった。

【００２６】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、安定してソース−ド
レイン間耐圧を得ることのできる半導体装置及びその製
造方法を提供することにある。

【００２７】

【課題を解決するための手段】請求項１記載の発明は、
第一導電型の半導体基板と、該半導体基板の一主表面上
に形成された第二導電型のエピタキシャル層と、該エピ
タキシャル層の表面に露出するように前記エピタキシャ
ル層内に形成された第一導電型のウェル領域と、該ウェ
ル領域の表面に露出するように前記ウェル領域内に離間
して形成された高濃度第二導電型のドレイン領域及び高
濃度第二導電型のソース領域と、該ドレイン領域と該ソ
ース領域との間に介在する前記ウェル領域上に酸化膜を
介して形成された絶縁ゲートと、前記ドレイン領域，前
記ソース領域及び前記絶縁ゲートから成るＭＯＳトラン
ジスタの前記ドレイン領域と隣接する他の前記ＭＯＳト
ランジスタの前記ソース領域との間に介在する前記ウェ
ル領域の表面に露出するように前記ウェル領域内に形成
されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜の下
部の前記ウェル領域内に形成された高濃度第一導電型の
不純物領域とを有して成る半導体装置において、前記Ｌ
ＯＣＯＳ酸化膜を前記ウェル領域表面において２つに分
割し、分割された前記ＬＯＣＯＳ酸化膜間の前記ウェル
領域の表面に露出するように前記ウェル領域内に前記不
純物領域を形成したことを特徴とするものである。

【００２８】請求項２記載の発明は、第一導電型の半導
体基板上に第二導電型のエピタキシャル層を形成し、該
エピタキシャル層の表面に露出するように前記エピタキ
シャル層内に第一導電型のウェル領域を形成し、該ウェ
ル領域の表面に露出するように前記ウェル領域内に２つ
のＬＯＣＯＳ酸化膜を離間して形成し、該ＬＯＣＯＳ酸
化膜をマスクとして、前記ＬＯＣＯＳ酸化膜間に介在す
る前記ウェル領域の表面に露出するように前記ウェル領
域内に高濃度第一導電型の不純物領域を形成し、前記エ
ピタキシャル層上に酸化膜を介して絶縁ゲートを形成
し、前記不純物領域上にレジストマスクを形成して、前
記ＬＯＣＯＳ酸化膜及び前記絶縁ゲートをマスクとして
前記ウェル領域の表面に露出するように前記ウェル領域
内に離間して高濃度第二導電型のドレイン領域及び高濃
度第二導電型のソース領域を形成したことを特徴とする
ものである。

【００２９】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、第一導電型をｐ型、第二導電型をｎ型として説明す
るが、これに限定される必要はなく、第一導電型をｎ
型、第二導電型をｐ型としてもよい。また、本実施形態
に係るＮＭＯＳトランジスタの基本構成は、従来例とし
て図４に示すＮＭＯＳトランジスタと同様であるので、
同一箇所には同一符号を付して説明を省略する。図１
は、本発明の一実施形態に係るＮＭＯＳトランジスタを
示す略断面図である。本実施形態に係るＮＭＯＳトラン
ジスタは、従来例として図４に示すＮＭＯＳトランジス
タにおいて、隣接するＮＭＯＳトランジスタ間にＬＯＣ
ＯＳ酸化膜１０を２つ形成し、２つのＬＯＣＯＳ酸化膜
１０間に介在するｐ型ウェル領域３の表面に露出するよ
うにｐ型ウェル領域３内にｐ＋型不純物領域１１を形成
した構成である。

【００３０】以下、本実施形態に係るＮＭＯＳトランジ
スタの製造工程について図面に基づき説明する。図２
は、本実施形態に係るＮＭＯＳトランジスタの製造工程
の前段を示す略断面図であり、図３は、本実施形態に係
るＮＭＯＳトランジスタの製造工程の後段を示す略断面
図である。なお、本実施形態に係るＮＭＯＳトランジス
タの図２（ｂ）までの製造工程は、従来例として示す図
５（ｂ）までの製造工程と同様であるので、ここでは説
明を省略し、図２（ｃ）の工程から説明する。

【００３１】エッチングにより酸化膜１２を除去した
後、熱酸化等によりｐ型ウェル領域３が表面近傍に形成
されて成るｎ型エピタキシャル層２上に酸化膜１３を形
成し、酸化膜１３上にシラン（ＳｉＨ₄）とアンモニア
（ＮＨ₃）を原料ガスとして減圧ＣＶＤ法によりシリコ
ン窒化膜１４を形成し、所定形状にパターニングされた
フォトレジスト（図示せず）をマスク（このマスクを以
降、ＯＤマスクと呼ぶ）として、シリコン窒化膜１４の
ドライエッチングを行うことにより、シリコン窒化膜１
４を選択的に除去して開口部１４ａを形成する。なお、
このとき、ＯＤマスクは、ｎ＋型ドレイン領域４，ｎ＋
型ソース領域５，絶縁ゲート７及びｐ＋型不純物領域１
１を形成する領域にのみ形成される。

【００３２】次に、開口部１４ａが形成されたシリコン
窒化膜１４をマスクとしてＬＯＣＯＳ酸化を行うことに
よりＬＯＣＯＳ酸化膜１０を形成し（図２（ｃ））、エ
ッチングによりシリコン窒化膜１４を除去する。

【００３３】次に、酸化膜１３及びＬＯＣＯＳ酸化膜１
０上にフォトレジスト１５を塗布し、露光，現像を行う
ことにより開口部１５ａを形成する。なお、このとき、
開口部１５ａはｐ＋型不純物領域１１を形成する領域に
のみ形成される。

【００３４】次に、開口部１５ａが形成されたフォトレ
ジスト１５をマスクとして、ボロン（Ｂ）等のｐ型不純
物をイオン注入し（図２（ｄ））、プラズマアッシング
等によりフォトレジスト１５を除去し、アニールを行っ
てイオンを活性化させることによりｐ＋型不純物領域１
１を形成する。

【００３５】なお、図２（ｅ）〜図３（ｄ）までの製造
工程は、従来例として示す図５（ｅ）〜図６（ｄ）まで
の製造工程と同様であるのでここでは説明を省略する。

【００３６】従って、本実施形態においては、ＬＯＣＯ
Ｓ酸化膜１０の膜厚が厚いため、ｐ＋型不純物領域１１
形成のためのイオン注入では、ｐ型不純物がＬＯＣＯＳ
酸化膜１０を貫通せず、ＬＯＣＯＳ酸化膜１０端がｐ＋
型不純物領域１１形成領域となる。

【００３７】また、ｎ＋型ドレイン領域４及びｎ＋型ソ
ース領域５もＬＯＣＯＳ酸化膜１０端で決まるので、ｐ
＋型不純物領域１１とｎ＋型ドレイン領域４との間の距
離は、ＯＤマスク１枚で決まることになるため、精度良
くｐ＋型不純物領域１１とｎ＋型ドレイン領域４との間
の距離を制御することができ、ソース−ドレイン間耐圧
を安定して得ることができる。

【００３８】

【発明の効果】請求項１記載の発明は、第一導電型の半
導体基板と、半導体基板の一主表面上に形成された第二
導電型のエピタキシャル層と、エピタキシャル層の表面
に露出するようにエピタキシャル層内に形成された第一
導電型のウェル領域と、ウェル領域の表面に露出するよ
うにウェル領域内に離間して形成された高濃度第二導電
型のドレイン領域及び高濃度第二導電型のソース領域
と、ドレイン領域とソース領域との間に介在するウェル
領域上に酸化膜を介して形成された絶縁ゲートと、ドレ
イン領域，ソース領域及び絶縁ゲートから成るＭＯＳト
ランジスタのドレイン領域と隣接する他のＭＯＳトラン
ジスタのソース領域との間に介在するウェル領域の表面
に露出するようにウェル領域内に形成されたＬＯＣＯＳ
酸化膜と、ＬＯＣＯＳ酸化膜の下部のウェル領域内に形
成された高濃度第一導電型の不純物領域とを有して成る
半導体装置において、ＬＯＣＯＳ酸化膜をウェル領域表
面において２つに分割し、分割されたＬＯＣＯＳ酸化膜
間のウェル領域の表面に露出するようにウェル領域内に
不純物領域を形成したので、不純物領域の形成領域は、
２つのＬＯＣＯＳ酸化膜端で決まり、ドレイン領域をＬ
ＯＣＯＳ酸化膜をマスクとなるようにして形成すれば、
不純物領域とドレイン領域との距離は一定となり、安定
してソース−ドレイン間耐圧を得ることのできる半導体
装置を提供することができた。

【００３９】請求項２記載の発明は、第一導電型の半導
体基板上に第二導電型のエピタキシャル層を形成し、エ
ピタキシャル層の表面に露出するようにエピタキシャル
層内に第一導電型のウェル領域を形成し、ウェル領域の
表面に露出するようにウェル領域内に２つのＬＯＣＯＳ
酸化膜を離間して形成し、ＬＯＣＯＳ酸化膜をマスクと
して、ＬＯＣＯＳ酸化膜間に介在するウェル領域の表面
に露出するようにウェル領域内に高濃度第一導電型の不
純物領域を形成し、エピタキシャル層上に酸化膜を介し
て絶縁ゲートを形成し、不純物領域上にレジストマスク
を形成して、ＬＯＣＯＳ酸化膜及び絶縁ゲートをマスク
としてウェル領域の表面に露出するようにウェル領域内
に離間して高濃度第二導電型のドレイン領域及び高濃度
第二導電型のソース領域を形成したので、不純物領域の
形成領域は、２つのＬＯＣＯＳ酸化膜端で決まり、ドレ
イン領域をＬＯＣＯＳ酸化膜をマスクとなるようにして
形成すれば、不純物領域とドレイン領域との距離は一定
となり、安定してソース−ドレイン間耐圧を得ることの
できる半導体装置の製造方法を提供することができた。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＮＭＯＳトランジス
タを示す略断面図である。

【図２】本実施形態に係るＮＭＯＳトランジスタの製造
工程の前段を示す略断面図である。

【図３】本実施形態に係るＮＭＯＳトランジスタの製造
工程の後段を示す略断面図である。

【図４】従来例に係るＮＭＯＳトランジスタを示す略断
面図である。

【図５】従来例に係るＮＭＯＳトランジスタの製造工程
の前段を示す略断面図である。

【図６】従来例に係るＮＭＯＳトランジスタの製造工程
の後段を示す略断面図である。

【符号の説明】

１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ型ウェル領域 ４ ｎ＋型ドレイン領域 ５ ｎ＋型ソース領域 ６ 酸化膜 ６ａ 開口部 ７ 絶縁ゲート ８ ドレイン電極 ９ ソース電極 １０ ＬＯＣＯＳ酸化膜 １１ ｐ＋型不純物領域 １２ 酸化膜 １２ａ，１２ｂ 開口部 １３ 酸化膜 １４ シリコン窒化膜 １４ａ 開口部 １５ フォトレジスト １５ａ 開口部 １６ フォトレジスト １７ ＰＢマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長浜 英雄 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鎌倉 將有 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第一導電型の半導体基板と、該半導体基
   板の一主表面上に形成された第二導電型のエピタキシャ
   ル層と、該エピタキシャル層の表面に露出するように前
   記エピタキシャル層内に形成された第一導電型のウェル
   領域と、該ウェル領域の表面に露出するように前記ウェ
   ル領域内に離間して形成された高濃度第二導電型のドレ
   イン領域及び高濃度第二導電型のソース領域と、該ドレ
   イン領域と該ソース領域との間に介在する前記ウェル領
   域上に酸化膜を介して形成された絶縁ゲートと、前記ド
   レイン領域，前記ソース領域及び前記絶縁ゲートから成
   るＭＯＳトランジスタの前記ドレイン領域と隣接する他
   の前記ＭＯＳトランジスタの前記ソース領域との間に介
   在する前記ウェル領域の表面に露出するように前記ウェ
   ル領域内に形成されたＬＯＣＯＳ酸化膜と、前記ＬＯＣ
   ＯＳ酸化膜の下部の前記ウェル領域内に形成された高濃
   度第一導電型の不純物領域とを有して成る半導体装置に
   おいて、前記ＬＯＣＯＳ酸化膜を前記ウェル領域表面に
   おいて２つに分割し、分割された前記ＬＯＣＯＳ酸化膜
   間の前記ウェル領域の表面に露出するように前記ウェル
   領域内に前記不純物領域を形成したことを特徴とする半
   導体装置。
2. 【請求項２】 第一導電型の半導体基板上に第二導電型
   のエピタキシャル層を形成し、該エピタキシャル層の表
   面に露出するように前記エピタキシャル層内に第一導電
   型のウェル領域を形成し、該ウェル領域の表面に露出す
   るように前記ウェル領域内に２つのＬＯＣＯＳ酸化膜を
   離間して形成し、該ＬＯＣＯＳ酸化膜をマスクとして、
   前記ＬＯＣＯＳ酸化膜間に介在する前記ウェル領域の表
   面に露出するように前記ウェル領域内に高濃度第一導電
   型の不純物領域を形成し、前記エピタキシャル層上に酸
   化膜を介して絶縁ゲートを形成し、前記不純物領域上に
   レジストマスクを形成して、前記ＬＯＣＯＳ酸化膜及び
   前記絶縁ゲートをマスクとして前記ウェル領域の表面に
   露出するように前記ウェル領域内に離間して高濃度第二
   導電型のドレイン領域及び高濃度第二導電型のソース領
   域を形成したことを特徴とする半導体装置の製造方法。