JPH10189817A - 半導体搭載用配線板 - Google Patents
半導体搭載用配線板Info
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- JPH10189817A JPH10189817A JP8351027A JP35102796A JPH10189817A JP H10189817 A JPH10189817 A JP H10189817A JP 8351027 A JP8351027 A JP 8351027A JP 35102796 A JP35102796 A JP 35102796A JP H10189817 A JPH10189817 A JP H10189817A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 微細な被接続部などが高密度に配置された構
成でも、断線不良や絶縁不良などの電気的検査を容易
に、かつ精度よく行うことができる半導体搭載用配線板
の提供。 【解決手段】 外形加工部５′を有する配線板本体５
と、前記配線板本体５の一主面に配設された被接続端子
5a群と、前記配線板本体５の他主面に配設された外部接
続端子5b群とを具備する半導体搭載用配線板であって、
前記被接続端子群5aは、配線板本体５の一主面外形加工
部５′に延設させた切り離し可能で、かつ共通端子6aを
有する配線６に接続する被接続端子5a′と、他主面側を
介して一主面の外形加工部５′に導出させた切り離し可
能で、かつ共通端子7aを有する配線７に接続する被接続
端子5a″とが、交互に設定されていることを特徴とする
半導体搭載用配線板である。
成でも、断線不良や絶縁不良などの電気的検査を容易
に、かつ精度よく行うことができる半導体搭載用配線板
の提供。 【解決手段】 外形加工部５′を有する配線板本体５
と、前記配線板本体５の一主面に配設された被接続端子
5a群と、前記配線板本体５の他主面に配設された外部接
続端子5b群とを具備する半導体搭載用配線板であって、
前記被接続端子群5aは、配線板本体５の一主面外形加工
部５′に延設させた切り離し可能で、かつ共通端子6aを
有する配線６に接続する被接続端子5a′と、他主面側を
介して一主面の外形加工部５′に導出させた切り離し可
能で、かつ共通端子7aを有する配線７に接続する被接続
端子5a″とが、交互に設定されていることを特徴とする
半導体搭載用配線板である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体搭載用配線
板に係り、さらに詳しくは配線パターンの導通検査、ま
たは絶縁良否の判定を容易に行うことができる半導体搭
載用配線板に関する。
板に係り、さらに詳しくは配線パターンの導通検査、ま
たは絶縁良否の判定を容易に行うことができる半導体搭
載用配線板に関する。
【０００２】
【従来の技術】近年、機器の高機能化や小型化および低
コスト化などの要請に応じて、半導体チップを、薄い配
線板の主面に搭載し、その主面に形成されている導体パ
ッドに接続する表面実装型の半導体パッケージ方式、も
しくは半導体モジュール方式が知られている。すなわ
ち、図５に要部構成を断面的に示すごとく、半導体搭載
用配線板１の一主面に、マウント材２を介して半導体チ
ップ３をマウントする一方、半導体チップ３の電極と半
導体搭載用配線板１の被接続端子1aとの間をワイヤボン
ディング４した構成の半導体パッケージ（もしくは半導
体モジュール）が開発されている。
コスト化などの要請に応じて、半導体チップを、薄い配
線板の主面に搭載し、その主面に形成されている導体パ
ッドに接続する表面実装型の半導体パッケージ方式、も
しくは半導体モジュール方式が知られている。すなわ
ち、図５に要部構成を断面的に示すごとく、半導体搭載
用配線板１の一主面に、マウント材２を介して半導体チ
ップ３をマウントする一方、半導体チップ３の電極と半
導体搭載用配線板１の被接続端子1aとの間をワイヤボン
ディング４した構成の半導体パッケージ（もしくは半導
体モジュール）が開発されている。
【０００３】ここで、半導体搭載用配線板１は、図６に
拡大して平面的に示すごとく、所要の配線パターンを少
なくとも一主面に備えた配線板本体1bと、前記配線板本
体1bの一主面に配設された被接続端子1a群と、前記配線
板本体1bの他主面に配設され、かつ前記被接続端子1a側
とスルホール接続1cしている外部接続端子1d群とを有す
る構成を採っている。なお、図６において点線は、外形
加工線を示す。
拡大して平面的に示すごとく、所要の配線パターンを少
なくとも一主面に備えた配線板本体1bと、前記配線板本
体1bの一主面に配設された被接続端子1a群と、前記配線
板本体1bの他主面に配設され、かつ前記被接続端子1a側
とスルホール接続1cしている外部接続端子1d群とを有す
る構成を採っている。なお、図６において点線は、外形
加工線を示す。
【０００４】ところで、上記半導体パッケージ用配線板
１も使用に当たっては、通常のプリント配線板の場合と
同様に、構成する半導体パッケージの品質対策上、配線
パターンの導通検査、または絶縁良否の判定などが行わ
れる。そして、この半導体パッケージ用配線板１の電気
的検査は、導電性金属製のほぼ円錐形状に形成されたプ
ローブピンを使用し、このプロープピンを半導体搭載用
配線板１の被接続端子1aに当てる。または、１本のプロ
ーブピンを半導体搭載用配線板１の外部接続端子1d群に
当てる。そして、これらのプローブピンの間に適当な電
流を流すことによって、被接続部1aおよびスルーホール
接続部1cごとの導通の有無を検査し、回路の導通検査お
よび絶縁の良否判定を行っている。
１も使用に当たっては、通常のプリント配線板の場合と
同様に、構成する半導体パッケージの品質対策上、配線
パターンの導通検査、または絶縁良否の判定などが行わ
れる。そして、この半導体パッケージ用配線板１の電気
的検査は、導電性金属製のほぼ円錐形状に形成されたプ
ローブピンを使用し、このプロープピンを半導体搭載用
配線板１の被接続端子1aに当てる。または、１本のプロ
ーブピンを半導体搭載用配線板１の外部接続端子1d群に
当てる。そして、これらのプローブピンの間に適当な電
流を流すことによって、被接続部1aおよびスルーホール
接続部1cごとの導通の有無を検査し、回路の導通検査お
よび絶縁の良否判定を行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記プ
ローブピンを用いた従来の検査方法では、実用上、次の
ような問題が提起されている。すなわち、半導体搭載用
配線板１の場合は、半導体パッケージの高容量化やコン
パクト化など伴って、配線の微細化や密度の向上、配線
の狭ピッチ化、あるいは被接続部1aやスルホール接続部
1cの微小化などが進められている。こうした配線の微細
化などに伴って、ブロープピンの接触箇所が増大すると
ともに、的確な位置に接触配置することも困難なため、
導通検査および絶縁の良否判定の信頼性が懸念される。
ローブピンを用いた従来の検査方法では、実用上、次の
ような問題が提起されている。すなわち、半導体搭載用
配線板１の場合は、半導体パッケージの高容量化やコン
パクト化など伴って、配線の微細化や密度の向上、配線
の狭ピッチ化、あるいは被接続部1aやスルホール接続部
1cの微小化などが進められている。こうした配線の微細
化などに伴って、ブロープピンの接触箇所が増大すると
ともに、的確な位置に接触配置することも困難なため、
導通検査および絶縁の良否判定の信頼性が懸念される。
【０００６】本発明は、上記事情に対処してなされたも
ので、微細な被接続部などが高密度に配置された構成で
も、断線不良や絶縁不良などの電気的検査を容易に、か
つ精度よく行うことができる半導体搭載用配線板の提供
を目的とする。
ので、微細な被接続部などが高密度に配置された構成で
も、断線不良や絶縁不良などの電気的検査を容易に、か
つ精度よく行うことができる半導体搭載用配線板の提供
を目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、外形
加工部を有する配線板本体と、前記配線板本体の一主面
に配設された被接続端子群と、前記配線板本体の他主面
に配設された外部接続端子群とを具備する半導体搭載用
配線板であって、前記被接続端子群は、配線板本体の一
主面外形加工部に延設させた切り離し可能で、かつ共通
端子を有する配線に接続する被接続端子と、他主面側を
介して一主面の外形加工部に導出させた切り離し可能
で、かつ共通端子を有する配線に接続する被接続端子と
が、交互に設定されていることを特徴とする半導体搭載
用配線板である。
加工部を有する配線板本体と、前記配線板本体の一主面
に配設された被接続端子群と、前記配線板本体の他主面
に配設された外部接続端子群とを具備する半導体搭載用
配線板であって、前記被接続端子群は、配線板本体の一
主面外形加工部に延設させた切り離し可能で、かつ共通
端子を有する配線に接続する被接続端子と、他主面側を
介して一主面の外形加工部に導出させた切り離し可能
で、かつ共通端子を有する配線に接続する被接続端子と
が、交互に設定されていることを特徴とする半導体搭載
用配線板である。
【０００８】請求項２の発明は、一主面に被接続端子群
が配設され、他主面に外部接続端子群配設された配線板
単位を切り離し可能に複数有し、かつ周辺部に外形加工
部を有する配線板本体と、前記配線板本体の一主面に配
設された被接続端子群と、前記配線板本体の他主面に配
設された外部接続端子群とを具備する半導体搭載用配線
板であって、前記単位配線板の被接続端子群は、配線板
本体一主面の外形加工部に延設させた切り離し可能で、
かつ共通端子を有する配線に接続する被接続端子と、他
主面側を介して一主面の外形加工部に導出させた切り離
し可能で、かつ共通端子を有する配線に接続する被接続
端子とが、交互に設定されていることを特徴とする半導
体搭載用配線板である。
が配設され、他主面に外部接続端子群配設された配線板
単位を切り離し可能に複数有し、かつ周辺部に外形加工
部を有する配線板本体と、前記配線板本体の一主面に配
設された被接続端子群と、前記配線板本体の他主面に配
設された外部接続端子群とを具備する半導体搭載用配線
板であって、前記単位配線板の被接続端子群は、配線板
本体一主面の外形加工部に延設させた切り離し可能で、
かつ共通端子を有する配線に接続する被接続端子と、他
主面側を介して一主面の外形加工部に導出させた切り離
し可能で、かつ共通端子を有する配線に接続する被接続
端子とが、交互に設定されていることを特徴とする半導
体搭載用配線板である。
【０００９】この半導体搭載用配線板の発明において、
配線板本体は、たとえば液晶ポリマー、ガラス・エポキ
シ樹脂、ポリイミド樹脂などを絶縁素材とし、また、被
接続端子を含む配線パターンなどが、厚さ18〜35μm 程
度の銅箔を素材として構成されたものである。そして、
その形態は、両面配線型を始め、内層配線パターンを有
する３層以上の多層配線型であってもよく、さらに、配
線パターンや被接続端子などのピッチは、一般的に、60
〜 300μm 程度である。なお、ここで、半導体搭載用配
線板は、半導体パッケージ用やマルチチップモジュール
用配線板を意味する。
配線板本体は、たとえば液晶ポリマー、ガラス・エポキ
シ樹脂、ポリイミド樹脂などを絶縁素材とし、また、被
接続端子を含む配線パターンなどが、厚さ18〜35μm 程
度の銅箔を素材として構成されたものである。そして、
その形態は、両面配線型を始め、内層配線パターンを有
する３層以上の多層配線型であってもよく、さらに、配
線パターンや被接続端子などのピッチは、一般的に、60
〜 300μm 程度である。なお、ここで、半導体搭載用配
線板は、半導体パッケージ用やマルチチップモジュール
用配線板を意味する。
【００１０】上記構成の半導体搭載用配線板では、各被
接続端子を含む配線パターン、対応するスルホール接続
部および外部接続端子が、外形加工部に延出・配置した
共通端子部に対するプロープピンの接触で、一括的に、
所要の電気的な検査を行うことができる。つまり、被接
続端子を含む配線パターン−スルホール接続部−外部接
続端子の導通ラインごとに、個々に、電気的な検査を行
うことなく、各導通ラインの断線不良や絶縁不良を一括
的に、また、高精度に行うことができる。しかも、電気
的検査実施後、所要の外形加工を行うと、前記共通端子
部などが切り離され、各導通ラインが独立化して半導体
搭載用配線板として機能する。
接続端子を含む配線パターン、対応するスルホール接続
部および外部接続端子が、外形加工部に延出・配置した
共通端子部に対するプロープピンの接触で、一括的に、
所要の電気的な検査を行うことができる。つまり、被接
続端子を含む配線パターン−スルホール接続部−外部接
続端子の導通ラインごとに、個々に、電気的な検査を行
うことなく、各導通ラインの断線不良や絶縁不良を一括
的に、また、高精度に行うことができる。しかも、電気
的検査実施後、所要の外形加工を行うと、前記共通端子
部などが切り離され、各導通ラインが独立化して半導体
搭載用配線板として機能する。
【００１１】
【発明の実施の形態】以下、図１，図２ (a)， (b)，図
３ (a)， (b)および図４を参照して実施例を説明する。
３ (a)， (b)および図４を参照して実施例を説明する。
【００１２】図１，図２ (a)， (b)は、半導体パッケー
ジ用配線板の要部構成例を示したもので、図１は断面
図、図２ (a)は一主面の拡大平面図、図２ (b)は他主面
の拡大平面図である。
ジ用配線板の要部構成例を示したもので、図１は断面
図、図２ (a)は一主面の拡大平面図、図２ (b)は他主面
の拡大平面図である。
【００１３】上記各図において、５は外形加工部５′を
有する配線板本体、5aは前記配線板本体５の一主面に配
設された被接続端子の群、5bは前記配線板本体５の他主
面に配設された外部接続端子の群である。ここで、配線
板本体５は、たとえば液晶ポリマーを絶縁体として構成
された厚さ 0.1mm程度、10×10mm角の両面型配線板であ
る。また、前記被接続端子5aの群は、たとえば 8× 8mm
程度で、 170μm 程度のピッチで形成されている。
有する配線板本体、5aは前記配線板本体５の一主面に配
設された被接続端子の群、5bは前記配線板本体５の他主
面に配設された外部接続端子の群である。ここで、配線
板本体５は、たとえば液晶ポリマーを絶縁体として構成
された厚さ 0.1mm程度、10×10mm角の両面型配線板であ
る。また、前記被接続端子5aの群は、たとえば 8× 8mm
程度で、 170μm 程度のピッチで形成されている。
【００１４】そして、前記被接続端子5aの群は、配線板
本体５の一主面外形加工部５′に延設させた切り離し可
能で、かつ共通端子6aを有する幅 200μm 程度の配線６
に接続する被接続端子5a′と、他主面側を介して一主面
の外形加工部５′に導出させた切り離し可能で、かつ共
通端子7aを有する幅 200μm 程度の配線７に接続する被
接続端子5a″とが、交互に設定された構成を採ってい
る。
本体５の一主面外形加工部５′に延設させた切り離し可
能で、かつ共通端子6aを有する幅 200μm 程度の配線６
に接続する被接続端子5a′と、他主面側を介して一主面
の外形加工部５′に導出させた切り離し可能で、かつ共
通端子7aを有する幅 200μm 程度の配線７に接続する被
接続端子5a″とが、交互に設定された構成を採ってい
る。
【００１５】さらに、5cは、前記被接続部5aを含む配線
パターンを対応する外部接続端子5aに接続するスルホー
ル接続部、5dは、外形加工部５′において、他主面側の
共通端子7aを有する配線７に各被接続端子5a″を接続す
るスルホール接続部、5eは、共通端子7aを一主面側に導
出するスルホール接続部である。
パターンを対応する外部接続端子5aに接続するスルホー
ル接続部、5dは、外形加工部５′において、他主面側の
共通端子7aを有する配線７に各被接続端子5a″を接続す
るスルホール接続部、5eは、共通端子7aを一主面側に導
出するスルホール接続部である。
【００１６】上記構成の半導体パッケージ用配線板の場
合は、外形加工部５′に導出・配置されている被接続端
子5a′に接続する配線６の共通端子6aと、他主面側を介
して共通端子6a近傍に導出・配置され、かつ被接続端子
5a″に接続する配線７の共通端子7aとに、一対のプロー
ブピン先端を接触させることにより、全ての被接続端子
5a′，5a″についての電気的な接続を一括して、検査す
ることができる。つまり、各被接続端子5a−スルホール
接続部5c−外部接続端子5bの配線ラインを一括して検査
し、それら各配線ラインの導通不良や絶縁不良の有無を
検査できるので、検査操作を簡略化しながら、良好な生
産性で、信頼性の高い電気的な検査が行われることにな
る。
合は、外形加工部５′に導出・配置されている被接続端
子5a′に接続する配線６の共通端子6aと、他主面側を介
して共通端子6a近傍に導出・配置され、かつ被接続端子
5a″に接続する配線７の共通端子7aとに、一対のプロー
ブピン先端を接触させることにより、全ての被接続端子
5a′，5a″についての電気的な接続を一括して、検査す
ることができる。つまり、各被接続端子5a−スルホール
接続部5c−外部接続端子5bの配線ラインを一括して検査
し、それら各配線ラインの導通不良や絶縁不良の有無を
検査できるので、検査操作を簡略化しながら、良好な生
産性で、信頼性の高い電気的な検査が行われることにな
る。
【００１７】次に、上記半導体パッケージ用配線板の製
造方法例を説明する。
造方法例を説明する。
【００１８】先ず、両面に厚さ18μm の銅箔張り液晶ポ
リマー系積層板を用意し、配線パター設計上、所要の配
線領域と外形加工領域に分け、所要のスルホール接続部
5c，5d，5eに相当する位置に孔明けを行ってら、メッキ
処理を施して明けた孔内壁面に導電層化し、スルホール
接続部5c，5d，5eをそれぞれ形成する。その後、前記両
面銅箔をフォトエッチング処理し、所要の被接続端子5a
化、外部接続端子5b化、配線６，７化、共通端子6a，7a
化することによって、所望の半導体パッケージ用配線板
を製造できる。
リマー系積層板を用意し、配線パター設計上、所要の配
線領域と外形加工領域に分け、所要のスルホール接続部
5c，5d，5eに相当する位置に孔明けを行ってら、メッキ
処理を施して明けた孔内壁面に導電層化し、スルホール
接続部5c，5d，5eをそれぞれ形成する。その後、前記両
面銅箔をフォトエッチング処理し、所要の被接続端子5a
化、外部接続端子5b化、配線６，７化、共通端子6a，7a
化することによって、所望の半導体パッケージ用配線板
を製造できる。
【００１９】なお、上記図２ (a)， (b)に図示して構成
の代りに、図３ (a)で一主面の拡大平面を、また、図３
(b)で他主面の拡大平面をそれぞれ示すような構成を採
ってもよい。すなわち、配線６の共通端子6aおよび配線
７の共通端子7aを１か所に集約せずに分離した構成を採
ってもよい。
の代りに、図３ (a)で一主面の拡大平面を、また、図３
(b)で他主面の拡大平面をそれぞれ示すような構成を採
ってもよい。すなわち、配線６の共通端子6aおよび配線
７の共通端子7aを１か所に集約せずに分離した構成を採
ってもよい。
【００２０】図４は、他の実施例に係る半導体パッケー
ジ用配線板の構成例を示す平面図である。図４におい
て、８は切り離し可能に複数個並列的に配置された配線
板単位であり、この配線単位８の基本的な構成は前記例
示の場合と同様である。すなわち、一主面に被接続端子
5a群が配設され、他主面に外部接続端子5b群が配設され
た配線板単位８を切り離し９可能に複数有し、かつ周辺
部に外形加工部10′を有する配線板本体10と、前記配線
板本体10の一主面に配設された各配線板単位８の被接続
端子5a群と、前記配線板本体10の他主面に配設された各
配線板単位８の外部接続端子5b群とを具備した構成を採
っている。
ジ用配線板の構成例を示す平面図である。図４におい
て、８は切り離し可能に複数個並列的に配置された配線
板単位であり、この配線単位８の基本的な構成は前記例
示の場合と同様である。すなわち、一主面に被接続端子
5a群が配設され、他主面に外部接続端子5b群が配設され
た配線板単位８を切り離し９可能に複数有し、かつ周辺
部に外形加工部10′を有する配線板本体10と、前記配線
板本体10の一主面に配設された各配線板単位８の被接続
端子5a群と、前記配線板本体10の他主面に配設された各
配線板単位８の外部接続端子5b群とを具備した構成を採
っている。
【００２１】また、前記単位配線板８の被接続端子群
は、配線板本体10の一主面の外形加工部10′に延設させ
た切り離し可能で、かつ共通端子6aを有する配線６に接
続する被接続端子5a′と、他主面側を介して一主面の外
形加工部10′に導出させた切り離し可能で、かつ共通端
子7aを有する配線（図示省略）に接続する被接続端子5
a″とが、交互に設定されている。
は、配線板本体10の一主面の外形加工部10′に延設させ
た切り離し可能で、かつ共通端子6aを有する配線６に接
続する被接続端子5a′と、他主面側を介して一主面の外
形加工部10′に導出させた切り離し可能で、かつ共通端
子7aを有する配線（図示省略）に接続する被接続端子5
a″とが、交互に設定されている。
【００２２】上記構成の半導体パッケージ用配線板の場
合は、外形加工部10′に導出・配置されている被接続端
子5a′に接続する配線６の共通端子6aと、他主面側を介
して共通端子6a近傍に導出・配置され、かつ被接続端子
5a″に接続する配線の共通端子7aとに、一対のプローブ
ピン先端を接触させることにより、全配線板単位８の被
接続端子5a′，5a″における電気的な接続を一括して、
検査することができる。つまり、全配線板単位８の各被
接続端子5a−スルホール接続部5c−外部接続端子5bの配
線ラインを一括して検査し、それら各配線ラインの導通
不良や絶縁不良の有無を検査できるので、検査操作を簡
略化しながら、良好な生産性で、信頼性の高い電気的な
検査が行われることになる。
合は、外形加工部10′に導出・配置されている被接続端
子5a′に接続する配線６の共通端子6aと、他主面側を介
して共通端子6a近傍に導出・配置され、かつ被接続端子
5a″に接続する配線の共通端子7aとに、一対のプローブ
ピン先端を接触させることにより、全配線板単位８の被
接続端子5a′，5a″における電気的な接続を一括して、
検査することができる。つまり、全配線板単位８の各被
接続端子5a−スルホール接続部5c−外部接続端子5bの配
線ラインを一括して検査し、それら各配線ラインの導通
不良や絶縁不良の有無を検査できるので、検査操作を簡
略化しながら、良好な生産性で、信頼性の高い電気的な
検査が行われることになる。
【００２３】上記図４に図示した構成において、被接続
端子5a′に接続する配線６および被接続端子5a″に接続
する配線（図１〜３で７の表示に相当する）を適宜分離
可能に構成しておくと、接続不良や絶縁不良が検出され
たとき、改めて配線板単位８を分割的に電気検査するこ
とができる。つまり、一括・多量的に製造された半導体
パッケージ用配線板の接続不良や絶縁不良をさらに細か
く検査できるので、歩留まりなどの向上にも寄与する。
端子5a′に接続する配線６および被接続端子5a″に接続
する配線（図１〜３で７の表示に相当する）を適宜分離
可能に構成しておくと、接続不良や絶縁不良が検出され
たとき、改めて配線板単位８を分割的に電気検査するこ
とができる。つまり、一括・多量的に製造された半導体
パッケージ用配線板の接続不良や絶縁不良をさらに細か
く検査できるので、歩留まりなどの向上にも寄与する。
【００２４】なお、上記では、半導体パッケージ用配線
板に付いて例示したが、多チップ搭載のマルチチップモ
ジュール用配線板としても使用でき、本発明は、前記例
示に限定されるものでなく、発明の趣旨を逸脱しない範
囲で、いろいろの変形を採ることができる。たとえば配
線板本体の配線パターンは、さらに多層であってもよい
し、絶縁体も液晶ポリマー以外のガラス・エポキシ樹脂
系であってもよい。また、被接続端子の形状、ピッチ、
配線パターンの幅やピッチなども用途や構成する半導体
パッケージによって適宜選ぶことができる。
板に付いて例示したが、多チップ搭載のマルチチップモ
ジュール用配線板としても使用でき、本発明は、前記例
示に限定されるものでなく、発明の趣旨を逸脱しない範
囲で、いろいろの変形を採ることができる。たとえば配
線板本体の配線パターンは、さらに多層であってもよい
し、絶縁体も液晶ポリマー以外のガラス・エポキシ樹脂
系であってもよい。また、被接続端子の形状、ピッチ、
配線パターンの幅やピッチなども用途や構成する半導体
パッケージによって適宜選ぶことができる。
【００２５】
【発明の効果】請求項１の発明によれば、被接続端子を
含む配線パタ、ン−スルホール接続部および外部接続端
子から成る導通ラインごとに、個々に、電気的な検査を
行うことなく、各導通ラインの断線不良や絶縁不良を一
括的に、また、高精度に行うことができる。しかも、電
気的検査実施後、所要の外形加工を行うと、前記共通端
子部などが切り離され、各導通ラインが独立化して半導
体搭載用配線板として機能するので、信頼性の高い半導
体搭載用配線板が提供される。
含む配線パタ、ン−スルホール接続部および外部接続端
子から成る導通ラインごとに、個々に、電気的な検査を
行うことなく、各導通ラインの断線不良や絶縁不良を一
括的に、また、高精度に行うことができる。しかも、電
気的検査実施後、所要の外形加工を行うと、前記共通端
子部などが切り離され、各導通ラインが独立化して半導
体搭載用配線板として機能するので、信頼性の高い半導
体搭載用配線板が提供される。
【００２６】請求項２の発明によれば、複数の配線板単
位について、被接続端子を含む配線パターン−スルホー
ル接続部および外部接続端子から成る導通ラインごと
に、個々に、電気的な検査を行うことなく、全導通ライ
ンの断線不良や絶縁不良を一括的に、また、高精度に行
うことができる。しかも、電気的検査実施後、所要の外
形加工を行うと、前記共通端子部などが切り離され、各
導通ラインが独立化して半導体搭載用配線板として機能
するので、信頼性の高い半導体搭載用配線板が歩留まり
よく、かつ量産的に提供される。
位について、被接続端子を含む配線パターン−スルホー
ル接続部および外部接続端子から成る導通ラインごと
に、個々に、電気的な検査を行うことなく、全導通ライ
ンの断線不良や絶縁不良を一括的に、また、高精度に行
うことができる。しかも、電気的検査実施後、所要の外
形加工を行うと、前記共通端子部などが切り離され、各
導通ラインが独立化して半導体搭載用配線板として機能
するので、信頼性の高い半導体搭載用配線板が歩留まり
よく、かつ量産的に提供される。
【図１】一実施例の半導体パッケージ用配線板の要部構
成を示す断面図。
成を示す断面図。
【図２】図１に図示した半導体パッケージ用配線板の一
主面の拡大平面図。
主面の拡大平面図。
【図３】図１に図示した半導体パッケージ用配線板の他
主面の拡大平面図。
主面の拡大平面図。
【図４】他の実施例の半導体パッケージ用配線板の要部
構成を示す平面図。
構成を示す平面図。
【図５】半導体パッケージの要部構造例を示す断面図。
【図６】従来の半導体パッケージ用配線板の要部構成を
示す拡大平面図。
示す拡大平面図。
５、10……配線板本体 ５′、10′……配線板本体の外形加工部 5a，5a′，5a″……被接続端子 5b……外部接続端子 5c，5d，5e……スルホール接続部 ６，７……配線 6a，7a……共通端子 ８……配線板単位 ９……切り離し線
Claims (2)
- 【請求項１】 外形加工部を有する配線板本体と、前記
配線板本体の一主面に配設された被接続端子群と、前記
配線板本体の他主面に配設された外部接続端子群とを具
備する半導体搭載用配線板であって、 前記被接続端子群は、配線板本体の一主面外形加工部に
延設させた切り離し可能で、かつ共通端子を有する配線
に接続する被接続端子と、他主面側を介して一主面の外
形加工部に導出させた切り離し可能で、かつ共通端子を
有する配線に接続する被接続端子とが、交互に設定され
ていることを特徴とする半導体搭載用配線板。 - 【請求項２】 一主面に被接続端子群が配設され、他主
面に外部接続端子群配設された配線板単位を切り離し可
能に複数有し、かつ周辺部に外形加工部を有する配線板
本体と、前記配線板本体の一主面に配設された被接続端
子群と、前記配線板本体の他主面に配設された外部接続
端子群とを具備する半導体搭載用配線板であって、 前記単位配線板の被接続端子群は、配線板本体一主面の
外形加工部に延設させた切り離し可能で、かつ共通端子
を有する配線に接続する被接続端子と、他主面側を介し
て一主面の外形加工部に導出させた切り離し可能で、か
つ共通端子を有する配線に接続する被接続端子とが、交
互に設定されていることを特徴とする半導体搭載用配線
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35102796A JP3447496B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体搭載用配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35102796A JP3447496B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体搭載用配線板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189817A true JPH10189817A (ja) | 1998-07-21 |
| JP3447496B2 JP3447496B2 (ja) | 2003-09-16 |
Family
ID=18414551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35102796A Expired - Lifetime JP3447496B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体搭載用配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447496B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627986B2 (en) | 2000-03-17 | 2003-09-30 | Nec Electronics Corporation | Substrate for semiconductor device and semiconductor device fabrication using the same |
-
1996
- 1996-12-27 JP JP35102796A patent/JP3447496B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627986B2 (en) | 2000-03-17 | 2003-09-30 | Nec Electronics Corporation | Substrate for semiconductor device and semiconductor device fabrication using the same |
| KR100471625B1 (ko) * | 2000-03-17 | 2005-03-08 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치 기판 및 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3447496B2 (ja) | 2003-09-16 |
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