JPH10187593A - データ転送制御装置及び同装置に適用するデータ転送制御方法 - Google Patents
データ転送制御装置及び同装置に適用するデータ転送制御方法Info
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- JPH10187593A JPH10187593A JP34404396A JP34404396A JPH10187593A JP H10187593 A JPH10187593 A JP H10187593A JP 34404396 A JP34404396 A JP 34404396A JP 34404396 A JP34404396 A JP 34404396A JP H10187593 A JPH10187593 A JP H10187593A
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Abstract
(57)【要約】
【課題】通常転送と演算転送の各転送機能を有するデー
タ転送制御装置において、回路構成の大規模化と複雑化
を招くことなく、通常転送と演算転送を効率的に実行で
きる。 【解決手段】複数チャネルのデータ転送を並行に処理す
る機能を備えたデータ転送制御装置であって、各チャネ
ル毎のデータ転送制御部２０Ａ〜２０Ｃと、各チャネル
毎の入出力データを格納するためのデータバッファ２３
Ａ〜２３Ｃと、演算転送時の３項入力論理演算を実行す
るための論理演算回路２４と、通常転送と演算転送とを
切替える切替え信号ＴＳに応じてデータ転送制御部２０
Ａ〜２０Ｃのフラグ情報の入出力制御を行なうフラグ制
御部２６とを備えている。このフラグ制御部２６によ
り、特に演算転送を効率的に実行することが可能とな
る。
タ転送制御装置において、回路構成の大規模化と複雑化
を招くことなく、通常転送と演算転送を効率的に実行で
きる。 【解決手段】複数チャネルのデータ転送を並行に処理す
る機能を備えたデータ転送制御装置であって、各チャネ
ル毎のデータ転送制御部２０Ａ〜２０Ｃと、各チャネル
毎の入出力データを格納するためのデータバッファ２３
Ａ〜２３Ｃと、演算転送時の３項入力論理演算を実行す
るための論理演算回路２４と、通常転送と演算転送とを
切替える切替え信号ＴＳに応じてデータ転送制御部２０
Ａ〜２０Ｃのフラグ情報の入出力制御を行なうフラグ制
御部２６とを備えている。このフラグ制御部２６によ
り、特に演算転送を効率的に実行することが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムに適用し、特に周辺デバイスとのデータ転送を制御
するためのデータ転送制御装置に関する。
テムに適用し、特に周辺デバイスとのデータ転送を制御
するためのデータ転送制御装置に関する。
【０００２】
【従来の技術】従来、例えばＰＣサーバなどのコンピュ
ータシステムでは、入出力装置である周辺デバイスとの
インターフェースを備えた拡張ボードが使用されて、こ
の拡張ボードに設けられたデータ転送機能により周辺デ
バイスとの高速データ転送が実現されている。
ータシステムでは、入出力装置である周辺デバイスとの
インターフェースを備えた拡張ボードが使用されて、こ
の拡張ボードに設けられたデータ転送機能により周辺デ
バイスとの高速データ転送が実現されている。
【０００３】このような拡張ボードには、通常では複数
の周辺デバイスとのデータ転送を並列に行なう複数チャ
ネルのデータ転送制御装置（具体的にはＤＭＡコントロ
ーラ）が設けられている。データ転送制御装置は各チャ
ネル毎にデータ転送を制御し、例えばハードディスク装
置（ＨＤＤ）や光ディスク装置などの複数の入出力装置
とＣＰＵ間のデータ転送を制御する。
の周辺デバイスとのデータ転送を並列に行なう複数チャ
ネルのデータ転送制御装置（具体的にはＤＭＡコントロ
ーラ）が設けられている。データ転送制御装置は各チャ
ネル毎にデータ転送を制御し、例えばハードディスク装
置（ＨＤＤ）や光ディスク装置などの複数の入出力装置
とＣＰＵ間のデータ転送を制御する。
【０００４】ところで、データ転送機能には、例えばＣ
ＰＵとＨＤＤ間のように、１対１のデータ転送を行なう
機能（通常転送）以外に、複数のデータを入力して所定
の演算処理を実行してその演算結果を転送する演算転送
の機能がある。演算転送とは、具体的には例えば排他的
論理和（ＥＸ−ＯＲ）演算を実行する多入力項論理演算
処理を実行して、その演算結果である例えばパリティデ
ータを転送するような機能である。このような演算転送
により、例えばＲＡＩＤ（ディスクアレイ装置）におけ
るパリティデータの保存や、また例えばＣＤ−Ｒ（追記
型ＣＤ−ＲＯＭ）における更新データの書込み動作に適
用することができる。
ＰＵとＨＤＤ間のように、１対１のデータ転送を行なう
機能（通常転送）以外に、複数のデータを入力して所定
の演算処理を実行してその演算結果を転送する演算転送
の機能がある。演算転送とは、具体的には例えば排他的
論理和（ＥＸ−ＯＲ）演算を実行する多入力項論理演算
処理を実行して、その演算結果である例えばパリティデ
ータを転送するような機能である。このような演算転送
により、例えばＲＡＩＤ（ディスクアレイ装置）におけ
るパリティデータの保存や、また例えばＣＤ−Ｒ（追記
型ＣＤ−ＲＯＭ）における更新データの書込み動作に適
用することができる。
【０００５】
【発明が解決しようとする課題】前述したように、通常
転送と演算転送のデータ転送機能により、通常転送によ
る装置間の１対１のデータ転送以外に、特に多入力項論
理演算の演算結果を転送できることにより、多様なデー
タ転送処理を実現することができる。しかしながら、前
述したコンピュータシステムの拡張ボードなどにおい
て、通常転送と演算転送のデータ転送機能を実現するデ
ータ転送制御装置を構成する場合に、通常転送用のデー
タ転送制御部と演算転送用のデータ転送制御部とが必要
になる。また、転送データ（入出力データ）を一時的に
格納するためのデータバッファが必要であるが、このデ
ータバッファも通常転送用と演算転送用のそれぞれが必
要となる。従って、データ転送制御装置の回路構成が大
規模かつ複雑化する。さらに、通常転送時には、演算転
送時に使用するデータ転送制御部とデータバッファが存
在することになり、データ転送制御装置全体の稼働率が
低くなる。
転送と演算転送のデータ転送機能により、通常転送によ
る装置間の１対１のデータ転送以外に、特に多入力項論
理演算の演算結果を転送できることにより、多様なデー
タ転送処理を実現することができる。しかしながら、前
述したコンピュータシステムの拡張ボードなどにおい
て、通常転送と演算転送のデータ転送機能を実現するデ
ータ転送制御装置を構成する場合に、通常転送用のデー
タ転送制御部と演算転送用のデータ転送制御部とが必要
になる。また、転送データ（入出力データ）を一時的に
格納するためのデータバッファが必要であるが、このデ
ータバッファも通常転送用と演算転送用のそれぞれが必
要となる。従って、データ転送制御装置の回路構成が大
規模かつ複雑化する。さらに、通常転送時には、演算転
送時に使用するデータ転送制御部とデータバッファが存
在することになり、データ転送制御装置全体の稼働率が
低くなる。
【０００６】そこで、本発明の目的は、通常転送と演算
転送の各転送機能を有するデータ転送制御装置におい
て、回路構成の大規模化と複雑化を招くことなく、通常
転送と演算転送を効率的に実行できるデータ転送制御装
置を提供することにある。また、本発明の目的は、通常
転送時または演算転送時に稼働しないデータ転送制御部
やデータバッファなどを最小限にできるようにして、デ
ータ転送制御装置全体の稼働率を向上させることにあ
る。
転送の各転送機能を有するデータ転送制御装置におい
て、回路構成の大規模化と複雑化を招くことなく、通常
転送と演算転送を効率的に実行できるデータ転送制御装
置を提供することにある。また、本発明の目的は、通常
転送時または演算転送時に稼働しないデータ転送制御部
やデータバッファなどを最小限にできるようにして、デ
ータ転送制御装置全体の稼働率を向上させることにあ
る。
【０００７】
【課題を解決するための手段】本発明は、複数チャネル
のデータ転送を並行に処理する機能を備えたデータ転送
制御装置であって、各チャネル毎のデータ転送制御を行
なうための転送制御手段と、各チャネル毎の入出力デー
タを格納するためのバッファ手段と、演算転送時の多入
力項論理演算を実行するための演算処理手段と、通常転
送と演算転送とを切替える切替え手段とを備えた装置で
ある。
のデータ転送を並行に処理する機能を備えたデータ転送
制御装置であって、各チャネル毎のデータ転送制御を行
なうための転送制御手段と、各チャネル毎の入出力デー
タを格納するためのバッファ手段と、演算転送時の多入
力項論理演算を実行するための演算処理手段と、通常転
送と演算転送とを切替える切替え手段とを備えた装置で
ある。
【０００８】即ち、チャネル毎のデータ転送制御手段
は、通常転送時には外部装置に対して各チャネル毎の出
力データを転送し、また外部装置からの各チャネル毎の
入力データを転送する。入出力データはチャネル毎にバ
ッファ手段に一時的に格納される。一方、演算転送時に
は、データ転送制御手段は演算処理手段による演算結果
を出力データとして転送する制御を行なう。このような
本発明の構成により、特に通常転送用と演算転送用のデ
ータ転送制御手段やバッファ手段を設けることなく、切
替え手段により通常転送と演算転送とを切り替えて実行
する。
は、通常転送時には外部装置に対して各チャネル毎の出
力データを転送し、また外部装置からの各チャネル毎の
入力データを転送する。入出力データはチャネル毎にバ
ッファ手段に一時的に格納される。一方、演算転送時に
は、データ転送制御手段は演算処理手段による演算結果
を出力データとして転送する制御を行なう。このような
本発明の構成により、特に通常転送用と演算転送用のデ
ータ転送制御手段やバッファ手段を設けることなく、切
替え手段により通常転送と演算転送とを切り替えて実行
する。
【０００９】演算処理手段は、具体的にはパリティ演算
や排他的論理和演算を実行する論理演算回路であり、各
チャネル毎にバッファ手段に格納された入力データを入
力する多入力項論理演算を実行する。
や排他的論理和演算を実行する論理演算回路であり、各
チャネル毎にバッファ手段に格納された入力データを入
力する多入力項論理演算を実行する。
【００１０】さらに、本発明は、切替え手段として、通
常転送と演算転送との切替え信号に応じて各チャネル毎
の転送制御手段に対するフラグ情報の入出力を制御する
手段からなる。各チャネル毎の転送制御手段は、出力デ
ータを外部装置に転送するライトアクセスおよび入力デ
ータを転送するためのリードアクセスを要求し、ライト
アクセスまたはリードアクセスに応じた入出力データの
転送状態を示すフラグ情報を入出力する手段を有する。
切替え手段はフラグ情報の入出力を制御することによ
り、所定のチャネルに対応する転送制御手段により、各
転送制御手段のそれぞれが転送させた各入力データを使
用した演算転送を実行させる。
常転送と演算転送との切替え信号に応じて各チャネル毎
の転送制御手段に対するフラグ情報の入出力を制御する
手段からなる。各チャネル毎の転送制御手段は、出力デ
ータを外部装置に転送するライトアクセスおよび入力デ
ータを転送するためのリードアクセスを要求し、ライト
アクセスまたはリードアクセスに応じた入出力データの
転送状態を示すフラグ情報を入出力する手段を有する。
切替え手段はフラグ情報の入出力を制御することによ
り、所定のチャネルに対応する転送制御手段により、各
転送制御手段のそれぞれが転送させた各入力データを使
用した演算転送を実行させる。
【００１１】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は第１の実施形態に関係するデ
ータ転送制御装置の要部を示すブロック図であり、図２
は同実施形態に関係するコンピュータシステムの要部を
示すブロック図であり、図３は同実施形態に関係するフ
ラグ制御部の構成を示すブロック図であり、図４と図５
は同実施形態に関係するフラグ制御部の動作を説明する
ための概念図であり、図６と図７は同実施形態の動作を
説明するためのタイミングチャートであり、図８は同実
施形態の動作を説明するためのフローチャートである。 （コンピュータシステムの構成）本実施形態のデータ転
送制御装置は、図２に示すように、例えばＰＣサーバな
どのコンピュータシステムに適用されて、特に拡張ボー
ド２に設けられたＤＭＡ（ダイレクト・メモリ・アクセ
ス）コントローラ３および各チャネル毎のインターフェ
ース４Ａ，４Ｂの各要素に相当するものを想定してい
る。これらの要素以外に、拡張ボード２は入出力コント
ローラとして機能するマイクロプロセッサ（ＣＰＵ）
５、メモリ６、およびＰＣＩバス７を有する。インター
フェース４Ａ，４Ｂには、周辺デバイスとしてＨＤＤ８
や光ディスク装置９が接続されている。拡張ボード２は
内部バス１０を介して、コンピュータシステム１のＣＰ
Ｕ１１やメインメモリ１２に接続する。 （データ転送制御装置の構成）データ転送制御装置は、
図１に示すように、チャネル毎のデータ転送制御部２０
Ａ〜２０Ｃからなるデータ転送制御部２０と、アービタ
（バス調停回路）２１と、バスインターフェース２２
と、データバッファ２３Ａ〜２３Ｃと、論理演算回路２
４と、セレクタ２５と、フラグ制御部２６とを有する。
の形態を説明する。図１は第１の実施形態に関係するデ
ータ転送制御装置の要部を示すブロック図であり、図２
は同実施形態に関係するコンピュータシステムの要部を
示すブロック図であり、図３は同実施形態に関係するフ
ラグ制御部の構成を示すブロック図であり、図４と図５
は同実施形態に関係するフラグ制御部の動作を説明する
ための概念図であり、図６と図７は同実施形態の動作を
説明するためのタイミングチャートであり、図８は同実
施形態の動作を説明するためのフローチャートである。 （コンピュータシステムの構成）本実施形態のデータ転
送制御装置は、図２に示すように、例えばＰＣサーバな
どのコンピュータシステムに適用されて、特に拡張ボー
ド２に設けられたＤＭＡ（ダイレクト・メモリ・アクセ
ス）コントローラ３および各チャネル毎のインターフェ
ース４Ａ，４Ｂの各要素に相当するものを想定してい
る。これらの要素以外に、拡張ボード２は入出力コント
ローラとして機能するマイクロプロセッサ（ＣＰＵ）
５、メモリ６、およびＰＣＩバス７を有する。インター
フェース４Ａ，４Ｂには、周辺デバイスとしてＨＤＤ８
や光ディスク装置９が接続されている。拡張ボード２は
内部バス１０を介して、コンピュータシステム１のＣＰ
Ｕ１１やメインメモリ１２に接続する。 （データ転送制御装置の構成）データ転送制御装置は、
図１に示すように、チャネル毎のデータ転送制御部２０
Ａ〜２０Ｃからなるデータ転送制御部２０と、アービタ
（バス調停回路）２１と、バスインターフェース２２
と、データバッファ２３Ａ〜２３Ｃと、論理演算回路２
４と、セレクタ２５と、フラグ制御部２６とを有する。
【００１２】データ転送制御部２０Ａ〜２０Ｃは、各チ
ャネルＣＨ１〜ＣＨ３毎にデータ転送制御を行なうため
のリクエスト（転送要求）信号ＲＥＱ１〜３とアクセス
の種類（リード／ライト）を示す信号ＳＴＳ１〜３をア
ービタ２１に出力する。アービタ２１はリクエスト信号
ＲＥＱ１〜３を受けると、チャネルを選択し、バスイン
ターフェース２２に対してデータ転送（アクセス）を要
求する。アービタ２１は要求信号ＢＲＥＱ、チャネル選
択信号ＢＣＨ、アクセスの種類を示す信号ＢＳＴＳをバ
スインターフェース２２に出力する。
ャネルＣＨ１〜ＣＨ３毎にデータ転送制御を行なうため
のリクエスト（転送要求）信号ＲＥＱ１〜３とアクセス
の種類（リード／ライト）を示す信号ＳＴＳ１〜３をア
ービタ２１に出力する。アービタ２１はリクエスト信号
ＲＥＱ１〜３を受けると、チャネルを選択し、バスイン
ターフェース２２に対してデータ転送（アクセス）を要
求する。アービタ２１は要求信号ＢＲＥＱ、チャネル選
択信号ＢＣＨ、アクセスの種類を示す信号ＢＳＴＳをバ
スインターフェース２２に出力する。
【００１３】バスインターフェース２２は、アービタ２
１からのアクセス要求の種類に応じたアクセス（リード
アクセスまたはライトアクセス）を外部バス３０に対し
て行なう。外部バス３０には、前記のＨＤＤ８や光ディ
スク装置９などの周辺デバイスが接続されている。ここ
で、ＳＴＳ１〜３（ＢＳＴＳ）が論理レベル“Ｌ”のと
きにリードアクセスを意味し、論理レベル“Ｈ”のとき
はライトアクセスを意味する。バスインターフェース２
２は、リードアクセスの場合には、ＨＤＤ８などからリ
ードしたデータを、チャネル選択信号ＢＣＨに対応する
データバッファ２３Ａ〜２３Ｃのいずれかに格納する。
ＢＣＨが“０１”のときは、チャネルＣＨ１に対応する
データバッファ２３Ａに格納し、ＢＣＨが“１０”のと
きは、チャネルＣＨ２に対応するデータバッファ２３Ｂ
に格納し、ＢＣＨが“１１”のときは、チャネルＣＨ３
に対応するデータバッファ２３Ｃに格納する。
１からのアクセス要求の種類に応じたアクセス（リード
アクセスまたはライトアクセス）を外部バス３０に対し
て行なう。外部バス３０には、前記のＨＤＤ８や光ディ
スク装置９などの周辺デバイスが接続されている。ここ
で、ＳＴＳ１〜３（ＢＳＴＳ）が論理レベル“Ｌ”のと
きにリードアクセスを意味し、論理レベル“Ｈ”のとき
はライトアクセスを意味する。バスインターフェース２
２は、リードアクセスの場合には、ＨＤＤ８などからリ
ードしたデータを、チャネル選択信号ＢＣＨに対応する
データバッファ２３Ａ〜２３Ｃのいずれかに格納する。
ＢＣＨが“０１”のときは、チャネルＣＨ１に対応する
データバッファ２３Ａに格納し、ＢＣＨが“１０”のと
きは、チャネルＣＨ２に対応するデータバッファ２３Ｂ
に格納し、ＢＣＨが“１１”のときは、チャネルＣＨ３
に対応するデータバッファ２３Ｃに格納する。
【００１４】セレクタ２５は、ライトアクセスのときに
バスインターフェース２２からの制御により、チャネル
選択信号ＢＣＨにより指定されたデータバッファ２３Ａ
〜２３Ｃのいずれかに格納されたデータを選択する。デ
ータバッファ２３Ａ〜２３Ｃには、システム１のＣＰＵ
１１から出力されたライトデータを格納する。また、Ｃ
ＰＵ１１はリードアクセス時に、データバッファ２３Ａ
〜２３Ｃに格納されたデータを入力する。
バスインターフェース２２からの制御により、チャネル
選択信号ＢＣＨにより指定されたデータバッファ２３Ａ
〜２３Ｃのいずれかに格納されたデータを選択する。デ
ータバッファ２３Ａ〜２３Ｃには、システム１のＣＰＵ
１１から出力されたライトデータを格納する。また、Ｃ
ＰＵ１１はリードアクセス時に、データバッファ２３Ａ
〜２３Ｃに格納されたデータを入力する。
【００１５】論理演算回路２４は多入力項論理演算（こ
こでは、３項の排他的論理和、以下３項ＥＸＯＲ演算と
称する）を実行する回路であり、データバッファ２３Ａ
〜２３Ｃに格納された各データを入力し、３項ＥＸＯＲ
演算結果をセレクタ２５に出力する。セレクタ２５は演
算転送時に３項ＥＸＯＲ演算結果を選択して、バスイン
ターフェース２２に出力する。
こでは、３項の排他的論理和、以下３項ＥＸＯＲ演算と
称する）を実行する回路であり、データバッファ２３Ａ
〜２３Ｃに格納された各データを入力し、３項ＥＸＯＲ
演算結果をセレクタ２５に出力する。セレクタ２５は演
算転送時に３項ＥＸＯＲ演算結果を選択して、バスイン
ターフェース２２に出力する。
【００１６】フラグ制御部２６は、データ転送制御部２
０Ａ〜２０Ｃのフラグ情報の入出力を制御し、後述する
ように、切替え信号ＴＳに応じて通常転送と演算転送と
を切替える機能を有する。切替え信号ＴＳは、前述した
ように、入出力コントローラであるＣＰＵ５から出力さ
れる。本実施形態のデータ転送制御部２０Ａ〜２０Ｃ
は、リードアクセスとライトアクセスに応じたデータ転
送状態を示すフラグ情報を入出力する機能を有する。こ
こで、フラグ情報は、リードアクセスによりリードされ
たデータ（ソースデータ）のアクセス完了に伴って入出
力するソースフラグＳＦＩ，ＳＦＯおよびライトアクセ
スによりライトされたデータ（ディストネーションデー
タ）のアクセス完了に伴って入出力するディストネーシ
ョンフラグＤＦＩ，ＤＦＯからなる。 （フラグ制御部の構成）フラグ制御部２６は、図３に示
すように、データ転送制御部２０Ａ〜２０Ｃのそれぞれ
に対応するセレクタ２７Ａ〜２７Ｃおよびアンドゲート
２８Ａ〜２８Ｃを有する。セレクタ２７Ａ〜２７Ｃおよ
びアンドゲート２８Ａ〜２８Ｃは、前記の切替え信号Ｔ
Ｓにより制御される。ここで、切替え信号ＴＳは、論理
レベル“Ｌ”のときに通常転送を意味し、論理レベル
“Ｈ”のときに演算転送を意味する。切替え信号ＴＳが
論理レベル“Ｌ”の通常転送の場合には、フラグ制御部
２６は、図４に示すように、データ転送制御部２０Ａ〜
２０Ｃのフラグ情報の入出力接続を構成する。また、切
替え信号ＴＳが論理レベル“Ｈ”の演算転送の場合に
は、フラグ制御部２６は、図５に示すように、データ転
送制御部２０Ａ〜２０Ｃのフラグ情報の入出力接続を構
成する。なお、フラグ制御部２６による各フラグ情報Ｓ
ＦＩ，ＳＦＯ，ＤＦＩ，ＤＦＯの入出力タイミングは、
図６と図７のタイミングチャートに示す通りである。 （第１の実施形態のデータ転送動作）以下、図６と図７
のタイミングチャートおよび図８と図９のフローチャー
トを参照して本実施形態のデータ転送動作について説明
する。
０Ａ〜２０Ｃのフラグ情報の入出力を制御し、後述する
ように、切替え信号ＴＳに応じて通常転送と演算転送と
を切替える機能を有する。切替え信号ＴＳは、前述した
ように、入出力コントローラであるＣＰＵ５から出力さ
れる。本実施形態のデータ転送制御部２０Ａ〜２０Ｃ
は、リードアクセスとライトアクセスに応じたデータ転
送状態を示すフラグ情報を入出力する機能を有する。こ
こで、フラグ情報は、リードアクセスによりリードされ
たデータ（ソースデータ）のアクセス完了に伴って入出
力するソースフラグＳＦＩ，ＳＦＯおよびライトアクセ
スによりライトされたデータ（ディストネーションデー
タ）のアクセス完了に伴って入出力するディストネーシ
ョンフラグＤＦＩ，ＤＦＯからなる。 （フラグ制御部の構成）フラグ制御部２６は、図３に示
すように、データ転送制御部２０Ａ〜２０Ｃのそれぞれ
に対応するセレクタ２７Ａ〜２７Ｃおよびアンドゲート
２８Ａ〜２８Ｃを有する。セレクタ２７Ａ〜２７Ｃおよ
びアンドゲート２８Ａ〜２８Ｃは、前記の切替え信号Ｔ
Ｓにより制御される。ここで、切替え信号ＴＳは、論理
レベル“Ｌ”のときに通常転送を意味し、論理レベル
“Ｈ”のときに演算転送を意味する。切替え信号ＴＳが
論理レベル“Ｌ”の通常転送の場合には、フラグ制御部
２６は、図４に示すように、データ転送制御部２０Ａ〜
２０Ｃのフラグ情報の入出力接続を構成する。また、切
替え信号ＴＳが論理レベル“Ｈ”の演算転送の場合に
は、フラグ制御部２６は、図５に示すように、データ転
送制御部２０Ａ〜２０Ｃのフラグ情報の入出力接続を構
成する。なお、フラグ制御部２６による各フラグ情報Ｓ
ＦＩ，ＳＦＯ，ＤＦＩ，ＤＦＯの入出力タイミングは、
図６と図７のタイミングチャートに示す通りである。 （第１の実施形態のデータ転送動作）以下、図６と図７
のタイミングチャートおよび図８と図９のフローチャー
トを参照して本実施形態のデータ転送動作について説明
する。
【００１７】まず、通常転送は、ある場所（例えばＨＤ
Ｄ８）に格納されているデータを別の場所（例えば光デ
ィスク装置９）に移動させる動作である。図８に示すよ
うに、データ転送制御部２０Ａ〜２０Ｃは、データ転送
要求（リクエスト信号ＲＥＱ１〜３）と転送の種類を示
す信号ＳＴＳ１〜３をアービタに出力する（ステップＳ
１）。ここでは、チャネルＣＨ１のデータ転送制御部２
０Ａがデータ転送要求を行なう場合を想定する。さら
に、データ転送制御部２０Ａはリードアクセスを要求す
る場合を想定する（ステップＳ２のＹＥＳ）。即ち、論
理レベル“Ｌ”のＳＴＳ１を出力する。
Ｄ８）に格納されているデータを別の場所（例えば光デ
ィスク装置９）に移動させる動作である。図８に示すよ
うに、データ転送制御部２０Ａ〜２０Ｃは、データ転送
要求（リクエスト信号ＲＥＱ１〜３）と転送の種類を示
す信号ＳＴＳ１〜３をアービタに出力する（ステップＳ
１）。ここでは、チャネルＣＨ１のデータ転送制御部２
０Ａがデータ転送要求を行なう場合を想定する。さら
に、データ転送制御部２０Ａはリードアクセスを要求す
る場合を想定する（ステップＳ２のＹＥＳ）。即ち、論
理レベル“Ｌ”のＳＴＳ１を出力する。
【００１８】アービタ２１はデータ転送要求に応じて、
チャネルＣＨ１を示すＢＣＨ、リードアクセスを示すＢ
ＳＴＳ、および転送要求ＢＲＥＱをバスインターフェー
ス２２に出力する（ステップＳ３）。バスインターフェ
ース２２は外部バス３０を介してＢＣＨで示すチャネル
ＣＨ１の例えばＨＤＤ８にリードアクセスし、ＨＤＤ８
に格納されているソースデータを転送させる（ステップ
Ｓ４）。バスインターフェース２２は、外部バス３０か
ら入力したソースデータを、指定されたチャネルＣＨ１
に対応するデータバッファ２３Ａに格納する（ステップ
Ｓ５）。
チャネルＣＨ１を示すＢＣＨ、リードアクセスを示すＢ
ＳＴＳ、および転送要求ＢＲＥＱをバスインターフェー
ス２２に出力する（ステップＳ３）。バスインターフェ
ース２２は外部バス３０を介してＢＣＨで示すチャネル
ＣＨ１の例えばＨＤＤ８にリードアクセスし、ＨＤＤ８
に格納されているソースデータを転送させる（ステップ
Ｓ４）。バスインターフェース２２は、外部バス３０か
ら入力したソースデータを、指定されたチャネルＣＨ１
に対応するデータバッファ２３Ａに格納する（ステップ
Ｓ５）。
【００１９】バスインターフェース２２はリードアクセ
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ６，Ｓ７）。これにより、通常転送
でのリードアクセスは終了となる。ここで、本実施形態
では、アービタ２１が応答信号ＡＣＫ１をチャネルＣＨ
１のデータ転送制御部２０Ａに出力すると、図６に示す
ように、データ転送制御部２０Ａはフラグ情報ＳＦＯ１
を出力する。なお、応答信号ＡＣＫ１は論理レベル
“Ｌ”でアクティブである。
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ６，Ｓ７）。これにより、通常転送
でのリードアクセスは終了となる。ここで、本実施形態
では、アービタ２１が応答信号ＡＣＫ１をチャネルＣＨ
１のデータ転送制御部２０Ａに出力すると、図６に示す
ように、データ転送制御部２０Ａはフラグ情報ＳＦＯ１
を出力する。なお、応答信号ＡＣＫ１は論理レベル
“Ｌ”でアクティブである。
【００２０】ここで、ＣＰＵ５は通常転送を示す論理レ
ベル“Ｌ”の切替え信号ＴＳを、フラグ制御部２６に出
力している。従って、フラグ制御部２６は、図４（Ａ）
に示すように、データ転送制御部２０Ａのフラグ入出力
の接続状態を構成する。即ち、リードアクセスの終了で
出力されたフラグ情報ＳＦＯ１は、フラグ情報ＳＦＩ１
の入力となる。これにより、データ転送制御部２０Ａは
リードアクセスによるソースデータの入力が完了してい
ることを認識する。
ベル“Ｌ”の切替え信号ＴＳを、フラグ制御部２６に出
力している。従って、フラグ制御部２６は、図４（Ａ）
に示すように、データ転送制御部２０Ａのフラグ入出力
の接続状態を構成する。即ち、リードアクセスの終了で
出力されたフラグ情報ＳＦＯ１は、フラグ情報ＳＦＩ１
の入力となる。これにより、データ転送制御部２０Ａは
リードアクセスによるソースデータの入力が完了してい
ることを認識する。
【００２１】一方、データ転送制御部２０Ａはライトア
クセスを要求する論理レベル“Ｈ”のＳＴＳ１を出力し
た場合を想定する（ステップＳ２のＮＯ）。アービタ２
１はデータ転送要求に応じて、チャネルＣＨ１を示すＢ
ＣＨ、ライトアクセスを示すＢＳＴＳ、および転送要求
ＢＲＥＱをバスインターフェース２２に出力する（ステ
ップＳ８）。バスインターフェース２２はセレクタ２５
を制御して、ＢＣＨで示すチャネルＣＨ１に対応するデ
ータバッファ２３Ａに格納されたディストネーションデ
ータ（ライトデータ）を選択させて、外部バス３０に出
力する（ステップＳ９，Ｓ１０）。即ち、ライトデータ
は外部バス３０を介して、例えば光ディスク装置９に転
送されて保存される。
クセスを要求する論理レベル“Ｈ”のＳＴＳ１を出力し
た場合を想定する（ステップＳ２のＮＯ）。アービタ２
１はデータ転送要求に応じて、チャネルＣＨ１を示すＢ
ＣＨ、ライトアクセスを示すＢＳＴＳ、および転送要求
ＢＲＥＱをバスインターフェース２２に出力する（ステ
ップＳ８）。バスインターフェース２２はセレクタ２５
を制御して、ＢＣＨで示すチャネルＣＨ１に対応するデ
ータバッファ２３Ａに格納されたディストネーションデ
ータ（ライトデータ）を選択させて、外部バス３０に出
力する（ステップＳ９，Ｓ１０）。即ち、ライトデータ
は外部バス３０を介して、例えば光ディスク装置９に転
送されて保存される。
【００２２】バスインターフェース２２はライトアクセ
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ１１，Ｓ１２）。これにより、通常
転送でのライトアクセスは終了となる。アービタ２１は
応答信号ＡＣＫ１をチャネルＣＨ１のデータ転送制御部
２０Ａに出力すると、図６に示すように、データ転送制
御部２０Ａはフラグ情報ＤＦＯ１を出力する。データ転
送制御部２０Ａのフラグ入出力の接続状態は図４（Ａ）
に示すように構成されているため、ライトアクセスの終
了で出力されたフラグ情報ＤＦＯ１は、フラグ情報ＤＦ
Ｉ１の入力となる。これにより、データ転送制御部２０
Ａは、ライトアクセスによるディストネーションデータ
の出力が完了していることを認識する。 （演算転送動作）次に、演算転送は、本実施形態では３
箇所のデータバッファ２３Ａ〜２３Ｃに格納されている
データを３項演算（ＥＸＯＲ演算）し、その演算結果を
他のある場所（例えばＨＤＤ８）に格納するための転送
である。この演算転送は、３チャネルを一組として動作
する。また、演算転送では、ＣＰＵ５は論理レベル
“Ｈ”の切替え信号ＴＳをフラグ制御部２６に出力す
る。従って、フラグ制御部２６は、図５に示すように、
データ転送制御部２０Ａ〜２０Ｃの各フラグ入出力の接
続状態を構成する。
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ１１，Ｓ１２）。これにより、通常
転送でのライトアクセスは終了となる。アービタ２１は
応答信号ＡＣＫ１をチャネルＣＨ１のデータ転送制御部
２０Ａに出力すると、図６に示すように、データ転送制
御部２０Ａはフラグ情報ＤＦＯ１を出力する。データ転
送制御部２０Ａのフラグ入出力の接続状態は図４（Ａ）
に示すように構成されているため、ライトアクセスの終
了で出力されたフラグ情報ＤＦＯ１は、フラグ情報ＤＦ
Ｉ１の入力となる。これにより、データ転送制御部２０
Ａは、ライトアクセスによるディストネーションデータ
の出力が完了していることを認識する。 （演算転送動作）次に、演算転送は、本実施形態では３
箇所のデータバッファ２３Ａ〜２３Ｃに格納されている
データを３項演算（ＥＸＯＲ演算）し、その演算結果を
他のある場所（例えばＨＤＤ８）に格納するための転送
である。この演算転送は、３チャネルを一組として動作
する。また、演算転送では、ＣＰＵ５は論理レベル
“Ｈ”の切替え信号ＴＳをフラグ制御部２６に出力す
る。従って、フラグ制御部２６は、図５に示すように、
データ転送制御部２０Ａ〜２０Ｃの各フラグ入出力の接
続状態を構成する。
【００２３】まず、図９に示すように、データ転送制御
部２０Ａ〜２０Ｃはそれぞれ、データ転送要求（リクエ
スト信号ＲＥＱ１〜３）とリードアクセスを示す信号Ｓ
ＴＳ１〜３をアービタ２１に出力する（ステップＳ２
０）。アービタ２１は、通常転送の場合と同様に、各チ
ャネルＣＨ１〜ＣＨ３毎に順次ＢＣＨ、リードアクセス
を示すＢＳＴＳ、および転送要求ＢＲＥＱをバスインタ
ーフェース２２に出力する（ステップＳ２１）。バスイ
ンターフェース２２は外部バス３０を介してチャネルＣ
Ｈ１〜ＣＨ３毎にリードアクセスを実行し、各チャネル
ＣＨ１〜ＣＨ３毎のソースデータを転送させる（ステッ
プＳ２２）。さらに、バスインターフェース２２は、外
部バス３０から入力したソースデータを、指定されたチ
ャネルＣＨ１〜ＣＨ３に対応するデータバッファ２３Ａ
〜２３Ｃに格納する（ステップＳ２３）。
部２０Ａ〜２０Ｃはそれぞれ、データ転送要求（リクエ
スト信号ＲＥＱ１〜３）とリードアクセスを示す信号Ｓ
ＴＳ１〜３をアービタ２１に出力する（ステップＳ２
０）。アービタ２１は、通常転送の場合と同様に、各チ
ャネルＣＨ１〜ＣＨ３毎に順次ＢＣＨ、リードアクセス
を示すＢＳＴＳ、および転送要求ＢＲＥＱをバスインタ
ーフェース２２に出力する（ステップＳ２１）。バスイ
ンターフェース２２は外部バス３０を介してチャネルＣ
Ｈ１〜ＣＨ３毎にリードアクセスを実行し、各チャネル
ＣＨ１〜ＣＨ３毎のソースデータを転送させる（ステッ
プＳ２２）。さらに、バスインターフェース２２は、外
部バス３０から入力したソースデータを、指定されたチ
ャネルＣＨ１〜ＣＨ３に対応するデータバッファ２３Ａ
〜２３Ｃに格納する（ステップＳ２３）。
【００２４】バスインターフェース２２はリードアクセ
スが終了すると、チャネルＣＨ１〜ＣＨ３毎に応答信号
ＢＡＣＫをアービタ２１に出力する（ステップＳ２４，
Ｓ２５）。これにより、演算転送におけるチャネルＣＨ
１〜ＣＨ３毎のリードアクセスは終了となる。ここで、
本実施形態では、アービタ２１がチャネルＣＨ１〜ＣＨ
３毎に応答信号ＡＣＫ１をデータ転送制御部２０Ａ〜２
０Ｃに出力すると、図７のタイミングチャートに示すよ
うに、データ転送制御部２０Ａ〜２０Ｃはフラグ情報Ｓ
ＦＯ１〜ＳＦＯ３を出力する。
スが終了すると、チャネルＣＨ１〜ＣＨ３毎に応答信号
ＢＡＣＫをアービタ２１に出力する（ステップＳ２４，
Ｓ２５）。これにより、演算転送におけるチャネルＣＨ
１〜ＣＨ３毎のリードアクセスは終了となる。ここで、
本実施形態では、アービタ２１がチャネルＣＨ１〜ＣＨ
３毎に応答信号ＡＣＫ１をデータ転送制御部２０Ａ〜２
０Ｃに出力すると、図７のタイミングチャートに示すよ
うに、データ転送制御部２０Ａ〜２０Ｃはフラグ情報Ｓ
ＦＯ１〜ＳＦＯ３を出力する。
【００２５】ここで、フラグ制御部２６は、図５に示す
ように、データ転送制御部２０Ａ〜２０Ｃのフラグ入出
力の接続状態を構成している。従って、チャネルＣＨ１
のデータ転送制御部２０Ａは、アンドゲート２８Ａによ
り各フラグ情報ＳＦＯ１〜ＳＦＯ３がアクティブのとき
にフラグ情報ＳＦＩ１を入力することにより、チャネル
ＣＨ１〜ＣＨ３の全てのソースデータのリードアクセス
が終了していることを認識する。
ように、データ転送制御部２０Ａ〜２０Ｃのフラグ入出
力の接続状態を構成している。従って、チャネルＣＨ１
のデータ転送制御部２０Ａは、アンドゲート２８Ａによ
り各フラグ情報ＳＦＯ１〜ＳＦＯ３がアクティブのとき
にフラグ情報ＳＦＩ１を入力することにより、チャネル
ＣＨ１〜ＣＨ３の全てのソースデータのリードアクセス
が終了していることを認識する。
【００２６】このフラグ情報ＳＦＩ１の入力に伴って、
チャネルＣＨ１のデータ転送制御部２０Ａは、演算転送
における演算結果（ディストネーションデータ）のライ
トアクセスの要求を出力する（ステップＳ２６）。即
ち、アービタ２１はデータ転送要求に応じて、チャネル
ＣＨ１を示すＢＣＨ、ライトアクセスを示すＢＳＴＳ、
および転送要求ＢＲＥＱをバスインターフェース２２に
出力する（ステップＳ２７）。ここで、チャネルＣＨ
２，ＣＨ３の各データ転送制御部２０Ｂ，２０Ｃはライ
トアクセスを要求する権利を与えられない。
チャネルＣＨ１のデータ転送制御部２０Ａは、演算転送
における演算結果（ディストネーションデータ）のライ
トアクセスの要求を出力する（ステップＳ２６）。即
ち、アービタ２１はデータ転送要求に応じて、チャネル
ＣＨ１を示すＢＣＨ、ライトアクセスを示すＢＳＴＳ、
および転送要求ＢＲＥＱをバスインターフェース２２に
出力する（ステップＳ２７）。ここで、チャネルＣＨ
２，ＣＨ３の各データ転送制御部２０Ｂ，２０Ｃはライ
トアクセスを要求する権利を与えられない。
【００２７】バスインターフェース２２は切替え信号Ｔ
Ｓにより演算転送に従ったライトアクセスを実行する
（ステップＳ２８）。即ち、バスインターフェース２２
はセレクタ２５を制御して、論理演算回路２４の出力デ
ータをディストネーションデータとして選択させて、外
部バス３０に出力する。論理演算回路２４は、前記のよ
うに、データバッファ２３Ａ〜２３Ｃに格納されている
データを３項演算（ＥＸＯＲ演算）を実行し、その演算
結果を出力する。このようなライトアクセスにより、論
理演算回路２４の演算結果は外部バス３０を介して、例
えばＨＤＤ８に転送されて保存される。
Ｓにより演算転送に従ったライトアクセスを実行する
（ステップＳ２８）。即ち、バスインターフェース２２
はセレクタ２５を制御して、論理演算回路２４の出力デ
ータをディストネーションデータとして選択させて、外
部バス３０に出力する。論理演算回路２４は、前記のよ
うに、データバッファ２３Ａ〜２３Ｃに格納されている
データを３項演算（ＥＸＯＲ演算）を実行し、その演算
結果を出力する。このようなライトアクセスにより、論
理演算回路２４の演算結果は外部バス３０を介して、例
えばＨＤＤ８に転送されて保存される。
【００２８】バスインターフェース２２はライトアクセ
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ２９）。これにより、演算転送での
ライトアクセスは終了となる。アービタ２１は応答信号
ＡＣＫ１をチャネルＣＨ１のデータ転送制御部２０Ａに
出力すると、図７に示すように、データ転送制御部２０
Ａはフラグ情報ＤＦＯ１を出力する。データ転送制御部
２０Ａのフラグ入出力の接続状態は図５に示すように構
成されているため、ライトアクセスの終了で出力された
フラグ情報ＤＦＯ１は、フラグ情報ＤＦＩ１の入力とな
る。これにより、データ転送制御部２０Ａは、ライトア
クセスによるディストネーションデータの出力が完了し
ていることを認識する。このとき、図５に示すように、
他のデータ転送制御部２０Ｂ，２０Ｃも、フラグ情報Ｄ
ＦＯ１がそれぞれのフラグ情報ＤＦＩ２，ＤＦＩ３の入
力となる。従って、各チャネルＣＨ１〜ＣＨ３のデータ
転送制御部２０Ａ〜２０Ｃはそれぞれ、次のリードアク
セス要求を実行することができる。
スが終了すると、応答信号ＢＡＣＫをアービタ２１に出
力する（ステップＳ２９）。これにより、演算転送での
ライトアクセスは終了となる。アービタ２１は応答信号
ＡＣＫ１をチャネルＣＨ１のデータ転送制御部２０Ａに
出力すると、図７に示すように、データ転送制御部２０
Ａはフラグ情報ＤＦＯ１を出力する。データ転送制御部
２０Ａのフラグ入出力の接続状態は図５に示すように構
成されているため、ライトアクセスの終了で出力された
フラグ情報ＤＦＯ１は、フラグ情報ＤＦＩ１の入力とな
る。これにより、データ転送制御部２０Ａは、ライトア
クセスによるディストネーションデータの出力が完了し
ていることを認識する。このとき、図５に示すように、
他のデータ転送制御部２０Ｂ，２０Ｃも、フラグ情報Ｄ
ＦＯ１がそれぞれのフラグ情報ＤＦＩ２，ＤＦＩ３の入
力となる。従って、各チャネルＣＨ１〜ＣＨ３のデータ
転送制御部２０Ａ〜２０Ｃはそれぞれ、次のリードアク
セス要求を実行することができる。
【００２９】以上のように本実施形態によれば、切替え
信号ＴＳにより通常転送と演算転送とを切替えることに
より、演算転送の場合には１チャネル（本実施形態では
ＣＨ１）のデータ転送制御部によるライトアクセス要求
に応じて、演算回路２４による３項論理演算結果をディ
ストネーションデータ（ライトデータ）として、外部バ
ス３０に転送する。これにより、外部バス３０に接続さ
れた例えばＨＤＤ８に、３項論理演算結果を保存するこ
とができる。
信号ＴＳにより通常転送と演算転送とを切替えることに
より、演算転送の場合には１チャネル（本実施形態では
ＣＨ１）のデータ転送制御部によるライトアクセス要求
に応じて、演算回路２４による３項論理演算結果をディ
ストネーションデータ（ライトデータ）として、外部バ
ス３０に転送する。これにより、外部バス３０に接続さ
れた例えばＨＤＤ８に、３項論理演算結果を保存するこ
とができる。
【００３０】本実施形態では、各チャネル毎のデータ転
送制御部２０Ａ〜２０Ｃのフラグ情報の入出力を制御す
るためのフラグ制御部２６により、通常転送と演算転送
の切替え処理と、演算転送時に１チャネルのデータ転送
制御部２０Ａを利用したライトアクセスを制御すること
ができる。従って、演算転送用のデータ転送制御部およ
びデータバッファは不要である。また、演算転送時に、
使用しないデータ転送制御部およびデータバッファもな
く、通常転送時と同様に、構成要素の全てが動作するこ
とになる。これにより、演算転送のために回路構成が大
規模かつ複雑化することもなく、また通常転送時と同様
に全ての回路が動作するため装置の稼働率が低下するこ
ともない。 （第２の実施形態）図１０〜図１２は第２の実施形態に
関係する図である。第２の実施形態は、例えばデータを
記憶デバイスにライトするときに、データ転送先に複数
の記憶デバイスが存在し、各記憶デバイスに対するライ
トアクセス速度を合わせる必要がある場合に適用する。
具体的には、図１０に示すように、複数のディスクドラ
イブ（ＨＤＤ）３０Ａ，３０Ｂを有するＲＡＩＤ（ディ
スクアレイ装置）を想定する。ＲＡＩＤには、通常デー
タを保存するためのＨＤＤ３０Ａ以外に、パリティデー
タを保存するためのパリティディスクを有するパリティ
用ＨＤＤ３０Ｂを備えた方式がある。即ち、ＨＤＤ３０
Ａにはメモリ（システム１のメインメモリ）３１Ａから
転送された通常データが格納される。また、パリティ用
ＨＤＤ３０Ｂには、メモリ３１ａからの通常データとメ
モリ３１Ｂに格納されたパリティデータとを入力とする
ＥＸＯＲ演算回路３２の出力が格納される。このとき、
ＨＤＤ３０Ａとパリティ用ＨＤＤ３０Ｂに対するデータ
転送速度を合わせる必要がある。
送制御部２０Ａ〜２０Ｃのフラグ情報の入出力を制御す
るためのフラグ制御部２６により、通常転送と演算転送
の切替え処理と、演算転送時に１チャネルのデータ転送
制御部２０Ａを利用したライトアクセスを制御すること
ができる。従って、演算転送用のデータ転送制御部およ
びデータバッファは不要である。また、演算転送時に、
使用しないデータ転送制御部およびデータバッファもな
く、通常転送時と同様に、構成要素の全てが動作するこ
とになる。これにより、演算転送のために回路構成が大
規模かつ複雑化することもなく、また通常転送時と同様
に全ての回路が動作するため装置の稼働率が低下するこ
ともない。 （第２の実施形態）図１０〜図１２は第２の実施形態に
関係する図である。第２の実施形態は、例えばデータを
記憶デバイスにライトするときに、データ転送先に複数
の記憶デバイスが存在し、各記憶デバイスに対するライ
トアクセス速度を合わせる必要がある場合に適用する。
具体的には、図１０に示すように、複数のディスクドラ
イブ（ＨＤＤ）３０Ａ，３０Ｂを有するＲＡＩＤ（ディ
スクアレイ装置）を想定する。ＲＡＩＤには、通常デー
タを保存するためのＨＤＤ３０Ａ以外に、パリティデー
タを保存するためのパリティディスクを有するパリティ
用ＨＤＤ３０Ｂを備えた方式がある。即ち、ＨＤＤ３０
Ａにはメモリ（システム１のメインメモリ）３１Ａから
転送された通常データが格納される。また、パリティ用
ＨＤＤ３０Ｂには、メモリ３１ａからの通常データとメ
モリ３１Ｂに格納されたパリティデータとを入力とする
ＥＸＯＲ演算回路３２の出力が格納される。このとき、
ＨＤＤ３０Ａとパリティ用ＨＤＤ３０Ｂに対するデータ
転送速度を合わせる必要がある。
【００３１】そこで、第２の実施形態は、図１１に示す
ように、データバッファとしてＦＩＦＯ（ｆｉｒｓｔ
ｉｎ ｆｉｒｓｔ ｏｕｔ）バッファ３３Ａ，３３Ｂを
有するデータ転送制御装置を想定する。まず、前述の通
常転送におけるリードアクセスと同様に、チャネルＣＨ
１，ＣＨ２の各データ転送制御部２０Ａ，２０Ｂによ
り、２ソース（図１０に示すメモリ３１Ａ，３１Ｂ）か
らソースデータをリードする。即ち、バスインターフェ
ース２２は、各データ転送制御部２０Ａ，２０Ｂからの
リードアクセス要求に応じて、２ソースから各ソースデ
ータをリードして、チャネルＣＨ１，ＣＨ２に対応する
ＦＩＦＯバッファ３３Ａ，３３Ｂに格納する。即ち、Ｆ
ＩＦＯバッファ３３ＡにはチャネルＣＨ１に対応するソ
ースデータが格納される。また、ＦＩＦＯバッファ３３
ＢにはチャネルＣＨ２に対応するソースデータが格納さ
れる。
ように、データバッファとしてＦＩＦＯ（ｆｉｒｓｔ
ｉｎ ｆｉｒｓｔ ｏｕｔ）バッファ３３Ａ，３３Ｂを
有するデータ転送制御装置を想定する。まず、前述の通
常転送におけるリードアクセスと同様に、チャネルＣＨ
１，ＣＨ２の各データ転送制御部２０Ａ，２０Ｂによ
り、２ソース（図１０に示すメモリ３１Ａ，３１Ｂ）か
らソースデータをリードする。即ち、バスインターフェ
ース２２は、各データ転送制御部２０Ａ，２０Ｂからの
リードアクセス要求に応じて、２ソースから各ソースデ
ータをリードして、チャネルＣＨ１，ＣＨ２に対応する
ＦＩＦＯバッファ３３Ａ，３３Ｂに格納する。即ち、Ｆ
ＩＦＯバッファ３３ＡにはチャネルＣＨ１に対応するソ
ースデータが格納される。また、ＦＩＦＯバッファ３３
ＢにはチャネルＣＨ２に対応するソースデータが格納さ
れる。
【００３２】次に、バスインターフェース２２は、各デ
ータ転送制御部２０Ａ，２０Ｂからのライトアクセス要
求に応じて、ＦＩＦＯバッファ３３Ａ，３３Ｂに格納さ
れたソースデータを外部バス３０を介して、前記のよう
にＲＡＩＤに転送する。また、バスインターフェース２
２は、ＦＩＦＯバッファ３３Ａ，３３Ｂの各ソースデー
タを入力とするＥＸＯＲ演算回路２４の演算結果をＲＡ
ＩＤに転送し、前記のようなパリティ用ＨＤＤ３０Ｂに
保存する。このライトアクセスにおいて、転送先の複数
の記憶デバイスであるＨＤＤ３０Ａとパリティ用ＨＤＤ
３０Ｂに対するライトアクセスが完了するまで、ＦＩＦ
Ｏバッファ３３Ａ，３３Ｂのデータは破棄できない。そ
こで、図１２に示すように、ＦＩＦＯバッファ３３Ａ，
３３Ｂには、ソースデータＳＤの読み込み位置を示すＳ
Ｄポインタに加えて、ライトアクセスによりディストネ
ーションデータＤＤが読出された位置を示す各ポインタ
（ＤＤ１，ＤＤ２）が設定される。
ータ転送制御部２０Ａ，２０Ｂからのライトアクセス要
求に応じて、ＦＩＦＯバッファ３３Ａ，３３Ｂに格納さ
れたソースデータを外部バス３０を介して、前記のよう
にＲＡＩＤに転送する。また、バスインターフェース２
２は、ＦＩＦＯバッファ３３Ａ，３３Ｂの各ソースデー
タを入力とするＥＸＯＲ演算回路２４の演算結果をＲＡ
ＩＤに転送し、前記のようなパリティ用ＨＤＤ３０Ｂに
保存する。このライトアクセスにおいて、転送先の複数
の記憶デバイスであるＨＤＤ３０Ａとパリティ用ＨＤＤ
３０Ｂに対するライトアクセスが完了するまで、ＦＩＦ
Ｏバッファ３３Ａ，３３Ｂのデータは破棄できない。そ
こで、図１２に示すように、ＦＩＦＯバッファ３３Ａ，
３３Ｂには、ソースデータＳＤの読み込み位置を示すＳ
Ｄポインタに加えて、ライトアクセスによりディストネ
ーションデータＤＤが読出された位置を示す各ポインタ
（ＤＤ１，ＤＤ２）が設定される。
【００３３】以上のように本実施形態によれば、データ
バッファ手段として複数のソースデータを格納するＦＩ
ＦＯバッファ３３Ａ，３３Ｂを利用することにより、例
えばＲＡＩＤのような複数の記憶デバイスに対して転送
速度（ライトアクセス速度）を合わせる必要のあるデー
タ転送を実現することができる。この場合、ＦＩＦＯバ
ッファ３３Ａ，３３Ｂの各ソースデータを転送するだけ
でなく、ＲＡＩＤのパリティ用ＨＤＤ３０Ｂに保存する
ためのパリティデータを転送するときには、ＥＸＯＲ演
算回路２４の演算結果を転送することになる。このよう
な構成であれば、ＦＩＦＯバッファ３３Ａまたは３３Ｂ
に格納されたソースデータの転送と共に、パリティデー
タの転送を並行して行なうことができる。これにより、
ＲＡＩＤに対するデータ転送効率を向上させることが可
能となる。なお、ＦＩＦＯバッファ３３Ａ，３３Ｂを利
用する以外の構成と動作は、基本的に前述の第１の実施
形態の場合と同様である。 （第３の実施形態）図１３と図１４は第３の実施形態に
関係する図である。第３の実施形態は、ＣＤ−Ｒ（ライ
トワンス型のＣＤ−ＲＯＭ）ドライブなどの追記型記憶
デバイス（追記型光ディスクドライブ）のライトアクセ
スにおける演算転送を行なう場合を想定する。ＣＤ−Ｒ
などの追記型記憶デバイスは、データを更新する場合に
いわゆるオーバーライトを行なうことはできない。通常
では、記憶した旧データを無効にして、別の空き記憶領
域に更新データを書込む方式が採用されている。しかし
ながら、このような従来の方式は、更新データの記憶領
域として、結果的に書込む空き記憶領域と旧データの記
憶領域とが使用されるため、記憶領域の使用効率が著し
く低い。
バッファ手段として複数のソースデータを格納するＦＩ
ＦＯバッファ３３Ａ，３３Ｂを利用することにより、例
えばＲＡＩＤのような複数の記憶デバイスに対して転送
速度（ライトアクセス速度）を合わせる必要のあるデー
タ転送を実現することができる。この場合、ＦＩＦＯバ
ッファ３３Ａ，３３Ｂの各ソースデータを転送するだけ
でなく、ＲＡＩＤのパリティ用ＨＤＤ３０Ｂに保存する
ためのパリティデータを転送するときには、ＥＸＯＲ演
算回路２４の演算結果を転送することになる。このよう
な構成であれば、ＦＩＦＯバッファ３３Ａまたは３３Ｂ
に格納されたソースデータの転送と共に、パリティデー
タの転送を並行して行なうことができる。これにより、
ＲＡＩＤに対するデータ転送効率を向上させることが可
能となる。なお、ＦＩＦＯバッファ３３Ａ，３３Ｂを利
用する以外の構成と動作は、基本的に前述の第１の実施
形態の場合と同様である。 （第３の実施形態）図１３と図１４は第３の実施形態に
関係する図である。第３の実施形態は、ＣＤ−Ｒ（ライ
トワンス型のＣＤ−ＲＯＭ）ドライブなどの追記型記憶
デバイス（追記型光ディスクドライブ）のライトアクセ
スにおける演算転送を行なう場合を想定する。ＣＤ−Ｒ
などの追記型記憶デバイスは、データを更新する場合に
いわゆるオーバーライトを行なうことはできない。通常
では、記憶した旧データを無効にして、別の空き記憶領
域に更新データを書込む方式が採用されている。しかし
ながら、このような従来の方式は、更新データの記憶領
域として、結果的に書込む空き記憶領域と旧データの記
憶領域とが使用されるため、記憶領域の使用効率が著し
く低い。
【００３４】そこで、第３の実施形態は、本発明の演算
転送を利用して追記型記憶デバイスのデータ更新を行な
う場合に、記憶領域の使用効率を向上できる方式を実現
することにある。ＣＤ−Ｒの記憶領域の使用効率を向上
させる方式として、図１３に示すように、メモリ（シス
テム１のメインメモリ）４０に格納された更新データを
ＣＤ−Ｒドライブ４３に書込む場合に、更新データと更
新対象の旧データとの差分データを生成し、この差分デ
ータのみを更新データとして書込む方式がある。即ち、
ＥＸＯＲ演算回路４１により、差分データを判別回路４
２に出力する。判別回路４２はＥＸＯＲ演算回路４１の
演算結果に基づいて、更新データと旧データとの一致ま
たは不一致を判別し、一致であれば書込み動作は実行し
ない。換言すれば、更新データと旧データとが一致であ
れば差分データは生成されない。
転送を利用して追記型記憶デバイスのデータ更新を行な
う場合に、記憶領域の使用効率を向上できる方式を実現
することにある。ＣＤ−Ｒの記憶領域の使用効率を向上
させる方式として、図１３に示すように、メモリ（シス
テム１のメインメモリ）４０に格納された更新データを
ＣＤ−Ｒドライブ４３に書込む場合に、更新データと更
新対象の旧データとの差分データを生成し、この差分デ
ータのみを更新データとして書込む方式がある。即ち、
ＥＸＯＲ演算回路４１により、差分データを判別回路４
２に出力する。判別回路４２はＥＸＯＲ演算回路４１の
演算結果に基づいて、更新データと旧データとの一致ま
たは不一致を判別し、一致であれば書込み動作は実行し
ない。換言すれば、更新データと旧データとが一致であ
れば差分データは生成されない。
【００３５】一方、判別回路４２の判別結果が不一致で
あれば、ＥＸＯＲ演算回路４１により生成される差分デ
ータをＣＤ−Ｒドライブ４３に転送する。ＣＤ−Ｒドラ
イブ４３では、差分データのアドレスが管理されて、更
新データを読出す場合にはその差分データと旧データと
のＥＸＯＲ演算処理が実行されて、更新データが得られ
ることになる。
あれば、ＥＸＯＲ演算回路４１により生成される差分デ
ータをＣＤ−Ｒドライブ４３に転送する。ＣＤ−Ｒドラ
イブ４３では、差分データのアドレスが管理されて、更
新データを読出す場合にはその差分データと旧データと
のＥＸＯＲ演算処理が実行されて、更新データが得られ
ることになる。
【００３６】本実施形態のデータ転送制御装置は、図１
４に示すように、前記のＥＸＯＲ演算回路４１に相当す
る論理演算回路２４により、データ更新における差分デ
ータを生成して、外部バス３０を介して追記型記憶デバ
イスであるＣＤ−Ｒドライブ４３に転送する。即ち、バ
スインターフェース２２は、２チャネルＣＨ１，ＣＨ２
データ転送制御部２０Ａ，２０Ｂからのリードアクセス
の要求に応じて、例えばシステム１のメインメモリ４０
に格納された更新データと、ＣＤ−Ｒドライブ４３に格
納された旧データとをリード転送させる。バスインター
フェース２２は、更新データをチャネルＣＨ１のデータ
バッファ２３Ａに格納し、旧データをチャネルＣＨ２の
データバッファ２３Ｂに格納する。
４に示すように、前記のＥＸＯＲ演算回路４１に相当す
る論理演算回路２４により、データ更新における差分デ
ータを生成して、外部バス３０を介して追記型記憶デバ
イスであるＣＤ−Ｒドライブ４３に転送する。即ち、バ
スインターフェース２２は、２チャネルＣＨ１，ＣＨ２
データ転送制御部２０Ａ，２０Ｂからのリードアクセス
の要求に応じて、例えばシステム１のメインメモリ４０
に格納された更新データと、ＣＤ−Ｒドライブ４３に格
納された旧データとをリード転送させる。バスインター
フェース２２は、更新データをチャネルＣＨ１のデータ
バッファ２３Ａに格納し、旧データをチャネルＣＨ２の
データバッファ２３Ｂに格納する。
【００３７】次に、バスインターフェース２２は、ＣＤ
−Ｒドライブ４３に対応するチャネルＣＨ２のデータ転
送制御部２０Ｂからのライトアクセスに応じて、前述の
演算転送を実行することにより、論理演算回路２４から
出力された差分データを外部バス３０を介してＣＤ−Ｒ
ドライブ４３に転送する。
−Ｒドライブ４３に対応するチャネルＣＨ２のデータ転
送制御部２０Ｂからのライトアクセスに応じて、前述の
演算転送を実行することにより、論理演算回路２４から
出力された差分データを外部バス３０を介してＣＤ−Ｒ
ドライブ４３に転送する。
【００３８】ここで、判別回路４２は、論理演算回路２
４のＥＸＯＲ演算結果に基づいて、データバッファ２３
Ａに格納された更新データとデータバッファ２３Ｂに格
納された旧データとの一致性を判別する。即ち、判別回
路４２の判別結果が一致であれば、前記のように、差分
データの転送を実行しないため、判別回路４２はその旨
（例えば論理レベル“０”の信号）をデータ転送制御部
に通知する。データ転送制御部は判別回路４２からの通
知により、バスインターフェース２２にはライトアクセ
スの要求を出力しないため、演算転送を実行しないこと
になる。
４のＥＸＯＲ演算結果に基づいて、データバッファ２３
Ａに格納された更新データとデータバッファ２３Ｂに格
納された旧データとの一致性を判別する。即ち、判別回
路４２の判別結果が一致であれば、前記のように、差分
データの転送を実行しないため、判別回路４２はその旨
（例えば論理レベル“０”の信号）をデータ転送制御部
に通知する。データ転送制御部は判別回路４２からの通
知により、バスインターフェース２２にはライトアクセ
スの要求を出力しないため、演算転送を実行しないこと
になる。
【００３９】一方、判別回路４２の判別結果が不一致の
場合には、前記のように、バスインターフェース２２
は、更新データと旧データとの差分データをＣＤ−Ｒド
ライブ４３に転送する。このとき、差分データのブロッ
ク番号メモリ４４は、判別回路４２からの不一致判定信
号（例えば論理レベル“１”の信号）に応じて、演算転
送する差分データのブロック番号を記憶する。この差分
データのブロック番号は、必要に応じてバスインターフ
ェース２２を介して、システム１のＣＰＵ１１により読
出される。ＣＰＵ１１は、差分データのブロック番号を
ＣＤ−Ｒドライブ４３の記憶データを管理するための管
理情報として登録し、更新データのリードアクセスす時
に使用する。
場合には、前記のように、バスインターフェース２２
は、更新データと旧データとの差分データをＣＤ−Ｒド
ライブ４３に転送する。このとき、差分データのブロッ
ク番号メモリ４４は、判別回路４２からの不一致判定信
号（例えば論理レベル“１”の信号）に応じて、演算転
送する差分データのブロック番号を記憶する。この差分
データのブロック番号は、必要に応じてバスインターフ
ェース２２を介して、システム１のＣＰＵ１１により読
出される。ＣＰＵ１１は、差分データのブロック番号を
ＣＤ−Ｒドライブ４３の記憶データを管理するための管
理情報として登録し、更新データのリードアクセスす時
に使用する。
【００４０】具体的には、通常ではＣＤ−Ｒドライブ４
３では、ブロック単位の旧データが更新データに更新さ
れる。差分データのブロック番号とは、この旧データの
ブロック番号（即ち、更新データのブロック番号とな
る）である。ＣＰＵ１１は、更新データをリードアクセ
スする場合に、登録した差分データのブロック番号を出
力する。ＣＤ−Ｒドライブ４３では、前記のように、ブ
ロック番号に対応する差分データと旧データとが読出さ
れて、ＥＸＯＲ演算処理が実行される。このＥＸＯＲ演
算結果が更新データに相当することになり、ＣＰＵ１１
に転送されることになる。
３では、ブロック単位の旧データが更新データに更新さ
れる。差分データのブロック番号とは、この旧データの
ブロック番号（即ち、更新データのブロック番号とな
る）である。ＣＰＵ１１は、更新データをリードアクセ
スする場合に、登録した差分データのブロック番号を出
力する。ＣＤ−Ｒドライブ４３では、前記のように、ブ
ロック番号に対応する差分データと旧データとが読出さ
れて、ＥＸＯＲ演算処理が実行される。このＥＸＯＲ演
算結果が更新データに相当することになり、ＣＰＵ１１
に転送されることになる。
【００４１】以上のように本実施形態によれば、論理演
算回路２４としてＥＸＯＲ演算回路４１を使用し、さら
に判別回路４２と差分データのブロック番号メモリ４４
とを設けることにより、更新データに対応する差分デー
タ生成処理と、この差分データの転送（演算転送）とを
ほぼ同時に行なうことができる。従って、更新データの
差分データを生成して、この差分データをＣＤ−Ｒドラ
イブ４３に転送する従来方式に対して、本実施形態であ
れば結果的にデータ更新処理を効率的に行なうことがで
きる。これにより、本実施形態のデータ転送制御装置を
適用すれば、ＣＤ−Ｒドライブなどの追記型記憶デバイ
スのデータ更新処理の効率化を実現できるため、結果的
に追記型記憶デバイスの性能の向上化を図ることができ
る。なお、判別回路４２と差分データのブロック番号メ
モリ４４を利用する以外の構成と動作は、基本的に前述
の第１の実施形態の場合と同様である。 （第４の実施形態）図１５は第４の実施形態に関係する
図である。第４の実施形態は、ＨＤＤなどの記憶デバイ
スにデータを転送するときに、暗号化またはデータ圧縮
化の一方のデータ加工処理、あるいは両方の処理を実行
する場合を想定する。図１５は本実施形態に関係する構
成要素のみを示すものであり、これ以外の構成要素につ
いては前述の第１の実施形態の場合と同様である（図１
を参照）。
算回路２４としてＥＸＯＲ演算回路４１を使用し、さら
に判別回路４２と差分データのブロック番号メモリ４４
とを設けることにより、更新データに対応する差分デー
タ生成処理と、この差分データの転送（演算転送）とを
ほぼ同時に行なうことができる。従って、更新データの
差分データを生成して、この差分データをＣＤ−Ｒドラ
イブ４３に転送する従来方式に対して、本実施形態であ
れば結果的にデータ更新処理を効率的に行なうことがで
きる。これにより、本実施形態のデータ転送制御装置を
適用すれば、ＣＤ−Ｒドライブなどの追記型記憶デバイ
スのデータ更新処理の効率化を実現できるため、結果的
に追記型記憶デバイスの性能の向上化を図ることができ
る。なお、判別回路４２と差分データのブロック番号メ
モリ４４を利用する以外の構成と動作は、基本的に前述
の第１の実施形態の場合と同様である。 （第４の実施形態）図１５は第４の実施形態に関係する
図である。第４の実施形態は、ＨＤＤなどの記憶デバイ
スにデータを転送するときに、暗号化またはデータ圧縮
化の一方のデータ加工処理、あるいは両方の処理を実行
する場合を想定する。図１５は本実施形態に関係する構
成要素のみを示すものであり、これ以外の構成要素につ
いては前述の第１の実施形態の場合と同様である（図１
を参照）。
【００４２】即ち、本実施形態のデータ転送制御装置
は、図１５に示すように、加工処理回路５０と、出力デ
ータ制御部５１と、処理順序メモリ５２と、第１から第
３のセレクタ５３〜５５と、第１，第２のデータバッフ
ァ５６，５７と、比較回路５８とを有する。
は、図１５に示すように、加工処理回路５０と、出力デ
ータ制御部５１と、処理順序メモリ５２と、第１から第
３のセレクタ５３〜５５と、第１，第２のデータバッフ
ァ５６，５７と、比較回路５８とを有する。
【００４３】加工処理回路５０は、暗号化処理とデータ
圧縮処理を選択的に実行する機能を有する。出力データ
制御部５１は、後述するように、加工処理回路５０の制
御、暗号化処理とデータ圧縮処理の順序制御、およびバ
スインターフェース２２により転送されるデータの選択
制御を実行する。処理順序メモリ５２は、後述するよう
に、転送されるデータの加工処理の順序とブロック番号
を格納するための記憶部である。比較回路５８は、加工
処理された各データのデータサイズを比較するためのコ
ンパレータである。
圧縮処理を選択的に実行する機能を有する。出力データ
制御部５１は、後述するように、加工処理回路５０の制
御、暗号化処理とデータ圧縮処理の順序制御、およびバ
スインターフェース２２により転送されるデータの選択
制御を実行する。処理順序メモリ５２は、後述するよう
に、転送されるデータの加工処理の順序とブロック番号
を格納するための記憶部である。比較回路５８は、加工
処理された各データのデータサイズを比較するためのコ
ンパレータである。
【００４４】まず、加工処理を実行しないデータ転送
（通常転送または演算転送）では、転送対象のソースデ
ータはセレクタ２５により選択されて、第２のセレクタ
５４により第１のデータバッファ５６に格納される。さ
らに、第１のセレクタ５３により、第１のデータバッフ
ァ５６に格納されたソースデータがバスインターフェー
ス２２により外部バス３０に転送されることになる。
（通常転送または演算転送）では、転送対象のソースデ
ータはセレクタ２５により選択されて、第２のセレクタ
５４により第１のデータバッファ５６に格納される。さ
らに、第１のセレクタ５３により、第１のデータバッフ
ァ５６に格納されたソースデータがバスインターフェー
ス２２により外部バス３０に転送されることになる。
【００４５】次に、ソースデータに対して暗号化処理ま
たはデータ圧縮処理の一方を実行する場合には、第３の
セレクタ５５によりセレクタ２５からのソースデータが
加工処理回路５０に入力される。第２のセレクタ５４
は、加工処理回路５０で暗号化処理またはデータ圧縮処
理されたソースデータを第１のデータバッファ５６に格
納する。この後は、前記と同様に、暗号化処理またはデ
ータ圧縮処理されたソースデータはバスインターフェー
ス２２により外部バス３０に転送されることになる。
たはデータ圧縮処理の一方を実行する場合には、第３の
セレクタ５５によりセレクタ２５からのソースデータが
加工処理回路５０に入力される。第２のセレクタ５４
は、加工処理回路５０で暗号化処理またはデータ圧縮処
理されたソースデータを第１のデータバッファ５６に格
納する。この後は、前記と同様に、暗号化処理またはデ
ータ圧縮処理されたソースデータはバスインターフェー
ス２２により外部バス３０に転送されることになる。
【００４６】さらに、ソースデータに対して暗号化処理
とデータ圧縮処理の両方を実行する場合には、例えば最
初に加工処理回路５０で暗号化処理されたデータを第２
のデータバッファ５７に格納する。そして、第３のセレ
クタ５５により、第２のデータバッファ５７に格納され
た暗号化データを加工処理回路５０に入力して、データ
圧縮処理される。この両方の処理がなされたデータを、
そのまま転送する場合には、前記と同様に、第１のデー
タバッファ５６と第１のセレクタ５３とを介してバスイ
ンターフェース２２により外部バス３０に転送されるこ
とになる。
とデータ圧縮処理の両方を実行する場合には、例えば最
初に加工処理回路５０で暗号化処理されたデータを第２
のデータバッファ５７に格納する。そして、第３のセレ
クタ５５により、第２のデータバッファ５７に格納され
た暗号化データを加工処理回路５０に入力して、データ
圧縮処理される。この両方の処理がなされたデータを、
そのまま転送する場合には、前記と同様に、第１のデー
タバッファ５６と第１のセレクタ５３とを介してバスイ
ンターフェース２２により外部バス３０に転送されるこ
とになる。
【００４７】ここで、ソースデータに対して暗号化処理
とデータ圧縮処理の順序を制御し、いずれの順序で処理
されたソースデータの一方を転送する制御動作は以下の
通りである。即ち、加工処理回路５０と第２のデータバ
ッファ５７とにより、暗号化処理とデータ圧縮処理の順
序で加工処理したソースデータ（第１データＤ１とす
る）を第１のデータバッファ５６に格納する。次に、同
一のソースデータに対して加工処理回路５０と第２のデ
ータバッファ５７とにより、データ圧縮処理と暗号化処
理の順序で加工処理したソースデータ（第２データＤ２
とする）を比較回路５８の一方に入力させる。
とデータ圧縮処理の順序を制御し、いずれの順序で処理
されたソースデータの一方を転送する制御動作は以下の
通りである。即ち、加工処理回路５０と第２のデータバ
ッファ５７とにより、暗号化処理とデータ圧縮処理の順
序で加工処理したソースデータ（第１データＤ１とす
る）を第１のデータバッファ５６に格納する。次に、同
一のソースデータに対して加工処理回路５０と第２のデ
ータバッファ５７とにより、データ圧縮処理と暗号化処
理の順序で加工処理したソースデータ（第２データＤ２
とする）を比較回路５８の一方に入力させる。
【００４８】比較回路５８は、第１データＤ１と第２デ
ータＤ２の各データサイズを比較して、サイズの小さい
方のデータを出力データ制御部５１に通知する。出力デ
ータ制御部５１は第１のセレクタ５３を制御して、デー
タサイズの小さい方のデータＤ１またはＤ２をバスイン
ターフェース２２により転送させる。このとき、出力デ
ータ制御部５１は、転送するデータとして選択したソー
スデータに対する暗号化処理とデータ圧縮処理の順序を
示す情報、およびそのソースデータのアドレスを管理す
るためのブロック番号を処理順序メモリ５２に格納す
る。システム１のＣＰＵ１１は、バスインターフェース
２２を介して処理順序メモリ５２をアクセスすることに
より、バスインターフェース２２により転送されて例え
ばＨＤＤ８に格納されたデータの暗号化処理とデータ圧
縮処理の順序とブロック番号を管理情報として登録す
る。
ータＤ２の各データサイズを比較して、サイズの小さい
方のデータを出力データ制御部５１に通知する。出力デ
ータ制御部５１は第１のセレクタ５３を制御して、デー
タサイズの小さい方のデータＤ１またはＤ２をバスイン
ターフェース２２により転送させる。このとき、出力デ
ータ制御部５１は、転送するデータとして選択したソー
スデータに対する暗号化処理とデータ圧縮処理の順序を
示す情報、およびそのソースデータのアドレスを管理す
るためのブロック番号を処理順序メモリ５２に格納す
る。システム１のＣＰＵ１１は、バスインターフェース
２２を介して処理順序メモリ５２をアクセスすることに
より、バスインターフェース２２により転送されて例え
ばＨＤＤ８に格納されたデータの暗号化処理とデータ圧
縮処理の順序とブロック番号を管理情報として登録す
る。
【００４９】以上のように本実施形態によれば、外部バ
ス３０を介してＨＤＤなどの記憶デバイスに格納するた
めのソースデータを転送する場合に、加工処理回路５０
により暗号化処理またはデータ圧縮処理の一方のデータ
加工処理、あるいは両方の処理を実行する否かを任意に
選択することができる。これにより、例えばデータ圧縮
処理したソースデータを記憶デバイスに格納すれば、記
憶デバイスの記憶容量の節約を図ることができる。さら
に、両方の処理を行なう場合に、暗号化処理とデータ圧
縮処理の順序により、データサイズが異なることがあ
る。このような場合に、比較回路５８を使用してデータ
サイズの小さい方を選択して、記憶デバイスに格納でき
る。従って、記憶デバイスの記憶容量を最大限に節約し
て、有効利用を図ることができる。ここで、処理順序メ
モリ５２にデータの暗号化処理とデータ圧縮処理の順序
を示す情報を格納することにより、暗号化処理とデータ
圧縮処理の両方の処理をしたデータを再生する場合に、
その順序を示す情報に基づいて復号化処理とデータ伸長
処理の順序を決定することができる。
ス３０を介してＨＤＤなどの記憶デバイスに格納するた
めのソースデータを転送する場合に、加工処理回路５０
により暗号化処理またはデータ圧縮処理の一方のデータ
加工処理、あるいは両方の処理を実行する否かを任意に
選択することができる。これにより、例えばデータ圧縮
処理したソースデータを記憶デバイスに格納すれば、記
憶デバイスの記憶容量の節約を図ることができる。さら
に、両方の処理を行なう場合に、暗号化処理とデータ圧
縮処理の順序により、データサイズが異なることがあ
る。このような場合に、比較回路５８を使用してデータ
サイズの小さい方を選択して、記憶デバイスに格納でき
る。従って、記憶デバイスの記憶容量を最大限に節約し
て、有効利用を図ることができる。ここで、処理順序メ
モリ５２にデータの暗号化処理とデータ圧縮処理の順序
を示す情報を格納することにより、暗号化処理とデータ
圧縮処理の両方の処理をしたデータを再生する場合に、
その順序を示す情報に基づいて復号化処理とデータ伸長
処理の順序を決定することができる。
【００５０】なお、加工処理回路５０が、暗号化処理と
データ圧縮処理だけでなく、復号化処理とデータ伸長処
理の両機能を備えている場合でも、本実施形態の作用効
果は前記と同様である。
データ圧縮処理だけでなく、復号化処理とデータ伸長処
理の両機能を備えている場合でも、本実施形態の作用効
果は前記と同様である。
【００５１】
【発明の効果】以上詳述したように本発明によれば、通
常転送と演算転送の各転送機能を有するデータ転送制御
装置において、回路構成の大規模化と複雑化を招くこと
なく、通常転送と演算転送を効率的に実行できるデータ
転送制御装置を提供することができる。また、通常転送
時または演算転送時に稼働しないデータ転送制御部やデ
ータバッファなどを最小限にできるようにして、データ
転送制御装置全体の稼働率を向上させることができる。
このようなデータ転送制御装置をコンピュータシステム
に適用することにより、各種の演算転送、追記型記憶デ
バイスのデータ更新処理、データ圧縮化などのデータ加
工処理後の転送などの処理を効率的に実行できるため、
結果的に特に周辺デバイスの制御に要する性能を向上さ
せることができる。
常転送と演算転送の各転送機能を有するデータ転送制御
装置において、回路構成の大規模化と複雑化を招くこと
なく、通常転送と演算転送を効率的に実行できるデータ
転送制御装置を提供することができる。また、通常転送
時または演算転送時に稼働しないデータ転送制御部やデ
ータバッファなどを最小限にできるようにして、データ
転送制御装置全体の稼働率を向上させることができる。
このようなデータ転送制御装置をコンピュータシステム
に適用することにより、各種の演算転送、追記型記憶デ
バイスのデータ更新処理、データ圧縮化などのデータ加
工処理後の転送などの処理を効率的に実行できるため、
結果的に特に周辺デバイスの制御に要する性能を向上さ
せることができる。
【図１】本発明の第１の実施形態に関係するデータ転送
制御装置の要部を示すブロック図。
制御装置の要部を示すブロック図。
【図２】第１の実施形態に関係するコンピュータシステ
ムの要部を示すブロック図。
ムの要部を示すブロック図。
【図３】第１の実施形態に関係するフラグ制御部の構成
を示すブロック図。
を示すブロック図。
【図４】第１の実施形態に関係するフラグ制御部の動作
を説明するための概念図。
を説明するための概念図。
【図５】第１の実施形態に関係するフラグ制御部の動作
を説明するための概念図。
を説明するための概念図。
【図６】第１の実施形態の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図７】第１の実施形態の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図８】第１の実施形態の動作を説明するためのフロー
チャート。
チャート。
【図９】第１の実施形態の動作を説明するためのフロー
チャート。
チャート。
【図１０】第２の実施形態に関係するＲＡＩＤの構成を
示すブロック図。
示すブロック図。
【図１１】第２の実施形態に関係するデータ転送制御装
置の要部を示すブロック図。
置の要部を示すブロック図。
【図１２】第２の実施形態に関係するＦＩＦＯバッファ
を示すブロック図。
を示すブロック図。
【図１３】第３の実施形態に関係するＣＤ−Ｒドライブ
の周辺構成を示すブロック図。
の周辺構成を示すブロック図。
【図１４】第３の実施形態に関係するデータ転送制御装
置の要部を示すブロック図。
置の要部を示すブロック図。
【図１５】第４の実施形態に関係するデータ転送制御装
置の要部を示すブロック図。
置の要部を示すブロック図。
１…コンピュータシステム ２…拡張ボード ３…ＤＭＡコントローラ ４Ａ，４Ｂ４…インターフェース ５…ＣＰＵ（入出力コントローラ） ６…メモリ ７…ＰＣＩバス ８…ＨＤＤ ９…光ディスク装置 １０…内部バス １１…ＣＰＵ（システム） １２…メモリ ２０…データ転送制御部 ２０Ａ〜２０Ｃ…データ転送制御部 ２１…アービタ（バス調停回路） ２２…バスインターフェース ２３Ａ〜２３Ｃ…データバッファ ２４…論理演算回路 ２５…セレクタ ２６…フラグ制御部
Claims (14)
- 【請求項１】 複数チャネルのデータ転送を並行に処理
する機能を備えたデータ転送制御装置であって、 各チャネル毎に入出力データの転送制御を行なうための
転送制御手段と、 前記各チャネル毎の入出力データを格納するためのバッ
ファ手段と、 前記転送制御手段の制御に応じて外部装置に対して前記
各チャネル毎の出力データを転送し、また前記外部装置
からの前記各チャネル毎の入力データを転送するデータ
転送手段と、 前記バッファ手段に格納された各入力データに対する所
定の論理演算処理を実行するための演算処理手段と、 前記データ転送手段による前記入出力データの通常転送
と前記演算処理手段による演算結果を出力データとして
前記外部装置に転送する演算転送とを切替える切替え手
段とを具備したことを特徴とするデータ転送制御装置。 - 【請求項２】 複数チャネルのデータ転送を並行に処理
する機能を備えたデータ転送制御装置であって、 各チャネル毎に外部装置に対するライトアクセスまたは
外部装置からのリードアクセスを要求し、前記ライトア
クセスおよび前記リードアクセスに対応するフラグ情報
に基づいて前記ライトアクセスまたは前記リードアクセ
スに応じた入出力データの転送制御を実行するための転
送制御手段と、 前記転送制御手段から各チャネル毎に要求された前記ラ
イトアクセスに応じて外部装置に対して出力データを転
送し、また各チャネル毎に要求された前記リードアクセ
スに応じて前記外部装置からの入力データを転送するデ
ータ転送手段と、 前記データ転送手段により転送される前記出力データま
たは前記入力データを各チャネル毎に格納するバッファ
手段と、 前記バッファ手段に格納された各入力データに対する所
定の論理演算処理を実行するための演算処理手段と、 前記転送制御手段の転送制御に応じた前記入出力データ
の通常転送と、前記フラグ情報を制御して前記演算処理
手段による演算結果を出力データとして前記外部装置に
転送する演算転送とを切替える切替え手段とを具備した
ことを特徴とするデータ転送制御装置。 - 【請求項３】 各チャネル毎の前記転送制御手段は、前
記ライトアクセスおよび前記リードアクセスに応じた入
出力データの転送状態を示すフラグ情報を入出力する手
段を有し、 前記切替え手段は前記通常転送と前記演算転送との切替
え信号に応じて前記各転送制御手段に対する前記フラグ
情報の入出力を制御する手段を有し、 前記切替え手段による演算転送時に、所定のチャネルに
対応する前記転送制御手段により前記演算処理手段によ
る演算結果を出力データとして選択して前記外部装置に
転送する手段を有することを特徴とする請求項２記載の
データ転送制御装置。 - 【請求項４】 前記演算処理手段は前記各チャネル毎の
データを使用したパリティ演算や、排他的論理和演算な
どの多入力項論理演算処理を実行する回路であることを
特徴とする請求項１、請求項２、請求項３のいずれか記
載のデータ転送制御装置。 - 【請求項５】 複数チャネルのデータ転送を並行に処理
し、各チャネル毎の通常転送と多入力項論理演算処理の
演算結果を転送する演算転送とを切替える切替え手段を
備えたデータ転送制御装置に適用するデータ転送制御方
法であって、 各チャネル毎に外部装置に対するライトアクセスまたは
外部装置からのリードアクセスを要求する処理と、 各チャネル毎に要求された前記ライトアクセスに応じて
外部装置に対して出力データを転送し、または各チャネ
ル毎に要求された前記リードアクセスに応じて前記外部
装置からの入力データを転送する処理と、 前記各チャネル毎の入力データをバッファ手段に格納す
る処理と、 前記切替え手段により通常転送から演算転送に切替えら
れたときに、前記バッファ手段により格納された各入力
データを使用した前記多入力項論理演算処理を実行する
処理と、 前記多入力項論理演算処理の演算結果を所定のチャネル
に対応する出力データとして前記外部装置に転送する処
理とからなることを特徴とするデータ転送制御方法。 - 【請求項６】 前記各チャネル毎の入出力データを格納
するためのバッファ手段としてＦＩＦＯ機能を有する複
数のデータ保持手段を有し、 前記各データ保持手段は前記転送制御手段の制御に応じ
て、前記データ転送手段により前記外部装置からリード
アクセスした入力データを保持するように構成されたこ
とを特徴とする請求項１または請求項２記載のデータ転
送制御装置。 - 【請求項７】 前記演算処理手段は前記各データ保持手
段により保持された各データを入力とする論理演算処理
を実行するように構成されたことを特徴とする請求項６
記載のデータ転送制御装置。 - 【請求項８】 複数チャネルのデータ転送を並行に処理
する機能を備えたデータ転送制御装置であって、 各チャネル毎に入出力データの転送制御を行なうための
転送制御手段と、 前記各チャネル毎の入出力データを格納するためのバッ
ファ手段と、 前記転送制御手段の制御に応じて外部装置に対して前記
各チャネル毎の出力データを転送し、また前記外部装置
からの前記各チャネル毎の入力データを転送するデータ
転送手段と、 前記バッファ手段に格納された各入力データに対する２
項入力の排他的論理和の論理演算処理を実行するための
演算処理手段と、 前記データ転送手段による前記入出力データの通常転送
と前記演算処理手段による演算結果を出力データとして
前記外部装置に転送する演算転送とを切替える切替え手
段と、 前記切替え手段による演算転送時に、前記演算処理手段
の演算結果に基づいて前記バッファ手段に格納された各
入力データの一致性を判別する判別手段とを具備したこ
とを特徴とするデータ転送制御装置。 - 【請求項９】 前記演算処理手段はブロック単位の前記
各入力データの排他的論理和の論理演算処理を実行する
手段を有して差分データを出力する手段を有し、 前記判別手段は前記演算処理手段の演算結果に基づい
て、ブロック単位の前記各入力データの不一致性を判別
し、 前記判別手段の判別結果が不一致の場合に、前記演算処
理手段により得られる差分データを前記データ転送手段
により転送するときに、前記差分データを識別するため
のブロック番号を記憶する記憶手段を有することを特徴
とする請求項８記載のデータ転送制御装置。 - 【請求項１０】 前記外部装置は追記型記憶デバイスで
あり、 前記追記型記憶デバイスに対して更新データを書込むた
めのライトアクセス時に、前記演算処理手段は前記更新
データと更新対象の記憶データとの排他的論理和の論理
演算処理を実行して差分データを出力し、 前記演算処理手段の演算結果に基づいて前記判別手段の
判別結果が不一致の場合に、前記差分データを前記追記
型記憶デバイスに書込むために転送し、 前記記憶手段は前記更新データに対応するブロック番号
を前記差分データのブロック番号として記憶するように
構成されたことを特徴とする請求項９記載のデータ転送
制御装置。 - 【請求項１１】 複数チャネルのデータ転送を並行に処
理する機能を備えたデータ転送制御装置であって、 各チャネル毎に入出力データの転送制御を行なうための
転送制御手段と、 前記各チャネル毎の入出力データを格納するためのバッ
ファ手段と、 前記転送制御手段の制御に応じて外部装置に対して前記
各チャネル毎の出力データを転送し、また前記外部装置
からの前記各チャネル毎の入力データを転送するデータ
転送手段と、 前記バッファ手段に格納された各入力データに対する所
定の論理演算処理を実行するための演算処理手段と、 前記データ転送手段による前記入出力データの通常転送
と前記演算処理手段による演算結果を出力データとして
前記外部装置に転送する演算転送とを切替える切替え手
段と、 前記バッファ手段に格納されたデータまたは前記演算処
理手段の演算結果に対して所定のデータ加工処理を実行
するデータ加工手段と、 前記データ転送手段により前記外部装置から転送すると
きに前記データ加工手段により加工処理されたデータま
たは加工処理前のデータを選択する選択手段とを具備し
たことを特徴とするデータ転送制御装置。 - 【請求項１２】 前記データ加工手段はデータ圧縮／伸
長処理または暗号化／復号化処理を実行する手段であ
り、 前記データ加工手段により加工処理されたデータを保持
するデータ保持手段を有し、 前記データ保持手段に保持された加工処理後のデータと
前記バッファ手段に格納されたデータとを選択して前記
データ加工手段に入力する選択手段を備えていることを
特徴とする請求項１１記載のデータ転送制御装置。 - 【請求項１３】 前記データ加工手段は暗号化処理とデ
ータ圧縮処理を実行する手段を有し、 前記データ加工手段により暗号化処理とデータ圧縮処理
の順で加工処理された第１のデータおよび前記データ加
工手段によりデータ圧縮処理と暗号化処理の順で加工処
理された第２のデータの各データサイズを比較する比較
手段を有し、 前記比較手段の比較結果に基づいて前記第１のデータま
たは第２のデータの一方を出力データとして転送する手
段を有することを特徴とする請求項１１記載のデータ転
送制御装置。 - 【請求項１４】 前記出力データとして転送する前記第
１のデータまたは第２のデータをブロック単位に分割し
たときに、前記データ加工手段により加工処理したブロ
ック番号とその加工処理における前記データ圧縮処理と
暗号化処理の順序を示す情報を保持する処理順序記憶手
段を有することを特徴とする請求項１３記載のデータ転
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34404396A JPH10187593A (ja) | 1996-12-24 | 1996-12-24 | データ転送制御装置及び同装置に適用するデータ転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34404396A JPH10187593A (ja) | 1996-12-24 | 1996-12-24 | データ転送制御装置及び同装置に適用するデータ転送制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187593A true JPH10187593A (ja) | 1998-07-21 |
Family
ID=18366225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34404396A Pending JPH10187593A (ja) | 1996-12-24 | 1996-12-24 | データ転送制御装置及び同装置に適用するデータ転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327078A (ja) * | 2004-05-14 | 2005-11-24 | Matsushita Electric Ind Co Ltd | レジスタ設定方法及びレジスタ設定装置 |
| JP2006208992A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | データ圧縮方法、データ復元方法、データ圧縮装置、データ復元装置、データ圧縮プログラムおよびデータ復元プログラム |
| JP4815491B2 (ja) * | 2005-09-29 | 2011-11-16 | アップル インコーポレイテッド | 統合ｄｍａ |
| JP2012194693A (ja) * | 2011-03-15 | 2012-10-11 | Ricoh Co Ltd | インターフェース回路および画像形成装置 |
-
1996
- 1996-12-24 JP JP34404396A patent/JPH10187593A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7965841B2 (en) | 2005-01-31 | 2011-06-21 | Fujitsu Limited | Method and apparatus for compressing and decompressing data, and computer product |
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| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
| JP2012194693A (ja) * | 2011-03-15 | 2012-10-11 | Ricoh Co Ltd | インターフェース回路および画像形成装置 |
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