JPH10150054A - Formation of protecting film for t-type gate of field-effect transistor - Google Patents
Formation of protecting film for t-type gate of field-effect transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｔ型ゲートを有す
る電界効果トランジスタの保護膜形成方法に関するもの
である。[0001] 1. Field of the Invention [0002] The present invention relates to a method for forming a protective film of a field effect transistor having a T-type gate.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、「ＧａＡｓ電界効果トランジスタの基礎」ｐ．
５９〜６０、１９９２年、発行所コロナ社に記載される
ものがあった。かかる電界効果トランジスタにおいて
は、ゲート長の微細化に伴うゲート抵抗の増大を防ぐた
めに、図８に示すような、半導体基板１上にのＴ型ゲー
ト２が用いられる。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, “Basics of GaAs field-effect transistor” p.
59-60, 1992, published in Corona Publishing Company. In such a field effect transistor, a T-type gate 2 on a semiconductor substrate 1 as shown in FIG. 8 is used in order to prevent an increase in gate resistance due to miniaturization of the gate length.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＴ型ゲートにおいては、Ｔ型ゲート上部と電界
効果トランジスタのチャネル間の寄生容量によって、ト
ランジスタの高周波特性が劣化するという問題があっ
た。本発明は、上記問題点を除去し、Ｔ型ゲート上部と
電界効果トランジスタのチャネル間の寄生容量によるト
ランジスタの高周波特性の劣化を防止することができる
電界効果トランジスタのＴ型ゲートの保護膜形成方法を
提供することを目的とする。However, in the above-mentioned conventional T-type gate, there is a problem that the high-frequency characteristics of the transistor are deteriorated by the parasitic capacitance between the upper part of the T-type gate and the channel of the field-effect transistor. SUMMARY OF THE INVENTION The present invention eliminates the above-mentioned problems, and prevents a deterioration in high-frequency characteristics of a transistor due to a parasitic capacitance between an upper portion of the T-type gate and a channel of the field-effect transistor. The purpose is to provide.
【０００４】[0004]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果トランジスタのＴ型ゲートの保護膜形成
方法において、Ｔ型ゲートを形成後、異方性の高い膜形
成法により、前記Ｔ型ゲートの保護膜を形成し、このＴ
型ゲートと活性層表面の空間をボイドとするようにした
ものである。According to the present invention, there is provided a method for forming a protective film for a T-type gate of a field-effect transistor, comprising the steps of: forming a T-type gate; A protective film for the T-type gate is formed by a film forming method.
The space between the mold gate and the surface of the active layer is made void.
【０００５】〔２〕電界効果トランジスタのＴ型ゲート
の保護膜形成方法において、Ｔ型ゲートを形成後、第１
の絶縁膜を等方性の高い膜形成法によって形成する工程
と、第２の絶縁膜を異方性の高い膜形成法によって形成
し、前記Ｔ型ゲートと活性層表面の空間を絶縁膜によっ
て囲まれたボイドとする工程とを施すようにしたもので
ある。[2] In the method for forming a protective film for a T-type gate of a field-effect transistor, after forming a T-type gate,
Forming a second insulating film by a highly anisotropic film forming method, and forming a space between the T-type gate and the active layer surface by an insulating film. And a step of forming an enclosed void.
【０００６】〔３〕電界効果トランジスタのＴ型ゲート
の保護膜形成方法において、Ｔ型ゲート形成後にポリイ
ミド膜を塗布する工程と、酸素プラズマを用いた反応性
イオンエッチングにより、前記Ｔ型ゲート下部のポリイ
ミド膜を残し、他の領域のポリイミド膜をエッチングす
る工程と、ＣＶＤ法によって絶縁膜を形成する工程と、
前記Ｔ型ゲートの両端、または、片端の絶縁膜に開口部
を形成する工程と、酸素プラズマを用いたアッシングに
より、前記絶縁膜の開口部から酸素を導入し、前記Ｔ型
ゲート下部のポリイミド膜を除去し、前記Ｔ型ゲートと
活性層表面の空間をボイドとする工程とを施すようにし
たものである。[3] In the method of forming a protective film for a T-type gate of a field-effect transistor, a step of applying a polyimide film after forming the T-type gate and a reactive ion etching using oxygen plasma to form a protective film under the T-type gate. Leaving the polyimide film, etching the polyimide film in other regions, and forming an insulating film by CVD,
Forming an opening in the insulating film at both ends or one end of the T-type gate, and introducing oxygen from the opening in the insulating film by ashing using oxygen plasma to form a polyimide film under the T-type gate. And removing the T-type gate and the space on the surface of the active layer by voids.
【０００７】〔４〕電界効果トランジスタのＴ型ゲート
の保護膜形成方法において、Ｔ型ゲートを形成後、第１
の絶縁膜を等方性の高い膜形成法によって形成する工程
と、ポリイミド膜を塗布する工程と、酸素プラズマを用
いた反応性イオンエッチングにより、前記Ｔ型ゲート下
部のポリイミド膜を残し、他の領域のポリイミド膜をエ
ッチングする工程と、ＣＶＤ法によって第２の絶縁膜を
形成する工程と、前記Ｔ型ゲートの両端、または、片端
の絶縁膜に開口部を形成する工程と、酸素プラズマを用
いたアッシングにより、前記絶縁膜の開口部から酸素を
導入し、前記Ｔ型ゲート下部のポリイミド膜を除去し、
前記Ｔ型ゲートと活性層表面の空間を絶縁膜によって囲
まれたボイドとする工程とを施すようにしたものであ
る。[4] In the method for forming a protective film for a T-type gate of a field-effect transistor, after forming the T-type gate,
Forming an insulating film by a highly isotropic film forming method, a step of applying a polyimide film, and reactive ion etching using oxygen plasma to leave the polyimide film under the T-type gate. Etching the polyimide film in the region, forming a second insulating film by a CVD method, forming openings in the insulating film at both ends or at one end of the T-type gate, and using oxygen plasma. By ashing, oxygen is introduced from the opening of the insulating film, and the polyimide film below the T-type gate is removed.
And a step of forming a space on the surface of the active layer as a void surrounded by an insulating film.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す電界効果トランジスタの製造工程断面
図、図２はその電界効果トランジスタのＴ型ゲートの製
造工程図である。予め、例えば、図２に示すような方法
によって、Ｔ型ゲートを形成する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a sectional view showing a manufacturing process of a field-effect transistor according to a first embodiment of the present invention, and FIG. 2 is a manufacturing process diagram of a T-type gate of the field-effect transistor. A T-type gate is formed in advance by, for example, a method as shown in FIG.
【０００９】まず、図２（ａ）に示すように、チャネル
領域を有する半導体基板１上に第１のレジスト２を塗布
し、図２（ｂ）に示すように、電子ビーム露光によって
略０．１μｍの開口パターンを形成する。次に、図２
（ｃ）に示すように、第２のレジスト３を塗布し、図２
（ｄ）に示すように、ｉ線縮小投影露光によって、略
０．５μｍの開口パターンを形成する。次に、図２
（ｅ）に示すように、ゲート金属４を蒸着し、図２
（ｆ）に示すように、アセトン等の有機溶剤中でのリフ
トオフにより、Ｔ型ゲート５が形成される。First, as shown in FIG. 2A, a first resist 2 is applied on a semiconductor substrate 1 having a channel region, and as shown in FIG. An opening pattern of 1 μm is formed. Next, FIG.
As shown in FIG. 2C, a second resist 3 is applied, and FIG.
As shown in (d), an opening pattern of about 0.5 μm is formed by i-line reduction projection exposure. Next, FIG.
As shown in (e), a gate metal 4 is deposited, and FIG.
As shown in (f), the T-type gate 5 is formed by lift-off in an organic solvent such as acetone.
【００１０】このようにして形成されたＴ型ゲート５
は、例えば、図１（ａ）に示すように、下部の太さｌｇ
＝０．１μｍ、下部の高さｈｇ＝０．１μｍ、上部の太
さｌｍ＝０．５μｍ、上部の高さｈｍ＝０．３μｍとい
った寸法となる。以上述べた方法以外にも、様々なＴ型
ゲートの形成法があり、本発明は上記Ｔ型ゲート形成法
に制限されるものではない。The T-type gate 5 thus formed
Is, for example, as shown in FIG.
= 0.1 μm, lower height hg = 0.1 μm, upper thickness lm = 0.5 μm, and upper height hm = 0.3 μm. There are various methods for forming a T-type gate other than the method described above, and the present invention is not limited to the above-described T-type gate formation method.
【００１１】次に、図１（ｂ）に示すように、Ｔ型ゲー
ト５に保護膜６を形成する。この場合、例えば、ＳｉＯ
2 膜を４０００Å、スパッタリング法によって堆積す
る。スパッタリング法は、異方性の高い膜形成が可能な
ため、Ｔ型ゲート５と活性層表面の空間はボイド（空
隙）７となる。スパッタリング法以外にも、電子ビーム
蒸着法など、異方性の高い膜形成法であれば、同様なボ
イドを形成することができる。また、保護膜６として
は、ＳｉＯ2 膜の他に、Ｓｉ3 Ｎ4 膜、ＳｉＯＮ膜など
の絶縁膜を利用することができる。Next, as shown in FIG. 1B, a protective film 6 is formed on the T-type gate 5. In this case, for example, SiO
Two films are deposited at 4000 ° by a sputtering method. Since the sputtering method can form a film with high anisotropy, the space between the T-type gate 5 and the surface of the active layer becomes a void (gap) 7. Similar voids can be formed by a film forming method with high anisotropy other than the sputtering method, such as an electron beam evaporation method. Further, as the protective film 6, an insulating film such as a Si 3 N 4 film or a SiON film can be used in addition to the SiO 2 film.
【００１２】以上のように、第１実施例によれば、Ｔ型
ゲート５と活性層表面の空間をボイド７とすることがで
きる。Ｔ型ゲートと活性層表面との間の寄生容量は、こ
の間の誘電率に比例する。従って、一般的に用いられる
ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜の比誘電率が、それぞれ、
３．９、７．５であることから、本構造のようにボイド
を形成することにより、寄生容量を０．１３（１／７．
５）〜０．２６（１／３．９）倍と大幅に低減すること
ができ、良好な高周波特性を得ることができる。As described above, according to the first embodiment, the space between the T-type gate 5 and the surface of the active layer can be formed as the void 7. The parasitic capacitance between the T-type gate and the surface of the active layer is proportional to the dielectric constant between them. Therefore, the relative dielectric constants of the generally used SiO 2 film and Si 3 N 4 film are respectively
Since the values are 3.9 and 7.5, the parasitic capacitance can be reduced to 0.13 (1/7.
5) to 0.26 (1 / 3.9) times, so that good high-frequency characteristics can be obtained.
【００１３】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示す電界効果トランジ
スタの製造工程断面図である。この第２実施例では、図
３（ａ）に示すように、Ｔ型ゲート５形成後に、図３
（ｂ）に示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、
第１の絶縁膜１１であるＳｉ3 Ｎ4 膜を、例えば１００
Å堆積する。プラズマＣＶＤ法は、比較的等方性の高い
膜形成が可能であるため、Ｔ型ゲート５の影となる部分
の活性層表面にも保護膜を形成することができる。次
に、第１実施例と同様に、図３（ｃ）に示すように、ス
パッタリング法によって、第２の絶縁膜１２であるＳｉ
Ｏ2 膜を例えば４０００Å堆積する。Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view showing a manufacturing process of a field-effect transistor according to a second embodiment of the present invention. In the second embodiment, as shown in FIG.
As shown in (b), plasma CVD (Chemica)
l Vapor Deposition method,
The Si 3 N 4 film serving as the first insulating film 11 is
Å Deposit. Since the plasma CVD method can form a film having a relatively high isotropic property, a protective film can be formed also on the surface of the active layer which is a shadow of the T-type gate 5. Next, as in the first embodiment, as shown in FIG. 3C, the second insulating film 12 of Si is formed by sputtering.
An O 2 film is deposited, for example, at 4000 °.
【００１４】これによって、Ｔ型ゲート５と活性層表面
の空間に高さ８００Åの絶縁膜に囲まれたボイド１３を
形成することができる。第１の絶縁膜１１の形成方法と
しては、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法な
ど、他の等方的な膜形成が可能な方法が利用できる。ま
た、第１の絶縁膜１１としては、Ｓｉ3 Ｎ4 膜の他にＳ
ｉＯ2 膜、ＳｉＯＮ膜など、他の絶縁膜を利用すること
もできる。第２の絶縁膜１２についても、第１実施例と
同様に、他の絶縁膜、および、形成法を用いることがで
きる。Thus, a void 13 surrounded by an insulating film having a height of 800 ° can be formed in the space between the T-type gate 5 and the active layer surface. As a method of forming the first insulating film 11, another method capable of forming an isotropic film, such as a low pressure (LP) CVD method, can be used. Further, as the first insulating film 11, in addition to the Si 3 N 4 film,
Other insulating films such as an iO 2 film and a SiON film can be used. As with the first embodiment, another insulating film and a forming method can be used for the second insulating film 12 as well.
【００１５】以上のように、第２実施例によれば、Ｔ型
ゲートと活性層表面の空間を絶縁膜で囲まれたボイドと
することができる。このように、第１の絶縁膜として１
００ÅのＳｉ3 Ｎ4 膜を用いると、高さ８００Åのボイ
ドが形成される。従って、ボイドがない構造においてＳ
ｉＯ2 膜、Ｓｉ3 Ｎ4 膜を用いる場合に比べ、寄生容量
をAs described above, according to the second embodiment, the space between the T-type gate and the surface of the active layer can be a void surrounded by the insulating film. Thus, as the first insulating film, 1
When a Si 3 N 4 film of 00 ° is used, a void having a height of 800 ° is formed. Therefore, in a structure without voids, S
Parasitic capacitance is lower than when using iO 2 film and Si 3 N 4 film.
【００１６】[0016]
【数１】 (Equation 1)
【００１７】倍と大幅に低減できる。また、第１の絶縁
膜として１００ÅのＳｉＯ2 膜を用いると、同様に、寄
生容量を[0017] It can be greatly reduced by a factor of two. When a 100 ° SiO 2 film is used as the first insulating film, the parasitic capacitance is similarly reduced.
【００１８】[0018]
【数２】 (Equation 2)
【００１９】倍と低減できる。いずれの場合も、第１実
施例に比べると、寄生容量の低減効果は小さくなるが、
活性層表面がむき出しとなっておらず、ボイドも絶縁膜
によって囲まれた構造となるため、熱等による半導体表
面の変質を防ぐことができ、信頼性を向上させることが
できる。It can be reduced by a factor of two. In any case, although the effect of reducing the parasitic capacitance is smaller than that of the first embodiment,
Since the active layer surface is not exposed and the voids are surrounded by the insulating film, the semiconductor surface can be prevented from being deteriorated due to heat or the like, and the reliability can be improved.
【００２０】次に、本発明の第３実施例について説明す
る。図４は本発明の第３実施例を示す電界効果トランジ
スタの製造工程断面図である。この第３実施例では、図
４（ａ）に示すように、Ｔ型ゲート５形成後に、ポリイ
ミド膜２１を塗布する。続いて、図４（ｂ）に示すよう
に、酸素プラズマを用いたＲＩＥ（反応性イオンエッチ
ング）により、ポリイミド膜２１のエッチングを行う。
この時、Ｔ型ゲート５をマスクとした異方性エッチング
によって、Ｔ型ゲート５下部のポリイミド膜２２のみを
残すことができる。Next, a third embodiment of the present invention will be described. FIG. 4 is a sectional view showing a manufacturing process of a field-effect transistor according to a third embodiment of the present invention. In the third embodiment, as shown in FIG. 4A, after the formation of the T-type gate 5, a polyimide film 21 is applied. Subsequently, as shown in FIG. 4B, the polyimide film 21 is etched by RIE (reactive ion etching) using oxygen plasma.
At this time, only the polyimide film 22 below the T-type gate 5 can be left by anisotropic etching using the T-type gate 5 as a mask.
【００２１】引き続き、図４（ｃ）に示すように、プラ
ズマＣＶＤ法、ＬＰ−ＣＶＤ法等によって、Ｓｉ3 Ｎ4
膜、ＳｉＯ2 膜等の絶縁膜２３を形成する。次に、図５
に示すように、Ｔ型ゲート５の両端、または、片端（こ
こでは、両端で説明）に、絶縁膜の開口部３１を形成す
る。この開口部３１は、図６に示すように、絶縁膜２３
上に形成されるレジストパターン３２をマスクとしＲＩ
Ｅによって形成する。なお、図５（ａ）はＴ型ゲート部
の概略平面図、図５（ｂ）は図５（ａ）のＡ−Ａ′断面
図、図６（ａ）はレジストパターン３２が形成された状
態を示す断面図、図６（ｂ）は開口部３１が形成された
状態を示す断面図である。Subsequently, as shown in FIG. 4C, Si 3 N 4 is formed by a plasma CVD method, an LP-CVD method or the like.
An insulating film 23 such as a film or a SiO 2 film is formed. Next, FIG.
As shown in (1), openings 31 of an insulating film are formed at both ends of the T-type gate 5 or at one end (here, described at both ends). This opening 31 is, as shown in FIG.
Using the resist pattern 32 formed thereon as a mask, RI
Formed by E. 5A is a schematic plan view of the T-shaped gate portion, FIG. 5B is a cross-sectional view taken along the line AA ′ of FIG. 5A, and FIG. 6A is a state in which a resist pattern 32 is formed. FIG. 6B is a cross-sectional view showing a state in which the opening 31 is formed.
【００２２】次に、図４（ｄ）に示すように、酸素プラ
ズマを用いたアッシングによって、Ｔ型ゲート５下部の
ポリイミド膜２２を除去する。先に形成したゲート端の
開口部３１（図５及び図６参照）より入り込む酸素によ
って、あたかもトンネルを掘るように、内部のポリイミ
ド膜２２を除去することができる。このようにして、Ｔ
型ゲート５と活性層表面の空間にボイド３３を形成する
ことができる。Next, as shown in FIG. 4D, the polyimide film 22 below the T-type gate 5 is removed by ashing using oxygen plasma. Oxygen entering from the opening 31 (see FIGS. 5 and 6) at the gate end previously formed can remove the polyimide film 22 inside as if a tunnel is dug. Thus, T
A void 33 can be formed in the space between the mold gate 5 and the active layer surface.
【００２３】以上のように、第３実施例によっても、Ｔ
型ゲートと活性層表面の空間をボイドにすることができ
る。第３実施例では、第１、第２の実施例に比べて工程
が長くなるが、絶縁膜として良質なＣＶＤ膜を利用でき
るという利点がある。第１、第２の実施例で使用したス
パッタリング膜は、膜中にスパッタリング時の放電ガス
が混入し、屈折率など膜質の制御が難しい面がある。As described above, according to the third embodiment, T
The space between the mold gate and the surface of the active layer can be made void. The third embodiment requires a longer process than the first and second embodiments, but has the advantage that a high-quality CVD film can be used as the insulating film. The sputtering films used in the first and second embodiments have a surface in which discharge gas during sputtering is mixed into the films and it is difficult to control the film quality such as the refractive index.
【００２４】従って、ＣＶＤ膜の利用によって、膜質制
御性の向上、デバイス特性制御性の向上を図ることがで
きる。次に、本発明の第４実施例について説明する。図
７は本発明の第４実施例を示す電界効果トランジスタの
断面図である。この実施例では、第２実施例と第３実施
例を組み合わせた構成となる。すなわち、第２実施例と
同様に等方的な膜形成法により、第１の絶縁膜４１を形
成した後、第３実施例に示す方法を用いて、ポリイミド
膜を塗布し、酸素プラズマを用いたＲＩＥによりポリイ
ミド膜をエッチングし、その後、ＣＶＤ法により、第２
の絶縁膜４２を形成し、ポリイミド膜をアッシングして
除去する。この方法によっても、Ｔ型ゲート５と活性層
表面の空間に、絶縁膜４１で囲まれたボイド４３を形成
することができる。Therefore, by using the CVD film, the controllability of the film quality and the controllability of the device characteristics can be improved. Next, a fourth embodiment of the present invention will be described. FIG. 7 is a sectional view of a field effect transistor showing a fourth embodiment of the present invention. This embodiment has a configuration in which the second embodiment and the third embodiment are combined. That is, after forming the first insulating film 41 by the isotropic film forming method as in the second embodiment, a polyimide film is applied by the method shown in the third embodiment, and oxygen plasma is applied. The polyimide film is etched by RIE, and then the second film is formed by CVD.
Is formed, and the polyimide film is removed by ashing. According to this method, the void 43 surrounded by the insulating film 41 can be formed in the space between the T-type gate 5 and the active layer surface.
【００２５】このように、この実施例によれば、アッシ
ングによりポリイミド膜を除去する際に、活性層表面が
薄い絶縁膜によって保護される。したがって、第３実施
例に比べて、アッシング時のダメージ、不純物が混入す
るといった問題を回避することができる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、それらを本発明の
範囲から排除するものではない。As described above, according to this embodiment, when the polyimide film is removed by ashing, the surface of the active layer is protected by the thin insulating film. Therefore, as compared with the third embodiment, problems such as damage at the time of ashing and mixing of impurities can be avoided. It should be noted that the present invention is not limited to the above embodiments, and various modifications are possible based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【００２６】[0026]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、Ｔ型ゲートと活性
層表面の空間をボイドとすることができる。As described above, according to the present invention, the following effects can be obtained. (1) According to the first aspect of the present invention, the space between the T-type gate and the surface of the active layer can be made void.
【００２７】したがって、寄生容量を大幅に低減するこ
とができ、良好な高周波特性を得ることができる。 （２）請求項２記載の発明によれば、活性層表面がむき
出しとなっておらず、ボイドも絶縁膜によって囲まれた
構造となるため、熱等による半導体表面の変質を防ぐこ
とができ、信頼性の向上を図ることができる。Therefore, the parasitic capacitance can be greatly reduced, and good high-frequency characteristics can be obtained. (2) According to the second aspect of the present invention, since the active layer surface is not exposed and the voids have a structure surrounded by the insulating film, deterioration of the semiconductor surface due to heat or the like can be prevented. Reliability can be improved.
【００２８】（３）請求項３記載の発明によれば、絶縁
膜として良質なＣＶＤ膜を利用でき、膜質制御性の向
上、デバイス特性制御性の向上を図ることができる。 （４）請求項４記載の発明によれば、アッシングにより
ポリイミド膜を除去する際に、活性層表面が薄い絶縁膜
によって保護される。したがって、アッシング時のダメ
ージ、不純物が混入するといった問題を回避することが
できる。(3) According to the third aspect of the invention, a good quality CVD film can be used as the insulating film, and the controllability of the film quality and the controllability of the device characteristics can be improved. (4) According to the fourth aspect of the invention, when the polyimide film is removed by ashing, the surface of the active layer is protected by the thin insulating film. Therefore, it is possible to avoid problems such as damage during ashing and mixing of impurities.
【図１】本発明の第１実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 1 is a sectional view showing a manufacturing process of a field-effect transistor according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示す電界効果トランジス
タのＴ型ゲートの製造工程図である。FIG. 2 is a manufacturing process diagram of a T-type gate of the field-effect transistor according to the first embodiment of the present invention.
【図３】本発明の第２実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a field-effect transistor according to a second embodiment of the present invention.
【図４】本発明の第３実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 4 is a sectional view showing a manufacturing process of a field-effect transistor according to a third embodiment of the present invention.
【図５】本発明の第３実施例における絶縁膜への開口の
説明図である。FIG. 5 is an explanatory view of an opening in an insulating film according to a third embodiment of the present invention.
【図６】本発明の第３実施例における絶縁膜への開口工
程断面図である。FIG. 6 is a sectional view showing a step of opening an insulating film in a third embodiment of the present invention.
【図７】本発明の第４実施例を示す電界効果トランジス
タの断面図である。FIG. 7 is a sectional view of a field effect transistor showing a fourth embodiment of the present invention.
【図８】従来の電界効果トランジスタのＴ型ゲートを示
す図である。FIG. 8 is a diagram showing a T-type gate of a conventional field-effect transistor.
１ 半導体基板 ２ 第１のレジスト ３ 第２のレジスト ４ ゲート金属 ５ Ｔ型ゲート ６ ＳｉＯ2 膜（保護膜） ７，１３，３３，４３ ボイド（空隙） １１，４１ 第１の絶縁膜 １２，４２ 第２の絶縁膜 ２１ ポリイミド膜 ２２ Ｔ型ゲート下方のポリイミド膜 ２３ 絶縁膜（ＣＶＤ膜） ３１ 開口部 ３２ レジストパターンREFERENCE SIGNS LIST 1 semiconductor substrate 2 first resist 3 second resist 4 gate metal 5 T-type gate 6 SiO 2 film (protective film) 7, 13, 33, 43 void (gap) 11, 41 first insulating film 12, 42 2nd insulating film 21 polyimide film 22 polyimide film below T-type gate 23 insulating film (CVD film) 31 opening 32 resist pattern
Claims (4)
護膜形成方法において、 Ｔ型ゲートを形成後、異方性の高い膜形成法により、前
記Ｔ型ゲートの保護膜を形成し、該Ｔ型ゲートと活性層
表面の空間をボイドとすることを特徴とする電界効果ト
ランジスタのＴ型ゲートの保護膜形成方法。1. A method of forming a protective film for a T-type gate of a field-effect transistor, comprising: forming a T-type gate, forming a protective film of the T-type gate by a highly anisotropic film forming method; A method for forming a protective film for a T-type gate of a field effect transistor, wherein a space between the gate and the surface of the active layer is formed as a void.
護膜形成方法において、（ａ）Ｔ型ゲートを形成後、第
１の絶縁膜を等方性の高い膜形成法によって形成する工
程と、（ｂ）第２の絶縁膜を異方性の高い膜形成法によ
って形成し、前記Ｔ型ゲートと活性層表面の空間を絶縁
膜によって囲まれたボイドとする工程とを施すようにし
たことを特徴とする電界効果トランジスタのＴ型ゲート
の保護膜形成方法。2. A method for forming a protective film for a T-type gate of a field-effect transistor, comprising: (a) forming a first insulating film by a highly isotropic film forming method after forming a T-type gate; b) forming a second insulating film by a highly anisotropic film forming method, and performing the step of forming the space on the surface of the T-type gate and the active layer as a void surrounded by the insulating film; Forming a protective film for a T-type gate of a field-effect transistor.
護膜形成方法において、（ａ）Ｔ型ゲート形成後にポリ
イミド膜を塗布する工程と、（ｂ）酸素プラズマを用い
た反応性イオンエッチングにより、前記Ｔ型ゲート下部
のポリイミド膜を残し、他の領域のポリイミド膜をエッ
チングする工程と、（ｃ）ＣＶＤ法によって絶縁膜を形
成する工程と、（ｄ）前記Ｔ型ゲートの両端、または、
片端の絶縁膜に開口部を形成する工程と、（ｅ）酸素プ
ラズマを用いたアッシングにより、前記絶縁膜の開口部
から酸素を導入し、前記Ｔ型ゲート下部のポリイミド膜
を除去し、前記Ｔ型ゲートと活性層表面の空間をボイド
とする工程とを施すようにしたことを特徴とする電界効
果トランジスタのＴ型ゲートの保護膜形成方法。3. A method of forming a protective film for a T-type gate of a field-effect transistor, comprising: (a) applying a polyimide film after forming the T-type gate; and (b) reactive ion etching using oxygen plasma. Etching the polyimide film in another region while leaving the polyimide film below the T-type gate; (c) forming an insulating film by CVD; and (d) both ends of the T-type gate, or
Forming an opening in the insulating film at one end; and (e) introducing oxygen through the opening of the insulating film by ashing using oxygen plasma to remove the polyimide film under the T-type gate. A method of forming a protective film for a T-type gate of a field-effect transistor, wherein a step of forming a void in a space on the surface of the active layer is performed.
護膜形成方法において、（ａ）Ｔ型ゲートを形成後、第
１の絶縁膜を等方性の高い膜形成法によって形成する工
程と、（ｂ）ポリイミド膜を塗布する工程と、（ｃ）酸
素プラズマを用いた反応性イオンエッチングにより、前
記Ｔ型ゲート下部のポリイミド膜を残し、他の領域のポ
リイミド膜をエッチングする工程と、（ｄ）ＣＶＤ法に
よって第２の絶縁膜を形成する工程と、（ｅ）前記Ｔ型
ゲートの両端、または、片端の絶縁膜に開口部を形成す
る工程と、（ｆ）酸素プラズマを用いたアッシングによ
り、前記絶縁膜の開口部から酸素を導入し、前記Ｔ型ゲ
ート下部のポリイミド膜を除去し、前記Ｔ型ゲートと活
性層表面の空間を絶縁膜によって囲まれたボイドとする
工程とを施すようにしたことを特徴とする電界効果トラ
ンジスタのＴ型ゲートの保護膜形成方法。4. A method for forming a protective film for a T-type gate of a field effect transistor, comprising: (a) forming a first insulating film by a highly isotropic film forming method after forming a T-type gate; b) a step of applying a polyimide film, and (c) a step of etching the polyimide film in other regions while leaving the polyimide film below the T-type gate by reactive ion etching using oxygen plasma; A step of forming a second insulating film by a CVD method, (e) a step of forming an opening in the insulating film at both ends of the T-type gate or one end thereof, and (f) ashing using oxygen plasma. Introducing oxygen from the opening of the insulating film, removing the polyimide film below the T-type gate, and forming a space between the T-type gate and the active layer surface as a void surrounded by an insulating film. A method of forming a protective film for a T-type gate of a field-effect transistor.
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|---|---|---|---|
| JP30805696A JP3226806B2 (en) | 1996-11-19 | 1996-11-19 | Method of forming protective film for T-type gate of field effect transistor |
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| JPH10150054A true JPH10150054A (en) | 1998-06-02 |
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Country Status (1)
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|---|---|
| JP (1) | JP3226806B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979871B2 (en) | 2002-11-26 | 2005-12-27 | Electronics And Telecommunications Research Institute | Semiconductor device having T-shaped gate electrode and method of manufacturing the same |
| US6998695B2 (en) * | 2002-08-29 | 2006-02-14 | Fujitsu Limited | Semiconductor device having a mushroom gate with hollow space |
| JP2008098400A (en) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp | Field effect transistor, and its manufacturing method |
| CN104867825A (en) * | 2015-04-08 | 2015-08-26 | 中国电子科技集团公司第五十五研究所 | Method for forming Y-shaped gate metal dielectric hole through auxiliary of photoresist |
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| KR100620393B1 (en) | 2005-11-03 | 2006-09-06 | 한국전자통신연구원 | Field effect transistor and a method for manufacturing the same |
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1996
- 1996-11-19 JP JP30805696A patent/JP3226806B2/en not_active Expired - Lifetime
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