JPH10145684A - Bias fluctuation suppression circuit in solid-state image pickup element - Google Patents
Bias fluctuation suppression circuit in solid-state image pickup elementInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像素子に内
蔵されたバイアス発生回路によって発生されたバイアス
における、外部印加パルスに起因する変動を抑制するた
めの固体撮像素子におけるバイアス変動抑制回路に関す
る。[0001] 1. Field of the Invention [0002] The present invention relates to a bias fluctuation suppressing circuit in a solid-state imaging device for suppressing a fluctuation caused by an externally applied pulse in a bias generated by a bias generation circuit built in the solid-state imaging device.
【０００２】[0002]
【従来の技術】ＣＣＤ等を用いた固体撮像素子には、固
体撮像素子内で使用する種々のバイアスを発生させるた
めのバイアス回路が内蔵されている。2. Description of the Related Art A solid state imaging device using a CCD or the like has a built-in bias circuit for generating various biases used in the solid state imaging device.
【０００３】一方、固体撮像素子を含むシステムでは電
子シャッタ機能を有するものがある。電子シャッタ機能
は、１フィールドの期間の途中で、画素に蓄積された信
号電荷を基板に掃き捨てて、所望の時間だけ露光（電荷
の蓄積）を行うことのできる機能である。縦型オーバー
フロードレイン構造をとる固体撮像素子の場合には、電
子シャッタ動作時に、基板にシャッタパルスを印加して
信号電荷を基板に掃き捨てるようになっている。On the other hand, some systems including a solid-state image sensor have an electronic shutter function. The electronic shutter function is a function in which signal charges accumulated in pixels are swept away to a substrate in the middle of one field period, and exposure (charge accumulation) can be performed for a desired time. In the case of a solid-state imaging device having a vertical overflow drain structure, a shutter pulse is applied to a substrate during an electronic shutter operation to sweep away signal charges to the substrate.
【０００４】ここで、縦型オーバーフロードレイン構造
をとる固体撮像素子に内蔵され、基板バイアスを発生さ
せるためのバイアス回路の構成の一例を図６に示す。こ
のバイアス回路は、所定のバイアス電圧を発生するバイ
アス発生回路１０１と、このバイアス発生回路１０１の
最終段に設けられたソースフォロワ１０２と、このソー
スフォロワ１０２に接続されたエミッタフォロワ１０３
とを備えている。なお、図６において破線の枠１００は
固体撮像素子内を表している。Here, FIG. 6 shows an example of a configuration of a bias circuit for generating a substrate bias, which is built in a solid-state imaging device having a vertical overflow drain structure. The bias circuit includes a bias generation circuit 101 for generating a predetermined bias voltage, a source follower 102 provided at the last stage of the bias generation circuit 101, and an emitter follower 103 connected to the source follower 102.
And In FIG. 6, a broken line frame 100 represents the inside of the solid-state imaging device.
【０００５】ソースフォロワ１０２は、ＭＯＳ（金属酸
化膜半導体）トランジスタ１１１と、一端がＭＯＳトラ
ンジスタ１１１のソースに接続され、他端が接地された
抵抗１１２とを有し、ＭＯＳトランジスタ１１１のゲー
トはバイアス発生回路１０１の出力端に接続され、ドレ
インには電源電圧ＶDDが印加されるようになっている。The source follower 102 has a MOS (Metal Oxide Semiconductor) transistor 111, a resistor 112 having one end connected to the source of the MOS transistor 111 and the other end grounded, and the gate of the MOS transistor 111 having a bias. The power supply voltage V DD is connected to the output terminal of the generation circuit 101 and the drain is applied to the drain.
【０００６】エミッタフォロワ１０３は、ｎｐｎトラン
ジスタ１１３を有し、このｎｐｎトランジスタ１１３の
ベースはＭＯＳトランジスタ１１１のソースに接続さ
れ、エミッタは固体撮像素子外部よりシャッタパルスが
印加されるシャッタパルス入力端子１１５に接続され、
コレクタには電源電圧ＶDDが印加されるようになってい
る。このエミッタフォロワ１０３は、固体撮像素子の基
板に発生する電流の影響によるバイアスの変動を低減さ
せるためと、シャッタパルスを、バイアス回路で発生さ
れるバイアス電圧値にクランプするために設けられてい
る。なお、シャッタパルス入力端子１１５は、固体撮像
素子の基板に接続されている。The emitter follower 103 has an npn transistor 113 whose base is connected to the source of the MOS transistor 111 and whose emitter is connected to a shutter pulse input terminal 115 to which a shutter pulse is applied from outside the solid-state imaging device. Connected
The power supply voltage V DD is applied to the collector. The emitter follower 103 is provided for reducing a bias fluctuation due to an influence of a current generated on a substrate of the solid-state imaging device and for clamping a shutter pulse to a bias voltage value generated by a bias circuit. Note that the shutter pulse input terminal 115 is connected to the substrate of the solid-state imaging device.
【０００７】図６に示したバイアス回路では、ソースフ
ォロワ１０２とエミッタフォロワ１０３の間から、所望
のバイアス電圧値Ｖbiasを得るようになっている。シャ
ッタパルス入力端子１１５にシャッタパルスが印加され
ると、このシャッタパルスがバイアス電圧値Ｖbiasにク
ランプされて、固体撮像素子の基板に印加される。In the bias circuit shown in FIG. 6, a desired bias voltage value V bias is obtained from between the source follower 102 and the emitter follower 103. When a shutter pulse is applied to the shutter pulse input terminal 115, the shutter pulse is clamped to the bias voltage value V bias and applied to the substrate of the solid-state imaging device.
【０００８】[0008]
【発明が解決しようとする課題】ところで、図６に示し
たバイアス回路では、ソースフォロワ１０２を構成する
ＭＯＳトランジスタ１１１が、固体撮像素子の画素部を
構成するオーバフローバリアであるＰウェルを共有して
いるとすると、シャッタパルス印加時に、いわゆるバッ
クゲート効果（チャネルの下側のポテンシャルの変化に
よりゲート電圧の変化と同等の効果が生じること。）に
よるＭＯＳトランジスタ１１１のしきい値の変動と、エ
ミッタフォロワ１０３を構成するｎｐｎトランジスタ１
１３のベース−エミッタ間の接合容量１１７を介して重
畳される電圧変動とにより、外部より印加されるシャッ
タパルスに同期してバイアス電圧値Ｖbiasが変動すると
いう問題点がある。By the way, in the bias circuit shown in FIG. 6, the MOS transistor 111 forming the source follower 102 shares the P-well which is an overflow barrier forming the pixel portion of the solid-state imaging device. When the shutter pulse is applied, the threshold voltage of the MOS transistor 111 fluctuates due to the so-called back gate effect (a change in the potential on the lower side of the channel produces an effect equivalent to a change in the gate voltage), and the emitter follower changes. NPN transistor 1 constituting 103
There is a problem that the bias voltage value V bias fluctuates in synchronization with the shutter pulse applied from the outside due to the voltage fluctuation superimposed via the junction capacitance 117 between the base and the emitter 13.
【０００９】上記バックゲート効果は、図６において符
号１２０で示した等価回路によって説明することができ
る。この等価回路１２０は、ＭＯＳトランジスタ１１１
のチャネルにアノードが接続されたダイオード１２１
と、一端がダイオード１２１のカソードに接続され、他
端が接地された抵抗１２２と、一端がダイオード１２１
のカソードに接続され、他端が基板に接続されたコンデ
ンサ１２３とを有している。ここで基板の電圧が変動す
ると等価回路１２０を介してチャネルの下側のポテンシ
ャルが変化する。The above back gate effect can be explained by an equivalent circuit indicated by reference numeral 120 in FIG. This equivalent circuit 120 includes a MOS transistor 111
Diode 121 whose anode is connected to the channel of
And a resistor 122 having one end connected to the cathode of the diode 121 and the other end grounded, and one end connected to the diode 121.
And a capacitor 123 having the other end connected to the substrate. Here, when the voltage of the substrate changes, the lower potential of the channel changes via the equivalent circuit 120.
【００１０】ここまでは、バイアス回路が基板バイアス
を発生させるもので、外部より固体撮像素子に印加され
るパルスがシャッタパルスである例を挙げて説明した
が、他のバイアスを発生させる回路および他の外部印加
パルスの場合にも同様に、外部印加パルスがバイアスに
重畳（カップリング）してバイアスが変動するという問
題点がある。そして、シャッタパルス等の外部より印加
されるパルスによって、基板バイアス等のバイアスが変
動すると、固体撮像素子のセンサに蓄積された信号量を
変動させたり、ｎｐｎトランジスタ１１３のベース−コ
レクタ間に順方向バイアスがかかって大電流が流れたり
するといった問題が発生する。In the above description, an example has been described in which the bias circuit generates the substrate bias, and the pulse externally applied to the solid-state image sensor is a shutter pulse. Similarly, in the case of the externally applied pulse, there is a problem that the externally applied pulse is superimposed (coupled) on the bias and the bias is varied. When a bias such as a substrate bias fluctuates due to an externally applied pulse such as a shutter pulse, the amount of signal accumulated in the sensor of the solid-state image sensor changes, or a forward There is a problem that a large current flows due to bias.
【００１１】上述のようなバイアスの変動を抑制する手
段として、図６に示したように、ソースフォロワ１０２
の直後に、デカップリング用のコンデンサ１３１を追加
するという方法が考えられる。しかし、このコンデンサ
１３１を固体撮像素子に内蔵するためには、比較的広い
面積が必要となり、昨今の素子の小型化の要請に対して
非常に不利である。このため、デカップリング用のコン
デンサ１３１を外部部品として追加することになるわけ
であるが、その場合、外部部品点数が増加するという問
題点に加え、新たに端子１３２を追加する必要が生じ、
固体撮像素子の端子数が増加し、チップ面積が大きくな
るという問題点がある。As means for suppressing the above-mentioned fluctuation in bias, as shown in FIG.
Immediately after the above, a method of adding a decoupling capacitor 131 can be considered. However, in order to incorporate the capacitor 131 in the solid-state imaging device, a relatively large area is required, which is very disadvantageous in recent demands for downsizing of the device. For this reason, the decoupling capacitor 131 is added as an external component. In this case, in addition to the problem that the number of external components increases, a new terminal 132 needs to be added.
There is a problem that the number of terminals of the solid-state imaging device increases and the chip area increases.
【００１２】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、固体撮像素子の外部部品点数および
端子数の増加や、固体撮像素子の大型化を招くことな
く、固体撮像素子に内蔵されたバイアス発生回路によっ
て発生されたバイアスにおける、外部印加パルスに起因
する変動を抑制することができるようにした固体撮像素
子におけるバイアス変動抑制回路を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to provide a solid-state imaging device without increasing the number of external components and terminals and increasing the size of the solid-state imaging device. An object of the present invention is to provide a bias fluctuation suppressing circuit in a solid-state imaging device capable of suppressing a fluctuation caused by an externally applied pulse in a bias generated by a built-in bias generating circuit.
【００１３】[0013]
【課題を解決するための手段】請求項１記載のバイアス
変動抑制回路は、所定のバイアスを発生させるバイアス
発生回路を備えた固体撮像素子に内蔵され、固体撮像素
子に外部より印加される外部印加パルスに応じて、バイ
アス発生回路によって発生されたバイアスを調整するこ
とによって、バイアスの変動を抑制するバイアス調整回
路を備えたものである。According to a first aspect of the present invention, there is provided a bias fluctuation suppressing circuit which is built in a solid-state imaging device having a bias generating circuit for generating a predetermined bias, and which is externally applied to the solid-state imaging device. A bias adjustment circuit is provided that adjusts the bias generated by the bias generation circuit in accordance with the pulse, thereby suppressing the fluctuation of the bias.
【００１４】請求項３記載のバイアス変動抑制回路は、
所定のバイアスを発生させるバイアス発生回路を備えた
固体撮像素子に内蔵され、バイアス発生回路によって発
生されたバイアスに対して外部印加パルスに起因して重
畳された変動分に応じて、バイアス発生回路によって発
生されたバイアスを調整することによって、バイアスの
変動を抑制するバイアス調整回路を備えたものである。According to a third aspect of the present invention, there is provided a bias fluctuation suppressing circuit.
The bias generation circuit is built in the solid-state imaging device having a bias generation circuit for generating a predetermined bias, and the bias generation circuit responds to a variation superimposed on the bias generated by the bias generation circuit due to an externally applied pulse. The apparatus includes a bias adjustment circuit that suppresses a change in bias by adjusting the generated bias.
【００１５】請求項１記載のバイアス変動抑制回路で
は、バイアス調整回路によって、固体撮像素子に外部よ
り印加される外部印加パルスに応じて、バイアス発生回
路によって発生されたバイアスが調整されて、バイアス
の変動が抑制される。In the bias fluctuation suppressing circuit according to the first aspect, the bias generated by the bias generating circuit is adjusted by the bias adjusting circuit in accordance with an externally applied pulse applied to the solid-state imaging device from the outside. Fluctuations are suppressed.
【００１６】請求項３記載のバイアス変動抑制回路で
は、バイアス調整回路によって、バイアス発生回路によ
って発生されたバイアスに対して外部印加パルスに起因
して重畳された変動分に応じて、バイアス発生回路によ
って発生されたバイアスが調整されて、バイアスの変動
が抑制される。In the bias fluctuation suppressing circuit according to the third aspect, the bias adjusting circuit controls the bias generated by the bias generating circuit in accordance with the fluctuation superimposed on the bias generated by the bias generating circuit due to the externally applied pulse. The generated bias is adjusted to suppress the fluctuation of the bias.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１８】始めに、図３を参照して、本発明が適用さ
れるシステムの一例としてのＣＣＤ固体撮像素子カメラ
システムの要部の構成について説明する。このシステム
は、ＣＣＤを用いた固体撮像素子１と、垂直同期信号Ｖ
Ｄおよび水平同期信号ＨＤ等の同期信号を発生する同期
信号発生器１１と、この同期信号発生器１１から出力さ
れる垂直同期信号ＶＤおよび水平同期信号ＨＤ等を入力
し、固体撮像素子１の駆動用の各種のタイミング信号を
発生するタイミング発生器１２と、このタイミング発生
器１２から出力されるタイミング信号を入力し、垂直転
送クロック，水平転送クロックおよび信号電荷の掃き捨
てのために固体撮像素子１の基板に印加されるシャッタ
パルス等を与えて固体撮像素子１を駆動するドライバ１
３とを備えている。なお、タイミング発生器１２は、必
要に応じて、リセットゲートパルス等のタイミングパル
スを、直接、固体撮像素子１に与えるようになってい
る。また、図３では、固体撮像素子１の出力信号の信号
処理系については省略している。First, with reference to FIG. 3, a configuration of a main part of a CCD solid-state imaging device camera system as an example of a system to which the present invention is applied will be described. This system comprises a solid-state imaging device 1 using a CCD and a vertical synchronizing signal V
D and a synchronization signal generator 11 for generating synchronization signals such as a horizontal synchronization signal HD, and a vertical synchronization signal VD and a horizontal synchronization signal HD output from the synchronization signal generator 11 are input to drive the solid-state imaging device 1 Generator 12 for generating various timing signals for use in the solid-state imaging device 1 for inputting a timing signal output from the timing generator 12 and for sweeping out a vertical transfer clock, a horizontal transfer clock, and signal charges. Driver 1 that drives a solid-state imaging device 1 by giving a shutter pulse or the like applied to a substrate of
3 is provided. Note that the timing generator 12 directly supplies a timing pulse such as a reset gate pulse to the solid-state imaging device 1 as necessary. In FIG. 3, a signal processing system for an output signal of the solid-state imaging device 1 is omitted.
【００１９】図４は図３における固体撮像素子１の構成
の一例を示す説明図である。この例における固体撮像素
子１は、行列状に配列された複数の受光部２と、それぞ
れ１列分の受光部２に対して読み出しゲート６を介して
接続された複数の垂直シフトレジスタ３と、この垂直シ
フトレジスタ３の下端に接続された水平シフトレジスタ
４と、この水平シフトレジスタ４の一端に接続された出
力部５とを備えている。FIG. 4 is an explanatory diagram showing an example of the configuration of the solid-state imaging device 1 in FIG. The solid-state imaging device 1 in this example includes a plurality of light receiving units 2 arranged in a matrix, a plurality of vertical shift registers 3 connected to the light receiving units 2 for one column via a readout gate 6, respectively. A horizontal shift register 4 is connected to a lower end of the vertical shift register 3 and an output unit 5 is connected to one end of the horizontal shift register 4.
【００２０】図示しないが、この固体撮像素子１は、縦
型オーバーフロードレイン構造をとり、例えば、Ｎ型半
導体基板に、Ｐウェルからなるオーバーフローバリアが
形成され、このオーバーフローバリア上に、受光部２を
構成するＮ+ 層からなる電荷蓄積部と、垂直シフトレジ
スタ３を構成するＮ+ 層からなる転送チャネルとが形成
されている。電荷蓄積部と転送チャネルとの間には、読
み出しゲート６が形成されている。隣接する画素間に
は、Ｐ+ 層からなるチャネルストップが形成されてい
る。更に、電荷蓄積部上には、Ｐ+ 層からなるバーチャ
ルゲートが形成されている。この固体撮像素子１では、
基板に対して、シャッタパルスを印加することで、電荷
蓄積部に蓄積された信号電荷が基板に掃き捨てられ、電
子シャッタ機能が実現されるようになっている。Although not shown, the solid-state imaging device 1 has a vertical overflow drain structure. For example, an overflow barrier composed of a P well is formed on an N-type semiconductor substrate, and a light receiving section 2 is formed on the overflow barrier. a charge storage section comprised of N + layer constituting a transfer channel comprising a N + layer constituting the vertical shift register 3 is formed. A read gate 6 is formed between the charge storage section and the transfer channel. A channel stop composed of a P + layer is formed between adjacent pixels. Further, a virtual gate made of a P + layer is formed on the charge storage portion. In this solid-state imaging device 1,
By applying a shutter pulse to the substrate, the signal charges stored in the charge storage portion are swept away by the substrate, and an electronic shutter function is realized.
【００２１】図１は、本発明の第１の実施の形態に係る
バイアス変動抑制回路を含むバイアス回路の構成を示す
回路図である。ここでは、固体撮像素子１の基板バイア
スを発生させるためのバイアス回路の例を挙げている。
このバイアス回路は、所定のバイアス電圧を発生するバ
イアス発生回路２１と、このバイアス発生回路２１の最
終段に設けられたソースフォロワ２２と、このソースフ
ォロワ２２に接続されたエミッタフォロワ２３とを備え
ている。なお、図６において破線の枠２０は固体撮像素
子１内を表している。FIG. 1 is a circuit diagram showing a configuration of a bias circuit including a bias fluctuation suppressing circuit according to a first embodiment of the present invention. Here, an example of a bias circuit for generating a substrate bias of the solid-state imaging device 1 is described.
The bias circuit includes a bias generation circuit 21 for generating a predetermined bias voltage, a source follower 22 provided at the last stage of the bias generation circuit 21, and an emitter follower 23 connected to the source follower 22. I have. In FIG. 6, a broken-line frame 20 indicates the inside of the solid-state imaging device 1.
【００２２】ソースフォロワ２２は、ＭＯＳトランジス
タ３１と、一端がＭＯＳトランジスタ３１のソースに接
続され、他端が接地された抵抗３２とを有し、ＭＯＳト
ランジスタ３１のゲートはバイアス発生回路２１の出力
端に接続され、ドレインには電源電圧ＶDDが印加される
ようになっている。The source follower 22 has a MOS transistor 31 and a resistor 32 having one end connected to the source of the MOS transistor 31 and the other end grounded. The gate of the MOS transistor 31 is connected to the output terminal of the bias generation circuit 21. , And the power supply voltage V DD is applied to the drain.
【００２３】エミッタフォロワ３３は、ｎｐｎトランジ
スタ３３を有し、このｎｐｎトランジスタ３３のベース
はＭＯＳトランジスタ３１のソースに接続され、エミッ
タは固体撮像素子１の外部よりシャッタパルスが印加さ
れるシャッタパルス入力端子３５に接続され、コレクタ
には電源電圧ＶDDが印加されるようになっている。この
エミッタフォロワ２３は、固体撮像素子１の基板に発生
する電流の影響によるバイアスの変動を低減させるた
め、およびシャッタパルスを、バイアス回路で発生され
るバイアス電圧値にクランプするために設けられてい
る。なお、シャッタパルス入力端子３５は、固体撮像素
子１の基板に接続されている。The emitter follower 33 has an npn transistor 33. The base of the npn transistor 33 is connected to the source of the MOS transistor 31, and the emitter is a shutter pulse input terminal to which a shutter pulse is applied from outside the solid-state imaging device 1. The power supply voltage V DD is applied to the collector. The emitter follower 23 is provided to reduce the fluctuation of the bias due to the influence of the current generated on the substrate of the solid-state imaging device 1 and to clamp the shutter pulse to the bias voltage value generated by the bias circuit. . Note that the shutter pulse input terminal 35 is connected to the substrate of the solid-state imaging device 1.
【００２４】なお、バイアス発生回路２１に関しては、
ＭＯＳトランジスタを有する回路や多結晶シリコンを用
いた抵抗分割回路等、様々な回路構成が存在する。As for the bias generation circuit 21,
There are various circuit configurations such as a circuit having a MOS transistor and a resistance division circuit using polycrystalline silicon.
【００２５】固体撮像素子１には、本実施の形態に係る
バイアス変動抑制回路４０が内蔵されている。このバイ
アス変動抑制回路４０は、一端がシャッタパルス入力端
子３５に接続された抵抗４１と、一端が抵抗４１の他端
に接続され他端が接地された抵抗４２と、ゲートが抵抗
４１，４２の接続点に接続され、ソースが接地または抵
抗を介して接地されたＭＯＳトランジスタ４３と、一端
がＭＯＳトランジスタ４３のドレインに接続され、他端
がソースフォロワ２２とエミッタフォロワ２３の間に接
続された抵抗４４とを備えている。なお、抵抗４１，４
２の接続点とＭＯＳトランジスタ４３のゲートの間に、
直流成分を除去するためのコンデンサ４５を設けても良
い。The solid-state imaging device 1 has a built-in bias fluctuation suppressing circuit 40 according to the present embodiment. The bias fluctuation suppressing circuit 40 includes a resistor 41 having one end connected to the shutter pulse input terminal 35, a resistor 42 having one end connected to the other end of the resistor 41, and the other end grounded, and gates of the resistors 41 and 42. A MOS transistor 43 connected to the connection point, the source of which is grounded via a ground or a resistor, and a resistor connected at one end to the drain of the MOS transistor 43 and the other end connected between the source follower 22 and the emitter follower 23 44. The resistors 41 and 4
2 and the gate of the MOS transistor 43,
A capacitor 45 for removing a DC component may be provided.
【００２６】次に、図１に示したバイアス回路および本
実施の形態に係るバイアス変動抑制回路４０の作用につ
いて説明する。図１に示したバイアス回路では、ソース
フォロワ２２とエミッタフォロワ２３の間から、所望の
バイアス電圧値Ｖbiasを得るようになっている。シャッ
タパルス入力端子３５にシャッタパルスが印加される
と、このシャッタパルスがバイアス電圧値Ｖbiasにクラ
ンプされて、固体撮像素子１の基板に印加される。Next, the operation of the bias circuit shown in FIG. 1 and the bias fluctuation suppressing circuit 40 according to the present embodiment will be described. In the bias circuit shown in FIG. 1, a desired bias voltage value V bias is obtained from between the source follower 22 and the emitter follower 23. When a shutter pulse is applied to the shutter pulse input terminal 35, the shutter pulse is clamped to the bias voltage value V bias and applied to the substrate of the solid-state imaging device 1.
【００２７】ここで、ソースフォロワ２２を構成するＭ
ＯＳトランジスタ３１が、固体撮像素子１の画素部を構
成するオーバフローバリアであるＰウェルを共有してい
るとすると、本実施の形態に係るバイアス変動抑制回路
４０がない場合には、図２（ａ）に示したようなシャッ
タパルスの印加時に、ソースフォロワ２２を構成するＭ
ＯＳトランジスタ３１に対するバックゲート効果と、エ
ミッタフォロワ１０３を構成するｎｐｎトランジスタ３
３のベース−エミッタ間の接合容量を介して重畳される
電圧変動とにより、シャッタパルスに同期してバイアス
電圧値Ｖbiasが変動する。なお、図２（ｂ）には、ＭＯ
Ｓトランジスタ３１のソースと抵抗３２の接続点Ａにお
ける電圧の変化を示す。Here, M constituting the source follower 22
Assuming that the OS transistor 31 shares a P-well serving as an overflow barrier constituting the pixel portion of the solid-state imaging device 1, if the bias fluctuation suppressing circuit 40 according to the present embodiment is not provided, the OS transistor 31 shown in FIG. When a shutter pulse is applied as shown in FIG.
The back gate effect on the OS transistor 31 and the npn transistor 3 forming the emitter follower 103
3, the bias voltage value V bias fluctuates in synchronization with the shutter pulse due to the voltage fluctuation superimposed via the junction capacitance between the base and the emitter. In addition, FIG.
5 shows a change in voltage at a connection point A between the source of the S transistor 31 and the resistor 32.
【００２８】本実施の形態に係るバイアス変動抑制回路
４０では、シャッタパルス入力端子３５に印加されるシ
ャッタパルスは、抵抗４１，４２からなる分割抵抗によ
って所定の比率で振幅が小さくされて、ＭＯＳトランジ
スタ４４のゲートに直接、またはコンデンサ４５によっ
て直流成分が除去されて入力される。このとき、ＭＯＳ
トランジスタ４４のドレイン側であるＢ点には、図２
（ｃ）に示したように、入力されるシャッタパルスとは
逆相の出力が発生する。従って、ソースフォロワ２２の
出力にも、シャッタパルスによる出力変動に対して逆相
となるパルスが印加されることになる。シャッタパルス
によるソースフォロワ２２の出力の変動も、バイアス変
動抑制回路４０による逆相の出力も、共に同じ入力パル
ス（シャッタパルス）に基づいて同時に発生しているの
で、結果として、シャッタパルスによるソースフォロワ
２２の出力の変動が、バイアス変動抑制回路４０による
逆相の出力によって抑制、更には完全に除去されること
になる。従って、バイアス電圧値Ｖbiasは、図２（ｄ）
に示したように、シャッタパルスによる変動が抑制、更
には完全に除去されたものとなる。In the bias fluctuation suppressing circuit 40 according to the present embodiment, the amplitude of the shutter pulse applied to the shutter pulse input terminal 35 is reduced at a predetermined ratio by the divided resistors including the resistors 41 and 42, and the MOS transistor The direct-current component is removed directly from the gate of 44 or by a capacitor 45 and input. At this time, MOS
At the point B on the drain side of the transistor 44, FIG.
As shown in (c), an output having a phase opposite to that of the input shutter pulse is generated. Therefore, a pulse having an opposite phase to the output fluctuation due to the shutter pulse is applied to the output of the source follower 22. Since both the fluctuation of the output of the source follower 22 due to the shutter pulse and the output of the opposite phase by the bias fluctuation suppressing circuit 40 are simultaneously generated based on the same input pulse (shutter pulse), as a result, the source follower due to the shutter pulse is generated. The fluctuation of the output of the output 22 is suppressed by the output of the opposite phase by the bias fluctuation suppressing circuit 40, and is completely removed. Accordingly, the bias voltage value V bias is calculated as shown in FIG.
As shown in (1), the fluctuation due to the shutter pulse is suppressed and further completely removed.
【００２９】本実施の形態に係るバイアス変動抑制回路
４０は、ＭＯＳトランジスタ３１に対するバックゲート
効果と、ｎｐｎトランジスタ３３のベース−エミッタ間
の接合容量を介して重畳される電圧変動の両方に対して
効果がある。バイアス変動抑制回路４０を構成するＭＯ
Ｓトランジスタ４３のしきい値や、抵抗４１，４２，４
４の抵抗値は、バイアスの変動の大きさに合わせて最適
な値に設定する。The bias fluctuation suppressing circuit 40 according to the present embodiment has effects on both the back gate effect on the MOS transistor 31 and the voltage fluctuation superimposed via the junction capacitance between the base and the emitter of the npn transistor 33. There is. MO constituting the bias fluctuation suppressing circuit 40
The threshold value of the S transistor 43 and the resistances 41, 42, 4
The resistance value of No. 4 is set to an optimum value according to the magnitude of the fluctuation of the bias.
【００３０】このように本実施の形態に係るバイアス変
動抑制回路４０によれば、外部より印加されるシャッタ
パルスを、振幅を調整し、反転させ、ソースフォロワ２
２より出力されるバイアスに対して負帰還して、シャッ
タパルスに応じてバイアスを調整するようにしたので、
シャッタパルスに起因するバイアスの変動を抑制するこ
とができる。As described above, according to the bias fluctuation suppressing circuit 40 according to the present embodiment, the amplitude of the shutter pulse applied from the outside is adjusted and inverted, and the source follower 2 is controlled.
2 is negatively fed back to the bias output from 2 to adjust the bias according to the shutter pulse.
Variations in bias due to shutter pulses can be suppressed.
【００３１】また、本実施の形態に係るバイアス変動抑
制回路４０によれば、図６に示したようなデカップリン
グ用のコンデンサが不要であるので、固体撮像素子１の
外部部品点数および端子数の増加や、固体撮像素子１の
大型化（チップ面積の大型化）を招くことなく、バイア
スの変動を抑制することができる。Further, according to the bias fluctuation suppressing circuit 40 according to the present embodiment, since the decoupling capacitor as shown in FIG. 6 is not required, the number of external parts and the number of terminals of the solid-state imaging device 1 are reduced. Bias fluctuations can be suppressed without increasing the size or increasing the size of the solid-state imaging device 1 (increase in chip area).
【００３２】また、固体撮像素子１に内蔵されるバイア
ス変動抑制回路４０は、既存の製造プロセスを用いて形
成することができるものであるため、バイアスの変動抑
制のために特別な構造をとる必要はなく、従来と略同様
の製造プロセスで形成でき、大幅な工程増加とはならな
い。Further, since the bias fluctuation suppressing circuit 40 built in the solid-state imaging device 1 can be formed by using an existing manufacturing process, it is necessary to take a special structure for suppressing the bias fluctuation. However, it can be formed by a manufacturing process substantially similar to the conventional one, and does not significantly increase the number of steps.
【００３３】図５は、本発明の第２の実施の形態にバイ
アス変動抑制回路を含むバイアス回路の構成を示す回路
図である。本実施の形態では、第１の実施の形態に係る
バイアス変動抑制回路４０の代わりに、ソースフォロワ
２２とエミッタフォロワ２３の間に、回路の出力がシャ
ッタパルスに起因するバイアスの変動分に対して逆方向
に変化するプッシュプル型のバイアス変動抑制回路５０
を設けている。このバイアス変動抑制回路５０は、ｎチ
ャネルのＭＯＳトランジスタ５１と、ｐチャネルのＭＯ
Ｓトランジスタ５２とを有し、ＭＯＳトランジスタ５
１，５２のゲートは、ソースフォロワ２２を構成するＭ
ＯＳトランジスタ３１のソースに接続され、ＭＯＳトラ
ンジスタ５１，５２のソースは、エミッタフォロワ２３
を構成するｎｐｎトランジスタ３３のベースに接続され
ている。ＭＯＳトランジスタ５１のドレインには電源電
圧ＶDDが印加され、ＭＯＳトランジスタ５２のドレイン
は接地されるようになっている。FIG. 5 is a circuit diagram showing a configuration of a bias circuit including a bias fluctuation suppressing circuit according to a second embodiment of the present invention. In the present embodiment, instead of the bias fluctuation suppressing circuit 40 according to the first embodiment, the output of the circuit is set between the source follower 22 and the emitter follower 23 with respect to the bias fluctuation caused by the shutter pulse. Push-pull bias fluctuation suppressing circuit 50 that changes in the opposite direction
Is provided. The bias fluctuation suppressing circuit 50 includes an n-channel MOS transistor 51 and a p-channel MO transistor.
MOS transistor 5 having an S transistor 52
The gates of 1, 52 are M
The source of the MOS transistor 51 is connected to the source of the OS transistor 31, and the sources of the MOS transistors 51 and 52 are connected to the emitter follower 23.
Are connected to the base of an npn transistor 33 constituting The power supply voltage V DD is applied to the drain of the MOS transistor 51, and the drain of the MOS transistor 52 is grounded.
【００３４】図５に示したバイアス回路では、バイアス
変動抑制回路５０とエミッタフォロワ２３の間から、所
望のバイアス電圧値Ｖbiasを得るようになっている。本
実施の形態に係るバイアス変動抑制回路５０では、ｎｐ
ｎトランジスタ３３のベース−エミッタ間の接合容量に
よって、シャッタパルスの印加時にエミッタフォロワ２
３の入力レベルが変動すると、ｎチャネルのＭＯＳトラ
ンジスタ５１を流れる電流が減少し、ｐチャネルのＭＯ
Ｓトランジスタ５２を流れる電流が増加して、バイアス
が調整され、その結果、バイアスの変動分が抑制され
る。In the bias circuit shown in FIG. 5, a desired bias voltage value V bias is obtained from between the bias fluctuation suppressing circuit 50 and the emitter follower 23. In the bias fluctuation suppressing circuit 50 according to the present embodiment, np
Due to the junction capacitance between the base and the emitter of the n-transistor 33, the emitter follower 2
3, the current flowing through the n-channel MOS transistor 51 decreases, and the p-channel
The current flowing through the S transistor 52 increases, and the bias is adjusted. As a result, the fluctuation of the bias is suppressed.
【００３５】なお、バイアス変動抑制回路５０では、消
費電流の面から以下の３種類の構成が考えられる。 ＭＯＳトランジスタ５１，５２を共にデプレション型
として、バイアス変動抑制回路５０に定常的に電流を流
しておき、Ａ級動作をさせる。 ＭＯＳトランジスタ５１，５２のソースを接地抵抗５
３を介して接地し、常に出力（ソース）電圧が一定にな
るように、接地抵抗５３を介して微小電流を流してお
き、Ｂ級動作をさせる。なお、この場合、ＭＯＳトラン
ジスタ５１，５２は、デプレション型でも良いし、エン
ハンスメント型でも良い。 ＭＯＳトランジスタ５１，５２のソースを接地抵抗５
３を介して接地し、ＭＯＳトランジスタ５１をエンハン
スメント型とし、ＭＯＳトランジスタ５２もエンハンス
メント型寄りにしきい値を調整して、ＭＯＳトランジス
タ５２が、通常はオフ状態だが、シャッタパルスによっ
てバイアス電圧値Ｖbiasが変動してときにはオンとなる
ようにして、Ｃ級動作をさせる。The following three types of configurations are conceivable in the bias fluctuation suppressing circuit 50 from the viewpoint of current consumption. The MOS transistors 51 and 52 are both of the depletion type, and a current is steadily supplied to the bias fluctuation suppressing circuit 50 to perform class A operation. The sources of MOS transistors 51 and 52 are connected to ground resistance 5
3 is grounded, and a small current is passed through the grounding resistor 53 so that the output (source) voltage is always constant, thereby performing the class B operation. In this case, the MOS transistors 51 and 52 may be of the depletion type or of the enhancement type. The sources of MOS transistors 51 and 52 are connected to ground resistance 5
3, the MOS transistor 51 is of an enhancement type, and the MOS transistor 52 is also adjusted in threshold value toward the enhancement type, so that the MOS transistor 52 is normally in the off state, but the bias voltage V bias is increased by the shutter pulse. It is turned on when it fluctuates, and the class C operation is performed.
【００３６】本実施の形態におけるその他の構成、作用
および効果は第１の実施の形態と同様である。Other structures, operations and effects of the present embodiment are the same as those of the first embodiment.
【００３７】なお、本発明は上記各実施の形態に限定さ
れず、例えば、上記各実施の形態では、バイアス回路が
基板バイアスを発生させるもので、外部より固体撮像素
子１に印加されるパルスがシャッタパルスである例を挙
げて説明したが、本発明は、他のバイアスを発生させる
回路および他の外部印加パルスの場合にも同様に適用す
ることができる。The present invention is not limited to the above embodiments. For example, in each of the above embodiments, the bias circuit generates the substrate bias, and the pulse applied from the outside to the solid-state imaging device 1 Although the example in which the shutter pulse is used has been described, the present invention can be similarly applied to a circuit for generating another bias and another externally applied pulse.
【００３８】[0038]
【発明の効果】以上説明したように請求項１ないし４の
いずれかに記載の固体撮像素子におけるバイアス変動抑
制回路によれば、固体撮像素子に内蔵されたバイアス調
整回路によって、固体撮像素子に外部より印加される外
部印加パルスに応じて、あるいは、バイアス発生回路に
よって発生されたバイアスに対して外部印加パルスに起
因して重畳された変動分に応じて、バイアス発生回路に
よって発生されたバイアスを調整して、バイアスの変動
を抑制するようにしたので、固体撮像素子の外部部品点
数および端子数の増加や、固体撮像素子の大型化を招く
ことなく、固体撮像素子に内蔵されたバイアス発生回路
によって発生されたバイアスにおける、外部印加パルス
に起因する変動を抑制することができるという効果を奏
する。As described above, according to the bias fluctuation suppressing circuit in the solid-state imaging device according to any one of the first to fourth aspects, the bias adjustment circuit built in the solid-state imaging device externally connects the solid-state imaging device. The bias generated by the bias generation circuit is adjusted in accordance with an externally applied pulse applied from the external device or in accordance with a variation superimposed on the bias generated by the bias generation circuit due to the externally applied pulse. Then, since the fluctuation of the bias is suppressed, the number of external parts and the number of terminals of the solid-state imaging device are increased, and without increasing the size of the solid-state imaging device, a bias generation circuit built in the solid-state imaging device is used. There is an effect that fluctuation in the generated bias due to an externally applied pulse can be suppressed.
【図１】本発明の第１の実施の形態に係るバイアス変動
抑制回路を含むバイアス回路の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration of a bias circuit including a bias fluctuation suppressing circuit according to a first embodiment of the present invention.
【図２】図１におけるバイアス変動抑制回路の動作を説
明するための説明図である。FIG. 2 is an explanatory diagram for explaining an operation of the bias fluctuation suppressing circuit in FIG. 1;
【図３】本発明が適用されるシステムの一例としてのＣ
ＣＤ固体撮像素子カメラシステムの要部の構成を示すブ
ロック図である。FIG. 3 shows C as an example of a system to which the present invention is applied;
It is a block diagram showing composition of an important section of a CD solid-state image sensor camera system.
【図４】図３における固体撮像素子の構成の一例を示す
説明図である。FIG. 4 is an explanatory diagram illustrating an example of a configuration of a solid-state imaging device in FIG. 3;
【図５】本発明の第２の実施の形態にバイアス変動抑制
回路を含むバイアス回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a bias circuit including a bias fluctuation suppressing circuit according to a second embodiment of the present invention.
【図６】固体撮像素子に内蔵されたバイアス回路の構成
の一例を示す回路図である。FIG. 6 is a circuit diagram showing an example of a configuration of a bias circuit built in the solid-state imaging device.
【符号の説明】 １…固体撮像素子、２１…バイアス発生回路、２２…ソ
ースフォロワ、２３…エミッタフォロワ、３１…ＭＯＳ
トランジスタ、３２…抵抗、３３…ｎｐｎトランジス
タ、３５…シャッタパルス入力端子、４０…バイアス変
動抑制回路、４１，４２，４４…抵抗、４３…ＭＯＳト
ランジスタ[Description of Signs] 1 ... Solid-state imaging device, 21 ... Bias generating circuit, 22 ... Source follower, 23 ... Emitter follower, 31 ... MOS
Transistor, 32 resistor, 33 npn transistor, 35 shutter pulse input terminal, 40 bias fluctuation suppressing circuit, 41, 42, 44 resistor, 43 MOS transistor
Claims (4)
生回路を備えた固体撮像素子に内蔵され、固体撮像素子
に外部より印加される外部印加パルスに応じて、前記バ
イアス発生回路によって発生されたバイアスを調整する
ことによって、前記バイアスの変動を抑制するバイアス
調整回路を備えたことを特徴とする固体撮像素子におけ
るバイアス変動抑制回路。1. A solid-state imaging device having a bias generation circuit for generating a predetermined bias, wherein the bias generated by the bias generation circuit is changed according to an externally applied pulse applied to the solid-state imaging device from outside. A bias fluctuation suppressing circuit in a solid-state imaging device, comprising: a bias adjusting circuit that suppresses the bias fluctuation by adjusting the bias.
スを前記バイアス発生回路によって発生されたバイアス
に対して負帰還する回路であることを特徴とする請求項
１記載の固体撮像素子におけるバイアス変動抑制回路。2. The solid-state imaging device according to claim 1, wherein the bias adjustment circuit is a circuit that negatively feedbacks an externally applied pulse with respect to a bias generated by the bias generation circuit. circuit.
生回路を備えた固体撮像素子に内蔵され、前記バイアス
発生回路によって発生されたバイアスに対して前記外部
印加パルスに起因して重畳された変動分に応じて、前記
バイアス発生回路によって発生されたバイアスを調整す
ることによって、前記バイアスの変動を抑制するバイア
ス調整回路を備えたことを特徴とする固体撮像素子にお
けるバイアス変動抑制回路。3. A variation built in a solid-state imaging device having a bias generation circuit for generating a predetermined bias, the variation being superimposed on the bias generated by the bias generation circuit due to the externally applied pulse. A bias fluctuation suppressing circuit in a solid-state imaging device, comprising: a bias adjusting circuit that suppresses the fluctuation of the bias by adjusting a bias generated by the bias generating circuit.
発生回路の後段に設けられ、回路の出力が前記変動分に
対して逆方向に変化するプッシュプル型の回路であるこ
とを特徴とする請求項３記載の固体撮像素子におけるバ
イアス変動抑制回路。4. The bias adjustment circuit according to claim 1, wherein said bias adjustment circuit is a push-pull circuit provided at a stage subsequent to said bias generation circuit, wherein an output of said circuit changes in a direction opposite to said variation. 4. A bias fluctuation suppressing circuit in the solid-state imaging device according to 3.
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|---|---|---|---|---|
| JP2002084461A (en) * | 2000-09-07 | 2002-03-22 | Advantest Corp | Image pickup element drive circuit, image pickup element test unit |
| JP2007081943A (en) * | 2005-09-15 | 2007-03-29 | Fujifilm Holdings Corp | Solid-state imaging module |
| JP2007202208A (en) * | 2007-04-20 | 2007-08-09 | Matsushita Electric Ind Co Ltd | Imaging apparatus |
| JP2009153213A (en) * | 2009-04-03 | 2009-07-09 | Fujifilm Corp | Solid-state imaging module |
| JP2010104014A (en) * | 2009-12-11 | 2010-05-06 | Panasonic Corp | Imaging apparatus |
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1996
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