JPH10145257A - 周波数変換装置 - Google Patents
周波数変換装置Info
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- JPH10145257A JPH10145257A JP31299196A JP31299196A JPH10145257A JP H10145257 A JPH10145257 A JP H10145257A JP 31299196 A JP31299196 A JP 31299196A JP 31299196 A JP31299196 A JP 31299196A JP H10145257 A JPH10145257 A JP H10145257A
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Abstract
(57)【要約】
【課題】群遅延量の変動に対して群遅延等化器の特性を
変更することなく、局発の周波数を変更することによっ
てばらつきを吸収することにより、所望の特性を容易に
満たすと共に、安価且つ小型の周波数変換装置の提供。 【解決手段】ダブルコンバージョン方式の中間周波数に
実装されたバンドパスフィルタで発生する群遅延歪を等
化するための等化器を内蔵する周波数変換装置におい
て、入力信号を周波数変換する第１の混合器４と、第１
の混合器の局発端子に接続された第１のシンセサイザ７
と、第１の混合器の出力端子に接続されたバンドパスフ
ィルタ５と、バンドパスフィルタの出力端子に接続され
た第２の混合器６と、第２の混合器の局発端子に接続さ
れた第２のシンセサイザ８と、を備え、第２の混合器の
出力端子を出力とする。
変更することなく、局発の周波数を変更することによっ
てばらつきを吸収することにより、所望の特性を容易に
満たすと共に、安価且つ小型の周波数変換装置の提供。 【解決手段】ダブルコンバージョン方式の中間周波数に
実装されたバンドパスフィルタで発生する群遅延歪を等
化するための等化器を内蔵する周波数変換装置におい
て、入力信号を周波数変換する第１の混合器４と、第１
の混合器の局発端子に接続された第１のシンセサイザ７
と、第１の混合器の出力端子に接続されたバンドパスフ
ィルタ５と、バンドパスフィルタの出力端子に接続され
た第２の混合器６と、第２の混合器の局発端子に接続さ
れた第２のシンセサイザ８と、を備え、第２の混合器の
出力端子を出力とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数変換装置に
関し、特に衛星通信装置の送信系または受信系に設けら
れる周波数変換装置に関する。
関し、特に衛星通信装置の送信系または受信系に設けら
れる周波数変換装置に関する。
【０００２】
【従来の技術】従来、この種の周波数変換装置におい
て、群遅延歪を等化するための群遅延等化器は、製造上
のばらつきを吸収するために可変機能が必要とされてい
る。
て、群遅延歪を等化するための群遅延等化器は、製造上
のばらつきを吸収するために可変機能が必要とされてい
る。
【０００３】可変の群遅延等化器として、特公平０３−
０４０５３４号公報には、振幅周波数特性に悪影響を与
えることなく群遅延時間等化量の可変範囲の広い可変型
遅延時間等化器の構成が提案されているが、群遅延量を
変更するときに、群遅延等化器自体の振幅周波数特性が
変動するため群遅延量を変更した後に、振幅周波数特性
の劣化を戻す必要がある。
０４０５３４号公報には、振幅周波数特性に悪影響を与
えることなく群遅延時間等化量の可変範囲の広い可変型
遅延時間等化器の構成が提案されているが、群遅延量を
変更するときに、群遅延等化器自体の振幅周波数特性が
変動するため群遅延量を変更した後に、振幅周波数特性
の劣化を戻す必要がある。
【０００４】図５は、従来の周波数変換装置の構成を示
す図である。図５を参照すると、従来の周波数変換装置
は、入力信号を周波数変換する第１の混合器４と、第１
の混合器４の局発端子に接続された位相同期発振器１１
と、第１の混合器４の出力端子に接続されたバンドパス
フィルタ５と、バンドパスフィルタ５の出力端子に接続
された第２の混合器６と、第２の混合器６の局発端子に
接続されたシンセサイザ８と、を備え、第２の混合器６
の出力を出力端子２に接続して構成されている。９はＣ
ＰＵ等の周波数設定用ロジック、１０は可変型群遅延等
化器である。群遅延歪のずれを等化するために、従来の
構成では、可変型群遅延等化器１０で吸収していた。
す図である。図５を参照すると、従来の周波数変換装置
は、入力信号を周波数変換する第１の混合器４と、第１
の混合器４の局発端子に接続された位相同期発振器１１
と、第１の混合器４の出力端子に接続されたバンドパス
フィルタ５と、バンドパスフィルタ５の出力端子に接続
された第２の混合器６と、第２の混合器６の局発端子に
接続されたシンセサイザ８と、を備え、第２の混合器６
の出力を出力端子２に接続して構成されている。９はＣ
ＰＵ等の周波数設定用ロジック、１０は可変型群遅延等
化器である。群遅延歪のずれを等化するために、従来の
構成では、可変型群遅延等化器１０で吸収していた。
【０００５】
【発明が解決しようとする課題】しかしながら、安価か
つ小型の周波数変換装置を実現するためには、容易にば
らつきを吸収する必要がある。あるいは、群遅延量のば
らつきを発生しないようにすれば良い。
つ小型の周波数変換装置を実現するためには、容易にば
らつきを吸収する必要がある。あるいは、群遅延量のば
らつきを発生しないようにすれば良い。
【０００６】この場合、中間周波数が低い場合には、例
えば特開昭６０−１１７９２６号公報に提案されるよう
に、発生する群遅延量がばらつかないようにディジタル
フィルタを使用することで群遅延量のばらつきの問題を
解決することもできるが、衛星通信に使用する周波数変
換装置のように、中間周波数が高い場合には、アナログ
フィルタを使用せざるを得ない。衛星通信用周波数変換
装置の中間周波数は、おもに１ＧＨｚ付近が使用され
る。
えば特開昭６０−１１７９２６号公報に提案されるよう
に、発生する群遅延量がばらつかないようにディジタル
フィルタを使用することで群遅延量のばらつきの問題を
解決することもできるが、衛星通信に使用する周波数変
換装置のように、中間周波数が高い場合には、アナログ
フィルタを使用せざるを得ない。衛星通信用周波数変換
装置の中間周波数は、おもに１ＧＨｚ付近が使用され
る。
【０００７】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、群遅延量の変動に
対して群遅延等化器の特性を変更することなく、局発の
周波数を変更することによってばらつきを吸収すること
により、所望の特性を容易に満たすと共に、安価且つ小
型の周波数変換装置を提供することにある。
なされたものであって、その目的は、群遅延量の変動に
対して群遅延等化器の特性を変更することなく、局発の
周波数を変更することによってばらつきを吸収すること
により、所望の特性を容易に満たすと共に、安価且つ小
型の周波数変換装置を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の周波数変換装置は、群遅延歪のばらつきを
吸収するために群遅延時間等化器の特性を変更するので
なく、中間周波数を変更するようにしたものである。
め、本発明の周波数変換装置は、群遅延歪のばらつきを
吸収するために群遅延時間等化器の特性を変更するので
なく、中間周波数を変更するようにしたものである。
【０００９】より詳細には、本発明は、ダブルコンバー
ジョン方式の中間周波数に実装されたバンドパスフィル
タで発生する群遅延歪を等化するための等化器を内蔵す
る周波数変換装置において、入力信号を周波数変換する
第１の混合器と、前記第１の混合器の局発端子に接続さ
れたシンセサイザと、前記第１の混合器の出力端子に接
続されたバンドパスフィルタと、前記バンドパスフィル
タの出力端子に接続された第２の混合器と、前記第２の
混合器の局発端子に接続された第２のシンセサイザと、
を備え、前記第２の混合器の出力端子を出力とする、こ
とを特徴とする。
ジョン方式の中間周波数に実装されたバンドパスフィル
タで発生する群遅延歪を等化するための等化器を内蔵す
る周波数変換装置において、入力信号を周波数変換する
第１の混合器と、前記第１の混合器の局発端子に接続さ
れたシンセサイザと、前記第１の混合器の出力端子に接
続されたバンドパスフィルタと、前記バンドパスフィル
タの出力端子に接続された第２の混合器と、前記第２の
混合器の局発端子に接続された第２のシンセサイザと、
を備え、前記第２の混合器の出力端子を出力とする、こ
とを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に図面を参照して説明する。本発明は、ダブルコンバー
ジョンの構成の２個の局発周波数をそれぞれ同時にわず
かに高い周波数かまたはわずかに低い周波数に変更する
ものである。
に図面を参照して説明する。本発明は、ダブルコンバー
ジョンの構成の２個の局発周波数をそれぞれ同時にわず
かに高い周波数かまたはわずかに低い周波数に変更する
ものである。
【００１１】図１は、本発明の実施の形態の構成を示す
図である。図１を参照すると、入力信号１を周波数変換
する第１の混合器４と、第１の混合器４の局発端子に接
続された第１のシンセサイザ７と、第１の混合器４の出
力端子に接続されたバンドパスフィルタ５と、バンドパ
スフィルタ５の出力端子に接続された第２の混合器６
と、第２の混合器６の局発端子に接続された第２のシン
セサイザ８と、を備え、第２の混合器６の出力を出力端
子２に接続して構成されている。図１において、３は群
遅延時間等化器、第１のシンセンサイザ７はラージステ
ップシンセサイザ、第２のシンセンサイザ８はスモール
ステップシンセサイザ、また９はＣＰＵ等の周波数設定
用ロジックであり、第１、第２のシンセンサイザ７、８
の周波数を制御する。群遅延時間等化器３は、図５の可
変型群遅延等化器１０と異なり、固定型とされる。
図である。図１を参照すると、入力信号１を周波数変換
する第１の混合器４と、第１の混合器４の局発端子に接
続された第１のシンセサイザ７と、第１の混合器４の出
力端子に接続されたバンドパスフィルタ５と、バンドパ
スフィルタ５の出力端子に接続された第２の混合器６
と、第２の混合器６の局発端子に接続された第２のシン
セサイザ８と、を備え、第２の混合器６の出力を出力端
子２に接続して構成されている。図１において、３は群
遅延時間等化器、第１のシンセンサイザ７はラージステ
ップシンセサイザ、第２のシンセンサイザ８はスモール
ステップシンセサイザ、また９はＣＰＵ等の周波数設定
用ロジックであり、第１、第２のシンセンサイザ７、８
の周波数を制御する。群遅延時間等化器３は、図５の可
変型群遅延等化器１０と異なり、固定型とされる。
【００１２】図２は、固定の遅延時間等化器３の一実施
例を示している。図２を参照して、等化器入力端子２１
は、コイル２３の一端とコンデンサ２４の一端の接続点
に接続され、コイル２３の他端はコンデンサ２５の一端
と接続されて等化器出力端子２２に接続され、コンデン
サ２４の他端とコンデンサ２５の他端の接続点は、直列
接続されたコンデンサ２６とコイル２７を介して接地さ
れている。
例を示している。図２を参照して、等化器入力端子２１
は、コイル２３の一端とコンデンサ２４の一端の接続点
に接続され、コイル２３の他端はコンデンサ２５の一端
と接続されて等化器出力端子２２に接続され、コンデン
サ２４の他端とコンデンサ２５の他端の接続点は、直列
接続されたコンデンサ２６とコイル２７を介して接地さ
れている。
【００１３】図３は、スモールステップのシンセサイザ
７の一実施例を示している。図３を参照して、クリスタ
ル発振器３９からのクロックは１／Ｍ1分周器３８、１
／Ｍ2分周器４３に入力されており、分周器３８の出力
は周波数位相比較器（ＰＤ）３７に入力され、周波数位
相比較器３７は、電圧制御発振器３３の出力を入力とす
る混合器３４の出力を１／Ｎ1分周器３６で分周した信
号と分周器３８の出力の周波数位相比較結果をローパス
フィルタ（ループフィルタ）３５を介して電圧制御発振
器３３の制御電圧として供給する。一方、分周器４３の
出力は周波数位相比較器４２に入力され、周波数位相比
較器４２は、電圧制御発振器４０の出力を１／Ｎ2分周
器４１で分周した信号と分周器４３の出力の周波数位相
比較結果をローパスフィルタ（ループフィルタ）４４を
介して電圧制御発振器４０の制御電圧として供給し、電
圧制御発振器４４の出力は混合器３４の局発端子に入力
されている。また、データ入力端子３１には、図１のＣ
ＰＵ９からのデータ信号が入力され、分周器３８、３
６、４３、及び４１の分周比を設定する。
７の一実施例を示している。図３を参照して、クリスタ
ル発振器３９からのクロックは１／Ｍ1分周器３８、１
／Ｍ2分周器４３に入力されており、分周器３８の出力
は周波数位相比較器（ＰＤ）３７に入力され、周波数位
相比較器３７は、電圧制御発振器３３の出力を入力とす
る混合器３４の出力を１／Ｎ1分周器３６で分周した信
号と分周器３８の出力の周波数位相比較結果をローパス
フィルタ（ループフィルタ）３５を介して電圧制御発振
器３３の制御電圧として供給する。一方、分周器４３の
出力は周波数位相比較器４２に入力され、周波数位相比
較器４２は、電圧制御発振器４０の出力を１／Ｎ2分周
器４１で分周した信号と分周器４３の出力の周波数位相
比較結果をローパスフィルタ（ループフィルタ）４４を
介して電圧制御発振器４０の制御電圧として供給し、電
圧制御発振器４４の出力は混合器３４の局発端子に入力
されている。また、データ入力端子３１には、図１のＣ
ＰＵ９からのデータ信号が入力され、分周器３８、３
６、４３、及び４１の分周比を設定する。
【００１４】図４は、ラージステップのシンセサイザ８
の一実施例を示している。図４を参照して、クリスタル
発振器５８からのクロックは１／Ｍ分周器５７に入力さ
れ、分周器５７出力は周波数位相比較器５６に入力さ
れ、周波数位相比較器５６は、電圧制御発振器５３の出
力を分周器５５で分周した信号と分周器５７の出力の周
波数位相比較結果をローパスフィルタ５４を介して電圧
制御発振器５３の制御電圧として供給し、電圧制御発振
器５３の発振出力が第２の混合器６の局発端子に供給さ
れる。端子５１には図１のＣＰＵ９からのデータ信号が
入力され、分周器５７、５５の分周比を設定する。
の一実施例を示している。図４を参照して、クリスタル
発振器５８からのクロックは１／Ｍ分周器５７に入力さ
れ、分周器５７出力は周波数位相比較器５６に入力さ
れ、周波数位相比較器５６は、電圧制御発振器５３の出
力を分周器５５で分周した信号と分周器５７の出力の周
波数位相比較結果をローパスフィルタ５４を介して電圧
制御発振器５３の制御電圧として供給し、電圧制御発振
器５３の発振出力が第２の混合器６の局発端子に供給さ
れる。端子５１には図１のＣＰＵ９からのデータ信号が
入力され、分周器５７、５５の分周比を設定する。
【００１５】周波数変換装置の小型化と低コスト化のた
めには調整の容易なディジタル化が欠かせない。
めには調整の容易なディジタル化が欠かせない。
【００１６】ばらつきが発生するバンドパスフィルタが
アナログ回路でりばらつきをなくすことはコスト的に困
難である。
アナログ回路でりばらつきをなくすことはコスト的に困
難である。
【００１７】一方、図５に示した従来の周波数変換回路
における可変型群遅延等化器１０もアナログ回路である
ため、ディジタル化するにはアナログ／ディジタル、デ
ィジタル／アナログ変換が必要とされるため、構成が大
きくなり、また可変型群遅延等化器で群遅延量を変更す
る際には、振幅周波数特性の変動を戻す必要があるなど
調整の困難さも生じる。
における可変型群遅延等化器１０もアナログ回路である
ため、ディジタル化するにはアナログ／ディジタル、デ
ィジタル／アナログ変換が必要とされるため、構成が大
きくなり、また可変型群遅延等化器で群遅延量を変更す
る際には、振幅周波数特性の変動を戻す必要があるなど
調整の困難さも生じる。
【００１８】ところで、周波数変換装置の群遅延歪は、
中間周波数に実装されたバンドパスフィルタ（図１の
５）で生じる。
中間周波数に実装されたバンドパスフィルタ（図１の
５）で生じる。
【００１９】一例として、衛星通信の送信系で使用する
７０ＭＨｚ／６ＧＨｚ送信周波数変換装置は、スプリア
ス信号の問題で、第１局発が１ＧＨｚ、第２局発のシン
セサイザが５ＧＨｚであることが多い。
７０ＭＨｚ／６ＧＨｚ送信周波数変換装置は、スプリア
ス信号の問題で、第１局発が１ＧＨｚ、第２局発のシン
セサイザが５ＧＨｚであることが多い。
【００２０】この場合の中間周波数は１ＧＨｚ付近であ
り、小型に実現するために、バンドパスフィルタは誘電
体素子で構成されている。
り、小型に実現するために、バンドパスフィルタは誘電
体素子で構成されている。
【００２１】このバンドパスフィルタのばらつきを無く
せば周波数変換装置の群遅延特性のばらつきも生じない
が、実際には製造上のばらつきを抑えることはできな
い。製造上のばらつきを抑えるため、厳密な調整または
選別を行なった場合コストを下げることはできない。
せば周波数変換装置の群遅延特性のばらつきも生じない
が、実際には製造上のばらつきを抑えることはできな
い。製造上のばらつきを抑えるため、厳密な調整または
選別を行なった場合コストを下げることはできない。
【００２２】しかし、バンドパスフィルタの群遅延特性
のばらつきは、そのほとんどが中心周波数のばらつきで
あることが分かっている。
のばらつきは、そのほとんどが中心周波数のばらつきで
あることが分かっている。
【００２３】例えば、１ＧＨｚバンドパスフィルタの中
心周波数のばらつきが約０．２％であった場合、２次曲
率を有する群遅延歪の中心周波数のずれは２ＭＨｚとな
る。２ＭＨｚの群遅延歪のセンターずれを等化するため
に、従来の構成では、上記したように、可変型群遅延等
化器１０（図５参照）で吸収していた。
心周波数のばらつきが約０．２％であった場合、２次曲
率を有する群遅延歪の中心周波数のずれは２ＭＨｚとな
る。２ＭＨｚの群遅延歪のセンターずれを等化するため
に、従来の構成では、上記したように、可変型群遅延等
化器１０（図５参照）で吸収していた。
【００２４】しかし、本発明の実施の形態においては、
仮に、群遅延歪のセンターずれが２ＭＨｚある場合に
は、第１局発と第２局発を２ＭＨｚずらす。
仮に、群遅延歪のセンターずれが２ＭＨｚある場合に
は、第１局発と第２局発を２ＭＨｚずらす。
【００２５】一例として、当初第１局発が１０３０ＭＨ
ｚで、第２局発が４９００ＭＨｚであったとき、群遅延
歪のばらつきを吸収するために、第１局発を１０３２Ｍ
Ｈｚ、第２局発を４９０２ＭＨｚに変更する。
ｚで、第２局発が４９００ＭＨｚであったとき、群遅延
歪のばらつきを吸収するために、第１局発を１０３２Ｍ
Ｈｚ、第２局発を４９０２ＭＨｚに変更する。
【００２６】すなわち同じ出力周波数に設定しても、バ
ンドパスフィルタ５のずれに合わせて第１局発と第２局
発、中間周波数を変える。
ンドパスフィルタ５のずれに合わせて第１局発と第２局
発、中間周波数を変える。
【００２７】そして、バンドパスフィルタのずれの周波
数は、生産時に、最も群遅延歪が小さくなるよう初期設
定を行なう。
数は、生産時に、最も群遅延歪が小さくなるよう初期設
定を行なう。
【００２８】本発明の実施の形態において、第１局発
は、従来固定ローカルであった部分をシンセサイザに変
更する必要があるが、図４に示すように、もともとディ
ジタルＰＬＬ回路で構成されており、その分周比（分周
器５７、５５）を変更するだけであるため、構成が複雑
になることはない。
は、従来固定ローカルであった部分をシンセサイザに変
更する必要があるが、図４に示すように、もともとディ
ジタルＰＬＬ回路で構成されており、その分周比（分周
器５７、５５）を変更するだけであるため、構成が複雑
になることはない。
【００２９】第１局発の周波数変更は、群遅延量のばら
つきを吸収するためだけであるため、第２局発のシンセ
サイザ７のように５７５ＭＨｚの帯域を１２５ＫＨｚで
ロックさせるスモールステップを要求するものでない。
つきを吸収するためだけであるため、第２局発のシンセ
サイザ７のように５７５ＭＨｚの帯域を１２５ＫＨｚで
ロックさせるスモールステップを要求するものでない。
【００３０】このため、たかだか１ＭＨｚステップもあ
れば十分であり、かつ変更が必要な帯域も±５ＭＨｚ程
度である。
れば十分であり、かつ変更が必要な帯域も±５ＭＨｚ程
度である。
【００３１】このため、第２のシンセサイザ８は、図４
に示すように、シングルループ型のディジタルＰＬＬ回
路で構成することができるため、固定ローカルで使用し
ている図５に示した従来方式との違いは、単に外部から
初期設定用データを受けるかどうかのみとなる。
に示すように、シングルループ型のディジタルＰＬＬ回
路で構成することができるため、固定ローカルで使用し
ている図５に示した従来方式との違いは、単に外部から
初期設定用データを受けるかどうかのみとなる。
【００３２】本発明の実施の形態によれば、このよう
に、群遅延量の変動に対して群遅延等化器の特性を変更
することなく、局発の周波数を変更することによってば
らつきを吸収しているため、容易に特性を満足すること
ができる。
に、群遅延量の変動に対して群遅延等化器の特性を変更
することなく、局発の周波数を変更することによってば
らつきを吸収しているため、容易に特性を満足すること
ができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
従来のように可変の群遅延等化器を使用する必要がない
ため、安価にかつ小型の周波数変換装置を実現すること
ができるという効果を奏する。
従来のように可変の群遅延等化器を使用する必要がない
ため、安価にかつ小型の周波数変換装置を実現すること
ができるという効果を奏する。
【図１】本発明の実施の形態の構成を示す図である。
【図２】本発明の実施の形態における固定の群遅延時間
等化器の一実施例を示す図である。
等化器の一実施例を示す図である。
【図３】本発明の実施の形態におけるスモールステップ
シンセサイザの一実施例を示す図である。
シンセサイザの一実施例を示す図である。
【図４】本発明の実施の形態におけるラージステップシ
ンセサイザの一実施例を示す図である。
ンセサイザの一実施例を示す図である。
【図５】従来の周波数変換装置の構成を示す図である。
１ 入力端子 ２ 出力端子 ３ 群遅延時間等化器 ４、６ 混合器 ５ バンドパスフィルタ ７ ラージステップシンセサイザ ８ スモールステップシンセサイザ ９ 周波数設定用ロジック １０ 可変型群遅延等化器 １１ 位相同期発振器 ２１ 等化器入力端子 ２２ 等化器出力端子 ２３、２７ コイル ２４、２５、２６ コンデンサ ３１ シンセサイザ入力端子 ３２ シンセサイザ出力端子 ３３、４０ 電圧制御発振器 ３４ 混合器 ３５、４４ ローパスフィルタ ３６、３８、４１、４３ 分周器 ３７、４２ 周波数位相比較器 ３９ クリスタル発振器 ５１ シンセサイザ入力端子 ５２ シンセサイザ出力端子 ５３ 電圧制御発振器 ５４ ローパスフィルタ ３５、５７ 分周器 ５６ 周波数位相比較器 ５８ クリスタル発振器
Claims (4)
- 【請求項１】ダブルコンバージョン方式の中間周波数に
実装されたバンドパスフィルタで発生する群遅延歪を等
化するための等化器を内蔵する周波数変換装置におい
て、 入力信号を周波数変換する第１の混合器と、 前記第１の混合器の局発端子に接続された第１のシンセ
サイザと、 前記第１の混合器の出力端子に接続されたバンドパスフ
ィルタと、 前記バンドパスフィルタの出力端子に接続された第２の
混合器と、 前記第２の混合器の局発端子に接続された第２のシンセ
サイザと、 を備え、 前記第２の混合器の出力端子を出力とする、 ことを特徴とする周波数変換装置。 - 【請求項２】群遅延等化器、第１の混合器、バンドパス
フィルタ、及び第２の混合器を備えてなる周波数変換装
置において、 前記バンドパスフィルタにおける群遅延量の変動に対応
させて、前記第１、及び第２の混合器の局発端子の周波
数を変更することによって、前記群遅延等化器の特性を
可変とせずに、群遅延歪のばらつきを吸収するようにし
た、ことを特徴とする周波数変換装置。 - 【請求項３】ダブルコンバージョン方式の中間周波数に
実装されたバンドパスフィルタで発生する群遅延歪を等
化するための等化器を内蔵する周波数変換装置におい
て、 入力信号を周波数変換する第１の混合器と、 前記第１の混合器の局発端子に接続された第１のシンセ
サイザと、 前記第１の混合器の出力端子に接続されたバンドパスフ
ィルタと、 前記バンドパスフィルタの出力端子に接続された第２の
混合器と、 前記第２の混合器の局発端子に接続された第２のシンセ
サイザと、 を備え、 前記第２の混合器の出力端子を出力とし、 前記バンドパスフィルタの群遅延歪のセンターずれに合
わせて前記第１、第２のシンセサイザの出力周波数を可
変させ、これにより群遅延歪のばらつきを吸収する、 ことを特徴とする周波数変換装置。 - 【請求項４】前記第１及び第２のシンセサイザがディジ
タルＰＬＬ回路で構成され、前記第２のシンセサイザが
前記第１のシンセサイザよりも周波数ステップが粗く設
定可とされたことを特徴とする請求項３記載の周波数変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31299196A JPH10145257A (ja) | 1996-11-08 | 1996-11-08 | 周波数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31299196A JPH10145257A (ja) | 1996-11-08 | 1996-11-08 | 周波数変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145257A true JPH10145257A (ja) | 1998-05-29 |
Family
ID=18035929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31299196A Pending JPH10145257A (ja) | 1996-11-08 | 1996-11-08 | 周波数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847811B2 (en) | 2000-03-22 | 2005-01-25 | Infineon Technologies Ag | Receiver circuit compensation for filter response error |
-
1996
- 1996-11-08 JP JP31299196A patent/JPH10145257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847811B2 (en) | 2000-03-22 | 2005-01-25 | Infineon Technologies Ag | Receiver circuit compensation for filter response error |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |