JPH10143482A - エフィシェントな書込み動作を実行するマルチプロセッサ・システム - Google Patents

Abstract

(57)【要約】 【課題】 分散共用メモリ・システム内で書込み動作を
実行するより効率的な方法を提供する。 【解決手段】 書込み動作は、高速書込みプロトコルを
使用して実行される場合、特定のコードを含む。ノード
内のシステム・インタフェースが特定のコードを検出す
ると、システム・インタフェースによって書込み動作が
取り込まれる。また、書込み動作を実行するプロセッサ
からシステム・インタフェースへデータが転送される。
データ転送は、ノードが、書込み動作の実行に整合す
る、影響を受けるコヒーレンシ単位のコヒーレンシ状態
を維持していない場合でも実行される。その代わり、適
当なコヒーレンシ状態を得るために使用されるコヒーレ
ンシ活動は、プロセッサからデータを受け取った後に、
あるいはそれと並行して開始される。

Description

【発明の詳細な説明】

【０００１】関連特許出願の相互参照 本特許出願は、開示が引用によって本明細書に組み込ま
れた、下記の関連特許出願に関係するものである。 １．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｘｔｅｎｄｉｎｇＴｈｅ Ｃｏｈｅｒｅｎｃｅ Ｄ
ｏｍａｉｎ Ｂｅｙｏｎｄ Ａ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９０）。 ２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの「Ｍ
ｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｏｐｔｉｍｉ
ｚｉｎｇ Ｇｌｏｂａｌ Ｄａｔａ Ｒｅｐｌｉｅｓ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ９９１）。 ３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｐｒｏｖ
ｉｄｉｎｇ Ｓｈｏｒｔ Ｌａｔｅｎｃｙ Ｒｏｕｎｄ
−Ｒｏｂｉｎ Ａｒｂｉｔｒａｔｉｏｎ Ｆｏｒ Ａｃ
ｃｅｓｓ ＴｏＡ Ｓｈａｒｅｄ Ｒｅｓｏｕｒｃｅ」
（参照番号Ｐ９９２）。 ４．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｉｍ
ｐｌｅｍｅｎｔｉｎｇＳｎｏｏｐｉｎｇ Ｏｎ Ａ Ｓ
ｐｌｉｔ−Ｔｒａｎｓａｃｔｉｏｎ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９３）。 ５．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｓｐ
ｌｉｔ Ｔｒａｎｓａｃｔｉｏｎ Ｓｎｏｏｐｉｎｇ
Ｂｕｓ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ９８９）。 ６．本出願と同時出願されたＨｅｌｌｅｒ等の「Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｓｕｂｓｙｓｔｅｍ Ｆｏ
ｒ Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｗｉｔｈ Ａ Ｓｍａｌｌ Ｎｕ
ｍｂｅｒ ＯｆＰｒｏｃｅｓｓｏｒｓ Ｕｓｉｎｇ Ａ
Ｓｗｉｔｃｈｉｎｇ Ａｒｒａｎｇｅｍｅｎｔ Ｏｆ
Ｌｉｍｉｔｅｄ Ｄｅｇｒｅｅ」（参照番号Ｐ１６０
９）。 ７．本出願と同時出願されたＷａｄｅ等の「Ｓｙｓｔｅ
ｍ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｐｅｒｆｏｒｍｉ
ｎｇ Ｄｅａｄｌｏｃｋ Ｆｒｅｅ Ｍｅｓｓａｇｅ
Ｔｒａｎｓｆｅｒ Ｉｎ Ｃｙｃｌｉｃ Ｍｕｌｔｉ−
Ｈｏｐ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ Ｎｅｔｗ
ｏｒｋ」（参照番号Ｐ１５７２）。 ８．本出願と同時出願されたＣａｓｓｉｄａｙ等の「Ｓ
ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｓｙｓｔｅｍ Ａｎｄ
Ｍｅｔｈｏｄ Ｆｏｒ Ｐｌｅｓｉｏｃｈｒｏｎｏｕ
ｓ Ｓｉｇｎａｌｉｎｇ」（参照符号Ｐ１５９３）。 ９．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」
（参照番号Ｐ１５１９）。 １０．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｗｉｔｈ Ｌｉｍｉｔｅｄ Ｍｅｍｏｒｙ Ｆｏｒ
Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅ
ｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」（参照番号
Ｐ１５３０）。 １１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｈａｒｉｎｇ Ｄａｔａ Ｏｂｊｅｃｔｓ Ｉｎ
Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ
１４６３）。 １２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｄｉｒｅｃｔｏｒｙ−Ｌｅｓｓ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ Ｐｒｏｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｃｏ
ｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５３
１）。 １３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｐｒｏ
ｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈ
ａｒｅｄ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔ
ｅｍ」（参照番号Ｐ１５５０）。 １４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｕｂｓｔａｎｔｉａｌｌｙ Ｍｅｍｏｒｙ−Ｌｅ
ｓｓ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ」（参照番号Ｐ１５２９）。 １５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ ＥｎｈａｎｃｅｄＢｌｏ
ｃｋｉｎｇ Ｍｅｃｈａｎｉｓｍ Ｆｏｒ Ｒｅａｄ
Ｔｏ Ｓｈａｒｅ Ｔｒａｎｓａｃｔｉｏｎｓ Ｉｎ
Ａ ＮＵＭＡ Ｍｏｄｅ」（参照番号Ｐ１７８６）。 １６．本出願と同時出願されたＧｕｚｏｖｓｋｉｙ等の
「ＥｎｃｏｄｉｎｇＭｅｔｈｏｄ Ｆｏｒ Ｄｉｒｅｃ
ｔｏｒｙ Ｓｔａｔｅ Ｉｎ ＣａｃｈｅＣｏｈｅｒｅ
ｎｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍ
ｏｒｙ Ｓｙｓｔｅｍ」（参照番号Ｐ１５２０）。 １７．本出願と同時出願されたＮｅｓｈｅｉｍ等の「Ｓ
ｏｆｔｗａｒｅ Ｕｓｅ Ｏｆ Ａｄｄｒｅｓｓ Ｔｒ
ａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ」（参照番号
Ｐ１５６０）。 １８．本出願と同時出願されたＬｏｗｅｎｓｔｅｉｎ等
の「Ｄｉｒｅｃｔｏｒｙ−Ｂａｓｅｄ，Ｓｈａｒｅｄ−
Ｍｅｍｏｒｙ，Ｓｃａｌｅａｂｌｅ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｈａ
ｖｉｎｇ Ｄｅａｄｌｏｃｋ−ｆｒｅｅ Ｔｒａｎｓａ
ｃｔｉｏｎ Ｆｌｏｗ Ｓａｎｓ Ｆｌｏｗ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ１５６１）。 １９．本出願と同時出願されたＮｅｓｈｅｉｍの「Ｍａ
ｉｎｔａｉｎｉｎｇＡ Ｓｅｑｕｅｎｔｉａｌ Ｓｔｏ
ｒｅｄ Ｏｒｄｅｒ （ＳＳＯ） Ｉｎ ＡＮｏｎ−Ｓ
ＳＯ Ｍａｃｈｉｎｅ」（参照番号Ｐ１５６２）。 ２０．本出願と同時出願されたＷｏｎｇ−Ｃｈａｎの
「Ｎｏｄｅ Ｔｏ Ｎｏｄｅ Ｉｎｔｅｒｒｕｐｔ Ｍ
ｅｃｈａｎｉｓｍ Ｉｎ Ａ Ｍｕｌｔｉｐｒｏｃｅｓ
ｓｏｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５８７）。 ２１．１９９６年４月８日に出願された、「Ｄｅｔｅｒ
ｍｉｎｉｓｔｉｃ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍｕｌｔ
ｉｃａｃｈｅ Ｃｏｈｅｒｅｎｃｅ Ｐｒｏｔｏｃｏ
ｌ」と題するＨａｇｅｒｓｔｅｎ等の出願第０８／６３
０７０３号。 ２２．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＨａｇｅｒｓｔｅｎ等の出願第０
８／５７７２８３号。 ２３．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＷｏｏｄ等の出願第０８／５７５
７８７号。 ２４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｆｌｕｓｉｎｇ Ｏｆ Ｃａｃｈｅ Ｍｅｍｏｒｙ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１４１６）。 ２５．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＡｌｌｏｃａｔｉｏｎ Ｏｆ Ｃ
ａｃｈｅ Ｍｅｍｏｒｙ Ｓｐａｃｅ ＩｎＡ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５７６）。 ２６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＳｅｌｅｃｔｉｏｎ Ｏｆ Ｍｅ
ｍｏｒｙ Ｓｔｏｒａｇｅ Ｍｏｄｅｓ Ｉｎ Ａ Ｃ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１７２
６）。 ２７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｓｋｉｐ−ｌｅｖｅｌ Ｗｒｉｔｅ−ｔｈｒｏｕｇｈ
Ｉｎ Ａ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｍｅｍｏｒｙ
Ｏｆ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１７３６）。 ２８．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｂｌｏｃｋ Ｃｏｐｙ Ｏｐｅｒａｔｉ
ｏｎｓ」（参照番号Ｐ１５１５）。 ２９．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ Ａｐｐａｒａｔｕｓ Ｆ
ｏｒ Ｏｐｔｉｍｉｚｉｎｇ Ｓｐｉｎ−Ｌｏｃｋ Ｏ
ｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１５２５）。 ３０．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｄｅｔｅｃｔａｎｄ
Ｅｆｆｉｃｉｅｎｔｌｙ Ｐｒｏｖｉｄｅ ｆｏｒ Ｍ
ｉｇｒａｔｏｒｙ Ｄａｔａ Ａｃｃｅｓｓ Ｐａｔｔ
ｅｒｎｓ」（参照番号Ｐ１５５５）。 ３１．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｓｔｏｒｅ Ｃｏｈｅ
ｒｅｎｃｙ Ｓｔａｔｅ Ｗｉｔｈｉｎ Ｍｕｌｔｉｐ
ｌｅ Ｓｕｂｎｏｄｅｓ ｏｆ ａ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｎｏｄｅ」（参照番号Ｐ１５２７）。 ３２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｐｒ
ｅｆｅｔｃｈｉｎｇ Ｏｐｅｒａｔｉｏｎｓ」（参照番
号Ｐ１５７１）。 ３３．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＳｙｎ
ｃｈｒｏｎｉｚａｔｉｏｎ Ｏｐｅｒａｔｉｏｎｓ」
（参照番号Ｐ１５５１）。 ３４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｈａｖｉｎｇ Ｃｏｈｅｒｅｎｃｙ−Ｒｅｌａｔｅｄ
Ｅｒｒｏｒ Ｌｏｇｇｉｎｇ Ｃａｐａｂｉｌｉｔｉ
ｅｓ」（参照番号Ｐ１７１９）。 ３５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ Ｔｈｒｅｅ−Ｈｏｐ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ
１７８５）。 ３６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓｏ
ｆｔｗａｒｅ Ｉｎｉｔｉａｔｅｄ Ｐｒｅｆｅｔｃｈ
Ｏｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１７８７）。 ３７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｅｍｐｌｏｙｉｎｇ Ｌｏｃａｌ
ａｎｄ Ｇｌｏｂａｌ Ｓｐａｃｅｓ ａｎｄ Ｍｕ
ｌｔｉｐｌｅＡｃｃｅｅ Ｍｏｄｅｓ」（参照番号Ｐ１
７８４）。 ３８．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ ＣｏｈｅｒｅｎｃｙＰｒｏｔｏ
ｃｏｌ Ｉｎｃｌｕｄｉｎｇ Ａ Ｒｅｐｌｙ Ｃｏｕ
ｎｔ」（参照番号Ｐ１５７０）。

【０００２】

【発明の属する技術分野】本発明は、マルチプロセッサ
・コンピュータ・システムに関し、詳細には、マルチプ
ロセッサ・コンピュータ・システム内の書込み動作の実
行に関する。

【０００３】

【従来の技術】多重処理コンピュータ・システムは、コ
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、同時に他の
プロセッサが、関係のないコンピューティング・タスク
を実行することができる。別法として、特定のコンピュ
ーティング・タスクの構成要素を複数のプロセッサ間で
分散し、コンピューティング・タスク全体を実行するの
に必要な時間を短縮することができる。一般的に言え
ば、プロセッサは、１つまたは複数のオペランドに対す
る演算を実行して結果を生成するように構成された装置
である。演算は、プロセッサによって実行される命令に
応答して実行される。

【０００４】市販の多重処理コンピュータ・システムで
広く使用されているアーキテクチャは、対称型マルチプ
ロセッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭ
Ｐコンピュータ・システムは、キャッシュ階層を通じて
共用バスに接続された複数のプロセッサを備える。共用
バスにはメモリも接続され、メモリはシステム内のプロ
セッサ間で共用される。メモリ内の特定のメモリ位置へ
のアクセスは、他の特定のメモリ位置へのアクセスと同
様な時間で行われる。メモリ内の各位置に一様にアクセ
スできるので、この構造はしばしば、一様なメモリ・ア
ーキテクチャ（ＵＭＡ）と呼ばれる。

【０００５】プロセッサは多くの場合、内部キャッシュ
と共に構成され、ＳＭＰコンピュータ・システム内のプ
ロセッサと共用バスとの間のキャッシュ階層には通常、
１つまたは複数のキャッシュが含まれる。特定のメイン
・メモリ・アドレスに存在するデータの複数のコピーを
これらのキャッシュに記憶することができる。特定のア
ドレスが所与の時間に１つのデータ値しか記憶しない共
用メモリ・モデルを維持するために、共用バス・コンピ
ュータ・システムはキャッシュ・コヒーレンシを使用す
る。一般的に言えば、特定のメモリ・アドレスに記憶さ
れているデータに対する演算の効果がキャッシュ階層内
のデータの各コピーに反映される場合、その演算はコヒ
ーレントである。たとえば、特定のメモリ・アドレスに
記憶されているデータを更新したときには、前のデータ
のコピーを記憶しているキャッシュにその更新を供給す
ることができる。別法として、特定のメモリ・アドレス
へのその後のアクセスによって、更新済みコピーがメイ
ン・メモリから転送されるように、前のデータのコピー
をキャッシュ内で無効化することができる。共用バス・
システムの場合、通常、スヌープ・バス・プロトコルが
使用される。共用バス上で実行される各コヒーレント・
トランザクションは、キャッシュ内のデータと突き合わ
せて調べられる（あるいは「スヌープ」される）。影響
を受けるデータのコピーが見つかった場合、コヒーレン
ト・トランザクションに応答して、そのデータを含むキ
ャッシュ・ラインの状態を更新することができる。

【０００６】残念なことに、共用バス・アーキテクチャ
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅を利用
することができる（たとえば、バスを介して転送できる
バイト数／秒）。バスに追加プロセッサを取り付ける
と、プロセッサにデータおよび命令を供給するのに必要
な帯域幅がピーク・バス帯域幅を超えることがある。い
くつかのプロセッサが使用可能なバス帯域幅を待たなけ
ればならないので、プロセッサの帯域幅要件が使用可能
なバス帯域幅を超えるとコンピュータ・システムの性能
が影響を受ける。

【０００７】また、共用バスにより多くのプロセッサを
追加するとバスに対する容量負荷が増大し、場合によっ
てはバスの物理長が増加する。容量負荷が増大しバス長
が延びると、バスを横切って信号が伝搬する際の遅延が
長くなる。伝搬遅延が長くなるので、トランザクション
の実行時間が長くなる。したがって、より多くのプロセ
ッサを追加するほど、バスのピーク帯域幅が実際に減少
する。

【０００８】これらの問題は、プロセッサの動作周波数
および性能が引き続き向上していることによってさらに
深刻化する。より高い周波数およびより高度なプロセッ
サ・マイクロアーキテクチャによって性能が向上するの
で、帯域幅要件は、プロセッサの数が同じであっても前
のプロセッサ世代より高くなる。したがって、前に多重
処理コンピュータ・システムに十分な帯域幅を与えたバ
スが、より高性能のプロセッサを使用する同様なコンピ
ュータ・システムには不十分であることがある。

【０００９】多重処理コンピュータ・システム用の他の
構造は、分散共用メモリ・アーキテクチャである。分散
共用メモリ・アーキテクチャは、内部にプロセッサおよ
びメモリが存在する複数のノードを含む。複数のノード
は、その間の結合されたネットワークを介して通信す
る。全体的に考えると、複数のノード内に含まれるメモ
リは、コンピュータ・システムの共用メモリを形成す
る。通常、ディレクトリを使用して、どのノードが特定
のアドレスに対応するデータのキャッシュ・コピーを有
するかが識別される。ディレクトリを調べることによっ
てコヒーレンシ活動を生成することができる。

【００１０】分散共用メモリ・システムは、スケーリン
グ可能であり、共用バス・アーキテクチャの制限を解消
する。多くのプロセッサ・アクセスはノード内で完了す
るので、通常、ノードがネットワーク上で有する帯域幅
要件は、共用バス・アーキテクチャが共用バス上で与え
なければならない帯域幅要件よりもずっと低い。ノード
は、高いクロック周波数および帯域幅で動作し、必要に
応じてネットワークにアクセスすることができる。ノー
ドのローカル帯域幅に影響を与えずにネットワークに追
加ノードを追加することができる。その代わり、ネット
ワーク帯域幅のみが影響を受ける。

【００１１】

【発明が解決しようとする課題】残念なことに、リモー
ト・ノード（すなわち、当該のプロセッサを含むノード
以外のノード）に記憶されているメモリへのプロセッサ
・アクセスは、そのノード内のメモリへのアクセスより
もずっと低速である。特に、分散共用メモリ・システム
では、書込み動作の性能が著しく低下する。特定のノー
ド内のプロセッサによって書込み動作が実行され、その
特定のノードが、書込み動作の影響を受けるコヒーレン
シ単位への書込み許可を有さない場合、書込み動作は通
常、システムの残りの部分から書込み許可が得られるま
で停止する。書込みが停止すると、書込み許可が得られ
るまでプロセッサ資源（書込みデータ用の記憶位置な
ど）が占有される恐れがある。したがって、その後の動
作ではそのプロセッサ資源を使用することができず、そ
のため場合によっては、プロセッサの実行がさらに停止
される。分散共用メモリ・システム内で書込み動作を実
行するより効率的な方法が望ましい。

【００１２】

【課題を解決するための手段】上記で概略的に述べた問
題は主として、本発明によるコンピュータ・システムに
よって解決される。このコンピュータ・システムでは、
ある種の書込み動作を実行するための「高速書込み」プ
ロトコルが定義される。書込み動作は、高速書込みプロ
トコルを使用して実行される場合、特定のコードを含
む。ノード内のシステム・インタフェースがその特定の
コードを検出すると、システム・インタフェースによっ
て書込み動作が取り込まれる。また、書込み動作を実行
するプロセッサからシステム・インタフェースへデータ
が転送される。データ転送は、ノードが、書込み動作の
実行に整合する、影響を受けるコヒーレンシ単位のコヒ
ーレンシ状態を維持していない場合でも実行される。そ
の代わり、適当なコヒーレンシ状態を得るために使用さ
れるコヒーレンシ活動は、プロセッサからデータを受け
取った後に、あるいはそれと並行して開始される。シス
テム・インタフェースが書込み動作に応答してコヒーレ
ンシ活動を実行している間に、プロセッサ資源が自由に
他のコンピューティング・タスクを継続するので有利で
ある。特に、プロセッサが多数の書込み動作を連続的に
実行するときは、高速書込みプロトコルを使用して書込
み動作を実行すると、コンピュータ・システムの性能を
向上させることができる。書込み動作は、前の書込み動
作によって占有されている資源を待つプロセッサ内で停
止するのではなくシステム・インタフェースへ迅速に転
送することができる。

【００１３】コヒーレンシ単位への書込み許可を得る前
に高速書込み動作が実行される。コヒーレンシ単位を参
照する他の動作に対する順序付けは維持されない。した
がって、高速書込みプロトコルはコンピュータ・システ
ム内のすべての書込み動作に適しているわけではない。
しかし、性能を向上させるためにこのプロトコルを使用
することができる。たとえば、ソフトウェア同期動作の
影響を受ける一群の書込みは、同期の影響を受けない動
作に対する群として順序付けされるように見える。高速
書込みプロトコルを使用して一群の書込みを実行するこ
とによって得られる性能は、同期を実行するために使用
されていたシステム帯域幅を上回るものである。

【００１４】一般に、ローカル処理ノード内のプロセッ
サによって書込み動作が実行され、書込み動作に応答し
て少なくとも１つのリモート処理ノードへのコヒーレン
シ動作が実行される。書込み動作は、高速書込みとして
コード化された場合、コヒーレンシ動作をグローバルに
順序付けする前にローカル処理ノード内で完了する。逆
に、書込み動作は、高速書込みとしてコード化されない
場合、コヒーレンシ動作をグローバルに順序付けした後
にローカル・ノード内で完了する。

【００１５】概して、本発明は、多重処理コンピュータ
・システム内で書込み動作を実行する方法を企図するも
のである。多重処理コンピュータ・システムのローカル
処理ノード内のプロセッサによって書込み動作が実行さ
れる。書込み動作に応答して少なくとも１つのリモート
処理ノードへのコヒーレンシ動作が実行される。書込み
動作は、特定の所定のコードを含む場合、コヒーレンシ
動作が完了する前にローカル処理ノード内で完了する。
あるいは、書込み動作は、特定の所定のコードとは異な
るコードを含む場合、コヒーレンシ動作が完了した後に
ローカル処理ノード内で完了する。

【００１６】本発明はさらに、プロセッサとシステム・
インタフェースとを備える多重処理コンピュータ・シス
テム内で書込み動作を実行する装置を企図するものであ
る。プロセッサは、書込み動作を実行するように構成さ
れる。システム・インタフェースは、書込み動作を受け
取り、書込み動作に応答してコヒーレンシ動作を実行す
るように結合され、書込み動作が特定の所定のコードを
含む場合にコヒーレンシ動作を完了する前にプロセッサ
に対する書込み動作を完了しておくように構成される。
システム・インタフェースはさらに、書込み動作が特定
の所定のコードとは異なるコードを含む場合に、コヒー
レンシ動作が完了するまでプロセッサに対する書込み動
作の完了を抑制するように構成される。

【００１７】本発明はさらに、第１の処理ノードと第２
の処理ノードとを備えるコンピュータ・システムを企図
するものである。第１の処理ノードは、書込み動作を実
行するように構成された少なくとも１つのプロセッサを
含む。また、第１の処理ノードは、書込み動作が所定の
コードを含む場合、第１の処理ノードが書込み動作を可
能にするコヒーレンシ状態を得る前に、プロセッサに対
する書込み動作を完了しておくように構成される。第２
の処理ノードは、書込み動作の影響を受けるコヒーレン
シ単位のホーム・ノードとして構成される。第２の処理
ノードは、適当なコヒーレンシ状態を得るために、コヒ
ーレンシ要求を搬送する第１の処理ノードからコヒーレ
ンシ要求を受け取るように結合される。

【００１８】本発明の他の目的および利点は、下記の詳
細な説明を読み添付の図面を参照したときに明らかにな
ろう。

【００１９】

【発明の実施の形態】本発明では様々な修正形態および
変更形態が可能であるが、本発明の特定の実施形態が、
一例として図示され、本明細書に詳しく記載されてい
る。しかし、図面および詳細な説明が、開示した特定の
形態に本発明を制限するものではなく、本発明が、添付
の特許請求の範囲で定義した本発明の趣旨および範囲内
のすべての修正形態、等価物、変更形態をカバーするも
のであることを理解されたい。

【００２０】次に、図１を参照すると、多重処理コンピ
ュータ・システム１０の一実施形態のブロック図が示さ
れている。コンピュータ・システム１０は、ポイント・
ツー・ポイント・ネットワーク１４によって相互接続さ
れた複数のＳＭＰノード１２Ａないし１２Ｄを含む。本
明細書で特定の参照符号とその後に続く文字で参照され
た要素は、集合的に参照符号のみで参照する。たとえ
ば、ＳＭＰノード１２Ａないし１２Ｄを集合的にＳＭＰ
ノード１２と呼ぶ。図の実施形態では、各ＳＭＰノード
１２は、複数のプロセッサと、外部キャッシュと、ＳＭ
Ｐバスと、メモリと、システム・インタフェースとを含
む。たとえば、ＳＭＰノード１２Ａは、プロセッサ１６
Ａないし１６Ｂを含む複数のプロセッサと共に構成され
る。プロセッサ１６は外部キャッシュ１８に接続され、
外部キャッシュ１８はさらにＳＭＰバス２０に結合され
る。また、メモリ２２およびシステム・インタフェース
２４はＳＭＰバス２０に結合される。さらに、ＳＭＰバ
ス２０に１つまたは複数の入出力（Ｉ／Ｏ）インタフェ
ース２６を結合することができる。入出力インタフェー
ス２６は、シリアル・ポートおよびパラレル・ポート、
ディスク・ドライブ、モデム、プリンタなどの周辺装置
とのインタフェースをとるために使用される。他のＳＭ
Ｐノード１２Ｂないし１２Ｄを同様に構成することがで
きる。

【００２１】一般的に言えば、コンピュータ・システム
１０は、ローカルＳＭＰノード１２からリモートＳＭＰ
ノード１２への書込み動作を実行するように最適化され
る。ローカルＳＭＰノード１２内のプロセッサ１６は、
書込み動作が「高速書込み」プロトコルを使用して実行
されることを示す特定のコードを有する書込み動作を実
行する。システム・インタフェース２４は、「高速書込
み」書込み動作を検出すると、書込み動作を記憶し、ま
た、プロセッサからシステム・インタフェースへの書込
み動作に対応するデータを転送できるようにする。この
場合、データは、書込み動作の影響を受けるコヒーレン
シ単位の所有権を得る（たとえば、コヒーレンシ単位へ
の書込み許可を得る）ためにコヒーレンシ動作を実行す
る前に転送される。プロセッサ１６は書込み動作を迅速
に完了するので有利である。プロセッサ１６の内部の資
源は、その後の動作で使用できるように解放される。従
来よりも迅速にプロセッサ資源を解放することによって
コンピュータ・システムの性能を向上させることができ
る。

【００２２】特定の一実施形態では、ＳＭＰバス２０上
のプロセッサ１６から与えられるアドレスのある上位ビ
ットが、特定の高速動作に高速書込みプロトコルが使用
されることを示す。残りのビットは、宛先ノードと、宛
先ノードのメモリ２２内の宛先記憶位置を識別するロー
カル物理アドレスを指定する。残りのビットは、影響を
受けるコヒーレンシ単位を記憶するリモート・ノードを
識別するグローバル・アドレスでもよい。また、高速書
込みプロトコルは、特定の実施形態では書込みストリー
ム動作に制限される。書込みストリーム動作はコヒーレ
ンシ単位全体を更新する。したがって、書込みストリー
ム動作を実行するプロセッサ１６は、更新すべきコヒー
レンシ単位のコピーを得る必要はない。高速書込みプロ
トコルでは、書込みストリーム動作に関する順序付け要
件も削除され、それによって、このような動作をプロセ
ッサ１６から迅速に削除することができる。このような
書込みストリーム動作は、互いに順序付けされるが、プ
ロセッサ１６によって実行される他の動作に対しては順
序付けされない。

【００２３】高速書込みプロトコルは、多くの理由で有
用である。一般的に言えば、ローカル・ノード内のロー
カル・コピーを得ることが望ましくない、リモート・ノ
ードに対して実行すべき書込み動作を、高速書込みプロ
トコルを介して実行できるので有利である。たとえば、
ＳＭＰバス２０上のグローバル・アドレスを使用する書
込み動作を、高速書込みプロトコルを使用して実行する
ことができる。他の例を挙げると、ローカル発送元ブロ
ック（たとえば、ページ）のリモート宛先ブロックへの
ブロック・コピーを実行することができる。プロセッサ
１６は、ブロック・コピー動作を実行するために、ロー
カル発送元ブロックからデータを読み取り、そのデータ
をリモート宛先ブロックに書き込む。プロセッサ１６
は、高速書込み動作を使用して、データをリモート宛先
ブロックに書き込むことができる。また、高速書込みプ
ロトコルを使用して大型のプロセッサ間通信ブロック
（すなわち、いくつかのコヒーレンシ単位）を転送する
こともできる。通信ブロックが送られてから、受取側プ
ロセッサが通信ブロックを使用できることを示すフラグ
がセットされるまでの間に同期動作が必要なので、小型
のブロックがこの高速書込みプロトコルを使用すること
はできない。

【００２４】一般的に言えば、メモリ動作とは、データ
を発送元から宛先へ転送させる動作である。発送元また
は宛先、あるいはその両方は、開始側内の記憶位置で
も、あるいはメモリ内の記憶位置でもよい。発送元また
は宛先は、メモリ内の記憶位置であるとき、メモリ動作
と共に搬送されるアドレスを介して指定される。メモリ
動作は、読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外側の発送元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の発送元から開始側の外側の宛先
へ転送される。図１に示したコンピュータ・システムで
は、メモリ動作は、ＳＭＰバス２０上の１つまたは複数
のトランザクションと、ネットワーク１４上の１つまた
は複数のコヒーレンシ動作を含むことができる。

【００２５】アーキテクチャの概要 各ＳＭＰノード１２は基本的に、メモリ２２を共用メモ
リとして有するＳＭＰシステムである。プロセッサ１６
は、高性能プロセッサである。一実施形態では、各プロ
セッサ１６は、ＳＰＡＲＣプロセッサ・アーキテクチャ
のバージョン９に適合するＳＰＡＲＣプロセッサであ
る。しかし、プロセッサ１６が任意のプロセッサ・アー
キテクチャを使用できることに留意されたい。

【００２６】通常、プロセッサ１６は、内部命令キャッ
シュと内部データ・キャッシュとを含む。したがって、
外部キャッシュ１８はＬ２キャッシュと呼ばれる（レベ
ル２を表す。内部キャッシュはレベル１キャッシュであ
る）。プロセッサ１６が内部キャッシュと共に構成され
ていない場合、外部キャッシュ１８はレベル１キャッシ
ュである。「レベル」の語が、特定のキャッシュがプロ
セッサ１６内の処理コアにどのくらい近接しているかを
識別するために使用されることに留意されたい。レベル
１は、処理コアに最も近く、レベル２は２番目に近く、
以下同様である。外部キャッシュ１８は、それに結合さ
れたプロセッサ１６から頻繁にアクセスされるメモリ・
アドレスに迅速にアクセスする。外部キャッシュ１８が
様々な特定のキャッシュ構成として構成できることに留
意されたい。たとえば、外部キャッシュ１８によってセ
ットアソシエーティブ構成または直接マップ構成を使用
することができる。

【００２７】ＳＭＰバス２０は、プロセッサ１６（キャ
ッシュ１８を通じた通信）とメモリ２２とシステム・イ
ンタフェース２４と入出力インタフェース２６との間の
通信に適応する。一実施形態では、ＳＭＰバス２０は、
アドレス・バスおよび関連する制御信号、ならびにデー
タ・バスおよび関連する制御信号を含む。アドレス・バ
スとデータ・バスが別々のものなので、ＳＭＰバス２０
上で分割トランザクション・バス・プロトコルを使用す
ることができる。一般的に言えば、分割トランザクショ
ン・バス・プロトコルは、アドレス・バス上で行われる
トランザクションが、データ・バス上で行われる並行ト
ランザクションとは異なるものでよいプロトコルであ
る。アドレスとデータを使用するトランザクションは、
アドレス・バス上でアドレスおよび関連する制御情報が
搬送されるアドレス・フェーズと、データ・バス上でデ
ータが搬送されるデータ・フェーズとを含む。特定のア
ドレス・フェーズに対応するデータ・フェーズの前に、
他のトランザクションに関する追加アドレス・フェーズ
または追加データ・フェーズ、あるいはその両方を開始
することができる。アドレス・フェーズと対応するデー
タ・フェーズは、多数の方法で相関付けることができ
る。たとえば、データ・トランザクションをアドレス・
トランザクションと同じ順序で行うことができる。別法
として、トランザクションのアドレス・フェーズとデー
タ・フェーズを固有のタグを介して識別することができ
る。

【００２８】メモリ２２は、プロセッサ１６によって使
用されるデータおよび命令コードを記憶するように構成
される。メモリ２２は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を備えることが好ましい。た
だし、任意のタイプのメモリを使用することができる。
メモリ２２は、他のＳＭＰノード１２内の図示した同様
なメモリと共に、分散共用メモリ・システムを形成す
る。分散共用メモリのアドレス空間の各アドレスは、そ
のアドレスのホーム・ノードと呼ばれる特定のノードに
割り当てられる。ホーム・ノードとは異なるノード内の
プロセッサは、ホーム・ノードのアドレスにあるデータ
にアクセスし、場合によってはデータをキャッシュする
ことができる。したがって、ＳＭＰノード１２どうしの
間と、特定のＳＭＰノード１２Ａないし１２Ｄ内のプロ
セッサ１６とキャッシュ１８との間に、コヒーレンシが
維持される。システム・インタフェース２４はノード間
コヒーレンシを与え、それに対してＳＭＰバス２０上の
スヌーピングはノード内コヒーレンシを与える。

【００２９】システム・インタフェース２４は、ノード
間コヒーレンシを維持するだけでなく、他のＳＭＰノー
ド１２との間のデータ転送を必要とするＳＭＰバス２０
上のアドレスを検出する。システム・インタフェース２
４は、転送を実行し、トランザクションのための対応す
るデータをＳＭＰバス２０上に与える。図の実施形態で
は、システム・インタフェース２４はポイント・ツー・
ポイント・ネットワーク１４に結合される。しかし、代
替実施形態では他のネットワークを使用できることに留
意されたい。ポイント・ツー・ポイント・ネットワーク
では、ネットワーク上の各ノード間に個別の接続が存在
する。特定のノードは、専用リンクを介して第２のノー
ドと直接通信する。特定のノードは、第３のノードと通
信するときは、第２のノードと通信するために使用した
リンクとは異なるリンクを使用する。

【００３０】図１では４つのＳＭＰノード１２が示され
ているが、任意の数のノードを使用するコンピュータ・
システム１０の実施形態が企図されることに留意された
い。

【００３１】図２Ａおよび２Ｂは、コンピュータ・シス
テム１０の一実施形態によってサポートされる分散メモ
リ・アーキテクチャの概念図である。具体的には、図２
Ａおよび２Ｂは、図１の各ＳＭＰノード１２がデータを
キャッシュしメモリ・アクセスを実行する代替方法を示
す。コンピュータ・システム１０がそのようなアクセス
をサポートする方法に関する詳細については、下記で詳
しく説明する。

【００３２】次に、図２Ａを参照すると、コンピュータ
・システム１０の一実施形態によってサポートされる第
１のメモリ・アーキテクチャ３０を示す論理図が示され
ている。アーキテクチャ３０は、複数のプロセッサ３２
Ａないし３２Ｄと、複数のキャッシュ３４Ａないし３４
Ｄと、複数のメモリ３６Ａないし３６Ｄと、相互接続ネ
ットワーク３８とを含む。複数のメモリ３６は分散共用
メモリを形成する。アドレス空間内の各アドレスは、１
つのメモリ３６内の位置に対応する。

【００３３】アーキテクチャ３０は非一様メモリ・アー
キテクチャ（ＮＵＭＡ）である。ＮＵＭＡアーキテクチ
ャでは、第１のメモリ・アドレスにアクセスするのに必
要な時間の長さが、第２のメモリ・アドレスにアクセス
するのに必要な時間の長さと大幅に異なることがある。
アクセス時間は、アクセスの開始側と、アクセスされた
データを記憶しているメモリ３６Ａないし３６Ｄの位置
に依存する。たとえば、プロセッサ３２Ａが、メモリ３
６Ａに記憶されている第１のメモリ・アドレスにアクセ
スする場合、このアクセス時間は、メモリ３６Ｂないし
３６Ｄのうちの１つに記憶されている第２のメモリ・ア
ドレスへのアクセスのアクセス時間よりもずっと短い。
すなわち、プロセッサ３２Ａによるメモリ３６Ａへのア
クセスはローカルに（たとえば、ネットワーク３８上で
の転送なしに）完了することができ、それに対してメモ
リ３６Ｂへのプロセッサ３２Ａアクセスはネットワーク
３８を介して実行される。通常、ネットワーク３８を通
じたアクセスは、ローカル・メモリ内で完了するアクセ
スよりも低速である。たとえば、ローカル・アクセスは
数百ナノ秒で完了することができ、それに対してネット
ワークを介したアクセスは数マイクロ秒を占有する可能
性がある。

【００３４】リモート・ノードに記憶されているアドレ
スに対応するデータは任意のキャッシュ３４にキャッシ
ュすることができる。しかし、キャッシュ３４がそのよ
うなリモート・アドレスに対応するデータを放棄した
後、リモート・アドレスへのその後のアクセスはネット
ワーク３８上での転送を介して完了する。

【００３５】ＮＵＭＡアーキテクチャは、主として特定
のローカル・メモリに対応するアドレスを使用するソフ
トウェア・アプリケーションに優れた性能特性を付与す
ることができる。一方、より多くのランダム・アクセス
・パターンを有しメモリ・アクセスを特定のローカル・
メモリ内のアドレスに制限しないソフトウェア・アプリ
ケーションは、特定のプロセッサ３２がリモート・ノー
ドへの反復アクセスを実行するときに大量のネットワー
ク・トラフィックを経験する。

【００３６】次に図２Ｂを参照すると、図１のコンピュ
ータ・システム１０によってサポートされる第２のメモ
リ・アーキテクチャ４０を示す論理図が示されている。
アーキテクチャ４０は、複数のプロセッサ４２Ａないし
４２Ｄと、複数のキャッシュ４４Ａないし４４Ｄと、複
数のメモリ４６Ａないし４６Ｄと、ネットワーク４８と
を含む。しかし、メモリ４６はキャッシュ４４とネット
ワーク４８との間に論理的に結合される。メモリ４６
は、より大規模なキャッシュ（たとえば、レベル３のキ
ャッシュ）として働き、対応するプロセッサ４２からア
クセスされるアドレスを記憶する。メモリ４６は、対応
するプロセッサ４２から作用を受けているデータを「ア
トラクトする」と言われる。図２Ａに示したＮＵＭＡア
ーキテクチャとは異なり、アーキテクチャ４０は、ロー
カル・プロセッサがリモート・データにアクセスする際
にリモート・データをローカル・メモリに記憶すること
によってネットワーク４８上のアクセスの数を低減させ
る。

【００３７】アーキテクチャ４０をキャッシュ専用メモ
リ・アーキテクチャ（ＣＯＭＡ）と呼ぶ。メモリ４６の
組合せで形成された分散共用メモリ内の複数の位置は、
特定のアドレスに対応するデータを記憶することができ
る。特定の記憶位置に特定のアドレスの永久的なマッピ
ングが割り当てられることはない。その代わり、特定の
アドレスに対応するデータを記憶する位置は、その特定
のアドレスにアクセスするプロセッサ４２に基づいて動
的に変化する。逆に、ＮＵＭＡアーキテクチャでは、メ
モリ４６内の特定の記憶位置が特定のアドレスに割り当
てられる。アーキテクチャ４０は、アーキテクチャ上で
実行中のアプリケーションによって実行されるメモリ・
アクセス・パターンに調整し、メモリ４６どうしの間で
コヒーレンシが維持される。

【００３８】好ましい実施形態では、コンピュータ・シ
ステム１０は、図２Ａおよび２Ｂに示した両方のメモリ
・アーキテクチャをサポートする。具体的には、メモリ
・アドレスに、１つのＳＭＰノード１２Ａないし１２Ｄ
からＮＵＭＡ方式でアクセスし、同時に他のＳＭＰノー
ド１２Ａないし１２ＤからＣＯＭＡ方式でアクセスする
ことができる。一実施形態では、ＳＭＰバス２０上のア
ドレスのあるビットが、他のＳＭＰノード１２を、与え
られたアドレスのホーム・ノードとして識別している場
合に、ＮＵＭＡアクセスが検出される。そうでない場合
は、ＣＯＭＡアクセスが仮定される。他の詳細を下記に
与える。

【００３９】一実施形態では、ＣＯＭＡアーキテクチャ
は、ハードウェア技法とソフトウェア技法の組合せを使
用して実施される。ハードウェアは、ページのローカル
にキャッシュされたコピー間のコヒーレンシを維持し、
ソフトウェア（たとえば、コンピュータ・システム１０
で使用されるオペレーティング・システム）は、キャッ
シュされたページを割り振り、割り振り解除する責任を
負う。

【００４０】図３は、一般に、図１に示したＳＭＰノー
ド１２Ａに適合する、ＳＭＰノード１２Ａの一実施形態
の詳細を示す。他のノード１２も同様に構成することが
できる。図１の各ＳＭＰノード１２の特定の代替実施形
態も可能であることに留意されたい。図３に示したＳＭ
Ｐノード１２Ａの実施形態は、サブノード５０Ａやサブ
ノード５０Ｂなど複数のサブノードを含む。各サブノー
ド５０は、２つのプロセッサ１６および対応するキャッ
シュ１８と、メモリ部分５６と、アドレス・コントロー
ラ５２と、データ・コントローラ５４とを含む。サブノ
ード５０内のメモリ部分５６は集合的に、図１のＳＭＰ
ノード１２Ａのメモリ２２を形成する。他のサブノード
（図示せず）はさらに、ＳＭＰバス２０に結合され入出
力インタフェース２６を形成する。

【００４１】図３に示したように、ＳＭＰバス２０は、
アドレス・バス５８とデータ・バス６０とを含む。アド
レス・コントローラ５２はアドレス・バス５８に結合さ
れ、データ・コントローラ５４はデータ・バス６０に結
合される。図３は、システム・インタフェース論理ブロ
ック６２と、変換記憶域６４と、ディレクトリ６６と、
メモリ・タグ（ＭＴＡＧ）６８とを含むシステム・イン
タフェース２４も示す。論理ブロック６２は、アドレス
・バス５８とデータ・バス６０の両方に結合され、下記
で詳しく説明するようにある種の状況でアドレス・バス
５８上で無視信号７０をアサートする。論理ブロック６
２は、変換記憶域６４、ディレクトリ６６、ＭＴＡＧ６
８、ネットワーク１４にも結合される。

【００４２】図３の実施形態では、各サブノード５０
は、ＳＭＰバス２０が配置されたバックプレーンに挿入
できるプリント回路ボード上に構成される。このよう
に、ＳＭＰノード１２内に含まれるプロセッサまたは入
出力インタフェース２６あるいはその両方の数は、サブ
ノード５０を挿入しあるいは取り外すことによって変更
することができる。たとえば、コンピュータ・システム
１０は最初、少数のサブノード５０と共に構成すること
ができる。コンピュータ・システム１０のユーザが必要
とするコンピューティング・パワーが増大するにつれて
必要に応じて追加サブノード５０を追加することができ
る。

【００４３】アドレス・コントローラ５２は、キャッシ
ュ１８とＳＭＰ２０のアドレス部分との間のインタフェ
ースを形成する。図の実施形態では、アドレス・コント
ローラ５２は、出力待ち行列７２といくつかの入力待ち
行列７４とを含む。出力待ち行列７２は、アドレス・コ
ントローラ５２がアドレス・バス５８へのアクセスを許
可されるまで出力待ち行列に接続されたプロセッサから
のトランザクションをバッファする。アドレス・コント
ローラ５２は、出力待ち行列７２に記憶されているトラ
ンザクションを、それらが出力待ち行列７２に入れられ
た順に実行する（すなわち、出力待ち行列７２はＦＩＦ
Ｏ待ち行列である）。アドレス・コントローラ５２によ
って実行されるトランザクション、ならびにキャッシュ
１８およびプロセッサ１６の内部のキャッシュによって
スヌープされるアドレス・バス５８から受け取ったトラ
ンザクションは、入力待ち行列７４に入れられる。

【００４４】出力待ち行列７２と同様に、入力待ち行列
７４はＦＩＦＯ待ち行列である。すべてのアドレス・ト
ランザクションは、各サブノード５０の入力待ち行列７
４（場合によっては、アドレス・トランザクションを開
始したサブノード５０の入力待ち行列７４内）に記憶さ
れる。したがって、アドレス・トランザクションは、ス
ヌーピングのために、アドレス・トランザクションがア
ドレス・バス５８上で行われる順にキャッシュ１８およ
びプロセッサ１６に与えられる。トランザクションがア
ドレス・バス５８上で行われる順序は、ＳＭＰノード１
２Ａの順序である。しかし、完全なシステムは１つのグ
ローバル・メモリ順序を有することが予期される。この
ように順序が予期されるため、ネットワーク１４上の動
作の順序によってグローバル順序を確立する必要がある
ので、コンピュータ・システム１０が使用するＮＵＭＡ
アーキテクチャとＣＯＭＡアーキテクチャの両方で問題
が生じる。２つのノードがあるアドレスに対するトラン
ザクションを実行する場合、そのアドレスのホーム・ノ
ードで対応するコヒーレンシ動作が行われる順序は、各
ノード内で見られる２つのトランザクションの順序を決
める。たとえば、同じアドレスに対して２つの書込みト
ランザクションが実行される場合、そのアドレスのホー
ム・ノードに２番目に到着する書込み動作は２番目に完
了する書込みトランザクションであるべきである。すな
わち、両方の書込みトランザクションによって更新され
るバイト位置は、両方のトランザクションの完了時に第
２の書込みトランザクションから与えられる値を記憶す
る。しかし、第２のトランザクションを実行するノード
は実際には、ＳＭＰバス２０上で最初に第２のトランザ
クションを行わせることができる。無視信号７０によっ
て、ＳＭＰノード１２の残りの部分が第２のトランザク
ションに反応することなしに、第２のトランザクション
をシステム・インタフェース２４へ転送することができ
る。

【００４５】したがって、システム・インタフェース論
理ブロック６２は、アドレス・コントローラ５２の出力
待ち行列／入力待ち行列構造によって課される順序付け
制約と共に効果的に動作するために、無視信号７０を使
用する。アドレス・バス５８上にトランザクションが与
えられ、システム・インタフェース論理ブロック６２
が、このトランザクションに応答してリモート・トラン
ザクションを実行すべきであることを検出すると、論理
ブロック６２は無視信号７０をアサートする。あるトラ
ンザクションに対して無視信号７０をアサートすると、
アドレス・コントローラ５２は入力待ち行列７４へのそ
のトランザクションの格納を抑制する。したがって、無
視されたトランザクションに続いて行われ、ＳＭＰノー
ド１２Ａ内でローカルに完了する他のトランザクション
は、入力待ち行列７４の順序付け規則を破らずに、無視
されたトランザクションに対して所定の順序とは異なる
順序で完了することができる。具体的には、ネットワー
ク１４上のコヒーレンシ活動に応答してシステム・イン
タフェース２４によって実行されるトランザクション
を、無視されたトランザクションの後に続けて実行し完
了することができる。リモート・トランザクションから
応答を受け取ったときに、システム・インタフェース論
理ブロック６２によって、無視されたトランザクション
をアドレス・バス５８上で再発行することができる。そ
れによって、トランザクションは、入力待ち行列７４に
入れられ、再発行時に行われるトランザクションと共に
順序正しく完了することができる。

【００４６】一実施形態では、特定のアドレス・コント
ローラ５２からのトランザクションが無視された後、そ
の特定のアドレス・コントローラ５２からのその後のコ
ヒーレント・トランザクションも無視される。特定のプ
ロセッサ１６からのトランザクションは、アドレス・バ
ス５８上に与えられることによって課される順序付け要
件にはかかわらず、互いに重要な順序付け関係を有する
ことができる。たとえば、トランザクションは、ＳＰＡ
ＲＣアーキテクチャに含まれるＭＥＭＢＡＲ命令などの
メモリ同期命令によって他のトランザクションから分離
することができる。プロセッサ１６は、トランザクショ
ンを、それらが互いに実行される順に搬送する。トラン
ザクションは、出力待ち行列７２内で順序付けされ、し
たがって、特定の出力待ち行列７２から発行されるトラ
ンザクションは順序正しく実行されるはずである。特定
のアドレス・コントローラ５２からのその後のトランザ
クションを無視することによって、特定の出力待ち行列
７２に関するインオーダー規則を保存することができ
る。さらに、特定のプロセッサからのすべてのトランザ
クションを順序付けなくて済むことに留意されたい。し
かし、アドレス・バス５８上で、どのトランザクション
を順序付けなければならないかと、どのトランザクショ
ンを順序付けなくてもよいかを判定することは困難であ
る。したがって、この実施形態で、論理ブロック６２は
特定の出力待ち行列７２からのすべてのトランザクショ
ンの順序を維持する。この規則の例外を許容するサブノ
ード５０の他の実施形態が可能であることに留意された
い。

【００４７】データ・コントローラ５４は、データ・バ
ス６０、メモリ部分５６、キャッシュ１８との間でデー
タをルーティングする。データ・コントローラ５４は、
アドレス・コントローラ５２と同様な入力待ち行列と出
力待ち行列とを含むことができる。一実施形態では、デ
ータ・コントローラ５４は、バイト・スライス・バス構
成の複数の物理装置を使用する。

【００４８】図３に示したプロセッサ１６は、メモリ管
理装置（ＭＭＵ）７６Ａないし７６Ｂを含む。ＭＭＵ７
６は、プロセッサ１６上で実行される命令コードによっ
て生成されたデータ・アドレスと、命令アドレスに対し
て、仮想アドレス／物理アドレス変換を実行する。命令
の実行に応答して生成されるアドレスは仮想アドレスで
ある。言い換えれば、仮想アドレスは、命令コードのプ
ログラマによって作成されるアドレスである。仮想アド
レスは（ＭＭＵ７６内で具体化される）アドレス変換機
構を通過し、アドレス変換機構から対応する物理アドレ
スが作成される。物理アドレスは、メモリ２２内の記憶
位置を識別する。

【００４９】アドレス変換は多数の理由で実行される。
たとえば、アドレス変換機構を使用して、あるメモリ・
アドレスに対する特定のコンピューティング・タスクの
アクセスを許可または拒否することができる。このよう
に、あるコンピューティング・タスク内のデータおよび
命令は、他のコンピューティング・タスクのデータおよ
び命令から分離される。また、コンピューティング・タ
スクのデータおよび命令の各部分は、ハード・ディスク
・ドライブに「ページアウト」することができる。ある
部分がページアウトされると、その変換は無効化され
る。コンピューティング・タスクによるその部分へのア
クセス時には、変換が失敗しているために割り込みが行
われる。この割り込みによって、オペレーティング・シ
ステムは、ハード・ディスク・ドライブから対応する情
報を検索することができる。このように、メモリ２２内
の実際のメモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリの他の多くの用途が良く知られて
いる。

【００５０】再び、図１に示したコンピュータ・システ
ム１０を、図３に示したＳＭＰノード１２Ａ実施形態と
共に参照すると分かるように、ＭＭＵ７６によって算出
される物理アドレスは、プロセッサ１６が配置されたＳ
ＭＰノード１２に関連付けられたメモリ２２内の位置を
定義するローカル物理アドレス（ＬＰＡ）である。ＭＴ
ＡＧ６８は、メモリ２２内の各「コヒーレンシ単位」ご
とにコヒーレンシ状態を記憶する。ＳＭＰバス２０上で
アドレス変換が実行されると、システム・インタフェー
ス論理ブロック６２は、アクセスされたコヒーレンシ単
位に関する、ＭＴＡＧ６８に記憶されているコヒーレン
シ状態を調べる。ＳＭＰノード１２がこのアクセスを実
行するのに十分な、このコヒーレンシ単位へのアクセス
権を有することをコヒーレンシ状態が示している場合、
アドレス変換は続行する。しかし、トランザクションを
完了する前にコヒーレンシ活動を実行すべきであること
をコヒーレンシ状態が示している場合、システム・イン
タフェース論理ブロック６２は無視信号７０をアサート
する。論理ブロック６２は、ネットワーク１４上でコヒ
ーレンシ動作を実行し、適当なコヒーレンシ状態を得
る。適当なコヒーレンシ状態が得られると、論理ブロッ
ク６２は、無視されたトランザクションをＳＭＰバス２
０上で再発行する。それに続いて、トランザクションが
完了する。

【００５１】一般的に言えば、特定の記憶位置（たとえ
ば、キャッシュまたはメモリ２２）でコヒーレンシ単位
に関して維持されるコヒーレンシ状態は、そのＳＭＰノ
ード１２でのコヒーレンシ単位へのアクセス権を示す。
このアクセス権は、コヒーレンシ単位の妥当性と、その
ＳＭＰノード１２内でコヒーレンシ単位のコピーに対し
て与えられている読取り／書込み許可を示す。一実施形
態では、コンピュータ・システム１０によって使用され
るコヒーレンシ状態は、修正、所有、共用、無効であ
る。修正状態は、ＳＭＰノード１２が対応するコヒーレ
ンシ単位を更新したことを示す。したがって、他のＳＭ
Ｐノード１２はこのコヒーレンシ単位のコピーを有さな
い。また、修正されたコヒーレンシ単位は、ＳＭＰノー
ド１２から放棄されると、再びホーム・ノードに記憶さ
れる。所有状態は、このコヒーレンシ単位に対してＳＭ
Ｐノード１２が責任を負うが、他のＳＭＰノード１２が
コピーを共用している可能性があることを示す。この場
合も、コヒーレンシ単位は、ＳＭＰノード１２から放棄
されると、再びホーム・ノードに記憶される。共用状態
は、ＳＭＰノード１２がコヒーレンシ単位を読み取るこ
とはできるが、所有状態を得ないかぎり更新することは
できないことを示す。また、他のＳＭＰノード１２もこ
のコヒーレンシ単位のコピーを有する可能性がある。最
後に、無効状態は、ＳＭＰノード１２がコヒーレンシ単
位のコピーを有さないことを示す。一実施形態では、修
正状態は、書込み許可を示すが、無効状態を除く状態
は、対応するコヒーレンシ単位への読取り許可を示す。

【００５２】本明細書では、コヒーレンシ単位は、コヒ
ーレンシのために単位とみなされるメモリのいくつかの
連続バイトである。たとえば、コヒーレンシ単位内の１
バイトが更新された場合、コヒーレンシ単位全体が更新
されたとみなされる。特定の一実施形態では、コヒーレ
ンシ単位はキャッシュ・ラインであり、連続６４バイト
を備える。しかし、コヒーレンシ単位が任意の数のバイ
トを備えることができることが理解されよう。

【００５３】システム・インタフェース２４は、変換記
憶域６４を使用してローカル物理アドレスからグローバ
ル・アドレス（ＧＡ）への変換を記憶する変換機構も含
む。グローバル・アドレス内のあるビットは、そのグロ
ーバル・アドレスに関するコヒーレンシ情報が記憶され
ているアドレスのホーム・ノードを識別する。たとえ
ば、コンピュータ・システム１０の実施形態は、図１の
ＳＭＰノードなど４つのＳＭＰノード１２を使用するこ
とができる。そのような実施形態では、グローバル・ア
ドレスの２ビットがホーム・ノードを識別する。グロー
バル・アドレスの最上位部分のビットはホーム・ノード
を識別するために使用されることが好ましい。同じビッ
トが、ローカル物理アドレスではＮＵＭＡアクセスを識
別するために使用される。ＬＰＡのビットが、ローカル
・ノードがホーム・ノードではないことを示す場合、そ
のＬＰＡはグローバル・アドレスであり、トランザクシ
ョンはＮＵＭＡモードで実行される。したがって、オペ
レーティング・システムは、ＮＵＭＡタイプ・ページの
場合はＭＭＵ７６にグローバル・アドレスを置く。逆
に、オペレーティング・システムは、ＣＯＭＡタイプ・
ページの場合にはＭＭＵ７６にＬＰＡを置く。ＬＰＡ
が、ＧＡに等しくてよい（ホームが、ＬＰＡが与えられ
たノードのメモリ２２内にある、ＮＵＭＡアドレスなら
びにグローバル・アドレスの場合）ことに留意された
い。また、ＬＰＡは、他のＳＭＰノード１２にホームを
有するデータのコピーを記憶するために使用される記憶
位置を識別するときはＧＡに変換することができる。

【００５４】特定のホーム・ノードのディレクトリ６６
は、どのＳＭＰノード１２が、コピー間のコヒーレンシ
が維持できるようにホーム・ノードに割り当てられた所
与のグローバル・アドレスに対応するデータのコピーを
有するかを識別する。また、ホーム・ノードのディレク
トリ６６は、コヒーレンシ単位を所有するＳＭＰノード
１２を識別する。したがって、キャッシュ１８とプロセ
ッサ１６との間のローカル・コヒーレンシはスヌーピン
グを介して維持され、それに対してシステム・ワイド
（またはグローバル）コヒーレンシはＭＴＡＧ６８およ
びディレクトリ６６を使用して維持される。ディレクト
リ６６は、ＳＭＰノード１２Ａに割り当てられた（すな
わち、ＳＭＰノード１２Ａがホーム・ノードである）コ
ヒーレンシ単位に対応するコヒーレンシ情報を記憶す
る。

【００５５】図３の実施形態では、ディレクトリ６６お
よびＭＴＡＧ６８が各コヒーレンシ単位ごとに情報を記
憶することに留意されたい。逆に、変換記憶域６４は、
ページに関して定義されたローカル物理／グローバル変
換を記憶する。ページは、複数のコヒーレンシ単位を含
み、通常、サイズが数キロバイト、あるいは場合によっ
ては数メガバイトである。

【００５６】したがって、ソフトウェアは、ページごと
にローカル物理アドレス／グローバル・アドレス変換を
作成する。それによって、リモートに記憶されているグ
ローバル・ページのコピーを記憶するローカル・メモリ
・ページを割り振る。したがって、メモリ２２のブロッ
クはページごとにも特定のグローバル・アドレスに割り
振られる。しかし、前述のように、コヒーレンシ状態お
よびコヒーレンシ活動はコヒーレンシ単位上で実行され
る。したがって、メモリの特定のグローバル・アドレス
にページが割り振られたときに、ページに対応するデー
タは必ずしも、割り振られたメモリへ転送されるわけで
はない。その代わり、プロセッサ１６がページ内の様々
なコヒーレンシ単位にアクセスすると、それらのコヒー
レンシ単位はコヒーレンシ単位の所有者から転送され
る。このように、ＳＭＰノード１２Ａから実際にアクセ
スされたデータは、対応するメモリ２２へ転送される。
ＳＭＰノード１２Ａからアクセスされないデータは転送
できず、そのため、メモリ２２内のページの割り振り時
にデータのページを転送する実施形態と比べてネットワ
ーク１４上の全体的な帯域幅使用度が低減する。

【００５７】一実施形態では、変換記憶域６４、または
ディレクトリ６６、またはＭＴＡＧ６８、あるいはそれ
らの組合せはそれぞれ、関連する変換、ディレクトリ、
ＭＴＡＧ情報の一部しか記憶しないキャッシュでよいこ
とに留意されたい。変換、ディレクトリ、ＭＴＡＧ情報
の全体は、メモリ２２内のテーブルまたは専用メモリ記
憶域（図示せず）に記憶される。アクセスに必要な情報
が対応するキャッシュにない場合、テーブルはシステム
・インタフェース２４からアクセスされる。

【００５８】次に、図４を参照すると、例示的なディレ
クトリ・エントリ７１が示されている。ディレクトリ・
エントリ７１は、図３に示したディレクトリ６６の一実
施形態によって使用することができる。ディレクトリ６
６の他の実施形態は、異なるディレクトリ・エントリを
使用することができる。ディレクトリ・エントリ７１
は、有効ビット７３と、書き直しビット７５と、所有者
フィールド７７と、共用者フィールド７９とを含む。デ
ィレクトリ・エントリ７１は、ディレクトリ・エントリ
のテーブル内に存在し、対応するコヒーレンシ単位を識
別するグローバル・アドレスを介してテーブル内に配置
される。具体的には、コヒーレンシ単位に関連付けられ
たディレクトリ・エントリ７１は、コヒーレンシ単位を
識別するグローバル・アドレスで形成されたオフセット
位置にあるディレクトリ・エントリのテーブル内に記憶
される。

【００５９】有効ビット７３は、セットされると、ディ
レクトリ・エントリ７１が有効である（すなわち、その
ディレクトリ・エントリ７１は、対応するコヒーレンシ
単位に関するコヒーレンシ情報を記憶している）ことを
示す。有効ビット７３は、クリアされると、そのディレ
クトリ・エントリ７１が無効であることを示す。

【００６０】所有者フィールド７７は、１つのＳＭＰノ
ード１２をコヒーレンシ単位の所有者として識別する。
所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒーレン
シ単位を修正状態と所有状態のどちらかで維持する。通
常、所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒー
レンシ単位を修正状態で得る（下記の図１５を参照され
たい）。それに続いて、所有側ＳＭＰノード１２Ａない
し１２Ｄは、コヒーレンシ単位のコピーを他のＳＭＰノ
ード１２Ａないし１２Ｄに与える際に所有状態に遷移す
ることができる。他のＳＭＰノード１２Ａないし１２Ｄ
はコヒーレンシ単位を共用状態で得る。一実施形態で
は、所有者フィールド７７は、４つのＳＭＰノード１２
Ａないし１２Ｄのうちの１つをコヒーレンシ単位の所有
者として識別するようにコード化された２つのビットを
備える。

【００６１】共用者フィールド７９は、各ＳＭＰノード
１２Ａないし１２Ｄに割り当てられた１つのビットを含
む。ＳＭＰノード１２Ａないし１２Ｄがコヒーレンシ単
位の共用コピーを維持している場合、共用者フィールド
７９内の対応するビットがセットされる。逆に、ＳＭＰ
ノード１２Ａないし１２Ｄがコヒーレンシ単位の共用コ
ピーを維持していない場合、共用者フィールド７９内の
対応するビットはクリアされる。このように、共用者フ
ィールド７９は、図１のコンピュータ・システム１０内
に存在するコヒーレンシ単位のすべての共用コピーを示
す。

【００６２】書き直しビット７５は、セットされると、
所有者フィールド７７を介してコヒーレンシ単位の所有
者として識別されたＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の更新済みコピーをホームＳＭＰノー
ド１２に書き込んだことを示す。ビット７５は、クリア
されると、所有側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の更新済みコピーをホームＳＭＰノード
１２Ａないし１２Ｄに書き込んでいないことを示す。

【００６３】次に図５を参照すると、システム・インタ
フェース２４の一実施形態のブロック図が示されてい
る。図５に示したように、システム・インタフェース２
４は、ディレクトリ６６と、変換記憶域６４と、ＭＴＡ
Ｇ６８とを含む。変換記憶域６４は、グローバル・アド
レス・ローカル物理アドレス（ＧＡ２ＬＰＡ）変換装置
８０およびローカル物理アドレス・グローバル・アドレ
ス（ＬＰＡ２ＧＡ）変換装置８２として示されている。

【００６４】システム・インタフェース２４は、ＳＭＰ
バス２０またはネットワーク１４上で実行すべきトラン
ザクションを記憶するための入力待ち行列と出力待ち行
列も含む。具体的には、図の実施形態では、システム・
インタフェース２４は、ヘッダ・パケットをネットワー
ク１４との間でバッファするための入力ヘッダ待ち行列
８４と出力ヘッダ待ち行列８６とを含む。ヘッダ・パケ
ットは、実行すべき動作を識別し、その後に続くデータ
・パケットの数およびフォーマットを指定する。出力ヘ
ッダ待ち行列８６は、ネットワーク１４上で送るべきヘ
ッダ・パケットをバッファし、入力ヘッダ待ち行列８４
は、システム・インタフェース２４が、受け取ったヘッ
ダ・パケットを処理するまで、ネットワーク１４から受
け取ったヘッダ・パケットをバッファする。同様に、デ
ータ・パケットは、データがそれぞれ、ＳＭＰデータ・
バス６０およびネットワーク１４上で転送されるまで入
力データ待ち行列８８および出力データ待ち行列９０に
バッファされる。

【００６５】ＳＭＰ出力待ち行列９２、ＳＭＰ入力待ち
行列９４、ＳＭＰ入出力入力待ち行列（ＰＩＱ）９６
は、アドレス・バス５８との間でアドレス・トランザク
ションをバッファするために使用される。ＳＭＰ出力待
ち行列９２は、アドレス・バス５８上のシステム・イン
タフェース２４から与えられるトランザクションをバッ
ファする。無視されたトランザクションに関するコヒー
レンシ活動の完了に応答して待機させられた再発行トラ
ンザクションは、ＳＭＰ出力待ち行列９２にバッファさ
れる。また、ネットワーク１４から受け取られたコヒー
レンシ活動に応答して生成されたトランザクションは、
ＳＭＰ出力待ち行列９２にバッファされる。ＳＭＰ入力
待ち行列９４は、システム・インタフェース２４によっ
て処理されるコヒーレンシ関連トランザクションを記憶
する。逆にＳＭＰ ＰＩＱ９６は、他のＳＭＰノード１
２に存在する入出力インタフェースへ搬送される入出力
トランザクションを記憶する。入出力トランザクション
は一般に、非コヒーレントとみなされ、したがってコヒ
ーレンシ活動を生成しない。

【００６６】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６は、トランザクション・フィルタ９８から、待
機させるべきトランザクションを受け取る。トランザク
ション・フィルタ９８はＭＴＡＧ６８およびＳＭＰアド
レス・バス５８に結合される。トランザクション・フィ
ルタ９８は、他のＳＭＰノード１２上の入出力インタフ
ェースを識別する入出力トランザクションをアドレス・
バス５８上で検出した場合、そのトランザクションをＳ
ＭＰ ＰＩＱ９６に入れる。ＬＰＡアドレスへのコヒー
レント・トランザクションがトランザクション・フィル
タ９８によって検出された場合、ＭＴＡＧ６８から得た
対応するコヒーレンシ状態が調べられる。トランザクシ
ョン・フィルタ９８は、コヒーレンシ状態に応じて、無
視信号７０をアサートすることができ、コヒーレンシ・
トランザクションをＳＭＰ入力待ち行列９４で待機させ
ることができる。コヒーレント・トランザクションを実
行するのに十分な、コヒーレンシ単位へのアクセス権
が、ＳＭＰノード１２Ａによって維持されていないこと
をＭＴＡＧ６８が示している場合には、無視信号７０が
アサートされ、コヒーレンシ・トランザクションが待機
させられる。逆に、ＳＭＰノード１２Ａによって十分な
アクセス権が維持されていることをＭＴＡＧ６８が示し
ている場合、無視信号７０がアサート解除されコヒーレ
ンシ・トランザクションは生成されない。

【００６７】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６からのトランザクションは、システム・インタ
フェース２４内の要求エージェント１００によって処理
される。ＬＰＡ２ＧＡ変換装置８２は、要求エージェン
ト１００による動作の前に、トランザクションのアドレ
ス（ＬＰＡアドレスである場合）を、ＳＭＰアドレス・
バス５８上に与えられるローカル物理アドレスから、対
応するグローバル・アドレスに変換する。要求エージェ
ント１００は次いで、グローバル・アドレスによって識
別されたホーム・ノードへ送られる特定のコヒーレンシ
要求を指定するヘッダ・パケットを生成する。このコヒ
ーレンシ要求は出力ヘッダ待ち行列８６に入れられる。
それに続いて、コヒーレンシ応答が入力ヘッダ待ち行列
８４で受け取った。要求エージェント１００は、入力ヘ
ッダ待ち行列８４から得たコヒーレンシ応答を処理し、
場合によっては（下記で説明するように）ＳＭＰ出力待
ち行列９２に関する再発行トランザクションを生成す
る。

【００６８】システム・インタフェース２４には、ホー
ム・エージェント１０２とスレーブ・エージェント１０
４とが含まれる。ホーム・エージェント１０２は、入力
ヘッダ待ち行列８４から受け取ったコヒーレンシ要求を
処理する。ホーム・エージェント１０２は、特定のグロ
ーバル・アドレスに関してディレクトリ６６に記憶され
ているコヒーレンシ情報から、他のＳＭＰノード１２内
の１つまたは複数のスレーブ・エージェントへコヒーレ
ンシ・デマンドを送るべきかどうかを判定する。一実施
形態では、ホーム・エージェント１０２は、影響を受け
るコヒーレンシ単位に対応するコヒーレンシ情報をブロ
ックする。言い換えれば、そのコヒーレンシ単位に関連
するその後の要求は、コヒーレンシ要求に対応するコヒ
ーレンシ活動が完了するまで実行されない。一実施形態
によれば、ホーム・エージェント１０２は、（入力ヘッ
ダ待ち行列８４を介して）コヒーレンシ要求を開始した
要求エージェントからコヒーレンシ完了を受け取る。コ
ヒーレンシ完了は、コヒーレンシ活動が完了したことを
示す。ホーム・エージェント１０２は、コヒーレンシ完
了を受け取ると、影響を受けるコヒーレンシ単位に対応
するコヒーレンシ情報上のブロックを削除する。コヒー
レンシ情報がコヒーレンシ活動が完了するまでブロック
されるので、ホーム・エージェント１０２が、コヒーレ
ンシ要求の受取時にただちに実行されたコヒーレンシ活
動に応じてコヒーレンシ情報を更新できることに留意さ
れたい。

【００６９】スレーブ・エージェント１０４は、コヒー
レンシ・デマンドを入力ヘッダ待ち行列８４を介して他
のＳＭＰノード１２のホーム・エージェントから受け取
る。スレーブ・エージェント１０４は、特定のコヒーレ
ンシ・デマンドに応答して、コヒーレンシ・トランザク
ションをＳＭＰ出力待ち行列９２で待機させる。一実施
形態では、コヒーレンシ・トランザクションによって、
キャッシュ１８およびプロセッサ１６の内部のキャッシ
ュは、影響を受けるコヒーレンシ単位を無効化すること
ができる。コヒーレンシ単位がキャッシュ内で修正され
た場合、修正済みデータはシステム・インタフェース２
４へ転送される。別法として、コヒーレンシ・トランザ
クションによって、キャッシュ１８およびプロセッサ１
６の内部のキャッシュは、コヒーレンシ単位のコヒーレ
ンシ状態を共用に変更することができる。スレーブ・エ
ージェント１０４は、コヒーレンシ・デマンドに応答し
て活動を完了した後、コヒーレンシ・デマンドに対応す
るコヒーレンシ要求を開始した要求エージェントへコヒ
ーレンシ応答を送る。コヒーレンシ応答は、出力ヘッダ
待ち行列８６で待機させられる。コヒーレンシ・デマン
ドに応答して活動を実行する前に、コヒーレンシ・デマ
ンドと共に受け取られたグローバル・アドレスがＧＡ２
ＬＰＡ変換装置８０を介してローカル物理アドレスに変
換される。

【００７０】一実施形態によれば、要求エージェント１
００、ホーム・エージェント１０２、スレーブ・エージ
ェント１０４によって実行されるコヒーレンシ・プロト
コルは書込み無効化ポリシーを含む。言い換えれば、Ｓ
ＭＰノード１２内のプロセッサ１６があるコヒーレンシ
単位を更新すると、他のＳＭＰノード１２内に記憶され
ているそのコヒーレンシ単位のコピーは無効化される。
しかし、他の実施形態では他の書込みポリシーを使用す
ることができる。たとえば、書込み更新ポリシーを使用
することができる。書込み更新ポリシーによれば、ある
コヒーレンシ単位が更新されると、更新済みデータは各
ＳＭＰノード１２に記憶されているそのコヒーレンシ単
位の各コピーへ送る。

【００７１】次に図６を参照すると、要求エージェント
１００に対応するＳＭＰノード１２内のＳＭＰバス２０
上の特定のトランザクションに応答して、第１のＳＭＰ
ノード１２Ａないし１２Ｄ（「要求側ノード」）の要求
エージェント１００と第２のＳＭＰノード１２Ａないし
１２Ｄ（「ホーム・ノード」）のホーム・エージェント
１０２と第３のＳＭＰノード１２Ａないし１２Ｄ（「ス
レーブ・ノード」）のスレーブ・エージェント１０４と
の間で実行される通常のコヒーレンシ活動を示す図が示
されている。図１に示すようなコンピュータ・システム
１０の一実施形態によって使用される特定のコヒーレン
シ活動を、下記で図１１ないし１５に関して詳しく説明
する。この説明の残りの部分全体にわたって、参照符号
１００、１０２、１０４は、要求エージェント、ホーム
・エージェント、スレーブ・エージェントを識別するた
めに使用される。エージェントが他のエージェントと通
信する際、２つのエージェントがそれぞれの異なるＳＭ
Ｐノード１２Ａないし１２Ｄに存在することが多いこと
を理解されたい。

【００７２】要求エージェント１００は、ＳＭＰバス２
０からトランザクションを受け取ると、トランザクショ
ンに適したコヒーレンシ要求を形成し、トランザクショ
ンのアドレスに対応するホーム・ノードへコヒーレンシ
要求を送る（参照符号１１０）。コヒーレンシ要求は、
要求エージェント１００から要求されたアクセス権なら
びに影響を受けるコヒーレンシ単位のグローバル・アド
レスを示す。要求されたアクセス権は、要求エージェン
ト１００に対応するＳＭＰノード１２で試みられている
トランザクションの実行を可能にするのに十分なもので
ある。

【００７３】ホーム・エージェント１０２は、コヒーレ
ンシ要求を受け取ると、関連するディレクトリ６６にア
クセスし、どのＳＭＰノード１２が、影響を受けるコヒ
ーレンシ単位のコピーを記憶しているかを判定する。ま
た、ホーム・エージェント１０２はコヒーレンシ単位の
所有者を判定する。ホーム・エージェント１０２は、影
響を受けるコヒーレンシ単位のコピーを記憶している各
ノードのスレーブ・エージェント１０４と、影響を受け
るコヒーレンシ単位に対する所有コヒーレンシ状態を有
するノードのスレーブ・エージェント１０４へのコヒー
レンシ・デマンドを生成することができる（参照符号１
１２）。コヒーレンシ・デマンドは、受取側ＳＭＰノー
ド１２内の影響を受けるコヒーレンシ単位の新しいコヒ
ーレンシ状態を示す。コヒーレンシ要求が未処理なの
で、ホーム・エージェント１０２は、影響を受けるコヒ
ーレンシ単位に関連するその後のコヒーレンシ要求がホ
ーム・エージェント１０２によって開始されないよう
に、影響を受けるコヒーレンシ単位に対応するコヒーレ
ンシ情報をブロックする。また、ホーム・エージェント
１０２は、コヒーレンシ要求が完了したことを反映する
ようにコヒーレンシ情報を更新する。

【００７４】ホーム・エージェント１０２は、要求エー
ジェント１００へコヒーレンシ応答を送ることもできる
（参照符号１１４）。コヒーレンシ応答は、スレーブ・
エージェント１０４から発行されるコヒーレンシ応答の
数を示すことができる。別法として、ある種のトランザ
クションは、スレーブ・エージェント１０４との対話な
しで完了することができる。たとえば、ホーム・エージ
ェント１０２を含むＳＭＰノード１２内の入出力インタ
フェース２６を目標とする入出力トランザクションは、
ホーム・エージェント１０２によって完了することがで
きる。ホーム・エージェント１０２は、関連するＳＭＰ
バス２０に関するトランザクションを待機させ（参照符
号１１６）、次いで、トランザクションが完了したこと
を示す応答を送ることができる。

【００７５】スレーブ・エージェント１０４は、ホーム
・エージェント１０２からのコヒーレンシ・デマンドに
応答して、関連するＳＭＰバス２０上に与えるトランザ
クションを待機させることができる（参照符号１１
８）。また、スレーブ・エージェント１０４は要求エー
ジェント１００へコヒーレンシ応答を送る（参照符号１
２０）。コヒーレンシ応答は、特定のコヒーレンシ要求
に応答して受け取られたコヒーレンシ・デマンドがその
スレーブによって完了したことを示す。コヒーレンシ応
答は、コヒーレンシ・デマンドが完了したとき、あるい
はコヒーレンシ・デマンドが、対応するＳＭＰノード１
２上で確実に完了し、影響を受けるコヒーレンシ単位に
対する状態変化がコヒーレンシ・デマンドが完了するよ
りも前に実行される、コヒーレンシ・デマンドが完了す
るよりも前の時間に、スレーブ・エージェント１０４に
よって送られる。

【００７６】要求エージェント１００は、影響を受ける
各スレーブ・エージェント１０４からコヒーレンシ応答
を受け取ると、ホーム・エージェント１０２へコヒーレ
ンシ完了を送る（参照符号１２２）。ホーム・エージェ
ント１０２は、コヒーレンシ完了を受け取ると、対応す
るコヒーレンシ情報からブロックを削除する。要求エー
ジェント１００は、再発行トランザクションを、ＳＭＰ
バス２０上で実行できるように待機させ、ＳＭＰノード
１２内でトランザクションを完了することができる（参
照符号１２４）。

【００７７】コヒーレンシ要求を発行した要求エージェ
ント１００によって各コヒーレンシ要求に固有のタグが
割り当てられることに留意されたい。その後に続くコヒ
ーレンシ・デマンド、コヒーレンシ応答、コヒーレンシ
完了はこのタグを含む。このように、特定のコヒーレン
シ要求に関するコヒーレンシ活動は、関連する各エージ
ェントによって識別することができる。さらに、非コヒ
ーレント・トランザクション（たとえば、入出力トラン
ザクション）に応答して非コヒーレント動作を実行でき
ることに留意されたい。非コヒーレント動作は、要求側
ノードとホーム・ノードしか使用しないものでよい。さ
らに、ホーム・エージェント１０２によって各コヒーレ
ンシ要求に異なる固有のタグを割り当てることができ
る。それぞれの異なるタグは、ホーム・エージェント１
０２を識別し、要求側のタグの代わりにコヒーレンシ完
了を表すために使用される。

【００７８】次に図７を参照すると、ＳＭＰバス２０上
でのリード・ツー・オウン・トランザクションに応答し
たコンピュータ・システム１０の例示的な実施形態に関
するコヒーレンシ活動を示す図が示されている。リード
・ツー・オウン・トランザクションが実行されるのは、
プロセッサ１６によって要求された特定のデータに関し
てキャッシュ・ミスが検出され、プロセッサ１６がコヒ
ーレンシ単位への書込み許可を要求したときである。ス
トア・キャッシュ・ミスはたとえば、リード・ツー・オ
ウン・トランザクションを生成することができる。

【００７９】要求エージェント１００、ホーム・エージ
ェント１０２、いくつかのスレーブ・エージェント１０
４を図７に示す。ＳＭＰバス２０からリード・ツー・オ
ウン・トランザクションを受け取ったノードは、影響を
受けるコヒーレンシ単位を無効状態で記憶する（たとえ
ば、コヒーレンシ単位はそのノードには記憶されな
い）。要求ノード１００の下付き文字「ｉ」は無効状態
を示す。ホーム・ノードは、コヒーレンシ単位を共用状
態で記憶し、いくつかのスレーブ・エージェント１０４
に対応するノードもコヒーレンシ単位を共用状態で記憶
する。ホーム・エージェント１０２およびスレーブ・エ
ージェント１０４の下付き文字「ｓ」は、それらのノー
ドでの共用状態を示す。リード・ツー・オウン動作は、
要求されたコヒーレンシ単位を要求側ノードへ転送させ
る。要求側ノードはコヒーレンシ単位を修正状態で受け
取る。

【００８０】要求エージェント１００は、ＳＭＰバス２
０からリード・ツー・オウン・トランザクションを受け
取ると、コヒーレンシ単位のホーム・ノードへリード・
ツー・オウン・コヒーレンシ要求を送る（参照符号１３
０）。受取側ホーム・ノードのホーム・エージェント１
０２は、１つまたは複数の他のノードに関する共用状態
を検出する。スレーブ・エージェントが所有状態ではな
く共用状態であるので、ホーム・ノードは、要求された
データを直接供給することができる。ホーム・エージェ
ント１０２は、要求されたコヒーレンシ単位に対応する
データを含むデータ・コヒーレンシ応答を要求エージェ
ント１００へ送る（参照符号１３２）。データ・コヒー
レンシ応答は、要求エージェント１００がデータの所有
権を得る前に他のノードのスレーブ・エージェントから
受け取るべき肯定応答の数も示す。ホーム・エージェン
ト１０２は、要求側ＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の所有者であり、他のＳＭＰノード１
２Ａないし１２Ｄがそれぞれ無効であることを示すよう
にディレクトリ６６を更新する。要求エージェント１０
０からのコヒーレンシ完了の受取時に、コヒーレンシ単
位に関するコヒーレンシ情報がブロック解除されると、
ディレクトリ６６は各ＳＭＰノード１２でのコヒーレン
シ単位の状態に一致する。

【００８１】ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位の共用コピーを維持している各ス
レーブ・エージェント１０４へ無効化コヒーレンシ・デ
マンドを送る（参照符号１３４Ａ、１３４Ｂ、１３４
Ｃ）。無効化コヒーレンシ・デマンドは、受取側スレー
ブ・エージェントにノード内の対応するコヒーレンシ単
位を無効化させ、無効化が完了したことを示す肯定コヒ
ーレンシ応答を要求側ノードへ送らせる。各スレーブ・
エージェント１０４は、コヒーレンシ単位の無効化を完
了し、それに続いて肯定コヒーレンシ応答を送る（参照
符号１３６Ａ、１３６Ｂ、１３６Ｃ）。一実施形態で
は、各肯定応答は、コヒーレンシ単位に関して要求エー
ジェント１００によって受け取った応答の総数のカウン
トを含む。

【００８２】要求エージェント１００は、スレーブ・エ
ージェント１０４から各肯定コヒーレンシ応答を受け取
りホーム・エージェント１０２からデータ・コヒーレン
シ応答を受け取った後、ホーム・エージェント１０２へ
コヒーレンシ完了を送る（参照符号１３８）。要求エー
ジェント１００は、そのローカル・メモリ内のコヒーレ
ンシ単位を無効化し、ホーム・エージェント１０２は、
対応するコヒーレンシ情報に対するブロックを解除す
る。データ・コヒーレンシ応答１３２および肯定コヒー
レンシ応答１３６が、特に各ノード内の未処理のトラン
ザクションの数に応じて任意の順序で受け取ることがで
きることに留意されたい。

【００８３】次に図８を参照すると、要求エージェント
１００によって使用される例示的な状態マシンを示すフ
ローチャート１４０が示されている。要求エージェント
１００は、フローチャート１４０で表した状態マシンの
複数の独立のコピーを含むことができ、そのため、複数
の要求を並行して処理することができる。

【００８４】要求エージェント１００は、ＳＭＰ入力待
ち行列９４からトランザクションを受け取ると、要求準
備完了状態１４２を開始する。要求準備完了状態１４２
では、要求エージェント１００は、影響を受けるコヒー
レンシ単位のグローバル・アドレスで識別されるホーム
・ノードに存在するホーム・エージェント１０２へコヒ
ーレンシ要求を送る。要求エージェント１００は、コヒ
ーレンシ要求を送ると、要求アクティブ状態１４４に遷
移する。要求アクティブ状態１４４中に、要求エージェ
ント１００はスレーブ・エージェント１０４から（およ
び任意選択でホーム・エージェント１０２から）コヒー
レンシ応答を受け取る。各コヒーレンシ応答を受ける
と、要求エージェント１００は、コヒーレンシ活動を開
始したトランザクションのタイプに応じて新しい状態に
遷移する。また、要求活動状態１４２は、タイマを使用
して、所定のタイムアウト期間内にコヒーレンシ応答が
受け取られなかったことを検出することができる。ホー
ム・エージェント１０２によって指定された応答の数を
受け取る前にタイマが満了した場合、要求エージェント
１００はエラー状態に遷移する（図示せず）。さらに、
ある種の実施形態は、読取り転送が失敗したことを示す
応答を使用することができる。そのような応答を受け取
った場合、要求エージェント１００は、要求準備完了状
態１４２に遷移し再び読取りを試みる。

【００８５】エラーやタイムアウトなしで応答を受け取
った場合、状態は読取りトランザクションに関しては要
求エージェント１００によって読取り完了状態１４６に
遷移する。読取りトランザクションの場合、受け取った
応答のうちの１つに、要求されたコヒーレンシ単位に対
応するデータを含めることができることに留意された
い。要求エージェント１００は、ＳＭＰバス２０上で読
取りトランザクションを再発行し、さらにホーム・エー
ジェント１０２へコヒーレンシ完了を送る。それに続い
て、要求エージェント１００はアイドル状態１４８に遷
移する。次いで、図８に示した状態マシンを使用して、
要求エージェント１００によって新しいトランザクショ
ンを処理することができる。

【００８６】逆に、書込みトランザクションには書込み
アクティブ状態１５０および無視書込み再発行状態１５
２が使用される。コンピュータ・システム１０のある種
の書込みトランザクションでは、ネットワーク１４上で
コヒーレンシ活動が開始されても、無視信号７０はアサ
ートされない。たとえば、入出力書込みトランザクショ
ンは無視されない。書込みデータは、システム・インタ
フェース２４へ転送され、そこに記憶される。ＳＭＰバ
ス２０上での書込みトランザクションのデータ・フェー
ズよりも前にコヒーレンシ応答を受け取った場合にシス
テム・インタフェース２４へデータを転送できるよう
に、非無視書込みトランザクションには書込みアクティ
ブ状態１５０が使用される。対応するデータを受け取っ
た後、要求エージェント１００は書込み完了状態１５４
に遷移する。書込み完了状態１５４中に、コヒーレンシ
完了応答がホーム・エージェント１０２へ送られる。そ
れ続いて、要求エージェント１００がアイドル状態１４
８に遷移する。

【００８７】無視された書込みトランザクションは、無
視書込み再発行状態１５２への遷移を介して処理され
る。無視書込み再発行状態１５２中に、要求エージェン
ト１００は、無視された書込みトランザクションをＳＭ
Ｐバス２０上で再発行する。このように、書込みデータ
を発送側プロセッサ１６から転送することができ、対応
する書込みトランザクションをプロセッサ１６によって
解除することができる。要求エージェント１００は、書
込みデータをコヒーレンシ完了と共に送るべきかどうか
に応じて、無視書込みアクティブ状態１５６と無視書込
み完了状態１５８のどちらかに遷移する。無視書込みア
クティブ状態１５６は、書込みアクティブ状態１５０と
同様に、ＳＭＰバス２０からのデータ転送を待つために
使用される。無視書込み完了状態１５８中に、ホーム・
エージェント１０２へコヒーレンシ完了が送られる。そ
れに続いて、要求エージェント１００がアイドル状態１
４８に遷移する。要求エージェント１００は、ＳＭＰ入
力待ち行列９４からトランザクションを受け取ると、ア
イドル状態１４８から要求準備完了状態１４２に遷移す
る。

【００８８】次に図９を参照すると、ホーム・エージェ
ント１０２に関する例示的な状態マシンを示すフローチ
ャート１６０が示されている。ホーム・エージェント１
０２は、それに対する複数の未処理の要求を処理できる
ように、フローチャート１６０で表した状態マシンの複
数の独立のコピーを含むことができる。しかし、一実施
形態によれば、複数の未処理の要求が同じコヒーレンシ
単位に影響を与えることはない。

【００８９】ホーム・エージェント１０２は、要求受取
状態１６２でコヒーレンシ要求を受け取る。この要求
は、コヒーレント要求とその他のトランザクション要求
のどちらかとして分類することができる。一実施形態に
よれば、他のトランザクション要求には、入出力読取り
要求および入出力書込み要求と、割り込み要求と、管理
要求を含めることができる。非コヒーレント要求は、状
態１６４の間にＳＭＰバス２０上でトランザクションを
送ることによって処理される。それに続いて、コヒーレ
ンシ完了が送られる。コヒーレンシ完了の受取時に、入
出力書込みトランザクションおよび割り込み許可トラン
ザクションによって、ホーム・ノード内のＳＭＰバス２
０上でデータ・トランザクションが送られる（データ専
用状態１６５）。データが転送されると、ホーム・エー
ジェント１０２はアイドル状態１６６に遷移する。別法
として、コヒーレンシ完了の受取時に、入出力読取りト
ランザクション、管理トランザクション、割り込み拒否
トランザクションによって、アイドル状態への遷移が行
われる。

【００９０】逆に、ホーム・エージェント１０２は、コ
ヒーレンシ要求を受け取ると検査状態１６８に遷移す
る。検査状態１６８は、コヒーレンシ要求の影響を受け
るコヒーレンシ単位に関してコヒーレンシ活動が進行中
であるかどうかを検出するために使用される。コヒーレ
ンシ活動が進行中である（すなわち、コヒーレンシ情報
がブロックされている）場合、ホーム・エージェント１
０２は、進行中のコヒーレンシ活動が完了するまで検査
状態１６８のままである。それに続いて、ホーム・エー
ジェント１０２は設定状態１７０に遷移する。

【００９１】設定状態１７０中に、ホーム・エージェン
ト１０２は、ブロックすべき影響を受けるコヒーレンシ
単位に対応するコヒーレンシ情報を記憶するディレクト
リ・エントリの状況を設定する。ブロック状況によっ
て、影響を受けるコヒーレンシ単位へのその後の活動の
進行が妨げられ、コンピュータ・システム１０のコヒー
レンシ・プロトコルが簡略化される。ホーム・エージェ
ント１０２は、受け取ったコヒーレンシ要求に対応する
トランザクションの読取り特性または書込み特性に応じ
て、読取り状態１７２または書込み応答状態１７４に遷
移する。

【００９２】ホーム・エージェント１０２は、読取り状
態１７２中に、読取りトランザクションに関して更新さ
れるコヒーレンシ・デマンドをスレーブ・エージェント
１０４に発行する。ホーム・エージェント１０２は、要
求エージェント１００からコヒーレンシ完了が受け取る
まで読取り状態１７２のままであり、その後、ブロック
状況クリア状態１７６に遷移する。読取りを求めるコヒ
ーレンシ要求が失敗する可能性のある実施形態では、ホ
ーム・エージェント１０２は、読取りトランザクション
の失敗を示すコヒーレンシ完了を受け取ると、影響を受
けるディレクトリ・エントリの状態をコヒーレンシ要求
の前の状態に復元する。

【００９３】書込み状態１７４中に、ホーム・エージェ
ント１０２は要求エージェント１００へコヒーレンシ応
答を送る。ホーム・エージェント１０２は、要求エージ
ェント１００からコヒーレンシ完了が受け取ったまで応
答書込み状態１７４のままである。コヒーレンシ完了と
共にデータを受け取った場合、ホーム・エージェント１
０２は書込みデータ状態１７８に遷移する。別法とし
て、ホーム・エージェント１０２は、データを含まない
コヒーレンシ完了を受け取ったときに、ブロック状況ク
リア状態１７６に遷移する。

【００９４】ホーム・エージェント１０２は、受け取っ
た書込みデータを転送するために、書込みデータ状態１
７８中にＳＭＰバス２０上で書込みトランザクションを
発行する。たとえば、書込みストリーム動作（後述）に
よって、データがホーム・エージェント１０２へ転送さ
れる。ホーム・エージェント１０２は、受け取ったデー
タを、記憶するためにメモリ２２へ送る。それに続い
て、ホーム・エージェント１０２はブロック状況クリア
状態１７６に遷移する。

【００９５】ホーム・エージェント１０２は、ブロック
状況クリア状態１７６で受け取ったコヒーレンシ要求の
影響を受けるコヒーレンシ単位に対応するコヒーレンシ
情報のブロック状況をクリアする。それに続いて、コヒ
ーレンシ情報にアクセスすることができる。非ブロック
・コヒーレンシ情報内に存在する状態は、前に受け取っ
たコヒーレンシ要求によって開始されたコヒーレンシ活
動を反映する。ホーム・エージェント１０２は、対応す
るコヒーレンシ情報のブロック状況をクリアすることに
よって、アイドル状態１６６に遷移する。ホーム・エー
ジェント１０２は、コヒーレンシ要求を受け取ると、ア
イドル状態１６６から受取要求状態１６２に遷移する。

【００９６】次に図１０を参照すると、スレーブ・エー
ジェント１０４に関する例示的な状態マシンを示すフロ
ーチャート１８０が示されている。スレーブ・エージェ
ント１０４は、受取状態１８２中にコヒーレンシ・デマ
ンドを受け取る。スレーブ・エージェント１０４は、コ
ヒーレンシ・デマンドに応答して、ＳＭＰバス２０上に
与えられるトランザクションを待機させる。このトラン
ザクションによって、キャッシュ１８およびプロセッサ
１６の内部のキャッシュの状態が、受け取ったコヒーレ
ンシ・デマンドに応じて変化する。スレーブ・エージェ
ント１０４は、このトランザクションを要求発送状態１
８４の間待機させる。

【００９７】応答発送状態１８６中に、スレーブ・エー
ジェント１０４は、トランザクションを開始した要求エ
ージェント１００へコヒーレンシ応答を送る。様々な実
施形態によれば、スレーブ・エージェント１０４が、Ｓ
ＭＰバス２０に関するトランザクションを待機させ、あ
るいはＳＭＰバス２０上のトランザクションが首尾良く
完了したときに要求発送状態１８４から応答発送状態１
８６に遷移できることに留意されたい。スレーブ・エー
ジェント１０４は、コヒーレンシ応答を送った後、アイ
ドル状態１８８に遷移する。スレーブ・エージェント１
０４は、コヒーレンシ・デマンドを受け取るとアイドル
状態１８８から受取状態１８２に遷移することができ
る。

【００９８】次に図１１ないし１４を参照すると、例示
的なコヒーレンシ要求タイプ、コヒーレンシ・デマンド
・タイプ、コヒーレンシ応答タイプ、コヒーレンシ完了
タイプをリストしたいくつかの表が示されている。図１
１ないし１４の表に示したタイプは、コンピュータ・シ
ステム１０の一実施形態によって使用することができ
る。他の実施形態は、他の数組のタイプを使用すること
ができる。

【００９９】図１１は、コヒーレンシ要求のタイプをリ
ストした表１９０である。第１の列１９２は、下記の図
１５で使用される各要求タイプのコードをリストしたも
のである。第２の列１９４は、コヒーレンシ要求タイプ
をリストしたものであり、第３の列１９６は、コヒーレ
ンシ要求の発送元を示すものである。図１２ないし１２
では、同様な列がコヒーレンシ・デマンド、コヒーレン
シ応答、コヒーレンシ完了に使用される。「Ｒ」は要求
エージェント１００を示し、「Ｓ」はスレーブ・エージ
ェント１０４を示し、「Ｈ」はホーム・エージェント１
０２を示す。

【０１００】リード・ツー・シェア要求は、特定のＳＭ
Ｐノードにコヒーレンシ単位が存在せず、ＳＭＰバス２
０からコヒーレンシ単位へのトランザクションの性質
上、コヒーレンシ単位への読取りアクセスが必要である
ときに実行される。たとえば、キャッシュ可能読取りト
ランザクションではリード・ツー・シェア要求が実行さ
れる。一般的に言えば、リード・ツー・シェア要求と
は、共用状態のコヒーレンシ単位のコピーを求める要求
である。同様に、リード・ツー・オウン要求とは、所有
状態のコヒーレンシ単位のコピーを求める要求である。
他のＳＭＰノード内のコヒーレンシ単位のコピーは無効
状態に変更すべきである。リード・ツー・オウン要求
は、たとえばキャッシュ可能書込みトランザクションの
キャッシュ・ミスに応答して実行することができる。

【０１０１】読取りストリームおよび書込みストリーム
とは、コヒーレンシ単位全体の読取りまたは書込みを求
める要求である。これらの動作は通常、ブロック・コピ
ー動作に使用される。プロセッサ１６およびキャッシュ
１８は、読取りストリーム要求または書込みストリーム
要求に応答して与えられたデータはキャッシュしない。
その代わり、読取りストリーム要求の場合には、コヒー
レンシ単位がプロセッサ１６へのデータとして与えら
れ、書込みストリーム要求の場合にはメモリ２２にデー
タが書き込まれる。リード・ツー・シェア要求、リード
・ツー・オウン要求、読取りストリーム要求をＣＯＭＡ
動作（たとえば、ＲＴＳ、ＲＴＯ、ＲＳ）またはＮＵＭ
Ａ動作（たとえば、ＲＴＳＮ、ＲＴＯＮ、ＲＳＮ）とし
て実行できることに留意されたい。

【０１０２】書き直し要求は、コヒーレンシ単位のホー
ム・ノードにコヒーレンシ単位が書き込まれるときに実
行される。ホーム・ノードは、コヒーレンシ単位を書き
直す許可と共に応答する。コヒーレンシ単位は次いで、
コヒーレンシ完了と共にホーム・ノードに渡される。

【０１０３】無効要求は、他のＳＭＰノード内のコヒー
レンシ単位のコピーを無効化するために実行される。無
効化要求が生成される例示的なケースは、共用または所
有されているコヒーレンシ単位への書込みストリーム・
トランザクションである。書込みストリーム・トランザ
クションではコヒーレンシ単位が更新され、したがって
他のＳＭＰノード内のコヒーレンシ単位のコピーが無効
化される。

【０１０４】入出力読取りトランザクションおよび入出
力書込みトランザクションに応答して入出力読取り要求
および入出力書込み要求が送られる。入出力トランザク
ションは非コヒーレントである（すなわち、トランザク
ションはキャッシュされず、トランザクションに対して
コヒーレンシは維持されない）。入出力ブロック・トラ
ンザクションでは、通常の入出力トランザクションより
も大きな、データの一部が転送される。一実施形態で
は、ブロック入出力動作で６４バイトの情報が転送さ
れ、それに対して非ブロック入出力トランザクションで
８バイトが転送される。

【０１０５】フラッシュ要求ではコヒーレンシ単位のコ
ピーが無効化される。修正されたコピーはホーム・ノー
ドへ返される。割り込み要求は、リモートＳＭＰノード
内の特定の装置への割り込みを知らせるために使用され
る。割り込みは特定のプロセッサ１６に与えることがで
き、そのプロセッサは、割り込みに応答して所定のアド
レスに記憶されている割り込みサービス・ルーチンを実
行することができる。管理パケットは、ノード間である
種のリセット信号を送るために使用される。

【０１０６】図１２は、例示的なコヒーレンシ・デマン
ド・タイプをリストした表１９８である。表１９０と同
様に、表１９８には列１９２、１９４、１９６が含まれ
る。リード・ツー・シェア・デマンドは、コヒーレンシ
単位の所有者へ搬送され、それによってその所有者は要
求側ノードへデータを送る。同様に、リード・ツー・オ
ウン・デマンドおよび読取りストリーム・デマンドによ
って、コヒーレンシ単位の所有者は要求側ノードへデー
タを送る。また、リード・ツー・オウン・デマンドによ
って、所有者は所有者ノード内のコヒーレンシ単位の状
態を無効に変更する。読取りストリーム・デマンドおよ
びリード・ツー・シェア・デマンドによって、所有者ノ
ードにおける状態が（修正から）所有に変更される。

【０１０７】無効化デマンドでは、対応するコヒーレン
シ単位は転送されない。その代わり、無効化デマンドで
はコヒーレンシ単位のコピーが無効化される。最後に、
管理デマンドは管理要求に応答して搬送される。各デマ
ンドが要求エージェント１００からの要求に応答してホ
ーム・エージェント１０２によって開始されることを留
意されたい。

【０１０８】図１３は、コンピュータ・システム１０の
一実施形態によって使用される例示的な応答タイプをリ
ストした表２００である。図１１および１２と同様に、
図１３はコヒーレンシ応答に関する列１９２、１９４、
１９６を含む。

【０１０９】データ応答とは、要求されたデータを含む
応答である。所有者スレーブ・エージェントは通常、コ
ヒーレンシ要求に関するデータ応答を与える。しかし、
ホーム・エージェントは入出力読取り要求に関するデー
タを与えることができる。

【０１１０】肯定応答は、特定のコヒーレンシ要求に関
連するコヒーレンシ・デマンドが完了したことを示す。
スレーブ・エージェントは通常、肯定応答を与えるが、
ホーム・エージェントは、ホーム・ノードがコヒーレン
シ単位の所有者であるときに肯定応答を（データと共
に）与える。

【０１１１】スレーブ所有なし応答、アドレス・マップ
なし応答、エラー応答は、エラーが検出されたときにス
レーブ・エージェント１０４によって搬送される。スレ
ーブ所有なし応答は、コヒーレンシ単位の所有者および
スレーブがもはやコヒーレンシ単位を所有していないと
きにホーム・エージェント１０２によってスレーブが識
別された場合に送られる。アドレス・マップなし応答
は、所有権を主張している装置が、対応するＳＭＰバス
２０上にはないデマンドを、スレーブが受け取った場合
に、送られる。スレーブ・エージェントによって検出さ
れた他のエラー条件はエラー応答を介して示される。

【０１１２】ホーム・エージェント１０２は、スレーブ
・エージェント１０４が使用できるエラー応答以外のエ
ラー応答を与えることができる。対応する要求がホーム
・エージェント１０２によるサービスを必要としていな
いことを示すために、ホーム・エージェント１０２によ
って否定肯定（ＮＡＣＫ）および否定応答（ＮＯＰＥ）
が使用される。ＮＡＣＫトランザクションを使用して、
対応する要求がホーム・ノードによって拒否されたこと
を示すことができる。たとえば、割り込み要求は、受取
側ノードによって割り込みが拒否された場合にＮＡＣＫ
を受け取る。受取側ノードによって割り込みが受け入れ
られた場合には肯定応答（ＡＣＫ）が搬送される。ＮＯ
ＰＥトランザクションは、受取側ノードによって記憶さ
れていないコヒーレンシ単位のための対応するフラッシ
ュ要求が搬送されたことを示すために使用される。

【０１１３】図１４は、コンピュータ・システム１０の
一実施形態による例示的なコヒーレンシ完了タイプを示
す表２０２である。図１４は、図１１ないし１３と同様
に、コヒーレンシ完了に関する列１９２、１９４、１９
６を含む。

【０１１４】データなしの完了は、特定の要求が完了し
たことを示す、要求エージェント１００からホーム・エ
ージェント１０２への信号として使用される。ホーム・
エージェント１０２は、これに応答して、対応するコヒ
ーレンシ情報をブロック解除する。ＳＭＰバス２０上の
異なるトランザクションに対応する２種類のデータ完了
が含まれている。一方のタイプの再発行トランザクショ
ンでは、ＳＭＰバス２０上でデータ・フェーズしか使用
されない。この再発行トランザクションは、一実施形態
では入出力書込みトランザクションおよび割り込みトラ
ンザクションに使用することができる。他方のタイプの
再発行トランザクションではアドレス・フェーズとデー
タ・フェーズの両方が使用される。書込みストリームや
書き直しなどのコヒーレント書込みは、アドレス・フェ
ーズとデータ・フェーズの両方を含む再発行トランザク
ションを使用することができる。最後に、要求された状
態を得ることに失敗した読取り要求に関する、失敗を示
す完了が含まれている。

【０１１５】次に図１５を参照すると、ＳＭＰバス２０
上の様々なトランザクションに対するコヒーレンシ活動
を示す表２１０が示されている。表２１０は、他のＳＭ
Ｐノード１２へ要求を送らせるトランザクションを示
す。ＳＭＰノード内で完了するトランザクションは示さ
れていない。列内の「−」は、特定の行内で考えられる
ケースではその列に関して実行される活動がないことを
示す。要求エージェント１００によってＳＭＰバス２０
上で受け取ったトランザクションを示すトランザクショ
ン列２１２が含まれている。ＭＴＡＧ列２１４は、トラ
ンザクションに対応するアドレスによってアクセスされ
るコヒーレンシ単位のＭＴＡＧの状態を示す。図の状態
は、前述のＭＯＳＩ状態と「ｎ」状態とを含む。「ｎ」
状態は、コヒーレンシ単位が、トランザクションが開始
されたＳＭＰノードではＮＵＭＡモードでアクセスされ
ることを示す。したがって、コヒーレンシ単位のローカ
ル・コピーは要求側ノード・メモリには記憶されない。
その代わり、コヒーレンシ単位は、ホームＳＭＰノード
（または所有者ノード）から転送され、メモリ２２に記
憶されずに要求側プロセッサ１６またはキャッシュ１８
へ送られる。

【０１１６】要求列２１６は、トランザクションのアド
レスによって識別されるホーム・エージェントへ送られ
るコヒーレンシ要求をリストしたものである。ホーム・
エージェント１０２は、列２１６にリストしたコヒーレ
ンシ要求を受け取ると、ディレクトリ６６に記録されて
いる要求側ノードのコヒーレンシ単位の状態を検査す
る。Ｄ列２１８は、要求側ノードに関して記録されるコ
ヒーレンシ単位の現状態をリストしたものであり、Ｄ’
列２２０は、受け取ったコヒーレンシ要求に応答してホ
ーム・エージェント１０２によって更新された、要求側
ノードに関して記録されるコヒーレンシ単位の状態をリ
ストしたものである。ホーム・エージェント１０２は、
コヒーレンシ単位の所有者への第１のコヒーレンシ・デ
マンドと、コヒーレンシ単位の共用コピーを維持してい
るノードへの追加コヒーレンシ・デマンドを生成するこ
とができる。所有者へ送られるコヒーレンシ・デマンド
を列２２２に示し、それに対して共用ノードへ送られる
コヒーレンシ・デマンドを列２２４に示す。さらに、ホ
ーム・エージェント１０２は要求側ノードへコヒーレン
シ応答を送ることができる。ホーム・エージェント応答
を列２２６に示す。

【０１１７】コヒーレンシ単位の所有者として示された
ＳＭＰノード内のスレーブ・エージェント１０４は、列
２２８に示したようにコヒーレンシ応答を送る。共用ノ
ードとして示されたノード内のスレーブ・エージェント
１０４は、受け取ったコヒーレンシ・デマンドで示され
た状態変化を実行した後に、列２３０に示したコヒーレ
ンシ応答を用いて、列２２４に示したコヒーレンシ・デ
マンドに応答する。

【０１１８】要求エージェント１００は、適当な数のコ
ヒーレンシ応答を受け取ると、ホーム・エージェント１
０２へコヒーレンシ完了を送る。様々なトランザクショ
ンに使用されるコヒーレンシ完了を列２３２に示す。

【０１１９】一例を挙げると、行２３４は、対応するＭ
ＴＡＧ状態が無効であるＳＭＰバス２０上のリード・ツ
ー・シェア・トランザクションに対するコヒーレンシ活
動を示す。対応する要求エージェント１００は、リード
・ツー・シェア・トランザクションに関連付けられたグ
ローバル・アドレスで識別されたホーム・ノードへリー
ド・ツー・シェア・コヒーレンシ要求を送る。行２３４
に示したケースでは、ホーム・ノードのディレクトリ
は、要求側ノードがデータを無効状態で記憶しているこ
とを示す。要求側ノードに関するホーム・ノードのディ
レクトリ内の状態は共用に更新され、ホーム・エージェ
ント１０２により、ディレクトリによって所有者として
示されたノードへリード・ツー・シェア・コヒーレンシ
・デマンドが送られる。トランザクションが共用状態を
得ようとするので、共用者へはデマンドは送られない。
所有者ノード内のスレーブ・エージェント１０４は、コ
ヒーレンシ単位に対応するデータを要求側ノードへ送
る。要求側ノード内の要求エージェント１００は、デー
タを受け取るとホーム・ノード内のホーム・エージェン
ト１０２へコヒーレンシ完了を送る。したがって、トラ
ンザクションが完了する。

【０１２０】Ｄ列２１８に示した状態がＭＴＡＧ列２１
４の状態に合致しないことがあることに留意されたい。
たとえば、行２３６は、ＭＴＡＧ列２１４では無効状態
のコヒーレンシ単位を示す。しかし、Ｄ列２１８内の対
応する状態は、修正でも、あるいは所有でも、あるいは
共用でもよい。そのような状況が発生するのは、コヒー
レンシ単位への現トランザクションに関するＭＴＡＧ６
８へのアクセスがアドレス・バス５８上で実行されると
きに、コヒーレンシ単位に関する要求側ノードからの前
のコヒーレンシ要求がコンピュータ・システム１０内で
未処理であるときである。しかし、特定のアクセス時に
ディレクトリ・エントリがブロックされるので、未処理
の要求は、現要求によるディレクトリ６６のアクセスよ
りも前に完了する。このため、生成されるコヒーレンシ
・デマンドは、（ディレクトリがアクセスされるときの
ＭＴＡＧ状態に合致する）ディレクトリ状態に依存す
る。行２３６に示した例では、コヒーレンシ単位が現
在、要求側ノードに存在していることをディレクトリが
示しているので、リード・ツー・シェア要求は、単に要
求側ノード内のＳＭＰバス２０上で読取りトランザクシ
ョンを再発行することによって完了することができる。
したがって、ホーム・ノードは、応答カウント１を含
め、要求に肯定応答し、それに続いて要求側ノードは読
取りトランザクションを再発行することができる。さら
に、表２１０には多数のタイプのトランザクションがリ
ストされているが、コンピュータ・システム１０の様々
な実施形態に応じて他のトランザクションを使用できる
ことに留意されたい。

【０１２１】高速書込みストリーム動作 次に図１６を参照すると、コンピュータ・システム１０
の一実施形態によるローカル物理アドレス空間３００を
示す図が示されている。一般的に言えば、アドレス空間
は、そのアドレス空間内の可能な各アドレスに対応する
記憶位置を識別する。アドレス空間は、アドレス空間内
のあるアドレスに追加特性を割り当てることができる。
一実施形態では、ローカル物理アドレス空間３００内の
アドレスは４１ビットを含む。

【０１２２】図１６に示したように、ローカル物理アド
レス空間３００は、ＬＰＡ領域３０２とＬＰＡ_fw領域３
０４とを含む。ＬＰＡ領域３０２によって、トランザク
ションに整合するコヒーレンシ状態が得られた後、対応
する記憶位置に対して読取りトランザクションおよび書
込みトランザクションを行うことができる。言い換えれ
ば、ＬＰＡ領域３０２内のアドレスには追加特性は与え
られない。一実施形態では、ＬＰＡ領域３０２は、最上
位ビットが０ｘｘ００（バイナリで表される）に等しい
最上位ビット（ＭＳＢ）を有するアドレス空間３００内
の１組のアドレスである。ＭＳＢの「ｘｘ」部分は、こ
のアドレスに関するホーム・ノードとして働くＳＭＰノ
ード１２を識別する。たとえば、ｘｘ＝００はＳＭＰノ
ード１２Ａを識別し、ｘｘ＝０１はＳＭＰノード１２Ｂ
を識別し、以下同様である。アドレスは、「ｘｘ」部分
が、そのアドレスに対応するトランザクションを実行す
るプロセッサ１６を含むＳＭＰノード１２を識別する場
合は、ＬＰＡ領域３０２内のローカル物理アドレスであ
る。そうでない場合、そのアドレスはグローバル・アド
レスである。また、グローバル・アドレスは、他のＳＭ
Ｐノード１２内のローカル物理アドレスである。

【０１２３】ＬＰＡ_fw領域３０４内のアドレスは、ＬＰ
Ａ領域３０２内のアドレスが指し示すのと同じ１組の記
憶位置を指し示す。たとえば、ＬＰＡ領域３０２内のア
ドレス「Ａ」は、データ「Ｂ」を記憶している記憶位置
３０６を指し示すことができる。ＬＰＡ_fw領域３０４内
のアドレス「Ａ」も、データ「Ｂ」を記憶している記憶
位置３０６を指し示す。この例では、アドレス「Ａ」
は、ＬＰＡ_fw領域３０４およびＬＰＡ領域３０２を識別
するビット（たとえば、一実施形態では下位３６ビッ
ト）を除くそのアドレスのビットを指し示す。一実施形
態では、ＬＰＡ_fw領域３０４は、ＭＳＢが０ｘｘ１０
（バイナリで表される）ＭＳＢを有する１組のアドレス
である。「ｘｘ」フィールドは、前述のように解釈され
る。同じ１組の記憶位置を識別するアドレス空間内の２
つ以上のアドレス領域を有することをエイリアシングと
呼ぶことに留意されたい。

【０１２４】ＬＰＡ３０２領域とは異なり、ＬＰＡ_fw領
域３０４への読取りトランザクションは許可されない。
ＬＰＡ_fw領域３０４には書込みトランザクションが許可
される。特定の一実施形態では、ＬＰＡ_fw領域３０４へ
のストリーム・トランザクションが許可され、それに対
して他の書込みトランザクションは許可されない。

【０１２５】システム・インタフェース２４は、ＬＰＡ
_fw領域３０４への書込み動作を「高速書込み」書込み動
作として認識する。システム・インタフェース２４によ
って、まず、書込み動作の実行に整合する、影響を受け
るコヒーレンシ単位のコヒーレンシ状態を得て、それに
続いて開始側プロセッサからデータを転送するのではな
く、必要なコヒーレンシ動作を完了する前にシステム・
インタフェース２４へデータを転送しておくことができ
る。言い換えれば、システム・インタフェース２４は、
書込みを実行するのに適当なコヒーレンシ状態がないた
めにＬＰＡ_fw領域３０４にアドレスを有する書込み動作
に対して無視信号７０をアサートすることはない。その
ため、発行側プロセッサ１６には、ＬＰＡ_fwアドレス領
域への書込み動作が、ＳＭＰノード１２による書込み許
可の獲得がグローバルに順序付けされる前に完了したよ
うに見える。プロセッサ資源は、プロセッサからデータ
を受け取る前にコヒーレンシ状態が得られる場合よりも
迅速に解放される。

【０１２６】したがって、ＬＰＡ_fw領域３０４内のアド
レスには、ＬＰＡ_fw領域３０４に実行される動作が高速
書込みプロトコルを使用して実行されるという追加特性
が割り当てられる。高速書込みプロトコルを使用する書
込み動作は、ローカルＳＭＰノード１２内で実行される
他の動作に対して所定の順序とは異なる順序で完了する
ことができる。ＬＰＡアドレス空間３００内のＭＳＢの
他の組合せを使用して他の追加特性を割り当てることが
できることに留意されたい。

【０１２７】一般的に言えば、「高速書込み」書込み動
作は、周りの動作に対して所定の順序とは異なる順序で
完了することができる。さらに、「高速書込み」書込み
動作は、その実行に整合するコヒーレンシ状態を得る前
にローカル・ノード内で完了するので、実際上、コンピ
ュータ・システム１０のグローバル順序付けの影響を受
けずに完了することができる。したがって、一般にＳＭ
Ｐバス２０上のトランザクションに適用される順序は、
高速書込みプロトコルを介して無効化される。前述の実
施形態は、「高速書込み」書込み動作のアドレスのある
ビットが、「高速書込み」書込み動作を識別する特定の
コードを形成するが、「高速書込み」書込み動作の他の
フォーマットが企図される。たとえば、（図３に示し
た）アドレス・バス５８上の制御信号は、アドレス・バ
ス５８上に与えられているトランザクションのタイプを
識別する。与えられたアドレスのＭＳＢを使用するので
はなく、「高速書込み」書込み動作が実行されているこ
とを示す制御信号の追加コード化を定義することができ
る。さらに、書込みストリーム命令を使用して高速書込
みを実行するのではなく、新しい命令を定義することが
できる。この新しい命令は、「高速書込み」書込み動作
が実行されることを明示的に示す。プロセッサ１６は、
アドレス・バス５８上に「高速書込み」バス・トランザ
クションを与えることによって高速書込み命令を実行す
るように設計することができる。

【０１２８】次に図１７を参照すると、システム・イン
タフェース２４の一実施形態による、システム・インタ
フェース２４が受け取るトランザクションの処理を示す
フローチャート３１０が示されている。トランザクショ
ンが検出されると、システム・インタフェース２４は、
そのトランザクションが読取りトランザクションである
か、それとも書込みトランザクションであるかを判定す
る（決定ボックス３１２）。読取りトランザクションが
検出された場合、図１５に従ってシステム・インタフェ
ース２４によって読取り処理が実行される（ステップ３
１４）。別法として、トランザクションが検出される
と、システム・インタフェース２４は、ＬＰＡ_fw領域３
０４内にアドレスを有する書込みシステム・トランザク
ションが搬送されるかどうかを判定する（決定ボックス
３１６）。言い換えれば、システム・インタフェース２
４は、高速書込みコードを有する書込み動作が実行され
るかどうかを判定する。非高速書込みトランザクション
が検出された場合、システム・インタフェース２４は、
図１５に関して説明したように書込み動作を処理する
（ステップ３１８）。ＬＰＡ_fw領域３０４への書込みス
トリーム・トランザクションが検出された場合は、ステ
ップ３２０、３２２、３２４が実行される。

【０１２９】高速書込みトランザクションは、ＮＵＭＡ
モード（「ｘｘ」フィールドが、高速書込みトランザク
ションが生成されるＳＭＰノード１２Ａないし１２Ｄ以
外のＳＭＰノード１２Ａないし１２Ｄを指定するとき）
で実行することも、あるいはＣＯＭＡモードで実行する
こともできる。前述のように、ＮＵＭＡモードは、グロ
ーバル・アドレスをＭＭＵ７６内にコード化することに
よって選択され、それに対してＣＯＭＡモードは、ロー
カル物理アドレスをＭＭＵ７６内にコード化することに
よって選択される。高速書込みトランザクションは、シ
ステム・インタフェース２４にＭＴＡＧが存在しないＮ
ＵＭＡモードに特に有益である。ＭＴＡＧが存在しない
ので、ノードの、影響を受けるコヒーレンシ単位へのア
クセス権をそのノード内で判定することはできない。し
たがって、ＮＵＭＡモードでは、他のノードが、影響を
受けるコヒーレンシ単位のコピーを維持していない場合
でも、書込みトランザクションに関するコヒーレンシ活
動が実行される。高速書込みトランザクションでは、こ
のコヒーレンシ活動を開始側プロセッサからのデータの
転送と並行して行うことができ、それによって、非高速
書込みコードを使用して同じＮＵＭＡ書込みトランザク
ションを実行する場合よりも迅速にローカル・ノード資
源が解放される。

【０１３０】ステップ３２０に示したように、システム
・インタフェース２４は、高速書込み動作をシステム・
インタフェース２４内で待機させる。一実施形態では、
高速書込み動作は、図５に示したように、ＳＭＰ入力待
ち行列９４内で待機する。ＭＴＡＧ６８内の影響を受け
るコヒーレンシ単位の状態にはかかわらず、無視信号７
０はアドレス・バス５８上ではアサートされない。逆
に、ＭＴＡＧ６８が無効状態と共用状態と所有状態のい
ずれかを記憶しているコヒーレンシ単位に影響を与える
非高速書込み動作は、アサートされた無視信号７０を受
け取る。システム・インタフェース２４は、コヒーレン
シ単位への書込みアクセスを得た後、非高速書込み動作
を再発行し、そのときに動作を完了することができる。

【０１３１】高速書込みトランザクション上では無視信
号７０がアサートされないので、それに続いて、（図３
に示した）データ・バス６０上でプロセッサ１６にから
対応するデータが与えられる。ステップ３２２で、デー
タはシステム・インタフェース２４によって受け取ら
れ、記憶される。それによって、開始側プロセッサ１６
に対する書込み動作が完了する。

【０１３２】ステップ３２４は、グローバル・レベルで
の書込み動作を処理するためにコヒーレンシ動作が実行
されることを示す。書込み動作の受取時にステップ３２
４を開始できることに留意されたい。したがって、ステ
ップ３２２とステップ３２４は並行して実行することが
できる。

【０１３３】次に図１８を参照すると、さらに、コンピ
ュータ・システム１０内で高速書込みプロトコルを使用
して書込み動作を実行することを示すために、コンピュ
ータ・システム１０の一実施形態の一部のブロック図が
示されている。図１８はプロセッサ１６Ａおよび１６Ｂ
を示す。ただし、追加プロセッサ１６を含めることがで
きる。プロセッサ１６は、（プロセッサ１６Ａ内の書込
みストリーム・バッファ３３０Ａやプロセッサ１６Ｂ内
の書込みストリーム・バッファ３３０Ｂなど）それぞれ
の書込みストリーム・バッファ３３０を含む。プロセッ
サ１６とＳＭＰバス２０との間に結合された外部キャッ
シュ１８が示されている。しかし、外部キャッシュ１８
は書込みストリーム動作ではバイパスされる。したがっ
て、外部キャッシュ１８は点線要素として示されてい
る。ＳＭＰバス２０に結合されたシステム・インタフェ
ース２４も示されている。システム・インタフェース２
４内にＳＭＰ入力待ち行列９４および要求エージェント
１００が示されている。

【０１３４】書込みストリーム動作をＳＭＰバス２０上
で完了する前に記憶する書込みストリーム・バッファ３
３０が、プロセッサ１６に含まれる。書込みストリーム
動作によって書き込むべきアドレスと、対応するデータ
を記憶することができる。ＳＭＰバス２０上にアドレス
が与えられ、対応するデータが転送されているとき、書
込みストリーム・バッファ３３０を使用してその後の書
込みストリーム動作を記憶することができる。通常、プ
ロセッサ１６は少数の未処理書込みストリーム動作をサ
ポートするように構成される。たとえば、各プロセッサ
１６に１つの書込みストリーム・バッファ３３０を含め
ることができる。したがって、比較的短い時間で複数の
書込みストリーム動作を実行する場合、プロセッサ１６
は、書込みストリーム動作が書込みストリーム・バッフ
ァ３３０内に記憶されるまで命令の実行を停止すること
ができる。

【０１３５】アドレス・コントローラ５２とデータ・コ
ントローラ５４とを含むコンピュータ・システム１０の
実施形態でも、同様な問題が存在する。アドレス・コン
トローラ５２およびデータ・コントローラ５４内の記憶
位置は書込みストリーム動作に割り振られ、このような
記憶位置は、ＳＭＰバス２０上で書込みストリーム動作
が完了するまで解放されない。また、書込みストリーム
動作が、アサートされた無視信号をシステム・バス２４
から受け取った場合（すなわち、これは高速書込み動作
ではない）、そのアドレス・コントローラからのその後
のトランザクションも無視される。したがって、高速書
込みプロトコルを使用しない書込みストリーム動作では
すべてのタイプのトランザクションを抑制することがで
きる。

【０１３６】一方、システム・インタフェース２４は、
ＳＭＰ入力待ち行列９４を含む。ＳＭＰ入力待ち行列９
４は、プロセッサ１６内に含まれるバッファよりもずっ
と大規模なものであり、かなり多数のトランザクション
を記憶することができる。一実施形態では、ＳＭＰ入力
待ち行列９４は、トランザクションに関する１２８個の
記憶位置を含む。（図３に示した）出力データ待ち行列
９０内の記憶位置は、ＳＭＰ入力待ち行列９４内の記憶
位置に対応し、書込み動作に対応するデータをＳＭＰ入
力待ち行列９４に記憶する。要求エージェント１００
は、コヒーレンシ動作が実行されるＳＭＰ入力待ち行列
９４からトランザクションを選択し、このコヒーレンシ
動作をネットワーク１４上で送る。

【０１３７】ＳＭＰ入力待ち行列９４内の記憶位置の数
が多いので、この待ち行列には多数の書込みストリーム
動作を待機させることができる。高速書込みストリーム
・トランザクションは、そのトランザクションをＳＭＰ
入力待ち行列９４に記憶し対応するデータを出力データ
待ち行列９０内に記憶することによってプロセッサ１６
から完了されるので、プロセッサ１６は、システム・イ
ンタフェース２４が書込みストリーム動作を完了する
間、他の動作を継続することができる。

【０１３８】次に図１９を参照すると、コンピュータ・
システム１０の一実施形態による、高速書込みストリー
ム動作に応答して実行されるコヒーレンシ活動を示す図
が示されている。要求エージェント１００、ホーム・エ
ージェント１０２、所有者スレーブ・エージェント１０
４Ａ、共用者スレーブ・エージェント１０４Ｂが図２０
に示されている。要求エージェント１００は、ＬＰＡ_fw
アドレスを有する書込みストリーム・トランザクション
を受け取ると、ＬＰＡ_fwアドレスから変換されたＧＡで
識別されたホーム・ノードへ書込みストリーム要求を送
る（参照符号３４０）。別法として、書込みストリーム
動作は、最上位ビットを介して高速書込みプロトコルを
識別するグローバル・アドレスを使用してＳＭＰバス２
０上に与えることができる。一実施形態では、書込みス
トリーム要求は、要求側ノード内のＭＴＡＧ６８に記憶
されているコヒーレンシ状態にはかかわらずに搬送され
る。

【０１３９】ホーム・エージェント１０２は、要求エー
ジェント１００から書込みストリーム要求を受け取る
と、要求されたコヒーレンシ単位の所有者および共用者
を判定する。ホーム・エージェント１０２は、所有者ス
レーブ１０４Ａおよび共用者スレーブ１０４Ｂへ無効化
デマンドを送る（それぞれ、参照符号３４２および３４
４）。このように、スレーブ・ノード内の書込みストリ
ーム動作によって更新されたコヒーレンシ単位のコピー
が無効化される。書込みストリーム動作は、コヒーレン
シ単位内の各バイトを更新する。したがって、スレーブ
１０４によって維持されるコピーは、書込みストリーム
・コヒーレンシ動作の完了時には無効である。

【０１４０】スレーブ・エージェント１０４は、無効化
デマを受け取り、要求エージェント１００へ肯定応答を
送る（参照符号３４６および３４８）。また、スレーブ
・エージェント１０４はコヒーレンシ単位のコピーを無
効化する。

【０１４１】要求エージェント１００は、各スレーブ・
エージェント１０４の肯定応答を受け取ると、コヒーレ
ンシ完了メッセージをデータと共にホーム・エージェン
ト１０２へ送る（参照符号３５０）。送られるデータ
は、高速書込みストリーム・トランザクションを開始し
たプロセッサ１６から受け取ったデータである。開始側
プロセッサ１６を含むＳＭＰノード１２に対応するメモ
リ２２に、高速書込みストリーム・トランザクションに
よって更新されたコヒーレンシ単位のコピーが記憶され
ている場合、（他のスレーブ・コピーと同様に）コピー
が無効化されることに留意されたい。

【０１４２】次に図２０を参照すると、コンピュータ・
システム１０の一実施形態において書込みストリーム動
作を実行するためにＳＭＰバス２０上で実行されるトラ
ンザクションを示すタイミング図が示されている。アド
レス・バス５８トランザクションとデータ・バス６０ト
ランザクションが示されている。

【０１４３】プロセッサ１６は、書込みストリーム命令
の実行時に、アドレス・バス５８上で書込みストリーム
・トランザクションを実行する（参照符号３６０）。シ
ステム・インタフェース２４は、ＭＴＡＧ６８内の影響
を受けるコヒーレンシ単位（アドレス「Ａ」を含むコヒ
ーレンシ単位）のコヒーレンシ状態を調べる。ＳＭＰノ
ード１２がコヒーレンシ単位への書込み許可を有する場
合（たとえば、修正状態）、システム・インタフェース
２４は書込みストリーム動作が完了できるようにする。
しかし、ＭＴＡＧ６８に書込み許可が記憶されていない
場合、システム・インタフェース２４は、図２０に示し
たように無視信号をアサートする（参照符号３６２）。
システム・インタフェース２４は、コヒーレンシ動作を
実行し、影響を受けるコヒーレンシ単位への書込み許可
を得る。書込みストリーム・トランザクション３６０が
無視され、それに続いて書込みストリーム・トランザク
ションが再発行されるまでにかなりの時間が経過するこ
とができる（参照符号３６４）。システム・インタフェ
ース２４は、影響を受けるコヒーレンシ単位への書込み
許可を得たときに書込みストリーム・トランザクション
を再発行する。プロセッサ１６は、再発行を検出する
と、ＳＭＰバス２０のバス・プロトコルに従って書込み
ストリーム・トランザクション３６０に対応するデータ
を搬送する（参照符号３６６）。データが転送される
と、書込みシステム・トランザクションを記憶し、実行
するために使用されるプロセッサ１６の資源が、他のト
ランザクションによって使用できるように解放される。
次に、１つの未処理書込みストリーム・トランザクショ
ンのみをサポートするプロセッサ１６が、アドレスＢへ
の第２の書込みストリーム動作を開始することができる
（参照符号３６８）。

【０１４４】逆に、図２１は、コンピュータ・システム
１０の一実施形態によって実行される高速書込みストリ
ーム動作のタイミング図である。アドレス・バス５８ト
ランザクションと、データ・バス６０トランザクション
が示されている。

【０１４５】図２０と同様に、プロセッサ１６は、書込
みストリーム命令の実行時にアドレス・バス５８上で書
込みストリーム・トランザクション３７０を実行する。
しかし、図２１の書込みストリーム・トランザクション
は、高速書込みストリーム・コードを使用して実行され
る。ＭＴＡＧ６８内の更新済みコヒーレンシ単位の状態
にかかわらず、システム・インタフェース２４は無視信
号７０をアサートしない（参照符号３７２）。それに続
いて、高速書込みストリーム・トランザクション３７０
に対応するデータが、データ・バス６０上で転送され
る。高速書込みストリーム・トランザクション３７０を
記憶し、実行するために使用されるプロセッサ１６資源
が迅速に解放され、そのため、他の書込みストリーム動
作などその後のトランザクションにその資源を使用する
ことができる（参照符号３７６）。ＳＭＰバス２０上の
プロトコルおよびトラフィックによって、高速書込みス
トリーム・トランザクションによってプロセッサ資源が
占有される期間が決定されるので有利である。逆に、図
２０に示した書込みストリーム・トランザクションは、
ネットワーク１４上で実行される対応するコヒーレンシ
動作の待ち時間によって決定される期間中プロセッサ資
源を占有する。

【０１４６】上記の例示的な実施形態ではＳＭＰノード
１２について説明したが、一般的に言えば、コンピュー
タ・システム１０は１つまたは複数の処理ノードを含む
ことができる。本明細書では、処理ノードは、少なくと
も１つのプロセッサと対応するメモリとを含む。また、
他の処理ノードと通信する回路も含まれる。コンピュー
タ・システム１０の実施形態に複数の処理ノードが含ま
れるとき、処理ノード内の対応するメモリは分散共用メ
モリを形成する。処理ノードはリモート処理ノードまた
はローカル処理ノードと呼ぶことができる。処理ノード
は、特定のプロセッサを含まない場合、その特定のプロ
セッサに対してリモート処理ノードである。逆に、特定
のプロセッサを含む処理ノードは、その特定のプロセッ
サのローカル処理ノードである。さらに、「コヒーレン
シ動作」の語は、本明細書では、処理ノード内でコヒー
レンシ状態を必要にさせるトランザクションが開始され
る処理ノードにおいて特定のコヒーレンシ状態を得るた
めに使用される、コヒーレンシ要求と、コヒーレンシ・
デマンドと、コヒーレンシ応答と、コヒーレンシ完了メ
ッセージの組合せを指す。

【０１４７】上記の開示によって、効率的な書込み動作
を実行するコンピュータ・システムについて説明した。
プロセッサ資源は、プロセッサを含むノードによって適
当なコヒーレンシ状態が得られる前に、書込み動作およ
び対応するデータがシステム・インタフェースへ送られ
たときに解放される。ノード内のトランザクションの順
序付けは、書込み動作に関しては維持されないが、書込
み動作はより迅速にプロセッサからクリアされる。書込
みトランザクションに応答してコヒーレンシ動作が実行
される間に、その後のトランザクションによってプロセ
ッサ資源を使用できるので有利である。通常、このよう
なプロセッサ資源は書込みトランザクションによって占
有される。その結果、対応するコヒーレンシ動作を実行
する間、より迅速に解放された資源をその後のトランザ
クションに使用することができる程度に、コンピュータ
・システム性能を向上させることができる。

【０１４８】当業者には、上記の開示を完全に理解した
後に多数の変形形態および修正形態が明らかになろう。
たとえば、本明細書に示した様々なブロックおよび構成
要素はハードウェア実施形態に関して説明したが、代替
実施形態では、ハードウェア機能のすべてまたは一部を
ソフトウェアで実施することができる。特許請求の範囲
は、すべてのそのような変形形態および修正形態を包含
するものと解釈されるものである。

【図面の簡単な説明】

【図１】マルチプロセッサ・コンピュータ・システムの
ブロック図である。

【図２】図１に示したコンピュータ・システムの一実施
形態によってサポートされる非一様メモリ・アーキテク
チャを示す概念ブロック図（Ａ）と、図１に示したコン
ピュータ・システムの一実施形態によってサポートされ
るキャッシュ専用メモリ・アーキテクチャを示す概念ブ
ロック図（Ｂ）である。

【図３】図１に示した対称型多重処理ノードの一実施形
態のブロック図である。

【図４】図３に示したディレクトリの一実施形態に記憶
された例示的なディレクトリ・エントリを示す図であ
る。

【図５】図１に示したシステム・インタフェースの一実
施形態のブロック図である。

【図６】要求エージェントとホーム・エージェントとス
レーブ・エージェントとの間の通常のコヒーレンシ動作
に応答して実行される活動を示す図である。

【図７】プロセッサからのリード・ツー・オウン要求に
応答して実行される例示的なコヒーレンシ動作を示す図
である。

【図８】図５に示した要求エージェントの一実施形態に
関する例示的な状態マシンを示すフローチャートであ
る。

【図９】図５に示したホーム・エージェントの一実施形
態に関する例示的な状態マシンを示すフローチャートで
ある。

【図１０】図５に示したスレーブ・エージェントの一実
施形態に関する例示的な状態マシンを示すフローチャー
トである。

【図１１】システム・インタフェースの一実施形態によ
る要求タイプをリストした表である。

【図１２】システム・インタフェースの一実施形態によ
るデマンド・タイプをリストした表である。

【図１３】システム・インタフェースの一実施形態によ
る応答タイプをリストした表である。

【図１４】システム・インタフェースの一実施形態によ
る完了タイプをリストした表である。

【図１５】システム・インタフェースの一実施形態によ
る、プロセッサによって実行される様々な動作に応答し
て実行されるコヒーレンシ動作を表す表である。

【図１６】エイリアスを含むローカル物理アドレス空間
を示す図である。

【図１７】一実施形態による書込み動作を実行するため
に図１に示したコンピュータ・システム内のシステム・
インタフェースによって実行されるステップを示すフロ
ーチャートである。

【図１８】書込み動作の実行を示す、図１に示したＳＭ
Ｐノードの一実施形態の一部のブロック図である。

【図１９】書込み動作に応答して、図１に示したコンピ
ュータ・システムの一実施形態によって実行されるコヒ
ーレンシ活動を示す図である。

【図２０】書込みストリーム動作を示すタイミング図で
ある。

【図２１】高速書込みストリーム動作を示すタイミング
図である。

【符号の説明】

１０ コンピュータ・システム １２ ＳＭＰノード １４ ポイント・ツー・ポイント・ネットワーク １６ プロセッサ １８ 外部キャッシュ ２０ ＳＭＰバス ２２ メモリ ２４ システム・インタフェース ２６ 入出力インタフェース

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１２月４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図４】

【図１】

【図１２】

【図１３】

【図２】

【図６】

【図１１】

【図３】

【図５】

【図１４】

【図１９】

【図７】

【図１０】

【図１５】

【図１６】

【図８】

【図２０】

【図９】

【図１７】

【図１８】

【図２１】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.

Claims (20)

【特許請求の範囲】
1. 【請求項１】 多重処理コンピュータ・システム内で書
   込み動作を実行する方法であって、 前記多重処理コンピュータ・システムのローカル処理ノ
   ード内のプロセッサによって書込み動作を開始するステ
   ップと、 前記書込み動作に応答して少なくとも１つのリモート処
   理ノードに対してコヒーレンシ動作を実行するステップ
   と、 前記書込み動作が特定の所定のコードを含む場合に、前
   記コヒーレンシ動作が完了する前に、前記ローカル処理
   ノード内で前記書込み動作を完了するステップと、 前記書込み動作が前記特定の所定のコード化とは異なる
   コードを含む場合に、前記コヒーレンシ動作が完了した
   後に前記ローカル処理ノード内で前記書込み動作を完了
   するステップとを含むことを特徴とする方法。
2. 【請求項２】 前記特定の所定のコードが、前記書込み
   動作と共に含まれるアドレスを介して与えられることを
   特徴とする請求項１に記載の方法。
3. 【請求項３】 前記アドレスが、前記ローカル処理ノー
   ドのアドレス空間内にある第１のアドレス領域内に存在
   することを特徴とする請求項２に記載の方法。
4. 【請求項４】 前記第１のアドレス領域が、前記アドレ
   スの複数の最上位ビット内の特定の値で識別されること
   を特徴とする請求項３に記載の方法。
5. 【請求項５】 前記第１のアドレス領域が、前記アドレ
   ス空間内の第２のアドレス領域に対するエイリアスであ
   ることを特徴とする請求項３に記載の方法。
6. 【請求項６】 前記特定の所定のコードとは異なる前記
   コードが、第２のアドレス領域内の第２のアドレスを含
   むことを特徴とする請求項４に記載の方法。
7. 【請求項７】 前記書込み動作が、書込みストリーム動
   作であることを特徴とする請求項３に記載の方法。
8. 【請求項８】 さらに、前記コヒーレンシ動作の前記実
   行の前に前記アドレスをグローバル・アドレスに変換し
   ておくステップを含むことを特徴とする請求項３に記載
   の方法。
9. 【請求項９】 前記完了ステップが、前記プロセッサか
   らデータを転送するステップを含むことを特徴とする請
   求項１に記載の方法。
10. 【請求項１０】 さらに、前記コヒーレンシ動作の完了
    時に前記アドレスのホーム・ノードへ前記データを転送
    するステップを含むことを特徴とする請求項９に記載の
    方法。
11. 【請求項１１】 多重処理コンピュータ・システム内で
    書込み動作を実行する装置であって、 書込み動作を実行するように構成されたプロセッサと、 前記書込み動作を受け取り、前記書込み動作に応答して
    コヒーレンシ動作を実行するように結合され、前記書込
    み動作が特定の所定のコードを含む場合に前記コヒーレ
    ンシ動作が完了する前に前記プロセッサに対する前記書
    込み動作を完了しておくように構成され、さらに、前記
    書込み動作が特定の所定のコードを含む場合に前記コヒ
    ーレンシ動作が完了するまで前記プロセッサに対する前
    記書込み動作の完了を抑制するように構成された、シス
    テム・インタフェースとを備えることを特徴とする装
    置。
12. 【請求項１２】 前記コヒーレンシ動作が、前記書込み
    動作で識別されたコヒーレンシ単位に対して前記書込み
    を行うことができるようにするコヒーレンシ状態を得る
    ために実行されることを特徴とする請求項１１に記載の
    装置。
13. 【請求項１３】 前記特定の所定のコードが、前記書込
    み動作と共に含まれるアドレスを介して与えられること
    を特徴とする請求項１１に記載の装置。
14. 【請求項１４】 前記アドレスが、前記プロセッサがア
    クセスできるアドレス空間内の第１のアドレス領域内に
    存在することを特徴とする請求項１３に記載の装置。
15. 【請求項１５】 前記第１のアドレス領域が、前記アド
    レス空間内の第２のアドレス領域に対するエイリアスで
    あり、前記異なるコードが、前記第２のアドレス領域内
    に存在する第２のアドレスを含むことを特徴とする請求
    項１４に記載の装置。
16. 【請求項１６】 前記プロセッサに対して前記書込み動
    作を完了することが、前記書込み動作に対応するデータ
    を前記プロセッサから転送することを含むことを特徴と
    する請求項１１に記載の装置。
17. 【請求項１７】 コンピュータ・システムであって、 書込み動作を実行するように構成された少なくとも１つ
    のプロセッサを含み、前記書込み動作が所定のコードを
    含む場合に前記書込み動作を可能にするコヒーレンシ動
    作を得る前に前記プロセッサに対する前記書込み動作を
    完了しておくように構成された、第１の処理ノードと、 前記書込み動作の影響を受けるコヒーレンシ単位のホー
    ム・ノードとして構成され、前記コヒーレンシ状態を得
    るために搬送されるコヒーレンシ要求を前記第１の処理
    ノードから受け取るように結合された、第２の処理ノー
    ドとを備えることを特徴とするコンピュータ・システ
    ム。
18. 【請求項１８】 前記所定のコードが、前記第１の処理
    ノードに対応するアドレス空間のアドレス領域内のアド
    レスを含むことを特徴とする請求項１７に記載のコンピ
    ュータ・システム。
19. 【請求項１９】 前記アドレス領域が、前記アドレス空
    間内の第２のアドレス領域に対するエイリアスであるこ
    とを特徴とする請求項１８に記載のコンピュータ・シス
    テム。
20. 【請求項２０】 前記第１の処理ノードが、前記コヒー
    レンシ要求の完了時に前記第２の処理ノードへの前記書
    込み動作に対応するデータを与えることを特徴とする請
    求項１７に記載のコンピュータ・システム。