JPH10136152A - イメージセンサチップおよびそれを用いたラインイメージセンサ - Google Patents

Abstract

(57)【要約】 【課題】 読取速度を良好に向上させることができるイ
メージセンサチップ、およびそれを用いたラインイメー
ジセンサを提供する。 【解決手段】 受光量に応じた電気信号を出力可能な複
数のホトトランジスタＰＴ₁ 〜ＰＴ₁₂₈ と、複数のホト
トランジスタＰＴ₁ 〜ＰＴ₁₂₈ から相互にタイミングを
ずらせてパラレルに電気信号を出力させる読出回路を構
成するシフトレジスタ１ａ〜１ｈ、第１のＤフリップフ
ロップ回路２ａ〜２ｇ、および第３のＤフリップフロッ
プ回路４ａ〜４ｇと、読出回路により読み出された電気
信号の所定部分を取り出してシリアルに出力させる出力
回路を構成する第２のＤフリップフロップ回路３ａ〜３
ｇおよび第３の電界効果トランジスタＦＥＴ₂₁₁ 〜ＦＥ
Ｔ_{21 8} とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、原稿の画像を読
み取るためのイメージセンサチップ、およびそれを用い
たラインイメージセンサに関する。

【０００２】

【従来の技術】従来のイメージセンサチップとして、ホ
トトランジスタあるいはホトダイオードなどの複数の受
光素子に読取画像に応じた電荷を蓄積させ、これらの受
光素子に各々接続されたＭＯＳ−ＦＥＴなどのスイッチ
手段をシフトレジスタなどを用いて順次オンさせること
により、受光素子からの出力をシリアルに読み出し、そ
の信号を増幅してイメージセンサチップの外部に出力す
る構成のものが存在する。

【０００３】しかしながら、このような従来のイメージ
センサチップでは、受光素子からの出力を読み出すのに
時間がかかり、読取速度が遅いという問題があった。す
なわち、複数の受光素子からシリアルに出力を読み出す
ので、読取速度を十分に高速化できなかった。

【０００４】しかも、最近のラインイメージセンサは、
１ラインの画素数を多くすることにより読取精度の向上
を図っているので、多数のイメージセンサチップを設け
る必要があり、これらイメージセンサチップからの読取
画像信号がシリアルに出力されることから、１ラインの
読み取りに多くの時間を要していた。

【０００５】特に近年、イメージセンサのカラー化が急
速に進んでいるが、カラーの場合には一般に高い読取精
度を要求され、しかもモノクロのイメージセンサチップ
でカラー画像を読み取るには、赤、緑、青の各色の光で
それぞれ読み取りを行う必要があり、モノクロ画像の３
倍の読取時間を要するので、従来のイメージセンサチッ
プを用いた場合、読取速度の遅さが一層大きな問題とな
る。

【０００６】たとえば、読取精度が３００ｄｐｉの場
合、Ａ４サイズの原稿で２５６０ドット×３４８０ライ
ンになるが、１ラインについて、１色の光源の点灯時間
を２ｍｓｅｃ、受光素子からの読取画像信号の読出時間
を１色毎に５．２１ｍｓｅｃとすると、１ラインの読取
時間が２１ｍｓｅｃ以上、Ａ４サイズの原稿１ページの
読取時間は７５ｓｅｃ以上にもなってしまう。

【０００７】さらに、最近では使用者がイメージセンサ
を手で持って原稿の上を走査させる、いわゆるハンディ
ータイプのイメージセンサも普及しつつあるが、このよ
うなハンディータイプのイメージセンサの場合、読取速
度が遅すぎると正確な走査が困難になり、使い勝手が悪
くなる。

【０００８】

【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、読取速度を良好に向上させるこ
とができるイメージセンサチップ、およびそれを用いた
ラインイメージセンサを提供することを、その課題とす
る。

【０００９】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。

【００１０】本願発明の第１の側面によれば、受光量に
応じた電気信号を出力可能な複数の受光素子と、複数の
受光素子から相互にタイミングをずらせてパラレルに電
気信号を出力させる読出回路と、読出回路により読み出
された電気信号の所定部分を取り出してシリアルに出力
させる出力回路とを備えたことを特徴とする、イメージ
センサチップが提供される。

【００１１】このようにすれば、読出回路により複数の
受光素子から相互にタイミングをずらせてパラレルに電
気信号を出力させ、出力回路により読出回路によって読
み出された電気信号の所定部分を取り出してシリアルに
出力させるので、読取速度を良好に向上させることがで
きる。しかも、イメージセンサチップから読取画像信号
がシリアルに出力されるので、イメージセンサチップ外
部の配線パターンや回路などが複雑になることもない。

【００１２】すなわち、受光素子からの出力は１周期に
わたって全てが必要なものではなく、１周期のうちのピ
ーク近傍の所定部分だけを取り出せば受光量に対応して
いるので、所定数の受光素子からタイミングをずらせて
出力をパラレルに読み出し、それらの出力のうちの所定
部分だけを取り出してシリアルに出力することにより、
原稿画像に応じたアナログの読取画像信号をシリアルに
かつ高速に出力できるのである。

【００１３】受光素子としては、ホトダイオードやホト
トランジスタを用いることができるが、これに限るもの
ではない。

【００１４】読出回路によりパラレルに読み出す受光素
子の数は任意であるが、その数が多いほど読取速度を高
速化でき、またその数が少ないほど読出回路の構成を簡
単にできる。

【００１５】好ましい実施の形態によれば、読出回路
は、各受光素子の負荷として抵抗器および／またはキャ
パシタを備え、これら抵抗器および／またはキャパシタ
の両端の電圧を出力とする。

【００１６】特に、抵抗器とキャパシタとの並列回路を
各受光素子の負荷とすれば、所望の出力特性を容易に得
られる。

【００１７】他の好ましい実施の形態によれば、出力回
路は、増幅回路を備え、読出回路により読み出された電
気信号の所定部分を取り出してシリアルのアナログ信号
を得た後に、そのアナログ信号を増幅回路により増幅す
る。

【００１８】このようにすれば、読出回路によりパラレ
ルに読み出された出力を個々に増幅する場合と比較し
て、増幅回路が１個で足り、回路構成を簡単にできる。

【００１９】本願発明の第２の側面によれば、請求項１
に記載のイメージセンサチップを、全ての受光素子が等
間隔にかつ１列になるように、基板上に複数個搭載した
ことを特徴とする、ラインイメージセンサが提供され
る。

【００２０】このようにすれば、読取速度を良好に向上
させることができる。この効果は、イメージセンサチッ
プの設置数が多いほど、すなわち１ラインの受光素子の
数が多いほど顕著に現れるので、精密読取が可能なライ
ンイメージセンサにとって極めて有効である。また、カ
ラーラインイメージセンサやハンディータイプのライン
イメージセンサにとっても、その効果は特に顕著であ
る。

【００２１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。

【００２２】

【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。

【００２３】図１は、本願発明に係るラインイメージセ
ンサの一例としての密着型イメージセンサの構成部品を
分解した状態で示す斜視図、図２は平面図、図３は図２
のIII −III 線断面図、図４は図２のIV−IV線断面図、
図５は図２のＶ−Ｖ線断面図である。

【００２４】この密着型イメージセンサ２０は、略矩形
状の断面形状と、所定の長手寸法を有するケース２１を
有しており、このケース２１は、樹脂成形によって作製
することができる。このケース２１は、図３に良く表れ
ているように、上下に貫通する内部空間をもち、上部開
口を封鎖するようにしてガラスカバー２２が取付けられ
ているとともに、下部開口を封鎖するようにして、ヘッ
ド基板２３が取付けられている。このヘッド基板２３の
上面における幅方向一側寄りには、複数個のイメージセ
ンサチップ２４が取付けられており、幅方向他側寄りに
は、照明光源としての複数個のＬＥＤチップ２５が取付
けられている。そして、このケース２１の内部空間に
は、上記ＬＥＤチップ２５からの光を効率的に上記ガラ
スカバー２２上の原稿Ｄに照射するための透明樹脂製の
導光部材２６と、原稿面からの反射光を正立等倍に上記
イメージセンサチップ２４に集束させるためのロッドレ
ンズアレイ２７が設けられている。

【００２５】上記ロッドレンズアレイ２７は、ケース２
１内に形成した溝状ホルダ部２８に上方から挿入するよ
うにして保持されている。溝状ホルダ部２８は、ロッド
レンズアレイ２７の平面形態と対応した凹陥溝２９を有
しており、その底部には、ロッドレンズアレイ２７を透
過した光を通過させてその下方に配置される複数のイメ
ージセンサチップ２４上に至らせるためのスリット３０
が形成されている。

【００２６】図３に表れているように、この溝状ホルダ
部２８の長手方向中間部における内壁には、上記ロッド
レンズアレイ２７の上面の一側縁に係合して、このロッ
ドレンズアレイ２７の浮きを防止するための突起３１
が、２箇所に形成されている。この突起３１は、図３に
その断面が表れているように、上記溝状ホルダ部２８へ
のロッドレンズアレイ２７の挿入操作を阻害することが
ないように、適度な突出高さをもち、先端上方寄りには
テーパ面３１ａが形成されている。

【００２７】上記導光部材２６は、上記ロッドレンズア
レイ２７の光軸の延長上に存在する読み取りラインＬか
ら側方に変位した位置において上記ヘッド基板２３に取
付けられたＬＥＤチップ２５から発する光を、プリズム
効果によって効率的に上記読み取りラインＬないしはそ
の近傍領域に導くための部材である。この導光部材２６
は、上記ＬＥＤチップ２５の配置と対応して開口する透
光窓３２が形成された底壁３３と、ケース２１の一側内
壁２１ａと、上記溝状ホルダ部２８の外壁２８ａとで囲
まれた空間に嵌め込むようにして取付けられる。

【００２８】図１に表れているように、上記導光部材２
６の長手方向中間部の一側面には、係合突起３４が２箇
所に形成されており、これに対応して、上記ケース２１
の一側内壁２１ａには、上記係合突起３４が係合可能な
係合凹部３５が形成されている。そして、この導光部材
２６の両端部には、図１および図５に表れているよう
に、上記ケースの一側内壁２１ａと上記溝状ホルダ部２
８の外壁２８ａとの間に嵌合しうる所定の上下寸法を有
する嵌合ブロック３６が一体に形成されており、この嵌
合ブロック３６から、上記ロッドレンズアレイ２７の両
端部上面を押圧するための押圧片３７が一体延出形成さ
れている。また、上記嵌合ブロック３６の背面には、こ
の嵌合ブロック３６を一定の摩擦力をもって上記ケース
内壁２１ａと上記ホルダ部外壁２８ａとの間に嵌合保持
させるための突起３８およびリブ３９が形成されてい
る。

【００２９】上記構成の密着型イメージセンサ２０は、
次のようにして組み立てることができる。まず、ケース
２１の溝状ホルダ部２８にロッドレンズアレイ２７を上
から嵌め込む。このとき、溝状ホルダ部２８の内壁に形
成した係合突起３１がロッドレンズアレイ２７の上面一
縁に係合して、このロッドレンズアレイ２７の浮きを防
止する。

【００３０】次に、上記導光部材２６を、上記ケース内
壁２１ａとホルダ部外壁２８ａとで囲まれた空間に上か
ら嵌め込む。導光部材２６は、その中間部の一側面の係
合突起３４がケース側の係合凹部３５に係合すること
と、上記嵌合ブロック３６が上記空間にぴったりと嵌ま
り込むことにより、浮きが生じるといったことなく、定
位置に保持される。そうして、この導光部材２６の両端
の嵌合ブロック３６に形成した押圧片３７が上記のロッ
ドレンズアレイ２７の両端部上面を押圧する。これによ
り、ロッドレンズアレイ２７は、その長手方向中間部が
上記係合突起３１によって押さえられ、長手方向両端部
が上記導光部材２６の押圧片３７によって押さえられる
ことにより、安定的かつ確実に定位置に保持される。

【００３１】上記ガラスカバー２２は、上記ケース２１
の上面開口に嵌め込むようにして、たとえば接着によっ
て固定される。上記ヘッド基板２３は、上記ケース２１
の下面開口に嵌め込むようにして、止め金具４０によっ
て固定される。この止め金具４０は、図４に表れている
ように、バネ板部材を断面略Ｍ形に折曲形成したもので
あって、その脚部４０ａに形成した係合穴４１が、ケー
ス２１の両側面に形成した係合突起４２に係合する。

【００３２】上記イメージセンサチップ２４は、全ての
受光素子が等間隔でかつ１列に並ぶように、ヘッド基板
２３上に２０個搭載されている。

【００３３】図６は、上記イメージセンサチップ２４の
回路ブロック図であって、このイメージセンサチップ２
４には、８個のシフトレジスタ１ａ〜１ｈ、７個の第１
のＤフリップフロップ回路２ａ〜２ｇ、７個の第２のＤ
フリップフロップ回路３ａ〜３ｇ、７個の第３のＤフリ
ップフロップ回路４ａ〜４ｇ、カウンタ回路５、チップ
セレクト回路６、論理積回路７、演算増幅器９、１２８
個のホトトランジスタＰＴ₁ 〜ＰＴ₁₂₈ 、１２８個の第
１の電界効果トランジスタＦＥＴ₁ 〜ＦＥＴ_{12 8} 、８個
の第２の電界効果トランジスタＦＥＴ₂₀₁ 〜ＦＥ
Ｔ₂₀₈ 、８個の第３の電界効果トランジスタＦＥＴ₂₁₁
〜ＦＥＴ₂₁₈ 、第４の電界効果トランジスタＦＥ
Ｔ₂₂₁ 、１１個の抵抗器Ｒ₁ 〜Ｒ₁₁、９個のキャパシタ
Ｃ₁ 〜Ｃ₉ 、および５個のパッドＳＩ，ＣＬＫ，ＳＯ，
ＡＯ１，ＧＮＤ，ＡＯ２，ＶＤＤが形成されている。８
個のシフトレジスタ１ａ〜１ｈはそれぞれ１６ビットの
シフトレジスタであり、１２８個の第１の電界効果トラ
ンジスタＦＥＴ₁ 〜ＦＥＴ₁₂₈ 、８個の第２の電界効果
トランジスタＦＥＴ₂₀₁ 〜ＦＥＴ₂₀₈ 、８個の第３の電
界効果トランジスタＦＥＴ₂₁₁ 〜ＦＥＴ₂₁₈ 、および第
４の電界効果トランジスタＦＥＴ ₂₂₁ はそれぞれＭＯＳ
型の電界効果トランジスタである。パッドＳＩには、シ
リアルイン信号が入力される。パッドＣＬＫには、クロ
ック信号が入力される。パッドＳＯからは、シリアルア
ウト信号が出力される。パッドＡＯ１からは、増幅して
いない読取画像信号がシリアルに出力される。パッドＧ
ＮＤは、グランドラインに接続される。パッドＡＯ２か
らは、増幅された読取画像信号がシリアルに出力され
る。パッドＶＤＤには、たとえば５ボルトの電源電圧が
供給される。

【００３４】ホトトランジスタＰＴ₁ 〜ＰＴ₁₂₈ は、受
光量に応じた電気信号を出力可能な受光素子を構成して
いる。シフトレジスタ１ａ〜１ｈ、第１のＤフリップフ
ロップ回路２ａ〜２ｇ、第３のＤフリップフロップ回路
４ａ〜４ｇ、カウンタ回路５、および論理積回路７など
は、複数の受光素子から相互にタイミングをずらせてパ
ラレルに電気信号を出力させる読出回路を構成してい
る。第２のＤフリップフロップ回路３ａ〜３ｇ、第３の
電界効果トランジスタＦＥＴ₂₁₁ 〜ＦＥＴ₂₁₈ 、および
演算増幅器９などは、読出回路により読み出された電気
信号の所定部分を取り出してシリアルに出力させる出力
回路を構成している。

【００３５】図７は、イメージセンサチップ２４の回路
における各部信号波形図であって、（１）〜（４０）は
それぞれ図６において（１）〜（４０）で示した部位の
電圧波形を表している。

【００３６】次にイメージセンサチップ２４の動作を説
明する。パッドＣＬＫに入力されたたとえば４ＭＨｚの
クロック信号は、カウンタ回路５、第１のＤフリップフ
ロップ回路２ａ〜２ｇ、および第３のＤフリップフロッ
プ回路４ａ〜４ｇの各クロック信号入力端に供給される
とともに、抵抗器Ｒ₉ とキャパシタＣ₉ とからなる遅延
回路を介して第２のＤフリップフロップ回路３ａ〜３ｇ
の各クロック信号入力端に供給される。カウンタ回路５
は、分周回路として動作するものであって、クロック信
号を２分周して出力端Ａに出力し、クロック信号を４分
周して出力端Ｂに出力し、クロック信号を８分周して出
力端Ｃに出力する。クロック信号を８分周した出力端Ｃ
からの出力は、シフトレジスタ１ａのクロック信号入力
端に５００ＫＨｚのクロック信号として供給されるとと
もに、アナログスイッチとしての第２の電界効果トラン
ジスタＦＥＴ₂₀₁ のゲートに供給され、初段の第１のＤ
フリップフロップ回路２ａに供給され、さらに論理積回
路７の反転入力端に供給される。

【００３７】初段の第１のＤフリップフロップ回路２ａ
に供給された５００ＫＨｚのクロック信号は、第１のＤ
フリップフロップ回路２ａ〜２ｇにより４ＭＨｚのクロ
ック信号の１周期分だけ順次遅延されて、シフトレジス
タ１ｂ〜１ｈの各クロック信号入力端に５００ＫＨｚの
クロック信号として供給されるとともに、アナログスイ
ッチとしての第２の電界効果トランジスタＦＥＴ₂₀₂ 〜
ＦＥＴ₂₀₈ のゲートに供給される。

【００３８】カウンタ回路５の出力端Ａから出力される
２ＭＨｚのクロック信号と、カウンタ回路５の出力端Ｂ
から出力される１ＭＨｚのクロック信号とは、論理積回
路７の入力端に供給され、論理積回路７からは、周期が
５００ＫＨｚで、かつオン期間が４ＭＨｚのクロック信
号の１周期分であるタイミング信号が出力される。この
タイミング信号は、初段の第２のＤフリップフロップ回
路３ａに供給されるとともに、アナログスイッチとして
の第３の電界効果トランジスタＦＥＴ₂₁₁ のゲートに供
給される。初段の第２のＤフリップフロップ回路３ａに
供給されたタイミング信号は、第２のＤフリップフロッ
プ回路３ａ〜３ｇにより４ＭＨｚのクロック信号の１周
期分だけ順次遅延されて、第３の電界効果トランジスタ
ＦＥＴ_{21 2} 〜ＦＥＴ₂₁₈ のゲートに供給される。

【００３９】パッドＳＩに入力されたシリアルイン信号
は、シフトレジスタ１ａの初段のビットに入力されると
ともに、チップセレクト回路６のセット信号入力端に供
給され、カウンタ回路５のクリア信号入力端に供給さ
れ、さらに初段の第３のＤフリップフロップ回路４ａに
入力される。初段の第３のＤフリップフロップ回路４ａ
に入力されたシリアルイン信号は、第３のＤフリップフ
ロップ回路４ａ〜４ｇにより４ＭＨｚのクロック信号の
１周期分だけ順次遅延されて、シフトレジスタ１ｂ〜１
ｈの初段のビットに供給される。また、シフトレジスタ
１ｈの最終段のビットから出力されたシリアルイン信号
は、チップセレクト回路６のクリア信号入力端に供給さ
れる。

【００４０】したがって、シリアルイン信号がパッドＳ
Ｉに入力されると、カウンタ回路５がクリアされ、４Ｍ
Ｈｚのクロック信号の立下がりのタイミングでカウンタ
回路５が新たに動作を開始する。さらに、シリアルイン
信号はシフトレジスタ１ａの初段のビットに供給され、
カウンタ回路５の出力端Ｃからの５００ＫＨｚのクロッ
ク信号の立下がりのタイミングでシフトレジスタ１ａの
初段のビットの出力がハイレベルになり、第１の電界効
果トランジスタＦＥＴ₁ がオンして、ホトトランジスタ
ＰＴ₁ のエミッタと第２の電界効果トランジスタＦＥＴ
₂₀₁ および第３の電界効果トランジスタＦＥＴ₂₁₁ のド
レインとが導通状態になる。ここで、第２の電界効果ト
ランジスタＦＥＴ₂₀₁ のゲートにはカウンタ回路５の出
力端Ｃからの５００ＫＨｚのクロック信号が供給されて
いるので、第２の電界効果トランジスタＦＥＴ₂₀₁ のゲ
ートはローレベルであり、第２の電界効果トランジスタ
ＦＥＴ₂₀₁ はオフしている。したがって、受光量に応じ
てホトトランジスタＰＴ₁に蓄積された電荷が抵抗器Ｒ
₁ とキャパシタＣ₁ との並列回路からなる負荷に流れ、
それに応じた電圧が第３の電界効果トランジスタＦＥＴ
₂₁₁ のドレインに印加される。そして、第３の電界効果
トランジスタＦＥＴ₂₁₁ のゲートには、論理積回路７の
出力端からのタイミング信号が印加されているので、５
００ＫＨｚのクロック信号のローレベルの期間の最後の
１／４の期間だけタイミング信号がハイレベルになって
第３の電界効果トランジスタＦＥＴ₂₁₁ がオンし、ホト
トランジスタＰＴ₁ からの読出画像信号が第４の電界効
果トランジスタＦＥＴ₂₂₁ のドレインに印加される。こ
こで、第４の電界効果トランジスタＦＥＴ₂₂₁ のゲート
には、チップセレクト回路６の出力が印加されており、
チップセレクト回路６は、パッドＳＩに入力されたシリ
アルイン信号の立下がりのタイミングで出力がハイレベ
ルになり、シフトレジスタ１ｈの最終段のビットから出
力されるシリアルイン信号の立上がりのタイミングで出
力がローレベルになるので、第４の電界効果トランジス
タＦＥＴ₂₂₁ はオンしており、ホトトランジスタＰＴ₁
からの読出画像信号は、パッドＡＯ１に出力されるとと
もに、第４の電界効果トランジスタＦＥＴ₂₂₁ を介して
演算増幅器２９の非反転入力端に入力される。演算増幅
器２９の非反転入力端に入力された読出画像信号は、抵
抗器Ｒ₁₀，Ｒ₁₁の抵抗値によって決定される増幅度で増
幅され、パッドＡＯ２に出力される。なお、第２の電界
効果トランジスタＦＥＴ₂₀₁ がオンすることにより、ホ
トトランジスタＰＴ₁に蓄積されている電荷は完全に放
電する。

【００４１】また、シフトレジスタ１ｂ〜１ｈの各クロ
ック信号入力端および第２の電界効果トランジスタＦＥ
Ｔ₂₀₂ 〜ＦＥＴ₂₀₈ のゲートに入力される５００ＫＨｚ
のクロック信号は、第１のＤフリップフロップ回路２ａ
〜２ｇにより４ＭＨｚのクロック信号の１周期分だけ順
次遅延され、また第３の電界効果トランジスタＦＥＴ
₂₁₂ 〜ＦＥＴ₂₁₈ のゲートに入力されるタイミング信号
は、第２のＤフリップフロップ回路３ａ〜３ｇにより４
ＭＨｚのクロック信号の１周期分だけ順次遅延され、ま
たシフトレジスタ１ｂ〜１ｈに入力されるシリアルイン
信号は、第３のＤフリップフロップ回路４ａ〜４ｇによ
り４ＭＨｚのクロック信号の１周期分だけ順次遅延され
るので、上記と同様の動作により、ホトトランジスタＰ
Ｔ₂ 〜ＰＴ ₈ に蓄積された電荷が第３の電界効果トラン
ジスタＦＥＴ₂₁₂ 〜ＦＥＴ₂₁₈ および第４の電界効果ト
ランジスタＦＥＴ₂₂₁ を介して４ＭＨｚのクロック信号
の１周期分だけ順次遅延されて演算増幅器９の非反転入
力端に入力され、演算増幅器９により増幅されてパッド
ＡＯ２に出力される。

【００４２】すなわち、ホトトランジスタＰＴ₁ 〜ＰＴ
₈ に蓄積された電荷は、第１の電界効果トランジスタＦ
ＥＴ₁ 〜ＦＥＴ₈ により４ＭＨｚのクロック信号の１周
期分だけ順次遅延されたタイミングで各々４ＭＨｚのク
ロック信号の４周期分の期間にわたって抵抗器Ｒ₁ とキ
ャパシタＣ₁ とからなる負荷に印加され、それらの負荷
の両端電圧のピーク近傍部分が第３の電界効果トランジ
スタＦＥＴ₂₁₂ 〜ＦＥＴ₂₁₈ により４ＭＨｚのクロック
信号の１周期分だけ順次遅延されたタイミングで各々４
ＭＨｚのクロック信号の１周期分の期間にわたって取り
出され、演算増幅器９により増幅されて、パッドＡＯ２
にアナログの読取画像信号としてシリアルに出力され
る。

【００４３】なお、第２のＤフリップフロップ回路３ａ
〜３ｇの各クロック信号入力端に供給される４ＭＨｚの
クロック信号は、抵抗器Ｒ₉ とキャパシタＣ₉ とからな
る遅延回路により極僅かの時間遅延されており、第３の
電界効果トランジスタＦＥＴ ₂₁₂ 〜ＦＥＴ₂₁₈ のオンの
タイミングがその分だけ遅れることになるが、これは配
線パターンの設計などの各種の要因によるタイミングの
ずれを微調整するためであって、抵抗器Ｒ₉ とキャパシ
タＣ₉ とからなる遅延回路を設けなくてもよい場合もあ
る。

【００４４】以上の動作は、４ＭＨｚのクロック信号の
８周期分の期間で完了し、以下同様に、４ＭＨｚのクロ
ック信号の８周期分の期間毎に８個のホトトランジスタ
に蓄積された電荷に基づく読取画像信号がパッドＡ０２
に出力される。すなわち、上記動作が１６回繰り返され
ることにより、１２８個のホトトランジスタＰＴ₁ 〜Ｐ
Ｔ₁₂₈ に蓄積された電荷に基づく読取画像信号がパッド
Ａ０２に出力されることになる。そして、５００ＫＨｚ
のクロック信号に同期してシフトレジスタ１ａの初段の
ビットから順次後段のビットへとシフトされたシリアル
イン信号は、５００ＫＨｚのクロック信号の１６周期分
すなわち４ＭＨｚのクロック信号の１２８周期分の期間
が経過した時点で、パッドＳＯに出力され、次段のイメ
ージセンサチップ２４のパッドＳＩにシリアルイン信号
として供給される。これにより、次段のイメージセンサ
チップ２４において、上記と同様の動作が実行される。

【００４５】このようにして、２０個のイメージセンサ
チップ２４が順次作動し、合計２５６０個のホトトラン
ジスタに蓄積された電荷に基づく読取画像信号がシリア
ルに出力され、１ライン分の読み取りが完了する。

【００４６】このように、８個のホトトランジスタに蓄
積された電荷に基づく負荷の電圧を順次タイミングをず
らせてパラレルに読み出し、それらのピーク部付近を順
次タイミングをずらせて取り出して、読取画像信号とし
てシリアルに出力するので、読取速度を良好に高速化で
きる。

【００４７】たとえば、読取精度が３００ｄｐｉの場
合、Ａ４サイズの原稿で２５６０ドット×３４８０ライ
ンになるが、１ラインについて、１色の光源の点灯時間
を２ｍｓｅｃ、ホトトランジスタからの読取画像信号の
読出時間を１色毎に０．６５ｍｓｅｃとすると、１ライ
ンの読取時間が７．９５ｍｓｅｃ、Ａ４サイズの原稿１
ページの読取時間は２８ｓｅｃ程度になる。すなわち、
ホトトランジスタからの読取画像信号の読出時間を１色
毎に従来の５．２１ｍｓｅｃの１／８の０．６５ｍｓｅ
ｃにできるので、Ａ４サイズの原稿１ページの読取時間
を７５ｓｅｃ程度から２８ｓｅｃ程度に短縮できるので
ある。もちろん、シフトレジスタ１ａ〜１ｈなどの設置
数を増加させてパラレルに読み出すホトトランジスタの
数を増やせば、さらに読取速度を高速にできる。また、
このような読出時間の短縮のための工夫と、光源の光量
を増加させることによる光源の点灯時間の短縮化とを組
み合わせることにより、読取速度を飛躍的に高速化でき
る。

【００４８】なお上記実施形態では、１２８ドットのイ
メージセンサチップ２４を２０個設け、８個のホトトラ
ンジスタの蓄積電荷をパラレルに読み出すようにした
が、本願発明はもちろんこれらの数字に限定されるもの
ではない。

【００４９】また、ラインイメージセンサの具体的な構
成も、もちろん上記実施形態のように限定されるもので
はない。

【図面の簡単な説明】

【図１】本願発明の一実施形態に係る密着型イメージセ
ンサの部品を分解して示す斜視図。

【図２】上記密着型イメージセンサの部分平面図。

【図３】図１のIII −III 線断面図。

【図４】図１のIV−IV線断面図。

【図５】図１のＶ−Ｖ線断面図。

【図６】本願発明の一実施形態に係るイメージセンサチ
ップの回路ブロック図。

【図７】上記イメージセンサチップの回路における各部
信号波形図。

【符号の説明】

１ａ〜１ｈ シフトレジスタ ２ａ〜２ｇ 第１のＤフリップフロップ回路 ３ａ〜３ｇ 第２のＤフリップフロップ回路 ４ａ〜４ｇ 第３のＤフリップフロップ回路 ５ カウンタ回路 ６ チップセレクト回路 ７ 論理積回路 ９ 演算増幅器 ２３ ヘッド基板 ２４ イメージセンサチップ ＰＴ₁ 〜ＰＴ₁₂₈ ホトトランジスタ ＦＥＴ₁ 〜ＦＥＴ₁₂₈ 第１の電界効果トランジスタ ＦＥＴ₂₀₁ 〜ＦＥＴ₂₀₈ 第２の電界効果トランジスタ ＦＥＴ₂₁₁ 〜ＦＥＴ₂₁₈ 第３の電界効果トランジスタ ＦＥＴ₂₂₁ 第４の電界効果トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 受光量に応じた電気信号を出力可能な複
   数の受光素子と、 前記複数の受光素子から相互にタイミングをずらせてパ
   ラレルに電気信号を出力させる読出回路と、 前記読出回路により読み出された電気信号の所定部分を
   取り出してシリアルに出力させる出力回路とを備えたこ
   とを特徴とする、イメージセンサチップ。
2. 【請求項２】 前記読出回路は、前記各受光素子の負荷
   として抵抗器および／またはキャパシタを備え、これら
   抵抗器および／またはキャパシタの両端の電圧を出力と
   する、請求項１に記載のイメージセンサチップ。
3. 【請求項３】 前記出力回路は、増幅回路を備え、前記
   読出回路により読み出された電気信号の所定部分を取り
   出してシリアルのアナログ信号を得た後に、そのアナロ
   グ信号を前記増幅回路により増幅する、請求項１または
   請求項２に記載のイメージセンサチップ。
4. 【請求項４】 請求項１に記載のイメージセンサチップ
   を、全ての前記受光素子が等間隔にかつ１列になるよう
   に、基板上に複数個搭載したことを特徴とする、ライン
   イメージセンサ。