JPH10135843A - 単位処理システムにおける可変長コード検出装置及びその方法 - Google Patents

単位処理システムにおける可変長コード検出装置及びその方法

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JPH10135843A
JPH10135843A JP9276266A JP27626697A JPH10135843A JP H10135843 A JPH10135843 A JP H10135843A JP 9276266 A JP9276266 A JP 9276266A JP 27626697 A JP27626697 A JP 27626697A JP H10135843 A JPH10135843 A JP H10135843A
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在 ▲チュル▼ 孫
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Abstract

(57)【要約】 【課題】 データストリーム内に含まれたそれぞれの可
変長コードワードをメモリなどのデータ量を低減して検
出する。 【解決手段】 マルチメディアマルチプロセッサシステ
ム１００は、ホストプロセッサ１０２乃至マルチメディ
ア信号処理器２００を有し、各ビットパターンが、現在
エントロピーコードのｔ＋１個の潜在ビット長の中の一
つのみに連関するように、多数のビットパターンをビッ
トグループの各部分で比較する。また、多数のビットパ
ターンの中のいずれのパターンが、ビットグループの各
部分に一致するかを決定する。更に、ビットグループの
各部分に一致するものと決定されたビットパターンに応
答して、現在のエントロピーコードのビット長を調べる
ための出力信号を発生する。これによって現在のエント
ロピーコードワードの潜在ビット長の規定数がｔ＋１と
なるようにビット長を有する現在エントロピーコードワ
ードを検出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
あって、特に、データストリーム内のそれぞれの可変長
コードワードを検出する単位処理システムにおける可変
長コード検出装置及びその方法に関する。
【０００２】
【従来の技術】最近のデータ処理装置では、広帯域バン
ド幅転送性能の向上と高速処理及び、その装備の実現に
よって膨大な情報量を伴うデータ転送が頻繁に行われて
いる。これはマルチメディア処理の増大に起因する。プ
ロセッサの処理能力は急速に向上しているが、より多い
データ量処理が要求されるマルチメディア分野では有効
な新しい応用方法の開発と、その高い処理能力及び計算
効率が求められている。このような転送、受信、処理に
関連する情報を処理するために、データ圧縮及び復元に
関する多数の圧縮標準手法が広範囲に利用されている。
【０００３】ビデオデータの圧縮及び復元の標準手法と
しては、ＩＳＯ／ＩＥＣ（International Organization
for Standadization/International Electrotechnical
Commission)、ＭＰＥＧ(Motion Picture Experts Grou
p)のＭＰＥＧ１及びＭＥＰＧ２標準と、ＩＴＵ−Ｔ(Uni
ted Nation's International Telecommunications Unio
n Telecommunications Standadization Bureau) のＨ．
２６１及びＨ．２６３がある。このＭＰＥＧ１，ＭＰＥ
Ｇ２, Ｈ．２６１，及び、Ｈ．２６３標準方式は、適切
な圧縮率を得られる可変長コード(VLC) ワードを広く利
用している。このＶＬＣワードは、通常的にＨｕｆｆｍ
ａｎテーブル又はエントロピーコードテーブルで特定し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、ＶＬＣワードが一般的に転送用ビットストリ
ーム内で圧縮される。入力されるビットストリームをデ
コードするためには、ＶＬＣワードが個別的にデコード
される。現在のＶＬＣを正確にデコードするために、現
在のＶＬＣワードのビット長を決定する大きいルックア
ップテーブル(lookup table)を使用している。このよう
なルックアップテーブルは相対的に大きなチップ領域を
専有するという問題がある。
【０００５】本発明は、このような従来の技術における
課題を解決するものであり、現在のＶＬＣワードのビッ
ト長を決定するデータ領域が大きいルックアップテーブ
ルなどを使用せずに、チップのデータ領域を低減できる
単位処理システムにおける可変長コード検出装置及びそ
の方法の提供を目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の単位処理システムにおける可変長コード検
出装置は、現在エントロピーコードワードの潜在ビット
長の規定数がｔ＋１となるようにビット長を有する現在
のエントロピーコードワードを検出する装置において、
それぞれがビットグループを受信してビットグループ内
で現在のエントロピーコードワードのビット長の決定を
行い、その中の一つがビットグループ内で現在のエント
ロピーコードワードのビット長を決定し、その他の出力
信号と比較して唯一の出力信号を発生する多数のマッチ
ングモジュールを有している。また、それぞれが規定数
を有し、それぞれが現在のエントロピーコードワードの
潜在ビット長のｔ＋１個の規定数の中の一つを表し、そ
れぞれが出力信号を送出し、かつ、この中の一つがその
他の出力信号と比較して唯一の出力信号を送出するマッ
チングモジュールを備えたｔ＋１個のマッチングモジュ
ールグループを有している。
【０００７】また、本発明の単位処理システムにおける
可変長コード検出方法は、現在エントロピーコードワー
ドの潜在ビット長の規定数がｔ＋１となるようにビット
長を有する現在のエントロピーコードワードを検出する
方法において、各ビットパターンが現在のエントロピー
コードのｔ＋１個の潜在ビット長の中の一つのみに連関
するように、多数のビットパターンをビットグループの
各部分と同時に比較する処理段階と、多数のビットパタ
ーンの中のいずれのビットパターンがビットグループの
各部分に一致するかを決定する処理段階とを有してい
る。また、ビットグループの各部分に一致するものと決
定されたビットパターンに応答して、現在エントロピー
コードのビット長を調べるための出力信号を発生する処
理段階を有している。
【０００８】このように、この発明の単位処理システム
における可変長コード検出装置及びその方法では、現在
のエントロピーコードワードの潜在ビット長の規定数が
ｔ＋１となるようにビット長を有する現在エントロピー
コードワードを検出しており、現在のＶＬＣワードのビ
ット長を決定するデータ領域が大きいルックアップテー
ブルなどを使用せずに、データストリーム内に含まれた
それぞれの可変長コードワードをメモリなどのデータ量
を低減して検出される。
【０００９】
【発明の実施の形態】次に、本発明の単位処理システム
における可変長コード検出装置及びその方法の好適な実
施の形態を添付図面を参照して詳細に説明する。図１
は、上位レベルの概略的なブロック図であり、ホストプ
ロセッサ１０２とマルチメディア信号処理器２００とを
有するマルチメディアマルチプロセッサシステム１００
を示している。典型的なホストプロセッサ１０２は、イ
ンテル社のＰｅｎｔｉｕｍTM又はＰｒｏTMプロセッサ等
のようなｘ８６プロセッサである。ホストプロセッサ１
０２は、主システムメモリ１０４及びキャッシュ１０５
に格納された指令及びデータに基づいてプログラムを実
行する。ホストプロセッサ１０２は、ＰＣチップセット
(chipset) １０７とシステムバスライン１０６（例え
ば、ＰＣＩバスライン）を通じてマルチメディア信号処
理器２００と信号のやり取りを行う。
【００１０】マルチメディア信号処理器２００は、音響
信号及び電話通信を受信するためのオーディオ及び通信
コーデック(CODEC) 回路１０８、画像入力信号を受信す
るためのビデオＡ／Ｄコンバタ１１０、画像出力信号を
転送するためのビデオＤ／Ａコンバタ１１２、及び、フ
レームバッファメモリ１１４（ＳＤＲＡＭ）等のような
多様な機能ブロックに接続される。
【００１１】図２は図１に示すマルチメディアマルチプ
ロセッサシステム１００におけるマルチメディア信号処
理器２００の詳細な構成を示すブロック図である。マル
チメディア信号処理器２００は、高速バスライン(FBUS)
２１０を通じて多数のＦＢＵＳ周辺機器、例えば、３
２ビットのＰＣＩバスインタフェース２２２，６４ビッ
トＳＤＲＡＭであるメモリコントローラ２２６，８チャ
ンネルの直接メモリアクセス（ＤＭＡ）コントローラ２
２０，ＡＳＩＣロジックブロック２１６，及び、ホスト
プロセッサ１０２とフレームバッファメモリ１１４との
間にデータを移動させるためのメモリデータムーバ２２
４と接続されるデジタル信号処理器(DSP) コア２０１を
有している。
【００１２】ＰＣＩバスインタフェース２２２は図１中
のシステムバスライン１０６に接続され、例えば、クロ
ック周波数３３ＭＨｚで動作する。ＡＳＩＣロジックブ
ロック２１６は所定機能を実行する制御ロジックとして
動作する。ＡＳＩＣロジックブロック２１６は、実施形
態として、多様なアナログコーデック及び特定のＩ／Ｏ
装置と接続される１０Ｋゲートである。メモリデータム
ーバ２２４はホストプロセッサ１０２からマルチメディ
ア信号処理機２００の周辺部のフレームバッファメモリ
１１４までの間でＤＭＡによるデータ転送を行う。
【００１３】また、デジタル信号処理器コア２０１はＩ
／Ｏバスライン２１２を通じて２２８，２３０，２３
２、更に、ビデオビットストリームを処理するためのビ
ットストリームプロセッサ２３４に接続される。
【００１４】デジタル信号処理器コア２０１は、マルチ
メディア信号処理器２００，コプロセッサ(co-processo
r)２０４、キャッシュサブシステム２０８、高速バスラ
イン(FBUS)２１０及びＩ／Ｏバスライン２１２の計算エ
ンジンである。この実施形態でのプロセッサ２０２はコ
ンテキストスイッチイネーブル(context switch enabl
e) 要求に対し、リアルタイムオペレーティングシステ
ムとして動作し、また、インタラプト及び例外(excepti
on) 処理を行い、かつ、Ｉ／Ｏ装置の管理を行うととも
に、ホストプロセッサ１０２との交信等の一般的な処理
機能を実行する３２ビットＡＲＭ７TMＲＩＳＣコントロ
ールプロセッサである。この実施形態でのプロセッサ２
０２はクロック周波数４０ＭＨｚで動作する。プロセッ
サ２０２はコプロセッサインタフェース２０６を通じて
コプロセッサ２０４に接続される。
【００１５】プロセッサ２０２は、指令処理過程で発生
する一般的な動作に対する例外(exception) に応じた処
理を実行することによって制御が変更される。
【００１６】コプロセッサ２０４は、マルチメディア信
号処理器２００のデジタル信号処理エンジンである。実
施形態でのコプロセッサ２０４は、三星株式会社ＭＳＰ
ファミリにおけるベクトルプロセッサである。ベクトル
プロセッサとしてのコプロセッサ２０４は、単独指令多
重データ(Single-Instruction Multiple-Data)構造を有
し、離散コサイン変換器(Discrete Cosine Transforms;
DCT)、ＦＩＲｆｉｌｔｅｒｉｎｇ、ｃｏｎｖｏｌｕｔｉ
ｏｎ、映像移動量推定及び、その外の処理動作のような
信号処理機能を実行するために、多重のデータ要素に並
列動作するｐｉｐｅｌｉｎｅｄ ＲＩＳＣエンジンを含
むものである。
【００１７】コプロセッサ２０４は、多重データ要素
が、多数のベクトル実行ユニットによってベクトル処理
のように並列に作用するベクトル演算を処理する。コプ
ロセッサ２０４は、スカラー演算及びベクトル−スカラ
ー混合演算のすべてを実行する。コプロセッサ２０４の
多重データ要素は、サイクル当たり（例えば、１２．５
ｎｓ）３２個の８／９ビット固定小数点演算率や、１６
カ所の１６ビット固定小数点演算率や、８個の３２ビッ
ト固定小数点又は不動小数点演算率で計算される５７６
ビットベクトルに圧縮される。大部分の３２ビットスカ
ラー演算は、１サイクル当たり一つの指令の比率で移動
する反面、５７６ビットベクトル演算が２サイクル当た
り一つの指定の比率で移動する。入力（ｌｏａｄ）及び
格納(store) 作用は算術演算と重畳され、別途の入力及
び格納回路によって独立して実行される。
【００１８】図３は図２中のビットストリームプロセッ
サ２３４の内部構成を示すブロック図である。このビッ
トストリームプロセッサ２３４は、マルチメディアマル
チプロセッサシステム１００の周辺機器中の一つであ
る。ビットストリームプロセッサ２３４は、各種ビット
ストリームビデオデータ圧縮及び復元を処理する特定の
ハードウェアロジックブロックである。ビットストリー
ムプロセッサ２３４は特にビットレベルの処理のために
用いられている。ビットストリームプロセッサ２３４は
独立した処理ユニットとして動作し、プロセッサ２０２
又はコプロセッサ２３４によるソフトウェア制御が行わ
れる。
【００１９】より具体的には、ビットストリームプロセ
ッサ２３４が、ブロックグループ(group of blocks:GO
B) やスライス(slice) 層以下に含まれたすべての情報
をエンコード及びデコードし、Ｉ／Ｏバスライン２１２
を通じてデジタル信号処理器コア２０１からの情報を受
信し、かつ、デジタル信号処理器コア２０１に情報を転
送する。この転送情報をデコードする際に、情報が一般
的に圧縮画像ビットストリーム４０２のようにビットス
トリームで受信され、適用する標準方式よって開始コー
ド、ヘッダパラメータ及び圧縮データを含む場合があ
る。
【００２０】このような圧縮画像ビットストリーム４０
２では圧縮が行われるが、用途によってはバイト整列を
行う必要がない。すなわち、その状態がビットストリー
ム内の最初のビットから多数の８ビットであれば、ビッ
トストリーム内はバイト整列となる。圧縮画像ビットス
トリーム４０２は、多様なｓｌｉｃｅ及びＧＯＢのため
のデータを含むことが出来ることに注目する必要があ
る。
【００２１】マルチメディア環境では、画像シーケンス
が処理され、例えば、パーソナルコンピュータ（ＰＣ）
及び画像会議装置に適用される。画像シーケンスは、通
常ＩＳＯ／ＩＥＣ(International Organization for
Standadization/International Electrotechnical C
ommission)、ＭＰＥＧ(Motion Picture Experts Gro
up) のＭＰＥＧ１及びＭＰＥＧ２標準方式と、ＩＴＵ−
Ｔ(United Nation'sInternational Telecommunicatio
ns Union Telecommunications Standadization Bur
eau)のＨ．２６１及びＨ．２６３標準方式のような多数
の画像標準方式中の一つを使用する。
【００２２】この多数の画像標準方式中の一つがエンコ
ードした圧縮ビットストリームの形態となる。ＭＰＥＧ
１，ＭＰＥＧ２，Ｈ．２６１及びＨ．２６３標準方式
は、それぞれＩＳＯ／ＩＥＣ１１１７２−２（１９９
２）(MPEG1) 、ＩＳＯ／ＩＥＣのＪｏｉｎｔ Ｔｅｃｈ
ｎｉｃａｌ Ｃｏｍｍｉｔｔｅｅ(JTC) １／ＳＣ ２９
Ｎ０９８１ Ｒｅｖ（１９９５. ３. ３１）(MPEG2) 、
ＩＴＵ−Ｔの勧告Ｈ．２６１，ＩＴＵ−の勧告Ｈ．２６
３であり、以下での参考事項である。
【００２３】ＭＥＰＧ１，ＭＰＥＧ２，Ｈ．２６１及び
Ｈ．２６３標準方式は、以下で“マルチメディアフォー
マット”として説明するが、マルチメディアマルチプロ
セッサシステム１００は、他の標準方式によってフォー
マットされたビットストリームを処理するように、その
応用が可能である。
【００２４】図４は図３に示す圧縮画像ビットストリー
ム４０２の内容を示す図である。この圧縮画像ビットス
トリーム４０２は、一般的に多重標準方式圧縮フォーマ
ットによって圧縮されたビットストリームを示してい
る。開始コード４０４，４０５は、圧縮画像ビットスト
リーム４０２が別途に発生しない予備ビットパターンで
ある。開始コード４０４，４０５は画像データ４０８と
構文情報、例えば、今回採用された圧縮標準方式を識別
する情報を含むフォーマット情報の開始を表示してい
る。
【００２５】多重の画像標準方式による画像ビットスト
リームは可変長となるが、バイト整列となる場合もあ
り、又は、ない場合もある。すなわち、開始コード間の
ビット数は均等な８倍数の場合、又は、均等な８倍数で
ない場合もある。更に、多数のゼロ挿入ビット４０６は
一般的に画像データ４０８と次の開始コード４０５間に
挿入される。多数のゼロ挿入ビット４０６はＭＰＥＧ１
及びＭＥＰＧ２の適用のために、スライス（slice)層ま
での圧縮画像ビットストリーム４０２がバイト整列とな
るように挿入する。ピクチュア(picture) 層までの圧縮
画像ビットストリーム４０２はバイト整列となり、Ｈ．
２６１適用ではバイト整列とならないが、Ｈ．２６３の
適用のためにＧＯＢまでの圧縮画像ビットストリーム４
０２はバイト整列となる場合もある。
【００２６】ゼロ挿入ビット４０６と不良の画像データ
４０５は、マルチメディアマルチプロセッサシステム１
００での処理では不要である。したがって、ゼロ挿入ビ
ット４０６と不良の画像データを出来るだけ早く廃棄し
て、次の開始コードを検出することによって、マルチメ
ディアプロセッサシステム１００の圧縮画像ビットスト
リーム４０２の処理性能を向上させることが出来る。圧
縮画像ビットストリーム４０２が多重標準方式フォーマ
ットによって、開始コード４０４，４０５の間で可変長
となる場合、次の開始コード４０５の位置が決定されな
いため、次の開始コード４０５を検出するために圧縮画
像ビットストリーム４０２を調べる。
【００２７】図３において、ビットストリームプロセッ
サ２３４は、圧縮画像ビットストリーム４０２内の多重
標準方式開始コードを調べるために多重標準方式開始コ
ード検出システム３００を備えている。例えば、マルチ
メディアパーソナルコンピュータ（ＰＣ）環境では、圧
縮画像ビットストリーム４０２がＣＤ−ＲＯＭドライ
バ、ハードディスクドライバ、ネットワークインタフェ
ース（図示省略）から送出される。圧縮画像ビットスト
リーム４０２の発生場所は図２中のＡＳＩＣ２１６であ
り、又は、ＰＣＩバスインタフェース２２２である。Ａ
ＳＩＣ２１６又はＰＣＩバスインタフェース２２２の３
２バイトバッファに格納されたデータを、ＤＭＡによっ
てフレームバッファメモリ１１４（図１）に転送する。
【００２８】デジタル信号処理器コア２０１は、圧縮画
像ビットストリーム４０２内の構文情報を調べる。デジ
タル信号処理器コア２０１は、ビットストリームプロセ
ッサ２３４が圧縮画像ビットストリーム４０２の処理を
開始する前に、構文情報から圧縮画像ビットストリーム
４０２のフォーマットを決定する。プロセッサ２０２
は、レジスタファイル３２４にあるＢＰ＿ＭＯＤＥレジ
スタに記録する。本実施形態では多重標準方式フォーマ
ット中の一つに圧縮画像ビットストリーム４０２のフォ
ーマットを示す。ＢＰ＿ＭＯＤＥレジスタのフォーマッ
トは、次の表１の通りである。ＢＰ＿ＭＯＤＥレジスタ
バイト０のビット２：０は、“ＳＦ”又は圧縮画像ビッ
トストリーム４０２の標準方式フォーマットを意味す
る。
【００２９】
【表１】
【００３０】次の開始コード４０５を検出する動作中の
制御状態マシン(control state machine) ３０７は、標
準方式フォーマット情報を使用して多重標準方式開始コ
ード検出システム３００を正確に制御する。次の表２は
ＳＦの規定である。
【００３１】
【表２】
【００３２】ビットストリームプロセッサ２３４が、デ
ジタル信号処理器コア２０１によって動作すると、圧縮
画像ビットストリーム４０２は、Ｉ／Ｏバスライン２１
２、Ｉ／Ｏバスインタフェースユニット３２０及び入出
力バッファ３２２を通じて、本実施形態での１６ビット
フリップフロップ装着型バッファであるデータバッファ
３０６に入力される。情報はＩ／Ｏバスライン２１２、
Ｉ／Ｏバスインタフェースユニット３２０, 入出力バッ
ファ３２２の間で両方向に転送される。圧縮画像ビット
ストリーム４０２の初期受信過程で、制御状態マシン３
０７はゲート３２６をオープンにし、データバッファ３
０６内の１６データが、本実施形態での１６ビットフリ
ップフロップ装着型のＦＩＦＯバッファである現在デー
タバッファ３０４に転送される。
【００３３】現在データバッファ３０４の内容は、シフ
タ３１２によってシフトされる。圧縮画像ビットストリ
ーム４０２の次の１６ビットは、データバッファ３０６
に保持される。次いで、処理された圧縮画像ビットスト
リーム４０２は、Ｉ／Ｏバスライン２１２を通じて図２
に示すビットストリームプロセッサ２３４からデジタル
信号処理器コア２０１に転送される。デジタル信号処理
器コア２０１は、画像データ４０８の終了を検出する
と、ビットストリームプロセッサ２３４が次の開始コー
ド４０５を調べるように指令する。
【００３４】ビットストリームプロセッサ２３４は次の
開始コード４０５を調べるために、プロセッサ２０２又
はコプロセッサ２０４が、ビットストリームプロセッサ
２３４をアイドル状態に設定する。この場合、既にアイ
ドル状態でなければ、ビットストリームプロセッサ２３
４が次の開始コード４０５を検出するように指示して、
その処理動作を開始させる。レジスタファイル３２４内
に位置するＢＰ＿ＣＯＮＴＲＯＬレジスタのＳＯＦＴ＿
ＲＥＳＥＴビットに“１”を記録することによって、ビ
ットストリームプロセッサ２３４がアイドルでなけれ
ば、ビットストリームプロセッサ２３４をアイドル状態
に設定するためにプロセッサ２０２又はコプロセッサ２
０４が、ビットストリームプロセッサ２３４にリセット
命令を送出する。
【００３５】プロセッサ２０２又はコプロセッサ２０４
は、ＢＰ＿ＣＯＮＴＲＯＬレジスタのＤＥＴＥＣＴ＿Ｓ
ＴＡＲＴ＿ＣＯＤＥビットに“１”を記録することによ
って、ビットストリームプロセッサ２３４が次の開始コ
ード４０５を検出するようにすることも出来る。ビット
ストリームプロセッサ２３４をリセットし、次の開始コ
ード４０５の検出を指示した後にプロセッサ２０２又は
コプロセッサ２０４が、ＢＰ＿ＣＯＮＴＲＯＬレジスタ
のＢＰ＿ＥＮビットに“１”を記録することによって、
ビットストリームプロセッサ２３４を動作させて処理を
開始する。ＢＰ＿ＣＯＮＴＲＯＬレジスタのフォーマッ
トは、次の表３の通りである。
【００３６】
【表３】
【００３７】「多重標準方式開始コード検出システム」
(MULTI-STANDARD START CODE DETECTOR SYSTEM) ビットストリームプロセッサ２３４の多重標準方式開始
コード検出システム３００は、画像データ４０８の終了
が検出されるか、又は、デジタル信号処理器コア２０１
又はビットストリームプロセッサ２３４によって不良と
なった画像データ４０８が検出されてから、圧縮画像ビ
ットストリーム４０２の次の開始コードを検索する。次
の開始コード４０５を検出する動作を開始すると同時
に、多重標準方式開始コード検出システム３００は、少
なくとも次の開始コード４０５の一部が検出されるまで
すべてのビットグループを迅速に廃棄する。
【００３８】このような動作は、バイト整列のビットス
トリーム及びバイト整列しないビットストリームのすべ
てに対して実行される。バイト整列しないフォーマット
を含む次の開始コード検出動作は、制限的な一ビットず
つの廃棄を伴う。個々のビットでないビットグループを
廃棄することによって、開始コードの検出時間が少なく
なり、有用な情報の処理時間が多く得られることにな
る。
【００３９】開始コード検索動作中であり、画像データ
４０８内の不良のデータが検出されず、かつ、ビットス
トリームプロセッサ２３４が動作して次の開始コード４
０５を検出するように指示されると、制御状態マシン３
０７は適切なイネーブル信号［１：０］を発生し、次の
開始コード４０５を検出する。イネーブル信号［１：
０］は、制御状態マシン３０７及び比較器ユニット３０
８によって使用され、次の開始コード４０５と唯一にか
んれんビットパターンを決定する。
【００４０】１６ビットの比較器ユニット３０８は、こ
のビットパターンをレジスタファイル３３４の内容と比
較する。比較ユニット３０８は、ＥＸ−ＯＲロジック又
はＥＸ−ＯＲアルゴリズムのような、多様な公知の回路
やソフトウェアアルゴリズム中のいずれも使用できるよ
うに構成しても良い。
【００４１】圧縮画像ビットストリーム４０２が、多重
標準方式フォーマット中のいずれか一つによってフォー
マットされる際に、次の開始コード４０５の最上位ビッ
ト(most significant bit;MSB)は、０００１ｈ（接尾語
ｈは、１６進数表記を意味する）を含むことになる。イ
ネーブル信号［１：０］を１０ｂに設定し、比較器ユニ
ット３０８が現在データバッファ３０４の内容を０００
１ｈに対応させる。
【００４２】比較器ユニット３０８による比較動作と同
時に、データバッファ３０６に保持された次のデータ
は、開始コード形式事前検出ロジック３１０を利用して
処理される。すなわち、ゼロ挿入ビット４０６は、可変
長の可能性があるためである。データバッファ３０６内
で次の開始コード４０５が専有しており、正確な位置は
予測できない。ゼロ挿入ビット４０６が可変長であるた
め、シフタ３１２は、８からアキュムレータ３３６の最
下位ビット(least significant bit;LSB) の３個Ａｃｃ
［２：０］を差し引いたことに該当する数だけゼロ挿入
ビット４０６の最初数字を偏移(shift out) させる。以
降で説明するように、５ビットのアキュムレータ３３６
は、分析された画像データ４０８のエントロピーコード
ワードを調べる。ここで、画像データ４０８がバイト整
列にならないと、バイト整列したものとの差異は、８か
らＡｃｃ［２：０］を差し引いたものと同一となる。
【００４３】通常、レジスタファイル３３４から全体の
ビットグループを廃棄しつつ、次の開始コード４０５を
検出する比較器ユニット３０８によって使用されるパタ
ーンの数を最小化するために、次の開始コード４０５の
形態及び属性は、データバッファ３０６内で少ないオー
バヘッド(overhead)の処理動作によって事前に検出され
る。次の開始コード４０５の定型(predetermined featu
re) が事前検出されると、次の開始コード４０５の定型
がデータバッファ３０６によって使用されたビットパタ
ーンと一致するため、現在のデータシフト量が修正され
る。事前検出動作は、以降で説明するように、データバ
ッファ３０６での比較動作に伴うビットパターンの数の
増加によって、その省略が可能である。
【００４４】開始コード検出動作の中で、次の開始コー
ド４０５の検出動作を開始する前に画像データ４０８の
終了点になると、次の開始コード４０５を受信する前
に、データバッファ３０６にはゼロ挿入ビット４０６の
みが存在する。少ないオーバヘッドの開始コード形式の
事前検出動作は、開始コード形式事前検出ロジック３１
０によって実行される。開始コード形式事前検出ロジッ
ク３１０は、“１”を検出するために、データバッファ
３０６の内容に対して論理ＯＲ処理を実行する。ここで
“１”が検出されると、ｎｏｔ＿ａｌｌ＿ｚｅｒｏの開
始コード形式事前検出ロジック３１０出力信号が“１”
に設定され、比較器ユニット３０８に入力される。
“１”が検出されない場合、ｎｏｔ＿ａｌｌ＿ｚｅｒｏ
出力信号が“０”に設定される。
【００４５】圧縮画像ビットストリーム４０２を処理す
る間は、比較器ユニット３０８が次の開始コード４０５
の内容を０００１ｈとマッチングさせてレジスタファイ
ル３３４の内容から次の開始コード４０５を検出せず、
ｎｏｔ＿ａｌｌ＿ｚｅｒｏ信号も０であれば、比較器ユ
ニット３０８が、本実施形態での１６ビットの現在デー
タバッファ３０４のビット容量と同一な５ビット出力信
号ｓｋｉｐ＿ｓｉｚｅを設定する。
【００４６】このような次の開始コード４０５検出動作
の中で制御状態マシン３０７は、マルチプレクサ３２８
を通じてシフタ３１２に転送するための比較器ユニット
３０８の出力信号のｓｋｉｐ＿ｓｉｚｅを選択する。シ
フタ３１２は、レジスタファイル３３４の１６ビット内
容を偏移させ、制御状態マシン３０７が、ゲート制御線
３３０の制御信号を使用してゲート３２８をオープンに
する。データバッファ３０６の１６ビット内容全体は現
在データバッファ３０４にロードされ、次の１６ビット
の圧縮画像ビットストリーム４０２が、データバッファ
３０６にロードされる。また、現在データバッファ３０
４の内容は、レジスタファイル３３４にロードされる。
このような過程は、開始コード形式事前検出ロジック３
１０によってｎｏｔ＿ａｌｌ＿ｚｅｒｏ信号が設定され
るまで反復する。
【００４７】次の開始コード４０５の検出動作中で、あ
る時点で少なくとも次の開始コード４０５の一部がデー
タバッファ３０６によってロードされる。開始コード形
式事前検出ロジック３１０は、このような方法によって
次の開始コード４０５の最上位ビットに含まれた“１”
を検出し、出力信号ｎｏｔ＿ａｌｌ＿ｚｅｒｏを“１”
に設定する。圧縮画像ビットストリーム４０２がバイト
整列していると、データバッファ３０６内の次の開始コ
ード４０５の０番ビットや８番ビットが“１”に設定さ
れる。
【００４８】上記のように、ビットストリームプロセッ
サ２３４は、デジタル信号処理器コア２０１によってＢ
Ｐ＿ＭＯＤＥレジスタのＳＦビットを通じて圧縮画像ビ
ットストリーム４０２へ形式が通報されるが、バイト整
列している場合、ＳＦビットは圧縮画像ビットストリー
ム４０２が、ＭＰＥＧ１又はＭＰＥＧ２によってバイト
整列してフォーマットされたことを表す。比較器ユニッ
ト３０８は出力信号ｓｋｉｐ＿ｓｉｚｅを８（１０００
ｂ）に設定するが、これは比較器ユニット３０８が次の
開始コード４０５を検出しない状態にならないようにす
る。
【００４９】レジスタファイル３３４レジスタの内容で
あるＡｃｃ［４：０］は、出力信号ｓｋｉｐ＿ｓｉｚｅ
によって０１０００ｂに設定される（接尾語ｂは二進数
表記である）。シフタ３１２は、最上位８ビットをレジ
スタファイル３３４から偏移させ、データバッファ３０
６からのデータ中の８ビットがレジスタファイル３３４
レジスタの最下位ビット位置にロードされる。
【００５０】毎回の１バイト偏移後のレジスタファイル
３３４の内容は１０００ｂずつ増加する。Ａｃｃ［４：
０］が１５を超過するごとに、制御状態マシン３０７は
ゲート３２６をオープンし、データバッファ３０６の内
容が現在データバッファ３０４にロードされる。現在デ
ータバッファ３０４の内容は、レジスタファイル３３４
内に偏移され、次の１６ビットの圧縮画像ビットストリ
ーム４０２は、データバッファ３０６にロードされる。
【００５１】比較器ユニット３０８は、レジスタファイ
ル３３４の内容を次の開始コード４０５と唯一に連関す
るビット形式（本実施形態では０００１ｈ）と比較す
る。２サイクル内に比較器ユニット３０８は現在データ
バッファ３０４の内容を０００１ｈと整合させる。一致
点を検出する際に比較器ユニット３０８が、２番目の出
力信号ｄｅｔｅｃｔｏｒ＿ｓｔａｔｕｓを“１”に設定
する。これはレジスタファイル３３４内の現在のデータ
が、次の開始コード４０５の最上位ビット１６個を含ん
でいることを意味する。
【００５２】制御状態マシン３０７は、開始コードが検
出されたことをデジタル信号処理器コア２０１に通知
し、比較器ユニット３０８をアイドル状態にするため、
出力信号ｅｎａｂｌｅ［１：０］を００ｂに設定する。
この結果、ビットストリームプロセッサ２３４は、デジ
タル信号処理器コア２０１からの後続する情報を有する
か、又は、次の開始コード４０５がスライス開始コード
であれば、次の開始コード４０５をデコードする。
【００５３】開始コード形式事前検出ロジック３１０が
出力信号ｎｏｔ＿ａｌｌ＿ｚｅｒｏを“１”に断定した
場合、ビットストリームプロセッサ２３４がデジタル信
号処理器コア２０１によって圧縮画像ビットストリーム
４０２がＨ．２６１又はＨ．２６３に従ってバイト整列
しないことの通知をＢＰ＿ＭＯＤＥレジスタのＳＦビッ
トを通じて受けると、データバッファ３０６内で次の開
始コード４０５の０００１ｈ部分中の１ｈの位置が判明
しないことになる。比較器ユニット３０８は出力信号ｓ
ｋｉｐ＿ｓｉｚｅ１に設定する。シフタ３１２は、レジ
スタファイル３３４の内容を１ビットずつ偏移させつ
つ、最下位ビットをデータバッファ３０６からの最上位
ビットに代替させる。
【００５４】それぞれ１ビットずつ偏移させた後の比較
器ユニット３０８は、レジスタファイル３３４内の現在
のデータを次の開始コード４０５と唯一に連関するビッ
ト形式と比較する。このような処理は一致状態が検出さ
れるまで反復されるが、長くても１６サイクル内には実
行される。一致状態が検出されると、レジスタファイル
３３４は少なくとも次の開始コード４０５の一部を含
み、比較器ユニット３０８は出力信号ｄｅｔｅｃｔｏｒ
＿ｓｔａｔｕｓを“１”に設定して、レジスタファイル
３３４レジスタの内容が次の開始コード４０５の０００
１ｈ部分を含んでいることを制御状態マシン３０７に通
知する。
【００５５】これに応じて、ビットストリームプロセッ
サ２３４は出力信号ｅｎａｂｌｅ［１：０］を００ｂに
リセットし、比較器ユニット３０８をアイドル状態に設
定する。制御状態マシン３０７は開始コードが検出され
たことをデジタル信号処理器コア２０１に知らせ、出力
信号ｅｎａｂｌｅ［１：０］を００ｂに設定して、比較
器ユニット３０８をアイドル状態に設定する。この結
果、ビットストリームプロセッサ２３４は、デジタル信
号処理器コア２０１からの後続情報を有するか、又は、
次の開始コード４０５がｓｌｉｃｅ開始コードであれ
ば、次の開始コード４０５をデコードする。
【００５６】ビットストリームプロセッサ２３４が画像
データ４０８内でエラーを検出すると、ビットストリー
ムプロセッサ２３４はプロセッサ２０２をインタラプト
し、レジスタファイル３２４内のＢＰ＿ＣＯＮＴＲＯＬ
レジスタ内で表３のｅｒｒ＿ｈａｎｄｌｅ＿ｍｏｄｅフ
ラグの内容を調べる。ｅｒｒ＿ｈａｎｄｌｅ＿ｍｏｄｅ
フラグが“１”に設定されている場合、ビットストリー
ムプロセッサ２３４は、自動的に次の開始コード４０５
を調べてエラーに対する回復を要求する。
【００５７】ｅｒｒ＿ｈａｎｄｌｅ＿ｍｏｄｅフラグが
“０”に設定されると、ビットストリームプロセッサ２
３４は、アイドル状態になり、デジタル信号処理器コア
２０１からの後続情報を有する。
【００５８】画像データ４０８内にエラーが検出され、
ｅｒｒ＿ｈａｎｄｌｅ＿ｍｏｄｅフラグが“１”に設定
されると、ビットストリームプロセッサ２３４は、次の
開始コード４０５を検出するための効果的な動作を直ち
に開始する。制御状態マシン３０７は、出力信号ｅｎａ
ｂｌｅ［１：０］を１０ｂに設定し、比較器ユニット３
０８が画像データ４０８内に含まれない定型を調べるよ
うに要求する。本実施形態では、多重標準方式によって
フォーマットされた圧縮画像ビットストリーム４０２の
画像データ４０８内に００００ｈを設定しない。
【００５９】比較器ユニット３０８は、レジスタファイ
ル３３４の１６ビット内容を００００ｈと比較し始め
る。一致状態が検出されなければ、出力信号ｄｅｔｅｃ
ｔｏｒ＿ｓｔａｔｕｓが“０”に維持される。比較器ユ
ニット３０８は、出力信号ｓｋｉｐ＿ｓｉｚｅを“１０
０００ｈ”に設定し、制御状態マシン３０７は、シフタ
３１２に転送するためにマルチプレクサ３２８に送出す
るｓｋｉｐ＿ｓｉｚｅ入力信号を選択する。制御状態マ
シン３０７は、ゲート制御線３３０の制御信号を通じて
ゲート３２８を動作させ、データバッファ３０６に格納
された次の１６ビットを現在データバッファ３０４に転
送する。
【００６０】圧縮画像ビットストリーム４０２からの１
６ビットはデータバッファ３０６にロードされ、現在デ
ータバッファ３０４の内容はレジスタファイル３３４に
ロードされる。更に、比較器ユニット３０８は、レジス
タファイル３３４の内容を００００ｈと比較する。その
動作は、比較器ユニット３０８によって一致状態が検出
されるまで継続され、比較器ユニット３０８は出力信号
ｄｅｔｅｃｔｏｒ＿ｓｔａｔｕｓを“１”に設定して一
致状態検出を制御状態マシン３０７に通知する。このよ
うな動作時点で、多重標準方式開始コード検出システム
３００がゼロ挿入ビット４０６を検出する。
【００６１】画像データ４０８内でエラーを検出した後
に、このエラーを処理する開始コード検出動作を終了す
るために、制御状態マシン３０７は出力信号ｅｎａｂｌ
ｅ［１：０］を０１ｂに設定する。開始コード検出処理
は上記のように継続されてバイト整列しない圧縮画像ビ
ットストリーム４０２を推定するか、又は、エントロピ
ーコードワードを調べ、かつ、上記のようにゼロ挿入ビ
ット４０６を整列し、更に上記のように圧縮画像ビット
ストリーム４０２がバイト整列されたことを推定する。
【００６２】「多重標準方式開始コード検出システムの
動作例」次に、初期に圧縮画像ビットストリーム４０２
がＭＰＥＧ１，ＭＰＥＧ２，Ｈ．２６１、又は、Ｈ．２
６３標準方式によってフォーマットされたものと推定す
る多重標準方式開始コード検出システム３００の動作例
を説明する。また、本実施形態では、有用な画像データ
４０８が、ＸＸＸＸ1 ＸＸＸＸ2 ｈ（接尾語を１６進グ
ループを表す例示の目的のみに使用する）に該当し、ゼ
ロ挿入ビット４０６が００００1 ００００1 ００3aｈで
あり、次の開始コード４０５が００3b０１4aＸＸ4bｈ
（接尾語“ａ”と“ｂ”とはそれぞれ１６ビットグルー
プの１番目及び２番目のバイトを表す）を含むことを推
定する。当業界で、通常の知識を有する者は、このよう
な説明を通じて多重標準方式開始コード検出システム３
００が他の画像及び非画像標準方式にも適用されること
を理解できるものである。
【００６３】画像データ４０８にエラー（不良）がない
場合又はある場合、比較器ユニット３０８の出力信号ｅ
ｎａｂｌｅ［１：０］は、制御状態マシン３０７によっ
て初期に、そのすべてが論理“０”に設定され、レジス
タファイル３２４内の出力信号ｄｅｔｅｃｔ＿ｓｔａｒ
ｔ＿ｃｏｄｅフラグが、デジタル信号処理器コア２０１
によって設定されるまで比較器ユニット３０８をアイド
ル状態に設定する。多重標準方式開始コード検出システ
ム３００が圧縮画像ビットストリーム４０２を受けた際
に、１６ビットの画像データ４０８ＸＸＸＸ1 ｈは、現
在データバッファ３０４及びレジスタファイル３３４に
ロードされ、次の１６ビットの有用な画像データ４０８
ＸＸＸＸ2 ｈが、データバッファ３０６にロードされ
る。
【００６４】比較器ユニット３０８がアイドル状態にあ
る間に、現在データＸＸＸＸ1 ｈが、シフタ３１２によ
ってレジスタファイル３３４から以降で説明するエント
ロピーコードビット長検出モジュール３１４に適切に偏
移される。Ａｃｃ［４：０］が１５を越える際に、続い
て、次ぎのデータＸＸＸＸ2 ｈが、ゲート３２６を通じ
て現在データバッファ３０４にロードされ、かつ、レジ
スタファイル３３４にロードされる。
【００６５】圧縮画像ビットストリーム４０２の次の１
６ビット００００1 ｈが、データバッファ３０６にロー
ドされる。比較器ユニット３０８を続いてアイドルに設
定した状態で、レジスタファイル３３４内の現在のデー
タＸＸＸＸ2 ｈは、エントロピーコードビット長検出モ
ジュール３１４に偏移され、次のデータ００００1 ｈ
は、現在データバッファ３０４及びレジスタファイル３
３４にロードされる。圧縮画像ビットストリーム４０２
の次の１６ビット００００2 ｈが、データバッファ３０
６にロードされる。
【００６６】デジタル信号処理器コア２０１が有用な画
像データ４０８の終了を検出してから、デジタル信号処
理器コア２０１はｄｅｔｅｃｔ＿ｓｔａｒｔ＿ｃｏｄｅ
フラグを“１”に設定し、制御状態マシン３０７は出力
信号ｅｎａｂｌｅ［１：０］を０１ｂに設定し、比較器
ユニット３０８がレジスタファイル３３４レジスタの内
容を０００１ｈと比較するように指示する。更に、ゼロ
挿入ビット４０６は、上記のように適切であれば、バイ
ト整列となる。このようにして、イネーブル状態となる
比較器ユニット３０８が、次の開始コード４０５を調べ
始める。
【００６７】現在データバッファ３０４及びレジスタフ
ァイル３３４にある現在データは００００1 ｈに該当
し、データバッファ３０６にある次のデータが００００
2 ｈに該当する。開始コード形式事前検出ロジック３１
０は、ＯＲロジックを利用してデータバッファ３０６の
内容００００2 ｈを処理する。データバッファ３０６の
内容のすべては論理“０”であるため、出力信号ｎｏｔ
＿ａｌｌ＿ｚｅｒｏはローレベルの論理“０”を維持す
る。比較器ユニット３０８は現在データを０００１ｈと
比較して、現在データが次の開始コード４０５の定型と
一致しないことを確認する。
【００６８】出力信号ｎｏｔ＿ａｌｌ＿ｚｅｒｏがロー
レベルであり、比較器ユニット３０８によって一致点が
検出されないため、比較器ユニット３０８は出力信号ｓ
ｋｉｐ＿ｓｉｚｅを１００００ｈに設定し、ｄｅｔｅｃ
ｔｏｒ＿ｓｔａｔｕｓを“０”に設定する。出力信号ｄ
ｅｔｅｃｔｏｒ＿ｓｔａｔｕｓがローレベルであるの
で、出力信号ｅｎａｂｌｅ［１：０］は０１ｂに維持さ
れる。シフタ３１２は出力信号ｓｋｉｐ＿ｓｉｚｅに応
答し、能率的に現在のデータ００００1 ｈを廃棄する。
制御状態マシン３０７はゲート３２６をオープンし、次
のデータ００００2 ｈを現在データバッファ３０４に転
送する。これはシフタ３１２によってレジスタファイル
３３４に偏移される。
【００６９】圧縮画像ビットストリーム４０２の次の１
６ビット００3a００3bｈはデータバッファ３０６にロー
ドされる。多重標準方式開始コード検出動作は前記の説
明のように継続され、比較器ユニット３０８による不一
致信号及び開始コード形式事前検出ロジック３１０出力
信号ｎｏｔ＿ａｌｌ＿ｚｅｒｏの“０”に応答して、０
０００2 ｈがレジスタファイル３３４から能率的に廃棄
される。データバッファ３０６の内容００3a００3bｈは
現在データバッファ３０４及びレジスタファイル３３４
にロードされる。０１4aＸＸ4bｈビットはデータバッフ
ァ３０６にロードされる。
【００７０】開始コード形式事前検出ロジック３１０は
データバッファ３０６の内容を処理し、“１”ビットを
検出して出力信号ｎｏｔ＿ａｌｌ＿ｚｅｒｏを“１”に
設定する。比較器ユニット３０８は００3a００3bｈを０
００１ｈと比較し、その一致状態を検出しない場合に
は、出力信号ｄｅｔｅｃｔｏｒ＿ｓｔａｔｕｓをローレ
ベルに維持する。デジタル信号処理器コア２０１は、圧
縮画像ビットストリーム４０２がバイト整列したと認識
すると、ＢＰ＿ＭＯＤＥレジスタ“ＳＦ”ビット（表１
及び表２）を適切に設定し、データバッファ３０６の内
容が０００１ｈ、又は０１ＸＸｈであることをビットス
トリームプロセッサ２３４に通知する。
【００７１】このようにして、比較器ユニット３０８は
出力信号ｓｋｉｐ＿ｓｉｚｅを０１０００ｂに設定し、
これはデータバッファ３０６が少なくとも次の開始コー
ド４０５の一部を有するからである。シフタ３１２は０
０3aｈを能率的に処理して、レジスタファイル３３４は
０１4aｈをデータバッファ３０６から偏移させて現在デ
ータ００3b０１4aｈを保持する。比較器ユニット３０８
は現在データと開始コード形式０００１ｈの間で一致状
態を検出し、出力信号ｄｅｔｅｃｔｏｒ＿ｓｔａｔｕｓ
をハイレベルに設定する。制御状態マシン３０７は出力
信号ｅｎａｂｌｅ［１：０］を００ｂに設定して比較器
ユニット３０８をアイドル状態に設定し、デジタル信号
処理器コア２０１に次の開始コード４０５が検出された
ことを通知する。
【００７２】これ以降では、圧縮画像ビットストリーム
４０２がバイト整列されなかったことを、上記のように
デジタル信号処理器コア２０１がビットストリームプロ
セッサ２３４に通知すると仮定する。多重標準方式開始
コード検出システム３００は、本実施形態での０１4aＸ
Ｘ4bｈに該当するデータバッファ３０６の内容から、開
始コード形式事前検出ロジック３１０によって論理
“１”が検出するときまで、上記のように実行する。開
始コード形式事前検出ロジック３１０は出力信号ｎｏｔ
＿ａｌｌ＿ｚｅｒｏをハイレベルに設定し、比較器ユニ
ット３０８が現在データ００3a００3bｈが０００１ｈと
一致するかの可否を調べる。
【００７３】一致状態が検出されずに比較器ユニット３
０８は出力信号ｓｋｉｐ＿ｓｉｚｅを００００１ｂに設
定するが、これは次の開始コード４０５の０００１ｈビ
ットの位置が判明しないためである。レジスタファイル
３３４の内容を制御するシフタ３１２及び制御状態マシ
ン３０７は、レジスタファイル３３４内の連続する最上
位ビットを一ビットずつ能率的に廃棄する。一ビットず
つ偏移させてから比較器ユニット３０８は、レジスタフ
ァイル３３４の現在データを調べて、０００１ｈとの一
致を検出するまで行う。本実施形態では８回の一ビット
を偏移させてから、現在データは００3b０１4aｈに該当
し、比較器ユニット３０８は一致状態を検出する。一致
状態を検出してからの圧縮画像ビットストリーム４０２
の動作は、上記の通りである。
【００７４】これからは、次の開始コード４０５で、例
えば、ビットストリームプロセッサ２３４やデジタル信
号処理器コア２０１によってエラーが検出されると仮定
する。ＢＰ＿ＣＯＮＴＲＯＬレジスタ内で表３のｅｒｒ
＿ｈａｎｄｌｅ＿ｍｏｄｅフラグが“１”に設定される
と、ビットストリームプロセッサ２３４は、まず、最上
位ゼロ挿入ビット４０６に対して全体１６ビットグルー
プを調べ、それから次の開始コード４０５の０００１ｈ
に対して調べることによって、次の開始コード４０５サ
ーチ動作を始める。
【００７５】制御状態マシン３０７は出力信号ｅｎａｂ
ｌｅ［１：０］を１０ｂに設定し、比較器ユニット３０
８はレジスタファイル３３４の内容を００００ｈと比較
する。一致状態が検出されるまで、比較器ユニット３０
８は出力信号ｓｋｉｐ＿ｓｉｚｅを１００００ｂに設定
する。したがって、レジスタファイル３３４から現在デ
ータの１６ビットグループはシフタ３１２によって能率
的に廃棄され、制御状態マシン３０７はゲート３２６を
制御して、データバッファ３０６の１６ビット内容を、
レジスタファイル３３４に偏移される現在データバッフ
ァ３０４に転送する。
【００７６】圧縮画像ビットストリーム４０２の次の１
６ビットは、データバッファ３０６に入力される。本実
施形態でＸＸＸＸ1 ｈに該当する不良の画像データ４０
８は比較ユニット３０８によって００００ｈと比較さ
れ、次いでＸＸＸＸ2 ｈは００００ｈと比較される。３
回目の比較動作では０００１1 ｈを００００ｈと比較
し、一致状態が検出される。比較器ユニット３０８は出
力信号ｄｅｔｅｃｔｏｒ＿ｓｔａｔｕｓを“１”に設定
し、制御状態マシン３０７は出力信号ｅｎａｂｌｅ
［１：０］を０１ｂに設定する。開始コード検出動作は
上記のように圧縮画像ビットストリーム４０２のバイト
整列特性によって実行される。
【００７７】「エントリピーコードビット長検出モジュ
ール」(ENTROPY CODE BIT LENGTH SEARCHING MODULES) 圧縮画像ビットストリーム４０２は多様なＶＬＣテーブ
ル、すなわち、エントロピーコードテーブル（又はＨｕ
ｆｆｍａｎテーブルとも言う）によってエンコードされ
る。一実施形態として、ビットストリームプロセッサ２
３４は、それぞれのＭＰＥＧ１，ＭＰＥＧ２、Ｈ．２６
１及びＨ．２６３画像標準方式の文書内で説明かつ推薦
されたすべてのＨｕｆｆｍａｎテーブルを用いる。この
テーブルはルックアップテーブル(LUT) ３３２内に設け
られている。一実施形態として、ルックアップテーブル
３３２は７６８×１２ビットＲＯＭである。単純であり
ながらも非常に複雑なＨｕｆｆｍａｎテーブルは固定配
線(hardwired) ロジックを利用して処理される。
【００７８】なお、エントロピーコード化は、一般的に
反復(redundancy)を減少させるための信号の可変長コー
ド化と定義される。一般的にエントロピーコード化によ
って、短いエントロピーコードワードは頻度が高い処理
に割り当てられ、長いエントロピーコードは頻度が低い
処理に割り当てられる。
【００７９】ルックアップテーブル３３２に関連するデ
コーディング動作は、可変長エントロピーコード入力を
使用してデコードデータ出力信号を送出する。圧縮画像
ビットストリーム４０２のエントロピーコードワードは
事前検出され、かつ、圧縮された連続ビットストリーム
を形成する。
【００８０】圧縮画像ビットストリーム４０２をデコー
ドするために、圧縮画像ビットストリーム４０２が個々
のエントロピーコードワードに分解され、４３２のため
のアドレスを発生する。圧縮画像ビットストリーム４０
２を連続的なエントロピーコードワードに分解する方法
は、エントロピーコードビット長検出モジュール３１４
を使用し、現在のエントロピーコードワードのビット長
さを決定する。ビットの長さが決定されると、エントロ
ピーコードワードは認識され、圧縮画像ビットストリー
ム４０２から分解してデコードされる。このようなデコ
ード動作は、エントロピーコードのビット長さに配置さ
れた従来の別途ＲＯＭに代替され、総体的に小型形状に
なる。
【００８１】図３において、デコーディング動作中の制
御状態マシン３０７は、出力信号ｅｎａｂｌｅ［１：
０］を００ｂにし、比較器ユニット３０８をアイドル状
態に設定する。シフタ３１２は圧縮画像ビットストリー
ム４０２データを、レジスタファイル３３４からエント
ロピーコードのビット長検出モジュール３１４に供給
し、エントロピーコードビット長検出モジュール３１４
は、現在エントロピーコードのビット長を決定する。デ
ータバッファ３０６から現在データバッファ３０４にデ
ータを入力し、現在データバッファ３０４からレジスタ
ファイル３３４に内容を偏移させ、データバッファ３０
６に次の１６ビットの圧縮画像ビットストリーム４０２
を入力する動作は、制御状態マシン３０７の制御下にあ
り、上記のようにアキュムレータ３３６の内容に依存す
る。
【００８２】制御状態マシン３０７は、マルチプレクサ
３２８を通じてシフタ３１２に転送するための信号ｂｉ
ｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅを選択する。決定されたビ
ット長の情報は、マルチプレクサ３２８を通じてシフタ
３１２に転送され、シフタ３１２がｂｉｔ＿ｌｅｎｇｔ
ｈ＿ｃｏｄｅで示された規定のビット長によって、レジ
スタファイル３３４の内容を分解する。シフタ３１２
は、アキュムレータ３３６の内容Ａｃｃ［４：０］を利
用し、レジスタファイル３３４内でその以前に分解され
た内容を追跡する。現在データバッファ３０４は、レジ
スタファイル３３４が空いた（例えば、未分解ビットを
有しない）ときのみ、データバッファ３０６から再入力
される。
【００８３】図５において、エントロピーコードビット
長検出モジュール３１４は、それぞれＮ＋１個のエント
ロピーコードビット長検出ロジックモジュールＳＬＭ
［Ｎ：０］から構成される。それぞれのエントロピーコ
ードビット長検出ロジックモジュールＳＬＭ［Ｎ：０］
は、ビットストリームプロセッサ２３４によって支援さ
れる標準方式フォーマット、すなわち、一実施形態とし
てＭＰＥＧ１，ＭＰＥＧ２，Ｈ．２６１及びＨ．２６３
での定型のように、それぞれのＶＬＣテーブルを示すよ
うに構成される。
【００８４】したがって、Ｎ＋１は多重標準方式フォー
マットによって使用されるテーブル数に該当するが、本
実施形態では２８である。それぞれのエントロピーコー
ドビット長検出ロジックモジュールＳＬＭ［Ｎ：０］
は、レジスタファイル３３４から並列導線を通じて、同
一の１６個のｃｕｒｒｅｎｔ＿ｄａｔａビットを受信す
る。制御状態マシン３０７はデータバッファ３０６の最
上位ビットを受信する。一実施形態として、それぞれの
エントロピーコードビット長検出ロジックモジュールＳ
ＬＭ［Ｎ：０］に一回で保持されるｃｕｒｒｅｎｔ＿ｄ
ａｔａビット数の最大は１６ビットであるが、これは最
大のエントロピーコードワードビット長さから、多重標
準方式フォーマットによって使用されたのみを差し引い
たものに該当する。
【００８５】なお、それぞれのエントロピーコードビッ
ト長検出ロジックモジュールＳＬＭ［Ｎ：０］中のいず
れか一つが、１７ビット長さのエントロピーコードワー
ドを検出すると、制御状態マシン３０７は、信号ｂｉｔ
＿ｌｅｎｇｔｈ＿ｃｏｄｅを通じて通知され、最下位ビ
ット（１７番目）をレジスタファイル３３４の内容に付
加する。エントロピーコードワードがそれぞれのエント
ロピーコードビット長検出ロジックモジュールＳＬＭ
［Ｎ：０］によって示されたテーブルに属すると、それ
ぞれのエントロピーコードビット長検出ロジックモジュ
ールＳＬＭ［Ｎ：０］は、受信された最上位エントロピ
ーコードワードのビット長を決定する。
【００８６】それぞれのエントロピーコードビット長検
出ロジックモジュールＳＬＭ［Ｎ：０］は、最上位エン
トロピーワードでの、決定された長さが示されるよう
に、それぞれの出力信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄ
ｅ［Ｎ：０］を有する。制御状態マシン３０７は、マル
チプレクサ５０２の出力端を通過する最上位エントロピ
ーコードワードと関連したテーブルを表す出力信号ｂｉ
ｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅ［Ｎ：０］中の一つを選択
する。制御状態マシン３０７は、出力信号ｓｅｌｅｃｔ
＿ｌｏｇｉｃ＿ｍｏｄｕｌｅ＿ｉｎｐｕｔをマルチプレ
クサ５０２の選択端に入力する。
【００８７】デコード動作中の制御状態マシン３０７
は、マルチプレクサ５０２の出力端を通じてシフタ３１
２の入力端に入力される出力信号ｂｉｔ＿ｌｅｎｇｔｈ
＿ｃｏｄｅを選択する。シフタ３１２は分析された現在
データを、レジスタファイル３３４の最上位未使用内容
から偏移させることによって、入力信号ｂｉｔ＿ｌｅｎ
ｇｔｈ＿ｃｏｄｅに対応する入力信号ｂｉｔ＿ｌｅｎｇ
ｔｈ＿ｃｏｄｅに該当するビット数を有する分析された
現在のデータが、アドレス発生器３３８に通知される。
【００８８】アドレス発生器３３８は、ルックアップテ
ーブル３３２のためのアドレスを生成する。したがっ
て、通常数ｎｓ(nanoseconds) 中に、シフタ３１２が入
力信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅに該当するレジ
スタファイル３３４からの最上位未使用ビット数を、エ
ントロピーコードビット長検出モジュール３１４に偏移
させる。現在データバッファ３０４及びデータバッファ
３０６のビットは、エントロピーコードビット長検出モ
ジュール３１４に転送されたことがなければ、未使用と
みなす。レジスタファイル３３４が空くと、すなわち、
両側に使用されたビットのみを有すると、現在データバ
ッファ３０４はゲート３２６を通じてデータバッファ３
０６の内容が再入力される。現在データバッファ３０４
の内容はレジスタファイル３３４に偏移され、データバ
ッファ３０６は次の１６ビットの圧縮画像ビットストリ
ーム４０２が再入力される。
【００８９】図６は検出ロジックモジュールＳＬＭの一
実施形態の構成を示すブロック図である。図６の例はエ
ントロピーコードビット長検出ロジックモジュールＳＬ
Ｍ［Ｍ］が、それぞれのエントロピーコードビット長さ
の検出ロジックモジュールＳＬＭ［Ｎ：０］の場合を示
している。エントロピーコードビット長検出ロジックモ
ジュールＳＬＭ［Ｍ］の全体構成は、エントロピーコー
ドマッチングモジュールＭＭ［Ｍ：０］（すなわちマッ
チングモジュールＭＭ［Ｍ］からＭＭ［０］まで）をマ
ッチングモジュールグループＧ［ｔ：０］に整列するこ
とを含む。
【００９０】ＶＬＣテーブル内の潜在的なエントロピー
コードビットの長さは、それぞれＭＰＥＧ１，ＭＰＥＧ
２，Ｈ．２６１及びＨ．２６３をもって説明したよう
に、グループＧ［ｔ：０］中のいずれか一つに表現され
る。マッチングモジュールグループ内のそれぞれのマッ
チングモジュールは、入力信号ｃｕｒｒｅｎｔ＿ｄａｔ
ａを通じて圧縮画像ビットストリーム４０２のｎビット
を受信し、ｎ−ｘに該当するビット長さを有するエント
ロピーコードワードを検出する。また、“ｎ−ｘ”は、
マッチングモジュールグループ内の特定マッチングモジ
ュールに表れたビット長さに該当することに注目する。
したがって、“ｘ”は各マッチングモジュールグループ
によって変化する。
【００９１】例えば、エントロピーコードビット長検出
ロジックモジュールＳＬＭ［Ｍ］が、表４のＭＰＥＧ−
１モーションＶＬＣテーブルと連関する場合、マッチン
グモジュールグループＧ［０］が最も小さいビット長
さ、すなわち、本テーブルで１（コード０）を有するエ
ントロピーコードワードを検出する。したがって、ｘは
１６に該当し、ｎ−ｘが１に該当する。また、マッチン
グモジュールグループＧ［ｔ］は、最も大きいビット長
さ、表４のＶＬＣテーブルで１１（コード−１６から−
１１まで及び１１から１６まで）を有するエントロピー
コードワードを検出する。したがって、ｘは６に該当し
ｎ−ｘは１１に該当する。それぞれのエントロピーコー
ドマッチングモジュールＭＭ［Ｍ：０］は最上位ｎ−ｘ
ビットを、一つ以上の定型エントロピーコードワードに
相応するビット形式と一致させる。
【００９２】マッチングモジュールグループ内のマッチ
ングモジュール数は、好ましくは特定グループと関連し
たビット長さを有するすべての定型エントロピーコード
ワードを、検出誤差や検出漏れなく正確に検出するため
に必要となるビット形式の最小限の数を基準として選択
する。例えば、マッチングモジュールグループＧ［０］
を一致させるための“ａ＋１”、マッチングモジュール
グループＧ［ｔ］を一致させるための“ｍ＋ｂ＋１”等
のグループ内でマッチングモジュール数を定型化するも
のと、マッチングモジュールグループの数（“ｔ＋
１”）を定型化することを、下記においてより詳細に説
明する。
【００９３】表４は、画像ベクトルに対するエントロピ
ーコードを示す。表４に関連する下記の例は、多重標準
方式フォーマットのような、異なる標準方式フォーマッ
トのエントロピーコードテーブルに適用するように採用
される。それぞれのエントロピーコードマッチングモジ
ュールＭＭ［Ｍ：０］の最上位ｎ−ｘビットが、完全な
エントロピーコードワードであるかを表す出力信号を発
生する。エントロピーコードマッチングモジュールＭＭ
［Ｍ：０］は、ただ一つのマッチングモジュールが一サ
イクルの間に、一つの論理１を発生するように構成され
る。マッチングモジュール内に入力された最上位のｎ−
ｘビットがエントロピーコードワードを表す際に、この
マッチングモジュールは論理１出力信号を発生する。
【００９４】エントロピーコードマッチングモジュール
ＭＭ［Ｍ：０］は、好ましくは各マッチングモジュール
グループＧ［ｔ］内に、少なくとも一つのマッチングモ
ジュールが存在するように構成される。それぞれのマッ
チングモジュールグループＧ［ｔ］に対する最小限のマ
ッチングモジュール数を決定するため、エントロピーコ
ードビット長検出ロジックモジュールＳＬＭ［Ｍ］で表
したエントロピーコードテーブルが調べられるが、この
エントロピーコードワードテーブルの内容は、独特な属
性を有する共通最上位ビット共通パターン(pattern) に
よってビット長さ別にグループを構成する。図４を参照
し、最も小さいエントロピーコードワードの例を挙げる
と、最も小さいエントロピーコードワードがどの程度多
い先行ゼロ(leading zero)であるかを決定する。Ｘ個の
先行ゼロがあるとしたら、同一な先行ゼロ数Ｘを有す
る、より長いエントロピーコードワードを調べる。
【００９５】
【表４】
【００９６】最も小さいエントロピーコードワード中の
一つからＹ個の最上位ビットを取ってパターンが決定さ
れるが、最も小さいエントロピーコードワードに比較
し、異なる長さを有するエントロピーコードワード内容
のＹ個の最上位ビットには比較一致が発生しないように
なる。このような処理は、最も小さいエントロピーコー
ドワードのそれぞれに対して反復される。それぞれ異な
る定型の数は、最も小さいビット長に対するマッチング
モジュールグループ内のマッチングモジュール数と同一
である。このような処理は、個々のエントロピーコード
ワードの内容に対して反復される。本技術分野の通常の
技術を有する者は、唯一の位置パターンが多様な方法に
よって決定されることを理解できる。
【００９７】例えば、図４を参照すると、ＭＰＥＧ−１
モーションＶＬＣテーブルに対するエントロピーコード
ビット長検出ロジックモジュールＳＬＭ［Ｍ］は、８個
のマッチングモジュールグループＧ［７：０］を有す
る。各マッチングモジュールグループＧ［４：０］は、
それぞれ一つのエントロピーコードマッチングモジュー
ルＭＭ［０］を有し、各マッチングモジュールグループ
Ｇ［７：５］はそれぞれ２個のエントロピーコードマッ
チングモジュールＭＭ［１：０］を有する。また、表４
は、それぞれのマッチングモジュールと関連された独特
なパターンを含む。
【００９８】ビット長さＺのパターンが、エントロピー
コードビット長検出ロジックモジュールＳＬＭ［Ｍ］の
各マッチングモジュール内へのｎビット入力の最上位Ｚ
ビットに対して一致すると、この一致状態はマッチング
モジュールグループＧ［７：０］中のいずれか一つのみ
から見つけ出される。表４から理解できるように、ビッ
ト長さを決定するためのルックアップテーブルＲＯＭを
用いることに比較して、エントロピーコードワードのビ
ット長さを決定するエントロピーコードビット長検出モ
ジュール３１４を得るためのチップ領域が減少する。
【００９９】図７は個々のエントロピーコードマッチン
グモジュールＭＭ［ｍ：０］を示すブロック図である。
この例は、マッチングモジュールＭＭ［ｉ］を、それぞ
れ図６のマッチングモジュールグループＧ［ｔ：０］で
の、個々のエントロピーコードマッチングモジュールＭ
Ｍ［ｍ：０］として示している。マッチングモジュール
ＭＭ［ｉ］は、ｃｕｒｒｅｎｔ＿ｄａｔａ入力信号パス
７０４を通じて受信される圧縮画像ビットストリーム４
０２の、ｎ個現在データビットＥＣ［ｎ−１：０］を格
納するエントロピーコードバッファ７０２を含む。最上
位ビットＥＣ［ｎ−１：ｘ］はｎ−ｘパターンビットＰ
［（ｎ−１）−ｘ：０］と比較されるが、ｎ−ｘは上記
したマッチングモジュールと関連されたパターンのビッ
ト長に該当する。
【０１００】例えば、図４において、マッチングモジュ
ールＭＭ［ｉ］がビット長さ１０のエントロピーコード
ワードマッチングモジュールを検出するマッチングモジ
ュールグループＧ［６］のマッチングモジュールＭＭ
［１］を示し、ｎは１７であれば関連したパターン００
００ ０１００ １ｂは９ビット長である。したがっ
て、ｘは８となりｎ−ｘは９となる。このようにして、
ＥＣ［ｎ−１］はＥ［ｘ］となり、Ｐ［（ｎ−１）−
ｘ］はＰ［０］となる。比較器ユニット３０８は、最上
位エントロピーコードデータビットＥＣ［ｎ−１：ｘ］
を、最上位パターンビットＰ［（ｎ−１）−ｘ：０］と
一対一で比較する。一致状態が検出されると、マッチン
グモジュールＭＭ［ｉ］は論理“１”出力信号を出力線
７１０に送出し、一致状態が検出されない場合、マッチ
ングモジュールＭＭ［ｉ］は論理“０”を送出する。
【０１０１】比較器ユニット３０８は、ＥＸ−ＯＲロジ
ック又はＥＸ−ＯＲアルゴリズムのような公知の多様な
回路やソフトウェアアルゴリズムを利用して実行するこ
とが出来る。パターンビットＰ［（ｎ−１）−ｘ：０］
は固定配線で構成することが出来るが、柔軟性の向上又
はエントロピーコードビット長検出ロジックモジュール
数を減少させるために、現在のエントロピーコードワー
ドと関連したエントロピーコードテーブルによってプロ
グラムを実行することが出来る。
【０１０２】マッチングモジュールグループＧ0:Ｇ1 の
マッチングモジュールが、認識中のエントロピーコード
マッチングモジュールＭＭ［ｍ：０］中の一つから、論
理“１”出力信号によって指示されるようにエントロピ
ーコードワードを認識したか否かを決定するためにロジ
ックモジュールが使用される。図６の実施形態では、そ
れぞれのマッチングモジュールグループＧ［ｔ：０］か
らのマッチングモジュール出力信号が、それぞれのＯＲ
ロジックモジュールＬ［ｔ：０］に入力される。現在エ
ントロピーコードのビット長は、ＯＲロジックモジュー
ルＬ［ｔ：０］中のいずれが論理１の出力信号ｈｉｔ＿
ｔ：ｈｉｔ＿０を有するかによって決定される。
【０１０３】ビット長エンコーダ６０２は、それぞれの
導線からＯＲロジックモジュールＬ［ｔ：０］出力信号
ｈｉｔ＿ｔ：ｈｉｔ＿０を受信する。ビット長エンコー
ダ６０２は、論理１出力信号を発生したマッチングモジ
ュールを有するマッチングモジュールグループに該当す
るコード化された出力信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏ
ｄｅ＿Ｍを発生する。例えば、ｔがマッチングモジュー
ルグループＧ［ｔ：０］のために７になると、マッチン
グモジュールグループＧ［ｔ：０］は、相互に異なる８
個のエントロピーコードビット長を示す。したがって、
出力信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅは８個の暫定
的な出力信号値を表す。
【０１０４】ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅ＿Ｍ出力
信号パス６０４は、これによってｂｉｔ＿ｌｅｎｇｔｈ
＿ｃｏｄｅ＿Ｍの４ビットを示す４個の出力線を有す
る。エントロピーコードマッチングモジュールＭＭ
［ｍ：０］及びマッチングモジュールグループＧ［ｔ：
０］は、エントロピーコードマッチングモジュールＭＭ
［ｍ：０］の中の一つが、一サイクル間に論理１出力信
号を発生するように構成されるため、ｂｉｔ＿ｌｅｎｇ
ｔｈ＿ｃｏｄｅ＿Ｍは論理１出力信号を発生するマッチ
ングモジュールのｎ−ｘ最上位ビット内に入力された現
在エントロピーコードワードビット長を直接的に表す。
【０１０５】図５において、各エントロピーコードビッ
ト長検出ロジックモジュールＳＬＭ［Ｎ：０］は、それ
ぞれの出力信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅ＿
［Ｎ：０］をそれぞれのマルチプレクサ５０２に入力す
る。制御状態マシン３０７出力信号ｓｅｌｅｃｔ＿ｌｏ
ｇｉｃ＿ｉｎｐｕｔは、マルチプレクサ３２８の選択端
に入力される。マルチプレクサ３２８に送出するように
選択された信号ｂｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅ＿
［Ｎ：０］の中の一つは、現在エントロピーコードワー
ドに対応し、ＶＬＣテーブルに割り当てられたエントロ
ピーコードビット長検出ロジックモジュールＳＬＭ
［Ｎ：０］中の一つによって生成された信号である。
【０１０６】マルチプレクサ５０２からの出力信号ｂｉ
ｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅはマルチプレクサ３２８の
選択端に入力される。デコーディング過程で制御状態マ
シン３０７は、シフタ３１２に入力するためのｂｉｔ＿
ｌｅｎｇｔｈ＿ｃｏｄｅ出力信号を選択する。シフタ３
１２は、上記のように現在データバッファ３０４からｂ
ｉｔ＿ｌｅｎｇｔｈ＿ｃｏｄｅ信号に該当する多数のビ
ットを、ルックアップテーブル３３２のためのアドレス
を生成するアドレス発生器３３８に変更する。このよう
なビットはデコードされ、レジスタファイル３２４内の
多目的レジスタに送出される。このようなビットはＩ／
Ｏバスライン２１２を通じてデジタル信号処理器コア２
０１で処理される。
【０１０７】上記のように好ましい実施形態を図示し
て、その説明を行ったが、本発明はこれに限定されな
い。例えば、ビットストリームプロセッサ２３４は、比
較器ユニット３０８内にプログラマブルビットパターン
メモリを備えて、一致パターンを選択するようにも出来
る。更に、エントロピーコードビット長検出モジュール
３１４の機能は、プロセッサやソフトウェアを利用して
実行することも出来る。したがって、画像及び非画像標
準形式にも適用できる。本発明の特許請求の範囲におけ
る本発明の精神や分野を離脱しない限度内で、本発明が
多様に変更できることは、当業界で通常の知識を有する
者は容易に理解できるものである。
【０１０８】
【発明の効果】以上の説明から明らかなように、本発明
の単位処理システムにおける可変長コード検出装置及び
その方法によれば、現在のエントロピーコードワードの
潜在ビット長の規定数がｔ＋１となるようにビット長を
有する現在エントロピーコードワードを検出し、データ
ストリーム内に含まれたそれぞれの可変長コードワード
をメモリなどのデータ量を低減して検出することが出来
るようになる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるマルチメディアマル
チプロセッサシステムの上位レベルの概略構成を示すブ
ロック図。
【図２】図１に図示したマルチメディアマルチプロセッ
サシステムのマルチメディア信号処理器の概略構成を示
すブロック図。
【図３】図１中のマルチメディア信号処理器のビットス
トリームプロセッサの構成を示すブロック図。
【図４】実施形態にあって圧縮標準方式によるビットス
トリームの内容を示す図。
【図５】図３中のビットストリームプロセッサによるエ
ントロピーコードビット長検出ロジックの構成示すブロ
ック図。
【図６】図５中のエントロピーコードビット長検出ロジ
ックを一つのＶＬＣテーブルに対して示すブロック図。
【図７】図６中のエントロピーコードビット長検出ロジ
ックによって採用されるエントロピーコードマッチング
モジュールの構成を示すブロック図。
【符号の説明】
１００ マルチメディアマルチプロセッサシステム ２００ マルチメディア信号処理器 ２０１ デジタル信号処理器コア ２０４ コプロセッサ ２３４ ビットストリームプロセッサ ３００ 多重標準開始コード検出システム ３０７ 制御状態マシン ３０８ 比較器ユニット ３１０ 開始コード形式の事前検出ロジック ３１４ エントロピーコードビット長検出モジュール

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 現在のエントロピーコードワードの潜在
    ビット長の規定数がｔ＋１となるビット長の現在のエン
    トロピーコードワードを検出する単位処理システムにお
    ける可変長コード検出装置において、 それぞれのビットグループを受信してビットグループ内
    で現在のエントロピーコードワードのビット長の決定を
    行い、この中の一つがこのビットグループ内で現在エン
    トロピーコードワードのビット長を決定する他の出力信
    号と比較して唯一の出力信号を発生する多数のマッチン
    グモジュールと、 それぞれのマッチングモジュールごとに規定数を有し、
    それぞれが現在エントロピーコードワードの潜在ビット
    長のｔ＋１個の規定数の中の一つを示し、かつ、それぞ
    れが出力信号を送出し、この中の一つが他の出力信号と
    比較して唯一の出力信号を送出するマッチングモジュー
    ルを有するｔ＋１個のマッチングモジュールグループ
    と、を備えることを特徴とする単位処理システムにおけ
    る可変長コード検出装置。
  2. 【請求項２】 前記のそれぞれのマッチングモジュール
    は、 ビットグループを有するｎビットバッファと、 一つの潜在ビット長の少なくとも一つの潜在エントロピ
    ーコードワードの最上位ｎ−ｘビットと一致するビット
    パターンを送出する（ｎ−１）−ｘパターンビットバッ
    ファと、 一致状態の発生によってマッチングモジュールが唯一の
    出力信号を発生するようにｎビットバッファ及び（ｎ−
    １）−ｘパターンビットバッファに接続され、ｎビット
    バッファの最上位ｎ−ｘビットを（ｎ−１）−ｘパター
    ンビットバッファのｎ−ｘビットと比較する比較器と、
    を備えることを特徴とする請求項１に記載の単位処理シ
    ステムにおける可変長コード検出装置。
  3. 【請求項３】 前記ビットパターンは、一つの潜在ビッ
    ト長からなる少なくとも一つの潜在エントロピーコード
    ワードと唯一の関連する最小のビット数に該当するビッ
    ト数を有することを特徴とする請求項２に記載の単位処
    理システムにおける可変長コード検出装置。
  4. 【請求項４】 前記それぞれのｔ＋１個マッチングモジ
    ュールグループ内のマッチングモジュールグループによ
    って代表されるビット長が、それぞれの規定エントロピ
    ーコードワードを唯一に識別するために必要な最小のビ
    ットパターン数に該当することを特徴とする請求項１に
    記載の単位処理システムにおける可変長コード検出装
    置。
  5. 【請求項５】 ｔ＋１個マッチングモジュールグループ
    の出力信号からｔ＋１個マッチングモジュールグループ
    の中の唯一の出力信号を有する一つを検出し、現在エン
    トロピーコードワードのビット長を示す唯一のコードを
    発生するエンコーダを更に備えることを特徴とする請求
    項１に記載の単位処理システムにおける可変長コード検
    出装置。
  6. 【請求項６】 前記のｔ＋１個マッチングモジュールグ
    ループが、エントロピーコードワードの規定されたテー
    ブルを示すＮ＋１個のエントロピーコードビット長検出
    モジュールの間に配置されることを特徴とする請求項１
    に記載の単位処理システムにおける可変長コード検出装
    置。
  7. 【請求項７】 前記現在のエントロピーコードワードの
    潜在ビット長の規定数は、ＭＰＥＧ１，ＭＰＥＧ２，
    Ｈ．２６１、又は、Ｈ．２６３からなるグループの標準
    フォーマットによって規定されることを特徴とする請求
    項１に記載の単位処理システムにおける可変長コード検
    出装置。
  8. 【請求項８】 多数のマッチングモジュール及びｔ＋１
    個のマッチングモジュールグループを有するマルチメデ
    ィア信号処理器を更に備えることを特徴とする請求項１
    に記載の単位処理システムにおける可変長コード検出装
    置。
  9. 【請求項９】 現在のエントロピーコードワードの潜在
    ビット長の規定数がｔ＋１となるようにビット長を有す
    る現在エントロピーコードワードを検出する単位処理シ
    ステムにおける可変長コード検出方法において、 各ビットパターンが、現在エントロピーコードのｔ＋１
    個の潜在ビット長の中の一つのみに関連するように、多
    数のビットパターンをビットグループの各部分を同時に
    比較する処理段階と、 多数のビットパターンの中のいずれのパターンが、ビッ
    トグループの各部分に一致するか否かを決定する処理段
    階と、 ビットグループの各部分に一致するものと決定されたビ
    ットパターンに応答して、現在のエントロピーコードの
    ビット長を調べるための出力信号を発生する処理段階
    と、を有することを特徴とする単位処理システムにおけ
    る可変長コード検出方法。
JP9276266A 1996-10-18 1997-10-08 単位処理システムにおける可変長コード検出装置及びその方法 Pending JPH10135843A (ja)

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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
IL122299A (en) * 1997-11-25 2003-11-23 Broadcom Corp Video encoding device
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
US6522694B1 (en) * 1998-10-09 2003-02-18 Matsushita Electric Industrial Co., Ltd. Programmable filter for removing stuffing bits from an MPEG-2 bit-stream
US6373898B1 (en) * 1999-04-06 2002-04-16 Ravisent Technologies, Inc. High-speed start code scanner for MPEG-2 data streams
IT1308456B1 (it) * 1999-04-26 2001-12-17 Olivetti Lexikon Spa Dispositivo per comprimere/decomprimere stringhe di bit
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
US6683909B1 (en) * 2000-03-16 2004-01-27 Ezenial Inc. Macroblock parsing without processing overhead
US6563439B1 (en) * 2000-10-31 2003-05-13 Intel Corporation Method of performing Huffman decoding
US6587057B2 (en) * 2001-07-25 2003-07-01 Quicksilver Technology, Inc. High performance memory efficient variable-length coding decoder
US7403981B2 (en) * 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
JP4012907B2 (ja) * 2003-01-15 2007-11-28 富士通株式会社 非同期伝送方法及びその回路
TWI228932B (en) * 2003-02-11 2005-03-01 Ind Tech Res Inst Encoding and decoding method of recording medium
US9330060B1 (en) 2003-04-15 2016-05-03 Nvidia Corporation Method and device for encoding and decoding video image data
US8660182B2 (en) * 2003-06-09 2014-02-25 Nvidia Corporation MPEG motion estimation based on dual start points
KR100561464B1 (ko) * 2003-07-29 2006-03-16 삼성전자주식회사 가변장 부호화 장치 및 방법
EP1685537B1 (en) * 2003-11-18 2015-04-01 Mobile Imaging in Sweden AB Method for processing a digital image and image representation format
US8427494B2 (en) * 2004-01-30 2013-04-23 Nvidia Corporation Variable-length coding data transfer interface
US7334116B2 (en) * 2004-10-06 2008-02-19 Sony Computer Entertainment Inc. Bit manipulation on data in a bitstream that is stored in a memory having an address boundary length
US7849369B2 (en) * 2005-10-25 2010-12-07 Waratek Pty Ltd. Failure resistant multiple computer system and method
US8731071B1 (en) * 2005-12-15 2014-05-20 Nvidia Corporation System for performing finite input response (FIR) filtering in motion estimation
US8724702B1 (en) 2006-03-29 2014-05-13 Nvidia Corporation Methods and systems for motion estimation used in video coding
US8660380B2 (en) * 2006-08-25 2014-02-25 Nvidia Corporation Method and system for performing two-dimensional transform on data value array with reduced power consumption
CN101584120B (zh) * 2007-01-19 2013-01-09 三菱电机株式会社 表装置、可变长度编码装置、可变长度解码装置
US20080291209A1 (en) * 2007-05-25 2008-11-27 Nvidia Corporation Encoding Multi-media Signals
US8756482B2 (en) * 2007-05-25 2014-06-17 Nvidia Corporation Efficient encoding/decoding of a sequence of data frames
US8725504B1 (en) 2007-06-06 2014-05-13 Nvidia Corporation Inverse quantization in audio decoding
US8726125B1 (en) 2007-06-06 2014-05-13 Nvidia Corporation Reducing interpolation error
US9118927B2 (en) * 2007-06-13 2015-08-25 Nvidia Corporation Sub-pixel interpolation and its application in motion compensated encoding of a video signal
US8477852B2 (en) * 2007-06-20 2013-07-02 Nvidia Corporation Uniform video decoding and display
US8873625B2 (en) * 2007-07-18 2014-10-28 Nvidia Corporation Enhanced compression in representing non-frame-edge blocks of image frames
US8849051B2 (en) * 2007-09-17 2014-09-30 Nvidia Corporation Decoding variable length codes in JPEG applications
US8502709B2 (en) * 2007-09-17 2013-08-06 Nvidia Corporation Decoding variable length codes in media applications
US8462855B2 (en) * 2007-09-26 2013-06-11 Intel Corporation Method and apparatus for stream parsing and picture location
US8704834B2 (en) * 2007-12-03 2014-04-22 Nvidia Corporation Synchronization of video input data streams and video output data streams
US8934539B2 (en) * 2007-12-03 2015-01-13 Nvidia Corporation Vector processor acceleration for media quantization
US8687875B2 (en) * 2007-12-03 2014-04-01 Nvidia Corporation Comparator based acceleration for media quantization
US8666181B2 (en) * 2008-12-10 2014-03-04 Nvidia Corporation Adaptive multiple engine image motion detection system and method
US9307267B2 (en) * 2008-12-11 2016-04-05 Nvidia Corporation Techniques for scalable dynamic data encoding and decoding
KR101175680B1 (ko) 2008-12-23 2012-08-22 광운대학교 산학협력단 비트스트림 프로세서의 구동방법
KR101279507B1 (ko) * 2009-12-15 2013-06-28 한국전자통신연구원 병렬 처리 기반 파이프라인 복호화 장치 및 방법
US8743967B2 (en) * 2011-03-09 2014-06-03 Vixs Systems, Inc. Multi-format video decoder with vector processing instructions and methods for use therewith
US10171810B2 (en) 2015-06-22 2019-01-01 Cisco Technology, Inc. Transform coefficient coding using level-mode and run-mode
US11763169B2 (en) 2016-11-16 2023-09-19 Catalog Technologies, Inc. Systems for nucleic acid-based data storage
WO2020227718A1 (en) 2019-05-09 2020-11-12 Catalog Technologies, Inc. Data structures and operations for searching, computing, and indexing in dna-based data storage
KR20220080172A (ko) 2019-10-11 2022-06-14 카탈로그 테크놀로지스, 인크. 핵산 보안 및 인증
WO2022203958A1 (en) * 2021-03-24 2022-09-29 Catalog Technologies, Inc. Fixed point number representation and computation circuits

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701108A (en) * 1970-10-30 1972-10-24 Ibm Code processor for variable-length dependent codes

Also Published As

Publication number Publication date
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KR19980032138A (ko) 1998-07-25

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