JPH10125692A - バイポーラ・パワー・トランジスタ - Google Patents
バイポーラ・パワー・トランジスタInfo
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- JPH10125692A JPH10125692A JP9278994A JP27899497A JPH10125692A JP H10125692 A JPH10125692 A JP H10125692A JP 9278994 A JP9278994 A JP 9278994A JP 27899497 A JP27899497 A JP 27899497A JP H10125692 A JPH10125692 A JP H10125692A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
- H01L29/66303—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor with multi-emitter, e.g. interdigitated, multi-cellular or distributed emitter
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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Abstract
(57)【要約】
【課題】 小型で、動作電流が大きい時にも大きな利得
が得られるバイポーラ・パワー・トランジスタの実現。 【解決手段】 埋め込みＰ型ベース領域320 と、埋め込
みエミッタ領域325 と、Ｐ型ベース接触領域330 と、エ
ミタ電極370 に接続されるＮ型エミッタ接触領域335,35
5 と、エミッタ接触領域335,355 の回りに配置されたＮ
型接続領域340 とを備える。エミッタ領域325 は、埋め
込みエミッタ領域325 と接続領域340 がＰ型スクリーン
領域345 を区切るようにベース領域320 内に埋め込まれ
る。トランジスタは、更にエミタ電極370 に接触し、ス
クリーン領域345 まで延びるＰ型バイアス領域350 を有
する。
が得られるバイポーラ・パワー・トランジスタの実現。 【解決手段】 埋め込みＰ型ベース領域320 と、埋め込
みエミッタ領域325 と、Ｐ型ベース接触領域330 と、エ
ミタ電極370 に接続されるＮ型エミッタ接触領域335,35
5 と、エミッタ接触領域335,355 の回りに配置されたＮ
型接続領域340 とを備える。エミッタ領域325 は、埋め
込みエミッタ領域325 と接続領域340 がＰ型スクリーン
領域345 を区切るようにベース領域320 内に埋め込まれ
る。トランジスタは、更にエミタ電極370 に接触し、ス
クリーン領域345 まで延びるＰ型バイアス領域350 を有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、埋め込み型のベー
スと交差型の幾何配置を有するバイポーラ・パワー・ト
ランジスタに関し、特にベース領域とエミッタ領域を半
導体材料内に埋め込み、チップの表面からベース領域と
エミッタ領域に接触する接触領域を設けるバイポーラ・
トランジスタに関する。
スと交差型の幾何配置を有するバイポーラ・パワー・ト
ランジスタに関し、特にベース領域とエミッタ領域を半
導体材料内に埋め込み、チップの表面からベース領域と
エミッタ領域に接触する接触領域を設けるバイポーラ・
トランジスタに関する。
【０００２】
【従来の技術】この形式のバイポーラ・パワー・トラン
ジスタは、欧州特許出願EP-A-0544364号に記載されてお
り、その部分的な断面図が図１に示されている。通常、
Ｎ型とＰ型の不純物の濃度は、文字ＮとＰの＋又は−の
記号を付加することにより、それぞれ高濃度又は低濃度
の不純物であることが示される。＋又は−の記号が付加
されていない文字ＮとＰは中間の値であることを示す。
このようなバイポーラ・トランジスタは、Ｎ＋型の基板
１０５を備え、その上にＮ−型の２つのエピタキシャル
(epitaxial) 層１１０、１１５がある半導体材料のチッ
プ１００から作られる。
ジスタは、欧州特許出願EP-A-0544364号に記載されてお
り、その部分的な断面図が図１に示されている。通常、
Ｎ型とＰ型の不純物の濃度は、文字ＮとＰの＋又は−の
記号を付加することにより、それぞれ高濃度又は低濃度
の不純物であることが示される。＋又は−の記号が付加
されていない文字ＮとＰは中間の値であることを示す。
このようなバイポーラ・トランジスタは、Ｎ＋型の基板
１０５を備え、その上にＮ−型の２つのエピタキシャル
(epitaxial) 層１１０、１１５がある半導体材料のチッ
プ１００から作られる。
【０００３】第１と第２のエピタキシャル層１１０と１
１５の間には、Ｐ型の埋込ベース領域(buried base reg
ion)１２０とＮ＋型の埋込エミッタ領域(buried emitte
r region) １２５があり、それらがＰ−Ｎ接合を形成し
ている。ディープ（深い）Ｐ＋ベース接触(base-contac
t)領域１３０とディープＮ＋エミッタ接触(emitter-con
tact) 領域１３５は、チップ１００の上側表面からそれ
ぞれ埋込ベース領域１２０と埋込エミッタ領域１２５に
延びている。Ｎ＋型の表面のエミッタ接触領域１４０
は、チップ１００の上側表面から領域１３５の回りに広
がっている。領域１３５と１４０で構成されるエミッタ
接触領域は安定抵抗をなし、その目的はエミッタ領域の
境界(perimeter) 全体に一様に電流を分配するためであ
る。絶縁層１４５でカバーされたチップ１００の上側表
面では、領域１３０と１４０の表面部分にそれぞれ接触
する金属のトラック(track) １５０と１５５があり、そ
れぞれバイポーラ・パワー・トランジスタのベース電極
とエミッタ電極を形成する。チップ１００の底部には、
基板１０５に接触する金属層１６０があり、それがトラ
ンジスタのコレクタ電極を形成する。バイポーラ・パワ
ー・トランジスタは、平面状に、いわゆる交差型の幾何
形状(interdigitated geometry) を有し、そこではエミ
ッタ電極１５５が櫛の形で形成されており、その伸長
（フィンガ:finger)部分はベース電極１５０の内部にあ
る。この構造は、非常に高い境界対面積比（perimeter-
to-area ratio)を有し、エミッタの各種のフィンガにお
ける電流を一様に分配し、これによりバイポーラ・パワ
ー・トランジスタは小さなサイズでも大きな電流を駆動
できる。上記のバイポーラ・パワー・トランジスタは、
欧州特許出願EP-A-0322040号に記載されたＶＩパワー構
造プロセス(VIPower fabrication process)(VIPower
は、ＳＧＳトムソンマイクロエレクトロニクスｓ．ｒ．
ｌの商標である。）を利用して製作する。
１５の間には、Ｐ型の埋込ベース領域(buried base reg
ion)１２０とＮ＋型の埋込エミッタ領域(buried emitte
r region) １２５があり、それらがＰ−Ｎ接合を形成し
ている。ディープ（深い）Ｐ＋ベース接触(base-contac
t)領域１３０とディープＮ＋エミッタ接触(emitter-con
tact) 領域１３５は、チップ１００の上側表面からそれ
ぞれ埋込ベース領域１２０と埋込エミッタ領域１２５に
延びている。Ｎ＋型の表面のエミッタ接触領域１４０
は、チップ１００の上側表面から領域１３５の回りに広
がっている。領域１３５と１４０で構成されるエミッタ
接触領域は安定抵抗をなし、その目的はエミッタ領域の
境界(perimeter) 全体に一様に電流を分配するためであ
る。絶縁層１４５でカバーされたチップ１００の上側表
面では、領域１３０と１４０の表面部分にそれぞれ接触
する金属のトラック(track) １５０と１５５があり、そ
れぞれバイポーラ・パワー・トランジスタのベース電極
とエミッタ電極を形成する。チップ１００の底部には、
基板１０５に接触する金属層１６０があり、それがトラ
ンジスタのコレクタ電極を形成する。バイポーラ・パワ
ー・トランジスタは、平面状に、いわゆる交差型の幾何
形状(interdigitated geometry) を有し、そこではエミ
ッタ電極１５５が櫛の形で形成されており、その伸長
（フィンガ:finger)部分はベース電極１５０の内部にあ
る。この構造は、非常に高い境界対面積比（perimeter-
to-area ratio)を有し、エミッタの各種のフィンガにお
ける電流を一様に分配し、これによりバイポーラ・パワ
ー・トランジスタは小さなサイズでも大きな電流を駆動
できる。上記のバイポーラ・パワー・トランジスタは、
欧州特許出願EP-A-0322040号に記載されたＶＩパワー構
造プロセス(VIPower fabrication process)(VIPower
は、ＳＧＳトムソンマイクロエレクトロニクスｓ．ｒ．
ｌの商標である。）を利用して製作する。
【０００４】
【発明が解決しようとする課題】このようなバイポーラ
・パワー・トランジスタには、ベース端子に生じる電流
の一部が、領域１３０と１４０の間のエピタキシャル層
の部分を通って直接エミッタ端子に流れ、そのためトラ
ンジスタの電流利得に寄与しないという事実に起因する
大動作電流時における欠点がある。更に、エミッタ電流
は、埋込領域１２５から接触領域１３５と１４０を通っ
て金属トラック１５５に流れるだけでなく、実際にはエ
ピタキシャル層を通って埋込エミッタ領域１２５から金
属トラック１５５までの平行な直接経路があり、これが
安定抵抗を短絡してエミッタの各種のフィンガに一様で
ない電流の分配を生じる。これらの現象は、バイポーラ
・トランジスタの電流利得及び安全な動作領域、すなわ
ちＳＯＡを低下させる。
・パワー・トランジスタには、ベース端子に生じる電流
の一部が、領域１３０と１４０の間のエピタキシャル層
の部分を通って直接エミッタ端子に流れ、そのためトラ
ンジスタの電流利得に寄与しないという事実に起因する
大動作電流時における欠点がある。更に、エミッタ電流
は、埋込領域１２５から接触領域１３５と１４０を通っ
て金属トラック１５５に流れるだけでなく、実際にはエ
ピタキシャル層を通って埋込エミッタ領域１２５から金
属トラック１５５までの平行な直接経路があり、これが
安定抵抗を短絡してエミッタの各種のフィンガに一様で
ない電流の分配を生じる。これらの現象は、バイポーラ
・トランジスタの電流利得及び安全な動作領域、すなわ
ちＳＯＡを低下させる。
【０００５】これらの欠点を改善する公知の配置が、欧
州特許出願EP-A-0632505号に記載されており、それは図
２の部分的な断面図に示されている。なお、図２におい
ては、図１で既に示した要素には同じ参照符号を付して
いる。この図は、半導体材料のチップ２００から作られ
たバイポーラ・トランジスタを示しており、そこでは埋
込エミッタ領域１２５の境界においてチップの上側表面
から埋込エミッタ領域１２５に延びるＮ＋型の接続領域
２１０が設けられている。接続領域２１０で側方の範囲
が定められ且つエミッタ接触領域１３５、１４０と埋込
エミッタ領域１２５の間の主要部分に配置されるＰ−型
のスクリーン領域２２０が、チップ２００の上側表面か
ら広がっている。更なる金属トラック２３０が、ディー
プ接触領域２１０とスクリーン領域２２０の両方に接触
しており、これによりスクリーン領域２２０を正確にバ
イアスできる。スクリーン領域２２０、接続領域２１０
及び金属トラック２３０は、平面状に各エミッタフィン
ガの全境界に広がっている。この構造は、ベース端子と
上記の埋込エミッタ領域からの電流損失を回避すること
を可能にする。これにより、電流利得がより大きくな
り、バイポーラ・トランジスタのロバストネス(robustn
ess)がより大きくなる。
州特許出願EP-A-0632505号に記載されており、それは図
２の部分的な断面図に示されている。なお、図２におい
ては、図１で既に示した要素には同じ参照符号を付して
いる。この図は、半導体材料のチップ２００から作られ
たバイポーラ・トランジスタを示しており、そこでは埋
込エミッタ領域１２５の境界においてチップの上側表面
から埋込エミッタ領域１２５に延びるＮ＋型の接続領域
２１０が設けられている。接続領域２１０で側方の範囲
が定められ且つエミッタ接触領域１３５、１４０と埋込
エミッタ領域１２５の間の主要部分に配置されるＰ−型
のスクリーン領域２２０が、チップ２００の上側表面か
ら広がっている。更なる金属トラック２３０が、ディー
プ接触領域２１０とスクリーン領域２２０の両方に接触
しており、これによりスクリーン領域２２０を正確にバ
イアスできる。スクリーン領域２２０、接続領域２１０
及び金属トラック２３０は、平面状に各エミッタフィン
ガの全境界に広がっている。この構造は、ベース端子と
上記の埋込エミッタ領域からの電流損失を回避すること
を可能にする。これにより、電流利得がより大きくな
り、バイポーラ・トランジスタのロバストネス(robustn
ess)がより大きくなる。
【０００６】上記の公知のバイポーラ・トランジスタ
は、しなしながら半導体チップ上のより広い面積を必要
とし、スクリーン領域のバイアスのためには更なる金属
トラックが必要である。更に、スクリーン領域の構成に
は専用の層が必要である。本発明の目的は、上記のよう
な欠点を解消することである。
は、しなしながら半導体チップ上のより広い面積を必要
とし、スクリーン領域のバイアスのためには更なる金属
トラックが必要である。更に、スクリーン領域の構成に
は専用の層が必要である。本発明の目的は、上記のよう
な欠点を解消することである。
【０００７】
【課題を解決するための手段】本発明のバイポーラ・パ
ワー・トランジスタは、第１の導電型の半導体材料のチ
ップに形成された交差型の幾何配置のバイポーラ・パワ
ー・トランジスタであって、半導体材料内に埋め込ま
れ、埋込接合を形成する第２の導電型の埋込ベース領域
及び第１の導電型の埋込エミッタ領域と、チップの表面
から、埋込ベース領域に延びる第２の導電型のベース接
触領域と、チップの表面から、埋込エミッタ領域に延
び、安定抵抗をなすと共にこのトランジスタのエミッタ
電極を構成する導電手段にその表面で接触する第１の導
電型のエミッタ接触領域と、エミッタ接触領域の回りに
配置され、表面から埋込エミッタ領域に延びる第１の導
電型の接続領域が回りに配置される第２の導電型のスク
リーン領域とを備えるバイポーラ・パワー・トランジス
タにおいて、埋込エミッタ領域は埋込ベース領域内に埋
め込まれ、埋込エミッタ領域及び接続領域はスクリーン
領域を構成する埋込ベース領域の一部分を区切り、導電
手段と表面で接触すると共にスクリーン領域まで延びる
第２の導電型の少なくとも１つのバイアス領域を備える
ことを特徴とする。
ワー・トランジスタは、第１の導電型の半導体材料のチ
ップに形成された交差型の幾何配置のバイポーラ・パワ
ー・トランジスタであって、半導体材料内に埋め込ま
れ、埋込接合を形成する第２の導電型の埋込ベース領域
及び第１の導電型の埋込エミッタ領域と、チップの表面
から、埋込ベース領域に延びる第２の導電型のベース接
触領域と、チップの表面から、埋込エミッタ領域に延
び、安定抵抗をなすと共にこのトランジスタのエミッタ
電極を構成する導電手段にその表面で接触する第１の導
電型のエミッタ接触領域と、エミッタ接触領域の回りに
配置され、表面から埋込エミッタ領域に延びる第１の導
電型の接続領域が回りに配置される第２の導電型のスク
リーン領域とを備えるバイポーラ・パワー・トランジス
タにおいて、埋込エミッタ領域は埋込ベース領域内に埋
め込まれ、埋込エミッタ領域及び接続領域はスクリーン
領域を構成する埋込ベース領域の一部分を区切り、導電
手段と表面で接触すると共にスクリーン領域まで延びる
第２の導電型の少なくとも１つのバイアス領域を備える
ことを特徴とする。
【０００８】本発明のバイポーラ・トランジスタは、電
流損失を低減し、構造の基本部分間のエミッタ電流の良
好なバランスを実現することを可能にするが、電気的な
特性を低下させたり、チップの形状を大きくすることは
ない。本発明のバイポーラ・トランジスタは、実際に、
前述の従来技術のものより小さなサイズで、スクリーン
領域のバイアスにはエミッタ電極を構成する金属トラッ
クを利用する。
流損失を低減し、構造の基本部分間のエミッタ電流の良
好なバランスを実現することを可能にするが、電気的な
特性を低下させたり、チップの形状を大きくすることは
ない。本発明のバイポーラ・トランジスタは、実際に、
前述の従来技術のものより小さなサイズで、スクリーン
領域のバイアスにはエミッタ電極を構成する金属トラッ
クを利用する。
【０００９】本発明に基づく構造は、スクリーン領域の
形成のための専用の層を必要としない。従って、この構
造は標準の製造プロセスで製造することができ、製造に
使用される半導体材料の全ての層はバイポーラ・パワー
・トランジスタの製造のための基本的な手順内に既に存
在する。更に、本発明に基づくバイポーラ・パワー・ト
ランジスタの特徴と利点は、以下に述べる付属の図面を
参照した好適な実施例の説明で明らかになるが、本発明
はこの例に限られるものではない。
形成のための専用の層を必要としない。従って、この構
造は標準の製造プロセスで製造することができ、製造に
使用される半導体材料の全ての層はバイポーラ・パワー
・トランジスタの製造のための基本的な手順内に既に存
在する。更に、本発明に基づくバイポーラ・パワー・ト
ランジスタの特徴と利点は、以下に述べる付属の図面を
参照した好適な実施例の説明で明らかになるが、本発明
はこの例に限られるものではない。
【００１０】
【発明の実施の形態】図面、図１と図２についてはすで
に説明したので特に図３を参照しながら、本発明に基づ
くバイポーラ・パワー・トランジスタの部分的な断面図
を説明する。説明を簡単にするため、基板上に作られ、
エピタキシャル層はＮ型の不純物でドープされたＮＰＮ
型バイポーラ・パワー・トランジスタを例として以後の
説明を行なう。Ｎ型の領域を対応するＰ型などで置き換
える場合などには、等価な構成が可能である。
に説明したので特に図３を参照しながら、本発明に基づ
くバイポーラ・パワー・トランジスタの部分的な断面図
を説明する。説明を簡単にするため、基板上に作られ、
エピタキシャル層はＮ型の不純物でドープされたＮＰＮ
型バイポーラ・パワー・トランジスタを例として以後の
説明を行なう。Ｎ型の領域を対応するＰ型などで置き換
える場合などには、等価な構成が可能である。
【００１１】バイポーラ・パワー・トランジスタは、半
導体材料のチップ３００に形成され、基板３０５と、Ｎ
（Ｎ＋）型の不純物が強力にドープされた典型的な単結
晶シリコンと、基板３０５上にエピタキシャル成長で形
成された同一の導電型であるが不純物の濃度が低い（Ｎ
−）の第１のエピタキシャル層３１０とを備える。エピ
タキシャル層３１０の上側の表面には、中間の値の不純
物の濃度を有するＰ型の領域（Ｐ）が、イオン注入とそ
れに続く拡散により形成される。次に、Ｎ＋型のドープ
領域が、Ｐ型の領域の上に注入と拡散工程により形成さ
れる。その上に、第１の層３１０の不純物濃度より大き
いか等しい不純物濃度を有するＮ型の第２のエピタキシ
ャル層３１５が、エピタキシャル成長により形成され
る。
導体材料のチップ３００に形成され、基板３０５と、Ｎ
（Ｎ＋）型の不純物が強力にドープされた典型的な単結
晶シリコンと、基板３０５上にエピタキシャル成長で形
成された同一の導電型であるが不純物の濃度が低い（Ｎ
−）の第１のエピタキシャル層３１０とを備える。エピ
タキシャル層３１０の上側の表面には、中間の値の不純
物の濃度を有するＰ型の領域（Ｐ）が、イオン注入とそ
れに続く拡散により形成される。次に、Ｎ＋型のドープ
領域が、Ｐ型の領域の上に注入と拡散工程により形成さ
れる。その上に、第１の層３１０の不純物濃度より大き
いか等しい不純物濃度を有するＮ型の第２のエピタキシ
ャル層３１５が、エピタキシャル成長により形成され
る。
【００１２】この工程は、高温で行なわれ、前に注入さ
れたＰ型とＮ型の不純物は更に２つのエピタキシャル層
３１０と３１５内に拡散し、埋込領域を生成させる。特
にＰ型の不純物はバイポーラ・パワー・トランジスタの
埋込ベース領域３２０をなし、Ｎ型の不純物は同じバイ
ポーラ・トランジスタの埋込エミッタ領域３２５をな
す。埋込ベース領域３２０と埋込エミッタ領域３２５に
おけるＰ型とＮ型の濃度と型は、Ｐ型とＮ型の異なるド
ーピング要素の拡散速度を異ならせることにより、領域
３２５が領域３２０内に埋め込まれるように選定され
る。例えば、（アンチモン又はヒ素などの）Ｎ型の不純
物の低い拡散性を利用し、（例えばホウ素などの）Ｐ型
不純物の濃度は、１０13原子／ｃｍ2 以上である。この
場合、Ｎ型不純物の濃度は関係しない。
れたＰ型とＮ型の不純物は更に２つのエピタキシャル層
３１０と３１５内に拡散し、埋込領域を生成させる。特
にＰ型の不純物はバイポーラ・パワー・トランジスタの
埋込ベース領域３２０をなし、Ｎ型の不純物は同じバイ
ポーラ・トランジスタの埋込エミッタ領域３２５をな
す。埋込ベース領域３２０と埋込エミッタ領域３２５に
おけるＰ型とＮ型の濃度と型は、Ｐ型とＮ型の異なるド
ーピング要素の拡散速度を異ならせることにより、領域
３２５が領域３２０内に埋め込まれるように選定され
る。例えば、（アンチモン又はヒ素などの）Ｎ型の不純
物の低い拡散性を利用し、（例えばホウ素などの）Ｐ型
不純物の濃度は、１０13原子／ｃｍ2 以上である。この
場合、Ｎ型不純物の濃度は関係しない。
【００１３】第２のエピタキシャル層３１５では、公知
のマスキング技術と拡散を伴うイオン注入技術を使用し
て、第２のエピタキシャル層３１５の全体を実質的に横
切る高不純物濃度を有する領域が形成される。特に、Ｐ
＋型の領域３３０は、埋込ベース領域３２０と一緒にな
ってディープベース接触をなし、Ｎ＋型の領域は埋込エ
ミッタ領域３２５と一緒になってディープエミッタ接触
をなす。Ｎ＋型の接続領域３４０はその境界に沿って埋
込エミッタ領域３２５まで延びている。接続領域３４０
と埋込エミッタ領域３２５は、埋込ベース領域３２０の
部分３４５の範囲を区切る。この領域３４５は、これま
で説明したエミッタ接触領域の部分と埋込エミッタ領域
３２５の間に位置するスクリーン領域をなす。接続領域
３４０とスクリーン領域３４５は、各エミッタのフィン
ガの全部の境界に沿って、平面状に広がる。類似のイオ
ン注入と拡散技術で、次に、エピタキシャル層３１５を
通ってスクリーン領域３４５に接触するように延びるＰ
＋型の１個以上のバイアス領域３５０が形成される。こ
れらの領域はディープエミッタ接触領域３３５に隣接す
ることが望ましい。このディープエミッタ接触領域３３
５の回りには、次に、領域３３５の構造を平面に拡大し
たＮ＋型の表面エミッタ接触領域３５５が形成される。
領域３３５と３５５で構成されるエミッタ接触領域は、
バイポーラ・トランジスタのエミッタ用安定抵抗をな
す。図示のように、バイアス領域３５０は、安定抵抗を
遮断しないように、ディープエミッタ接触領域３３５を
完全には囲まないように形成される。バイアス領域３５
０は、ディープエミッタ接触領域３３５の回りに一様に
配置されたスタッド部により構成されることが望まし
い。
のマスキング技術と拡散を伴うイオン注入技術を使用し
て、第２のエピタキシャル層３１５の全体を実質的に横
切る高不純物濃度を有する領域が形成される。特に、Ｐ
＋型の領域３３０は、埋込ベース領域３２０と一緒にな
ってディープベース接触をなし、Ｎ＋型の領域は埋込エ
ミッタ領域３２５と一緒になってディープエミッタ接触
をなす。Ｎ＋型の接続領域３４０はその境界に沿って埋
込エミッタ領域３２５まで延びている。接続領域３４０
と埋込エミッタ領域３２５は、埋込ベース領域３２０の
部分３４５の範囲を区切る。この領域３４５は、これま
で説明したエミッタ接触領域の部分と埋込エミッタ領域
３２５の間に位置するスクリーン領域をなす。接続領域
３４０とスクリーン領域３４５は、各エミッタのフィン
ガの全部の境界に沿って、平面状に広がる。類似のイオ
ン注入と拡散技術で、次に、エピタキシャル層３１５を
通ってスクリーン領域３４５に接触するように延びるＰ
＋型の１個以上のバイアス領域３５０が形成される。こ
れらの領域はディープエミッタ接触領域３３５に隣接す
ることが望ましい。このディープエミッタ接触領域３３
５の回りには、次に、領域３３５の構造を平面に拡大し
たＮ＋型の表面エミッタ接触領域３５５が形成される。
領域３３５と３５５で構成されるエミッタ接触領域は、
バイポーラ・トランジスタのエミッタ用安定抵抗をな
す。図示のように、バイアス領域３５０は、安定抵抗を
遮断しないように、ディープエミッタ接触領域３３５を
完全には囲まないように形成される。バイアス領域３５
０は、ディープエミッタ接触領域３３５の回りに一様に
配置されたスタッド部により構成されることが望まし
い。
【００１４】次に、（典型的にはシリコン酸化物の）絶
縁層３６０でカバーされたチップ３００の前面には、公
知の蒸着(deposition)、マスキング(masking) 及びエッ
チング技術を使用して、例えば金属や多結晶シリコンな
どで導電性のトラック３６５と３７０が、それぞれバイ
ポーラ・パワー・トランジスタのベース及びエミッタ電
極を形成する領域３３０、３３５、３５５の表面部分と
それぞれ接触するように形成される。金属トラック３７
０は、更に領域３５０の表面部分にも接触し、スクリー
ン領域３４５の正確なバイアスを可能にする。バイポー
ラ・パワー・トランジスタは、平面状に、いわゆる交差
型の幾何配置を有しており、エミッタ電極３７０はベー
ス電極３６５内の伸長（フィンガ）部分を有する櫛の形
状で延びている。チップ３００の底部には、バイポーラ
・パワー・トランジスタのコレクタ電極を形成する基板
３０５に接触する金属層３７５がある。
縁層３６０でカバーされたチップ３００の前面には、公
知の蒸着(deposition)、マスキング(masking) 及びエッ
チング技術を使用して、例えば金属や多結晶シリコンな
どで導電性のトラック３６５と３７０が、それぞれバイ
ポーラ・パワー・トランジスタのベース及びエミッタ電
極を形成する領域３３０、３３５、３５５の表面部分と
それぞれ接触するように形成される。金属トラック３７
０は、更に領域３５０の表面部分にも接触し、スクリー
ン領域３４５の正確なバイアスを可能にする。バイポー
ラ・パワー・トランジスタは、平面状に、いわゆる交差
型の幾何配置を有しており、エミッタ電極３７０はベー
ス電極３６５内の伸長（フィンガ）部分を有する櫛の形
状で延びている。チップ３００の底部には、バイポーラ
・パワー・トランジスタのコレクタ電極を形成する基板
３０５に接触する金属層３７５がある。
【００１５】上記のバイポーラ・トランジスタの等価回
路図を図４に示す。図示の回路は、（トラック３７０に
接続される）エミッタ端子Ｅと、（トラック３６５に接
続される）ベース端子Ｂと、（層３７５に接続される）
コレクタ端子Ｃとを有するＮＰＮバイポーラ・パワー・
トランジスタＴを備える。バイポーラ・トランジスタＴ
は、更に内部ベース端子Ｂ’（埋込ベース領域３２０９
と、内部エミッタ端子Ｅ’（埋込エミッタ領域３２５）
とを有する。端子Ｂ−Ｂ’と端子Ｅ−Ｅ’の間には、そ
れぞれベース抵抗Ｒｂとエミッタ抵抗Ｒｅがある。これ
らの抵抗が、それぞれベース接触領域３３０とエミッタ
接触領域３３５、３５５のそれぞれの内部抵抗を表す。
この回路は、Ｐ型領域３２０（トランジスタＴの導電層
におけるエミッタ）と、Ｎ型領域３４０（ベース）と、
Ｐ型領域３４５（コレクタ）とにより作られる側方ＰＮ
Ｐバイポーラ・トランジスタＴ１、及びＮ型領域３５５
（トランジスタＴの導電層におけるエミッタ）と、Ｐ型
領域３４５（ベース）と、Ｎ型領域３２５（コレクタ）
とにより作られる垂直方向ＮＰＮバイポーラ・トランジ
スタＴ２を有する。図示のように、トランジスタＴ１の
エミッタ、ベース及びコレクタ端子は、それぞれ内部ベ
ース端子Ｂ’（共通領域３２０）、内部エミッタ端子
Ｅ’（領域３２５を有する接触領域３４０）、及びトラ
ンジスタＴ２のベース端子（共通領域３４５）に接続さ
れる。トランジスタＴ２のエミッタとコレクタ端子は、
それぞれ端子Ｅ（領域３５５を有する接触トラック３７
０）と内部エミッタ端子Ｅ’（共通領域３２５）に接続
される。トランジスタＴ１のコレクタ端子とトランジス
タＴ２のベース端子は、更にバイアス領域３５０によっ
て端子Ｅに接続される。
路図を図４に示す。図示の回路は、（トラック３７０に
接続される）エミッタ端子Ｅと、（トラック３６５に接
続される）ベース端子Ｂと、（層３７５に接続される）
コレクタ端子Ｃとを有するＮＰＮバイポーラ・パワー・
トランジスタＴを備える。バイポーラ・トランジスタＴ
は、更に内部ベース端子Ｂ’（埋込ベース領域３２０９
と、内部エミッタ端子Ｅ’（埋込エミッタ領域３２５）
とを有する。端子Ｂ−Ｂ’と端子Ｅ−Ｅ’の間には、そ
れぞれベース抵抗Ｒｂとエミッタ抵抗Ｒｅがある。これ
らの抵抗が、それぞれベース接触領域３３０とエミッタ
接触領域３３５、３５５のそれぞれの内部抵抗を表す。
この回路は、Ｐ型領域３２０（トランジスタＴの導電層
におけるエミッタ）と、Ｎ型領域３４０（ベース）と、
Ｐ型領域３４５（コレクタ）とにより作られる側方ＰＮ
Ｐバイポーラ・トランジスタＴ１、及びＮ型領域３５５
（トランジスタＴの導電層におけるエミッタ）と、Ｐ型
領域３４５（ベース）と、Ｎ型領域３２５（コレクタ）
とにより作られる垂直方向ＮＰＮバイポーラ・トランジ
スタＴ２を有する。図示のように、トランジスタＴ１の
エミッタ、ベース及びコレクタ端子は、それぞれ内部ベ
ース端子Ｂ’（共通領域３２０）、内部エミッタ端子
Ｅ’（領域３２５を有する接触領域３４０）、及びトラ
ンジスタＴ２のベース端子（共通領域３４５）に接続さ
れる。トランジスタＴ２のエミッタとコレクタ端子は、
それぞれ端子Ｅ（領域３５５を有する接触トラック３７
０）と内部エミッタ端子Ｅ’（共通領域３２５）に接続
される。トランジスタＴ１のコレクタ端子とトランジス
タＴ２のベース端子は、更にバイアス領域３５０によっ
て端子Ｅに接続される。
【００１６】図示の等価回路を解析すると、ベースとエ
ミッタ端子が短絡されたトランジスタＴ２は常時オフ状
態であることが分かる。２個のトランジスタＴとＴ１
は、同一のベース−エミッタ電圧を有するが、符号が逆
である。これらのベース−エミッタ閾値電圧は実質的に
同一であるから、パワー・トランジスタＴが導通状態の
時にはトランジスタＴ１は常時導通状態である。トラン
ジスタＴ１は、ベース端子Ｂに生じる電流の一部を差し
引くので、パワー・トランジスタＴの電流利得には寄与
しない。しかしながら、図３を参照して、コレクタ領域
３４５の高抵抗のため、トランジスタＴ１の電流は小さ
いことが分かる。都合のよいことに、バイアス領域３５
０がディープエミッタ接触領域３３５に沿って配置され
ており、トランジスタＴ１のコレクタ領域はより長いの
で、より大きな抵抗を有する。本発明の好適な実施例で
は、Ｎ＋型の領域３４０、すなわちトランジスタＴ１の
ベース領域はＮ型の不純物を非常に高い濃度でドープし
ている。これにより、更にトランジスタＴ１の利得が低
下し、従ってパワー・トランジスタＴから差し引かれる
電流の強度も低下する。
ミッタ端子が短絡されたトランジスタＴ２は常時オフ状
態であることが分かる。２個のトランジスタＴとＴ１
は、同一のベース−エミッタ電圧を有するが、符号が逆
である。これらのベース−エミッタ閾値電圧は実質的に
同一であるから、パワー・トランジスタＴが導通状態の
時にはトランジスタＴ１は常時導通状態である。トラン
ジスタＴ１は、ベース端子Ｂに生じる電流の一部を差し
引くので、パワー・トランジスタＴの電流利得には寄与
しない。しかしながら、図３を参照して、コレクタ領域
３４５の高抵抗のため、トランジスタＴ１の電流は小さ
いことが分かる。都合のよいことに、バイアス領域３５
０がディープエミッタ接触領域３３５に沿って配置され
ており、トランジスタＴ１のコレクタ領域はより長いの
で、より大きな抵抗を有する。本発明の好適な実施例で
は、Ｎ＋型の領域３４０、すなわちトランジスタＴ１の
ベース領域はＮ型の不純物を非常に高い濃度でドープし
ている。これにより、更にトランジスタＴ１の利得が低
下し、従ってパワー・トランジスタＴから差し引かれる
電流の強度も低下する。
【００１７】
【発明の効果】従って、本発明に基づく構造によれば、
ベース電流の損失は動作電流の増加に対しても実質的に
一定であり、その比率は動作電流の増加に従って無視で
きるほど非常に小さくなる。実験結果によれば、本発明
のバイポーラ・トランジスタは動作電流の関数である電
流利得変化があり、それは高電流に対しては公知の構造
より優れたものである。更に、この構造は各種のエミッ
タのフィンガにおける電流の分布を一様にし、制限され
た範囲内の電流の集中は観察されなかった。これによ
り、大動作電流でもより高いロバストネスが得られる。
ベース電流の損失は動作電流の増加に対しても実質的に
一定であり、その比率は動作電流の増加に従って無視で
きるほど非常に小さくなる。実験結果によれば、本発明
のバイポーラ・トランジスタは動作電流の関数である電
流利得変化があり、それは高電流に対しては公知の構造
より優れたものである。更に、この構造は各種のエミッ
タのフィンガにおける電流の分布を一様にし、制限され
た範囲内の電流の集中は観察されなかった。これによ
り、大動作電流でもより高いロバストネスが得られる。
【図１】交差型の幾何配置(interdigitated geometry)
を有する公知の埋込型バイポーラ・パワー・トランジス
タの部分的な断面図である。
を有する公知の埋込型バイポーラ・パワー・トランジス
タの部分的な断面図である。
【図２】スクリーン領域を有する公知のバイポーラ・パ
ワー・トランジスタの部分的な断面図である。
ワー・トランジスタの部分的な断面図である。
【図３】本発明に基づくバイポーラ・パワー・トランジ
スタの部分的な断面図である。
スタの部分的な断面図である。
【図４】図３のバイポーラ・トランジスタの等価回路図
である。
である。
【符号の説明】 ３００…チップ ３２０…埋込ベース領域 ３２５…埋込エミッタ領域 ３３０…ベース接触領域 ３３５、３５５…エミッタ接触領域 ３４０…接続領域 ３４５…スクリーン領域 ３５０…バイアス領域 ３７０…導電手段
Claims (8)
- 【請求項１】 第１の導電型の半導体材料（３０５，３
１０，３１５）のチップ（３００）に形成された交差型
の幾何配置のバイポーラ・パワー・トランジスタであっ
て、 前記半導体材料（３１０，３１５）内に埋め込まれ、埋
込接合を形成する第２の導電型の埋込ベース領域（３２
０）及び前記第１の導電型の埋込エミッタ領域（３２
５）と、 前記チップ（３００）の表面から、前記埋込ベース領域
（３２０）に延びる前記第２の導電型のベース接触領域
（３３０）と、 前記チップ（３００）の表面から、前記埋込エミッタ領
域（３２５）に延び、安定抵抗をなすと共に当該トラン
ジスタのエミッタ電極を構成する導電手段（３７０）に
その表面で接触する前記第１の導電型のエミッタ接触領
域（３３５，３５５）と、 前記エミッタ接触領域（３３５，３５５）の回りに配置
され、前記表面から前記埋込エミッタ領域（３２５）に
延びる前記第１の導電型の接続領域（３４０）が回りに
配置される前記第２の導電型のスクリーン領域（３４
５）とを備えるバイポーラ・パワー・トランジスタにお
いて、 前記埋込エミッタ領域（３２５）は前記埋込ベース領域
（３２０）内に埋め込まれ、前記埋込エミッタ領域（３
２５）及び前記接続領域（３４０）は前記スクリーン領
域を構成する前記埋込ベース領域（３２０）の一部分を
区切り、 前記導電手段（３７０）と前記表面で接触すると共に前
記スクリーン領域（３４５）まで延びる前記第２の導電
型の少なくとも１つのバイアス領域（３５０）を備える
ことを特徴とするバイポーラ・パワー・トランジスタ。 - 【請求項２】 請求項１に記載のバイポーラ・パワー・
トランジスタであって、 前記エミッタ接触領域（３３５，３５５）は、前記表面
から前記埋込エミッタ領域（３２５）に延びるディープ
接触領域（３３５）と、該ディープエミッタ接触領域
（３３５）の回りを前記表面から前記埋込エミッタ領域
（３２５）に向かって延びる表面接触領域（３５５）と
で構成され、前記少なくとも１つのバイアス領域（３５
０）は、前記ディープエミッタ接触領域（３３５）を完
全には囲まないように形成されているバイポーラ・パワ
ー・トランジスタ。 - 【請求項３】 請求項２に記載のバイポーラ・パワー・
トランジスタであって、 前記少なくとも１つのバイアス領域（３５０）は、前記
ディープエミッタ接触領域（３３５）の一部に隣接して
いるバイポーラ・パワー・トランジスタ。 - 【請求項４】 請求項２又は３に記載のバイポーラ・パ
ワー・トランジスタであって、 前記ディープエミッタ接触領域（３３５）の回りに一様
に分布した相互に隣接しない複数のバイアス領域（３５
０）を備えるバイポーラ・パワー・トランジスタ。 - 【請求項５】 請求項１から４のいずれか１項に記載の
バイポーラ・パワー・トランジスタであって、 前記接続領域（３４０）は、前記埋込エミッタ領域（３
２５）と前記エミッタ接触領域（３３５，３５５）より
大きな不純物濃度を有するバイポーラ・パワー・トラン
ジスタ。 - 【請求項６】 請求項１から５のいずれか１項に記載の
バイポーラ・パワー・トランジスタであって、 前記第１の導電型はＮ型であり、前記第２の導電型はＰ
型であるバイポーラ・パワー・トランジスタ。 - 【請求項７】 交差型の幾何配置のバイポーラ・パワー
・トランジスタの製造方法であって、 第１の導電型の基板（３０５）の第１の表面上に、該第
１の表面に対向する第２の表面を有する前記第１の導電
型の第１のエピタキシャル層（３１０）を成長させる工
程と、 前記第２の表面に第２の導電型の埋込ベース領域（３２
０）を、該埋込ベース領域（３２０）の上に前記第１の
導電型の埋込エミッタ領域（３２５）を注入及び拡散さ
せる工程と、 前記第２の表面上に、該第２の表面に対向する第３の表
面を有する前記第１の導電型の第２のエピタキシャル層
（３１５）を成長させ、更に前記埋込エミッタ領域（３
２５）が前記埋込ベース領域（３２０）内に埋め込まれ
るように前記埋込ベース領域（３２０）及び前記埋込エ
ミッタ領域（３２５）の不純物の濃度と型を選択して前
記埋込ベース領域（３２０）及び前記埋込エミッタ領域
（３２５）を拡散する工程と、 前記第３の表面から前記埋込ベース領域（３２０）と前
記埋込エミッタ領域（３２５）にそれぞれ延びる、前記
第２の導電型のベース接触領域（３３０）及び前記第１
の導電型のディープエミッタ接触領域（３３５）と、前
記ディープエミッタ接触領域（３３５）の回りを前記第
３の表面から前記埋込エミッタ領域（３２５）に延びる
前記第１の導電型の接続領域（３４０）とを注入呼び拡
散し、前記埋込エミッタ領域（３２５）と前記接続領域
（３４０）が、スクリーン領域（３４５）を構成する前
記埋込ベース領域（３２０）の部分を区切るようにする
工程と、 前記第３の表面から前記スクリーン領域（３４５）の上
にまで延びる前記第２の導電型の少なくとも１つのバイ
アス領域（３５０）を注入及ぶ拡散する工程と、 前記ディープエミッタ接触領域（３３５）の回りを前記
第３の表面から前記埋込エミッタ領域（３２５）に向か
って延びる前記第１の導電型の表面エミッタ接触領域
（３５５）を注入及び拡散し、前記ディープエミッタ接
触領域（３３５）と前記表面エミッタ接触領域（３５
５）が安定抵抗を規定するようにする工程と、 前記表面エミッタ接触領域（３５５）及び前記バイアス
領域（３５０）と接触する当該トランジスタのエミッタ
電極を構成する導電手段（３７０）を前記第３の表面上
に形成する工程とを備えることを特徴とするバイポーラ
・パワー・トランジスタの製造方法。 - 【請求項８】 請求項７に記載のバイポーラ・パワー・
トランジスタの製造方法であって、 前記第１の導電型はＮ型であり、前記第２の導電型はＰ
型であるバイポーラ・パワー・トランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96830536:7 | 1996-10-18 | ||
| EP96830536A EP0837507B1 (en) | 1996-10-18 | 1996-10-18 | A bipolar power transistor with buried base and interdigitated geometry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125692A true JPH10125692A (ja) | 1998-05-15 |
Family
ID=8226039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278994A Pending JPH10125692A (ja) | 1996-10-18 | 1997-10-13 | バイポーラ・パワー・トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5998855A (ja) |
| EP (1) | EP0837507B1 (ja) |
| JP (1) | JPH10125692A (ja) |
| DE (1) | DE69633181D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1309699B1 (it) * | 1999-02-18 | 2002-01-30 | St Microelectronics Srl | Dispositivo con transistore bipolare e transistore mosfet integratiin configurazione emitter switching |
| DE102005021450B4 (de) * | 2005-05-10 | 2009-04-23 | Atmel Germany Gmbh | Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises und dessen Verwendung |
| US10553633B2 (en) * | 2014-05-30 | 2020-02-04 | Klaus Y.J. Hsu | Phototransistor with body-strapped base |
| CN111063723B (zh) * | 2019-11-25 | 2021-12-28 | 深圳深爱半导体股份有限公司 | 开关集成控制器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3740621A (en) * | 1971-08-30 | 1973-06-19 | Rca Corp | Transistor employing variable resistance ballasting means dependent on the magnitude of the emitter current |
| IT1217322B (it) | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| IT1252102B (it) * | 1991-11-26 | 1995-06-02 | Cons Ric Microelettronica | Dispositivo monolitico a semiconduttore a struttura verticale con transistore di potenza a base profonda e emettitore a dita avente resistenze di ballast |
| EP0632505B1 (en) * | 1993-07-01 | 1997-10-01 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | A vertical bipolar power transistor with buried base and interdigitated geometry |
-
1996
- 1996-10-18 DE DE69633181T patent/DE69633181D1/de not_active Expired - Lifetime
- 1996-10-18 EP EP96830536A patent/EP0837507B1/en not_active Expired - Lifetime
-
1997
- 1997-10-13 JP JP9278994A patent/JPH10125692A/ja active Pending
- 1997-10-16 US US08/951,686 patent/US5998855A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0837507A1 (en) | 1998-04-22 |
| EP0837507B1 (en) | 2004-08-18 |
| US5998855A (en) | 1999-12-07 |
| DE69633181D1 (de) | 2004-09-23 |
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