JPH10112638A - 雑音発生装置 - Google Patents

Abstract

(57)【要約】 【課題】正確な雑音電力密度の雑音を発生することがで
きるとともに、実用に供することができる標本化速度を
もつ雑音発生装置を実現する。 【解決手段】クロック発生回路１からのシフトクロック
ＭＮ個ごとに線型帰還シフトレジスタ回路２から発生す
るＭ系列を、前記シフトクロックを分周器３でＭＮ分周
した更新クロックごとにレジスタ回路４で記憶し、前記
シフトクロックを分周器３でＭ分周した標本クロックご
とに係数発生回路５から発生される係数で指示されるビ
ット操作を、ビット操作回路６で前記記憶したＭ系列に
施し、加算回路７で総和をとったデータを前記標本クロ
ックごとに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば正弦波出
力状態における電力から該正弦波の周波数における雑音
電力密度が既知となる雑音発生装置に関する。信号は、
正弦波に限らず、決定論的な信号であれば適用できる。
デジタル無線通信に利用される復調器の性能を評価する
ときにＥb Ｎ0 Ｒ対ビット誤り率特性がしばしば使われ
る。ここで、Ｅb Ｎ0 Ｒとは、情報１ビット当たりの電
力Ｅb を１Ｈｚ当たりの雑音電力密度Ｎ0 で割ったもの
である。情報１ビット当たりの電力Ｅb は、情報伝送速
度 Ｒ〔Ｈｚ〕と信号電力Ｃ’とで Ｅb ＝Ｃ’／Ｒ
と表せる。Ｃ’は電力計で測定でき、Ｒは設計値から既
知の量であるから、情報１ビット当たりの電力Ｅb は求
まる。一方、１Ｈｚ当たりの雑音電力密度Ｎ0 は本発明
の雑音発生装置から既知の量として発生できるので、 Ｅb Ｎ0 Ｒ＝Ｅb ／Ｎ0 を正確に定めて発生でき、この状態でのビット誤り率を
測定すれば、前記Ｅb Ｎ0 Ｒ対ビット誤り率の特性が測
定できる。この結果様々なデジタル通信用復調器の性能
が評価できる。

【０００２】

【従来の技術】従来の雑音発生装置には、アナログ型と
デジタル型とがあり、実用的なのはアナログ型の雑音発
生装置である。アナログ型の従来の雑音発生装置は図２
２に示すようにノイズダイオード１４から発生する雑音
を増幅器１５で増幅し、通過帯域内の伝達関数が極力平
坦であるように作られた帯域フィルタ１６で既知の帯域
に制限し、帯域フィルタ１６の出力を分配器１７で分配
し、分配された一方は出力端子１８に出力し、他方は電
力計１９に入力するようにしたものである。

【０００３】増幅器１５の出力における雑音電力密度を
Ｎ0 〔Ｗ／Ｈｚ〕とすると、帯域フィルタ１６の出力の
電力Ｐは、周波数ｆにおける帯域フィルタ１６の伝達凾
数をＨ（ｆ）、等価雑音帯域をＢｅとして、

【０００４】

【数１】

【０００５】より、Ｐ＝ＢｅＮ0 〔Ｗ〕となる。出力端
子１８における雑音の片側電力密度ＳN(ｆ) は

【０００６】

【数２】

【０００７】帯域フィルタ１６は極力通過帯が平坦にな
るように設計されているので

【０００８】

【数３】

【０００９】となり、Ｐは電力計１９で読み取ることが
できるので、既知の雑音電力密度の雑音が発生できる。

【００１０】次に、デジタル型の従来の雑音発生装置を
図２３で説明する。Ｌビットの線型帰還シフトレジスタ
回路（以下、ＬＦＳＲ回路という。ＬＦＳＲ；Linear F
eedback Shift Register）２からはＭ×Ｎビットのラン
ダムパターンが生成され、レジスタ回路４にシフトクロ
ックがＭ×Ｎクロックの間保留される。Ｍ×Ｎクロック
経過すると、ＬＦＳＲ回路２から新しいランダムパター
ンが生成されるので、レジスタ回路４に保留されていた
データを更新できる。レジスタ回路４の出力はＭビット
ずつＮポートの整数値として、Ｎ入力加算器７に送ら
れ、Ｍビットの整数Ｎ個の和がとられてＫビットの整数
としてＤＡＣ（デジタル／アナログ変換器）１０に送ら
れ、アナログ値に変換後出力される。レジスタ回路４へ
入力されるクロックは分周器３によってシフトクロック
から作られ、ＤＡＣ１０への入力は標本化速度がシフト
クロックの周波数のＭＮ分の１となる。

【００１１】

【発明が解決しようとする課題】アナログ型の従来の雑
音発生装置は、帯域フィルタの通過帯域内の伝達凾数を
完全に平坦にはできない。したがって、正確な雑音電力
密度の雑音を発生するためには

【００１２】

【数４】

【００１３】を予め測定し記憶して、補正しなければな
らない。仮に、挿入損失（数４）を記憶したとしても、
これは温度や時間でかなり変化するので±０．３〜０．
５ｄＢ程度が補正の限界である。鎖状符号を用いたシス
テムに使用する場合、±０．０５ｄＢ程度が要求される
ので、これでは対応できない。このように、アナログ型
の従来の雑音発生装置には、正確な雑音電力密度の雑音
を発生できないという問題点があった。

【００１４】一方、デジタル型の従来の雑音発生装置で
は、アナログ型の持っている前記問題点、すなわち雑音
の電力密度の温度変化・経年変化の問題点、は解消され
ているものの、レジスタ回路４のクロックは、前述のよ
うに分周器３によってシフトクロックから作られ、ＤＡ
Ｃ１０への入力は標本化速度がシフトクロックの周波数
のＭＮ分の１となる。したがって、標本化定理から、出
力の帯域幅はシフトクロックの２ＭＮ分の１を超えるこ
とができないという問題点があった。標本化速度が遅く
ては、実用に供することができない。また、アナログ型
の従来の雑音発生装置に比べれば、確度の高い雑音電力
密度の雑音を発生できるものの、ＤＡＣ１０の変動が含
まれてしまうという問題点もあった。

【００１５】この発明の目的は、前述の問題点を解消
し、正確な雑音電力密度の雑音を発生することができる
とともに、実用に供することができる標本化速度をもつ
雑音発生装置を実現することである。

【００１６】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明の雑音発生装置は、発生される雑音の電
力密度の経年変化、温度変化等を除去するために、デジ
タル的に白色雑音を発生させることとした。そして、デ
ジタル的に白色雑音を発生させるに当たっては、ＬＦＳ
Ｒ回路と該ＬＦＳＲ回路のシフトクロックをＭＮ分周し
たクロックでデータが更新されるレジスタ回路とを用い
て（Ｍビット／チャンネル）×Ｎチャンネルのビットで
表される一様乱数（Ｍ系列）を発生させ、標本化速度を
上げるために、Ｎ−１個の２状態の係数を発生する係数
発生回路と前記ＮチャンネルのうちＮ−１個の各チャン
ネルに属するＭビット単位でビットを操作するビット操
作回路とを用いて、各チャンネルに対応する前記係数の
状態に基づいてビット操作を施した後、ビット操作が施
されたＮ−１チャンネルの各Ｍビットとビット操作が施
されていない残り１チャンネルのＭビットと所定のバイ
アス値とを加算回路で加算してＫビットの信号として出
力することとした。

【００１７】すなわち、第１の発明の雑音発生装置は、
所定の周波数のシフトクロックを発生するクロック発生
回路と、複数のフリップフロップを含み、前記シフトク
ロックをクロック入力として第２の所定の整数組の所定
のビット数を有する並列出力を出力する線型帰還シフト
レジスタ回路と、前記シフトクロックを受けて、該シフ
トクロックの周波数を第１の所定の整数分の１に分周し
た標本クロックおよび該標本クロックの周波数を前記第
２の所定の整数分の１に分周した更新クロックを発生す
る分周器と、前記第２の所定の整数よりも１だけ少ない
個数の２つの状態のうちのいずれか１つの状態を示す２
値の係数からなっており、かつ、該係数の順列の先頭に
所定の状態を示す１個の係数を付加したものが互いに直
交するような係数の組を、前記第２の所定の整数と等し
い組数、前記標本クロック毎に順次１組ずつ繰り返し出
力する係数発生回路と、前記線型帰還シフトレジスタ回
路の前記第２の所定の整数組の並列出力および前記更新
クロックを受けて、該更新クロック毎に状態が更新され
た前記第２の所定の整数組の並列出力を出力するレジス
タ回路と、各々が係数入力と前記所定のビット数の並列
入力および前記所定のビット数の並列出力とを有し、並
列入力に前記レジスタ回路の並列出力を受け、かつ、係
数入力に前記係数出力を受けて、係数入力値に応じた演
算を並列入力値に施し、結果を並列出力値として出力す
る、前記第２の所定の整数よりも１だけ少ない個数のビ
ット操作回路と、前記レジスタ回路の並列出力のうち前
記ビット操作回路に接続されていない１組の並列出力お
よび前記ビット操作回路の並列出力を受けて、それらの
並列出力値の総和に所定のバイアス値を加える演算を行
う加算回路とを備えている。

【００１８】第２の発明の雑音発生装置ではさらに、Ｄ
ＡＣの変動を除去するために、波形発生回路とマルチプ
レクサとを設けて所定周波数ｆ0 で一定振幅の例えば正
弦波信号を発生させ、マルチプレクサの切り換えにより
前記正弦波信号を出力してその電力Ｃ〔Ｗ〕を測定して
雑音の両側電力密度（以下、ＰＳＤという。）を求める
こととした。

【００１９】すなわち、第２の発明の雑音発生装置は、
所定の周波数のシフトクロックを発生するクロック発生
回路と、複数のフリップフロップを含み、前記シフトク
ロックをクロック入力として第２の所定の整数組の所定
のビット数を有する並列出力を出力する線型帰還シフト
レジスタ回路と、前記シフトクロックを受けて、該シフ
トクロックの周波数を第１の所定の整数分の１に分周し
た標本クロックおよび該標本クロックの周波数を前記第
２の所定の整数分の１に分周した更新クロックを発生す
る分周器と、前記第２の所定の整数よりも１だけ少ない
個数の２つの状態のうちのいずれか１つの状態を示す２
値の係数からなっており、かつ、該係数の順列の先頭に
所定の状態を示す１個の係数を付加したものが互いに直
交するような係数の組を、前記第２の所定の整数と等し
い組数、前記標本クロック毎に順次１組ずつ繰り返し出
力する係数発生回路と、前記線型帰還シフトレジスタ回
路の前記第２の所定の整数組の並列出力および前記更新
クロックを受けて、該更新クロック毎に状態が更新され
た前記第２の所定の整数組の並列出力を出力するレジス
タ回路と、各々が係数入力と前記所定のビット数の並列
入力および前記所定のビット数の並列出力とを有し、並
列入力に前記レジスタ回路の並列出力を受け、かつ、係
数入力に前記係数出力を受けて、係数入力値に応じた演
算を並列入力値に施し、結果を並列出力値として出力す
る、前記第２の所定の整数よりも１だけ少ない個数のビ
ット操作回路と、前記レジスタ回路の並列出力のうち前
記ビット操作回路に接続されていない１組の並列出力お
よび前記ビット操作回路の並列出力を受けて、それらの
並列出力値の総和に所定のバイアス値を加える演算を行
う加算回路と所定周波数の波形を標本化した標本値を、
前記標本クロックに同期して出力する波形発生回路と、
前記波形発生回路の出力と前記加算回路の出力のうちの
いずれか一方を切換信号に応じて選択し出力するマルチ
プレクサとを備えている。

【００２０】図１は第１の発明の原理図を、図２は第２
の発明の原理図を示す。これらの図に基づいて作用を説
明する。クロック発生回路１からのシフトクロックで駆
動されるＬビット長のＬＦＳＲ回路２からＬビットの一
様乱数を発生させる。必要な各チャンネルの一様乱数の
ビット数をＭビットとする。チャンネル数をＮとする。
必要なＭ×Ｎビットの一様乱数を得るためには、ＬＦＳ
ＲをＭ×Ｎ回シフトさせればよい。中心極限定理から Ｚ＝ｘ（０）＋ｘ（１）＋・・・＋ｘ（Ｎ−１）＋〔Ｎ
／２〕 はガウス分布する乱数になる。ここで、〔Ｎ／２〕はＮ
／２を超えない最大の整数とする。各ｘはＭビットの２
の補数形式の整数とし、ｉ＝０，１，２，・・・，（Ｎ
−１）において、

【００２１】

【数５】

【００２２】が成立する。ｘ（ｉ）は上記範囲に一様分
布する乱数である。従って、中心極限定理から、 Ｅ〔Ｚ〕＝０ σの２乗＝Ｅ〔Ｚの２乗〕＝（２のＭ乗）×Ｎ／１２ である。ここで、Ｅは平均値を与える凾数である。ビッ
ト操作回路６において、ｘ（ｉ）を構成する全てのビッ
トを論理否定したり、しなかったりする。あるいは、並
び替え等を行うときもある。ｘ（ｉ）を構成する全ての
ビットを否定するときはビット操作回路６の係数入力が
１のときとする。該入力が０のときはそのまま出力す
る。該ビット操作回路６でｘ（ｉ）を構成する全てのビ
ットを否定したときの出力をｘ´（ｉ）とすると、

【００２３】

【数６】

【００２４】加算回路７の出力は、

【００２５】

【数７】

【００２６】

【数８】

【００２７】は、加算回路７の入力を意味する。Ｃi は
係数入力であって、

【００２８】

【数９】

【００２９】

【数１０】

【００３０】である。従って、ｙ（ｉ）もまたｘ（ｉ）
と同一の分布をする。

【００３１】

【数１１】

【００３２】とすると、ｕ（ｉ）は−１／２以上１／２
以下で一様分布をする乱数とみなすことができる。

【００３３】

【数１２】

【００３４】Ｎ≧４とし、Ｎ次のアダマール（Ｈａｄａ
ｍａｒｄ）行列をＨ＝〔ｈij〕とする。行列の転置行列
を右上のＴで表す。

【００３５】

【数１３】

【００３６】である。アダマール行列は、

【００３７】

【数１４】

【００３８】であり、直交行列である。アダマール行列
が存在すれば、ｈi1＝ｈ1j＝１とすることができる。

【００３９】

【数１５】

【００４０】ここで、ＩはＮ次の単位行列を意味する。

【００４１】

【数１６】

【００４２】とするとき、ｗi ，ｗj は直交する。期待
値Ｅは

【００４３】

【数１７】

【００４４】

【数１８】

【００４５】とし、係数発生回路５より時刻ｔにおい
て、ｉ＝（〔ｔ／Ｔ〕ｍｏｄＮ）＋１、Ｃi,2 ，Ｃi,3
，・・・，Ｃi,N のＮ−１個を並列に出力する。Ｔは
標本クロックの周期である。Ｃi,1 は常に１なので、あ
えて係数出力とする必要がない。単位標本時間Ｔが経過
したとき、ｉを１ずつ増加させ、Ｎ単位で巡回させる。
Ｎ＝１２のときのアダマール行列の例と係数発生回路５
からのＮ−１ビットの出力を図３に示す。図３について
は、第１の実施の形態の係数発生回路５の説明の中で詳
細に述べる。

【００４６】

【数１９】

【００４７】は直交する。

【００４８】

【数２０】

【００４９】従って、Ｍ×ＮビットのＬＦＳＲ回路２の
シフトの間にＮ標本の独立なガウス乱数が加算回路７か
ら出力される。すなわち、Ｚ1 ，Ｚ2 ，・・・，ＺNで
ある。次の、

【００５０】

【数２１】

【００５１】はＬＦＳＲをＭ×Ｎビットシフトさせてか
ら発生させる。このことから、Ｚ1 の発生速度はシフト
クロックの周波数をｆckＨｚとするとｆck／Ｍ〔サンプ
ル／秒〕である。

【００５２】以上の作用は第２の発明の雑音発生装置も
同様である。第２の発明の雑音発生装置の作用をさらに
説明する。所定周波数ｆ0 における雑音のＰＳＤは、

【００５３】

【数２２】

【００５４】ここで、γはＤＡＣ１０の入力における数
値化雑音のＲＭＳ（実効値）と正弦波のＲＭＳとの比で
ある。したがって、まずマルチプレクサ９の切り換えを
正弦波発生側とし、電力Ｃ〔Ｗ〕を電力計で測り数２２
によってＳw(ｆ0)に変換し、マルチプレクサ９の切り換
えを雑音発生側とすれば、ＤＡＣ１０の変動が除去され
た前記電力密度の雑音を発生させることができる。

【００５５】図４の構成において、標本速度１／Ｔで、 ０，０，０，・・・，０，１，０，０，・・・ なる標本化インパルスをＤＡＣ１０に入力したときのＤ
ＡＣ１０以後、測定点１２までの応答をｈ（ｔ）とす
る。ＤＡＣ１０以後の構成は線型回路なので、任意の系
列、 ・・・，Ｚ-2，Ｚ-1，Ｚ0 ，Ｚ1 ，Ｚ2 ，・・・
を標本速度１／ＴでＤＡＣ１０に入力したときの測定点
１２の応答は、

【００５６】

【数２３】

【００５７】となる。ｈ（ｔ）の周波数応答Ｈ（ｆ）
は、

【００５８】

【数２４】

【００５９】である。電力増幅率Ａ（ｆ）を

【００６０】

【数２５】

【００６１】とする。Ｚi がＥ〔Ｚi 〕＝０

【００６２】

【数２６】

【００６３】であるとき、Ｚ（ｔ）のＰＳＤは

【００６４】

【数２７】

【００６５】となる。すなわち、図５の構成において、
切り換え信号をマルチプレクサ９が雑音側に接続される
ように選択したとき測定点１２におけるＰＳＤはＳw
(ｆ) となる。マルチプレクサ９が正弦波側に接続され
るよう切り換え信号を選ぶと、ＤＡＣ１０には標本化速
度１／Ｔの ａ sin（２πｉｆ0 Ｔ） ｉ＝・・・，−１，０，１，２，・・・ が入力される。ａは該正弦波の振幅であり、ｆ0 は該正
弦波の周波数である。ｆ0 は、その絶対値が１／（２
Ｔ）より小である限り任意であって、校正点周波数と呼
ぶ。このときの、測定点１２のＰＳＤは

【００６６】

【数２８】

【００６７】である。ここで、δ（ｆ）はディラックの
デルタ凾数である。測定点１２における電力Ｃは、この
とき Ｃ＝〔Ａ（ｆ0 ）／（Ｔの２乗）〕×〔（ａの２乗）／２〕 〔Ｗ〕 である。電力Ｃは電力計１３で測る。これから直ちに、
校正周波数ｆ0 における雑音のＰＳＤは

【００６８】

【数２９】

【００６９】と決定する。これは、片側雑音電力密度Ｎ
0 ＝２ＴＣ（γの２乗）に相当する。ここで、γ＝σ／
（ａ／√２）＝（ＤＡＣ入力雑音のＲＭＳ値）／（ＤＡ
Ｃ入力正弦波のＲＭＳ値）はａ，σが定数なので、定数
である。Ｎ＝１２ではａ＝６σ程度にする。（γの２
乗）＝０．０５５となる。目的の周波数付近にｆ0 を選
び、切り換え信号を正弦波とし測定点１２でＣを測定
し、切り換え信号を雑音とすれば、ＴＣ（γの２乗）の
ＰＳＤの雑音がｆ0付近に発生する。以下、具体的に実
施の形態を説明する。

【００７０】

【発明の実施の形態】本発明の第１の実施の形態は第１
の発明を実施する形態であり、全体の構成としては図６
に示すものである。図６に示す各部の詳細は、ＬＦＳＲ
回路２については図７、分周器３については図８、係数
発生回路５については図９、ビット操作回路６について
は図１０、加算回路７については図１１にそれぞれ示
す。図６に示す他の各部、クロック発生回路１、レジス
タ回路４については周知技術であるからその詳細は省略
する。

【００７１】本実施例では、Ｌ＝９５，Ｎ＝１２，Ｍ＝
５（中心極限定理：Ｎが１２だとほとんど完全なガウス
分布になる。ＤＡＣのビット数が８、Ｎ／２は６で３ビ
ット未満だから５としている。）とする。標本化速度１
／Ｔはシフトクロックの周波数の５分の１である。

【００７２】まず、図６に基づいて、全体の構成とその
動作を説明する。クロック発生回路１の出力はＬＦＳＲ
回路２と分周器３に接続され、分周器３の２つの出力の
うち一方は係数発生回路５の更新クロック入力とレジス
タ回路４の共通クロック入力に、他方は係数発生回路５
の標本クロック入力に接続されている。ＬＦＳＲ回路２
にはクロック発生回路１のシフトクロックの他図示しな
い外部の入力手段から初期値データ、初期値クロックお
よび初期化選択の各信号から成る初期値入力が入力され
るようになっている。前記ＬＦＳＲ回路２のパラレル出
力はレジスタ回路４のパラレル入力に接続されている。
該レジスタ回路４のパラレル出力Ｍビット×Ｎ組はＮ−
１個のビット操作回路６のパラレル入力に各々Ｍビット
ずつ接続され、残りのＭビットは加算回路７に接続され
ている。係数発生回路５には前記分周器３からの入力の
他、図示しない外部の入力手段から初期値データが入力
されるようになっている。該係数発生回路５のＮ−１本
の係数出力は前記Ｎ−１個のビット操作回路６に各々１
本ずつ接続され、ビット操作回路６のパラレル出力はそ
れぞれ加算回路７の入力に接続されている。該加算回路
７にはまたバイアス値が入力されるようになっている。

【００７３】クロック発生回路１で発生されたシフトク
ロックはＬＦＳＲ回路２と分周器３に入力する。ＬＦＳ
Ｒ回路２にはクロック発生回路１のシフトクロックの他
図示しない外部の入力手段から初期値データ、初期値ク
ロックおよび初期化選択の各信号から成る初期値入力が
入力されるようになっており、初期化選択信号によって
初期化が選択されると、初期値クロックごとに初期値デ
ータがシリアルに入力されＬＦＳＲ回路２内のデータの
初期化が行われる。初期化が行われた後は、ＬＦＳＲ回
路２のパラレル出力端子には、シフトクロックが所定数
入力されるごとに（２の９５乗）−１の周期のＭ系列が
発生する。分周器３からは該シフトクロックに基づい
て、標本クロックと更新クロックとが出力される。標本
クロックはシフトクロックをＭ分周したものであり、更
新クロックはシフトクロックをＭ×Ｎ分周したものであ
る。ここで、ＭおよびＮは前述のＭビット×Ｎ組のＭお
よびＮである。ＬＦＳＲ回路２のパラレル出力信号はレ
ジスタ回路４のパラレル入力端子に入力され、レジスタ
回路４のパラレル出力端子に更新クロックごとに更新さ
れて出力される。該レジスタ回路４のパラレル出力信号
Ｎ×ＭビットはＮ−１個のビット操作回路６のパラレル
入力端子に各々Ｍビットずつ入力され、残りのＭビット
は加算回路７のパラレル入力端子に入力される。係数発
生回路５は外部の入力手段からの初期値データで更新ク
ロックごとに初期化され、初期化の後、次の初期化まで
は標本クロックごとに係数を巡回させて新たな係数の組
を生成し出力する。また、後に詳述するが、更新クロッ
クごとに全係数が“１”である係数の組を出力する。各
ビット操作回路６では入力されたＭビットのパラレル信
号に対して、入力された係数で指示されたビット操作を
施して出力する。加算回路７は各ビット操作回路６でビ
ット操作が施されたＭビットのパラレル信号Ｎ−１個と
レジスタ回路４から直接送られたＭビットのパラレル信
号１個とバイアス値とを全て加算してＫビットのパラレ
ル信号として出力する。 すなわち、シフトクロックＭ
×Ｎ個ごとにＬＦＳＲ回路２から出力されるＭ系列１つ
を基に、シフトクロックＭ×Ｎ個後に次のＭ系列が出力
されるまでに、Ｎ標本の独立なガウス乱数を加算回路７
から出力する。

【００７４】次に、各回路の詳細を説明する。図７に示
すＬＦＳＲ回路２は、生成多項式

【００７５】

【数３０】

【００７６】に基づく。数３０はＧＦ（２の９５乗）の
原始多項式で最も項数の少ないものとして知られてい
る。この生成多項式は原始多項式であるので、（２の９
５乗）−１の周期のＭ系列が、このＬＦＳＲ回路２から
発生する。

【００７７】本実施の形態のＬＦＳＲ回路２は、２つの
マルチプレクサ２１，２２と９５個のフリップフロップ
２０１，２０２，……，２９５と１つの排他論理和回路
（以下、ＥＸＯＲという。）２３とから構成されてい
る。２つのマルチプレクサ２１，２２の切り換えを選択
する端子にはいずれも初期化選択信号が入力されるよう
になっており、マルチプレクサ２１の共通端子は９５個
のフリップフロップ２０１，２０２，，……，２９５の
クロック入力端子と接続されている。また、マルチプレ
クサ２１の２つの入力端子のうち一方の端子には初期値
クロックが、他方の端子にはシフトクロックが入力され
るようになっている。マルチプレクサ２２の共通端子は
フリップフロップ２０１のＤ端子に接続されている。そ
して、フリップフロップ２０１のＱ端子はフリップフロ
ップ２０２のＤ端子に、フリップフロップ２０２のＱ端
子はフリップフロップ２０３のＤ端子に、以下、フリッ
プフロップ２９４のＱ端子がフリップフロップ２９５の
Ｄ端子に接続されるまで、フリップフロップ２０１，…
…，２９４のＱ端子がフリップフロップ２０２，……，
２９５のＤ端子に次々に接続されている。各フリップフ
ロップ２０１，……，２９５のＱ端子からの出力のうち
出力Ｑ１１と出力Ｑ９５とはＥＸＯＲ２３へ入力される
ようになっており、出力Ｑ１〜Ｑ６０はこのＬＦＳＲ回
路２の出力となっている。ＥＸＯＲ２３の出力は前記マ
ルチプレクサ２２の２つの入力端子のうち一方の端子に
入力され、他方の端子には初期値データが入力されるよ
うになっている。２つのマルチプレクサ２１，２２の初
期化選択信号による切り換えはマルチプレクサ２１で初
期値クロックが選択されているときはマルチプレクサ２
２では初期値データが選択され、マルチプレクサ２１で
シフトクロックが選択されているときはマルチプレクサ
２２ではＥＸＯＲ２３の出力が選択されるようになって
いる。図７の初期化選択信号、初期値クロックおよび初
期値データは図６ではまとめて初期値入力と表わされて
いる。

【００７８】表１のｘ（０）〜ｘ（１１）を２の補数形
式の整数とみなすと、各ｘ（ｉ）は−１６以上１５以下
の範囲の全ての整数値を一様にとる一様乱数とみなせ
る。

【００７９】

【表１】

【００８０】初期化選択を初期値側になるようにする
と、シリアルデータ（初期値データ）をマルチプレクサ
２２を経由してＬＦＳＲ回路２の各フリップフロップ２
０１〜２９５に入れることができる。

【００８１】このように初期値が任意に設定できるよう
になっていると、ＬＦＳＲ回路から発生するＭ系列の開
始点を任意に設定できる。したがって、本実施の形態の
装置が複数台あれば、それらの装置から互いに直交す
る、換言すれば独立な雑音を発生することができる。も
ちろん、初期値データが任意に設定できるようになって
いることは本装置に必須ではなく、ＬＦＳＲ出力をクリ
アして全出力を“1"とし、Ｍ系列の開始点とするように
してもよい。例えば、生成多項式を

【００８２】

【数３１】

【００８３】とすると、遷移行列は

【００８４】

【数３２】

【００８５】となる。初期値データを列ベクトルの形で
Ｑ＝（Ｑ1 ，Ｑ2 ，……，Ｑ95）の転置ベクトルとする
と、初期状態Ｑからシフトクロックｎパルス後のＬＦＳ
Ｒ回路２の出力の状態は

【００８６】

【数３３】

【００８７】である。行列の演算は位数２のガロア体の
演算とする。ｎ＝（２のＫ乗）のときは（Ｓのｎ乗）は
Ｋ回の行列の乗算で計算できる。Ｋ＜９５であって、十
分大きなＫについて（Ｓのｎ乗）を計算し、（Ｓのｎ
乗）Ｑの列ベクトル（Ｑ1'，Ｑ2'，Ｑ3'，……，ＱL'）
の転置ベクトルをＬＦＳＲ回路２に初期値として入力す
れば、Ｑを初期値として入力した第１の本装置の雑音、
Ｑ' を初期値として入力した第２の本装置の雑音は独立
である。前記ＬＦＳＲ回路２の出力Ｑ１〜Ｑ９５のうち
出力Ｑ１〜Ｑ６０はレジスタ回路４に入力され、シフト
クロック６０パルス毎にレジスタ回路４の値はそのとき
入力されているＱ１〜Ｑ６０の値に更新される。

【００８８】分周器３は図８に示すように、入力される
シフトクロックをＭ分周する第１の分周器３１の後にＮ
分周する第２の分周器３２が接続されて構成されてお
り、第１の分周器３１は標本クロックを第２の分周器３
２は更新クロックを出力する。図８および上述の説明中
のＭ，Ｎは本実施の形態では前述のようにＭ＝５，Ｎ＝
１２である。

【００８９】レジスタ回路４の入出力は本実施の形態で
は６０ビット（Ｍ＝５ビット×Ｎ＝１２組）である。レ
ジスタ回路４の出力は表１に示すように５ビットずつま
とめられ、ｘ（１），ｘ（２），…，ｘ（１１）それぞ
れについてビット操作回路６，…，６が入る。残りの５
ビットｘ（０）についてビット操作回路６が入らないの
は、該５ビットはビット操作が不要でレジスタ回路４の
出力がそのまま加算回路７に入力されればよいからであ
る。

【００９０】係数発生回路５の詳細は図９に示されてい
る。前述のように本実施の形態ではＮを１２としている
ので、本係数発生回路５は、入出力が１１ビットの並列
入出力型シフトレジスタ５３、１１個の２入力の論理積
回路（以後、２入力ＡＮＤという。）５５，５５，…，
５５、論理否定回路（以後、ＮＯＴという。）５１，５
４、およびフリップフロップ５２から成り、前記標本ク
ロックが並列入出力型シフトレジスタ５３のＳCK入力お
よびＮＯＴ５１の入力に入力され、並列入力許可信号
（前記更新クロック）がＮＯＴ５４の入力およびフリッ
プフロップ５２のＤ入力に入力されるようになってい
る。また、ＮＯＴ５１の出力はフリップフロップ５２の
クロック入力に、フリップフロップ５２のＱ出力は並列
入出力型シフトレジスタ５３のＳENB 入力に、ＮＯＴ５
４の出力は１１個の２入力ＡＮＤ５５，５５，…，５５
のそれぞれ一方の入力に共通に接続されており、２入力
ＡＮＤ５５，５５，…，５５のそれぞれ他方の入力には
並列入出力型シフトレジスタ５３のＰO 出力が接続され
ている。さらに、前記２入力ＡＮＤ５５，５５，…，５
５のうちの１つ、係数Ｃi,12を出力する２入力ＡＮＤ５
５の他方の入力に接続されている並列入出力型シフトレ
ジスタ５３のＰO 出力１ビットは並列入出力型シフトレ
ジスタ５３のＳI 入力にも接続されている。そして、並
列入出力型シフトレジスタ５３のＰI 入力には係数の初
期値Ｃ2,2 、Ｃ2,3 、Ｃ2,4 、Ｃ2,5 、Ｃ2,6 、Ｃ2,7
、Ｃ2,8 、Ｃ2,9 、Ｃ2,10、Ｃ2,11およびＣ2,12が入
力され、２入力ＡＮＤ５５，５５，…，５５のそれぞれ
の出力は係数Ｃi,2 、Ｃi,3 、Ｃi,4、Ｃi,5 、Ｃi,6
、Ｃi,7 、Ｃi,8 、Ｃi,9 、Ｃi,10、Ｃi,11およびＣ
i,12をＮ−１個のビット操作回路６，…，６へ出力する
ようになっている。

【００９１】レジスタ回路４の出力６０ビットを５ビッ
トずつの１２グループに分けた各グループに、１２次の
アダマール行列の（第１行から第１２行までの）各行の
１２個の各要素をそれぞれ係数に対応させ、該係数が示
す２つの状態で指定されるビット操作を施して加算回路
７に送るようにしている。そして、第１行に相当する係
数１２個一組（Ｃ1,1 、Ｃ1,2 、Ｃ1,3 、Ｃ1,4 、Ｃ1,
5 、Ｃ1,6 、Ｃ1,7 、Ｃ1,8 、Ｃ1,9 、Ｃ1,10、Ｃ1,11
およびＣ1,12）から第１２行に相当する係数１２個一組
（Ｃ12,1、Ｃ12,2、Ｃ12,3、Ｃ12,4、Ｃ12,5、Ｃ12,6、
Ｃ12,7、Ｃ12,8、Ｃ12,9、Ｃ12,10 、Ｃ12,11 およびＣ
12,12 ）まで順次出力される係数が変化する。レジスタ
回路４の１種類の出力から、第１行乃至第１２行に相当
する係数により指定されるビット操作が施されて、加算
回路７の１２種類の入力が作られることになる。１２次
のアダマール行列の第１列から第１２列はそれぞれレジ
スタ回路４の出力の第１組から第１２組に施されるビッ
ト操作を指定する。１２次のアダマール行列は図３
（ａ）に示すように、第１列（相当する係数は、Ｃ1,
1、Ｃ2,1 、Ｃ3,1 、Ｃ4,1 、Ｃ5,1 、Ｃ6,1 、Ｃ7,1
、Ｃ8,1 、Ｃ9,1 、Ｃ10,1、Ｃ11,1およびＣ12,1）は
全て“１”である。したがって、本実施の形態の回路で
は、レジスタ回路４の出力６０ビット１２組のうち１つ
の組５ビットの回路にビット操作回路６が挿入されてい
ない。係数が変化しないからである。

【００９２】Ｎ次アダマール行列で第１行と第１列を取
り除いた残りの（Ｎ−１）次正方行列は巡回行列にでき
ることが知られている。そこで、本実施の形態では、
（１２−１）次正方行列の列成分を巡回型のシフトレジ
スタで発生している。図３（ａ）のアダマール行列の第
１行は全て“１”であるので、第１行に相当する係数を
出力するときは、２入力ＡＮＤ５５，５５，…，５５の
それぞれ一方の入力に共通に接続されているＮＯＴ５４
の出力を“０”として、Ｃ1,2 、Ｃ1,3 、Ｃ1,4 、Ｃ1,
5 、Ｃ1,6 、Ｃ1,7 、Ｃ1,8 、Ｃ1,9 、Ｃ1,10、Ｃ1,11
およびＣ1,12全てに“０”を出力する。ここで、図３
（ａ）のアダマール行列の要素“１”〔＝（−１）の０
乗〕はＣi,j では“０”に相当し、要素“−１”〔＝
（−１）の１乗〕はＣi,j では“１”に相当する。第１
行を係数発生回路５から出力するときは、フリップフロ
ップ５２によって並列入出力型シフトレジスタ５３のシ
フト許可（ＳENB ）をしないようにしているので、並列
入出力型シフトレジスタ５３のシフトは行われない。

【００９３】次に、並列入出力型シフトレジスタ５３に
初期値Ｃ2,2 、Ｃ2,3 、Ｃ2,4 、Ｃ2,5 、Ｃ2,6 、Ｃ2,
7 、Ｃ2,8 、Ｃ2,9 、Ｃ2,10、Ｃ2,11およびＣ2,12とし
て、それぞれ前記（１２−１）次正方行列の第１行の各
要素に対応する１，０，１，０，０，０，１，１，１，
０，１をパラレルロードする。この後のサイクルでは標
本クロック毎にロードされた値を巡回させて、（１２−
１）次正方行列の第２行に相当する係数Ｃ3,2 、Ｃ3,3
、Ｃ3,4 、Ｃ3,5 、Ｃ3,6 、Ｃ3,7 、Ｃ3,8 、Ｃ3,9
、Ｃ3,10、Ｃ3,11およびＣ3,12〜第１１行に相当する
係数Ｃ12,2、Ｃ12,3、Ｃ12,4、Ｃ12,5、Ｃ12,6、Ｃ12,
7、Ｃ12,8、Ｃ12,9、Ｃ12,10 、Ｃ12,11 およびＣ12,12
を得る。（１２−１）次正方行列の第１行〜第１１行
に相当する係数すなわち１２次アダマール行列の第２〜
第１２行に相当する係数を出力するときは、ＮＯＴ５４
の出力を“１”としておく。並列入出力型シフトレジス
タ５３への上記初期値ロードは毎回行わなくとも、電源
投入時にシリアル形式でＬＦＳＲを初期化するのと同様
の方法で初期化し、後は巡回させるようにしてもよい。

【００９４】アダマール行列はＮ＝１２以外にも、Ｎ＝
４，８，１６，２０等が使用できる。行列の行と行また
は列と列を入れ換える等の簡単な変換で第１行成分、第
１列成分を除いたＮ−１次行列を巡回行列にすることが
できる。

【００９５】図３（ｂ）に示すタイムチャートは係数発
生回路５の出力Ｃi,2 〜Ｃi,12の標本化クロックに対す
る変化を示している。Ｃi,1 （Ｃ1,1 〜Ｃ12,1）は、図
３（ａ）のアダマール行列の第１列に対応しており、前
述のように、アダマール行列の要素“１”はＣi,j では
“０”に対応させ、要素“−１”はＣi,j では“１”に
対応させているので、全て“０”となる。Ｃi,2 （Ｃ1,
2 〜Ｃ12,2）は、第２列に対応しており、該第２列は、
“１，−１，−１，１，−１，−１，−１，１，１，
１，−１，１”であるので、“０，１，１，０，１，
１，１，０，０，０，１，０”となる。以下、同様にし
て、Ｃi,12（Ｃ1,12〜Ｃ12,12 ）は、“０，１，０，
１，１，１，０，０，０，１，０，１”となる。

【００９６】図１０に本実施の形態のビット操作回路６
の詳細を示す。ビット操作回路６は５個のＥＸＯＲ６
１，…，６５から成り、それぞれ２つの入力端子の一方
には係数入力が共通に入力され、他方の入力端子には前
記レジスタ回路４の出力５ビット（Ｘ0 〜Ｘ4 ）が入力
されるようになっている。係数入力が１のときは、入力
の論理否定が出力（Ｙ0 〜Ｙ4 ）され、係数入力が０の
ときは、入力がそのまま出力される。本実施の形態では
ビット操作回路６を１１個備えている。これらのビット
操作回路６，…，６はレジスタ回路４より５ビットずつ
のデータｘ（１）〜ｘ（１１）を受け、ビット操作を施
して５ビットずつのデータｙ（１）〜ｙ（１１）を出力
する。

【００９７】加算回路７の詳細を図１１に示す。本実施
の形態では前述のようにＮ＝１２、Ｍ＝５としているの
で、加算回路７はキャリ入力（Ｃ）を１とした５ビット
の全加算器７１，…，７１（第１段目）、キャリ入力を
０とした６ビットの全加算器７３，…，７３（第２段
目）、キャリ入力を０とした７ビットの全加算器７５
（第３段目）、キャリ入力を０とした８ビットの全加算
器７７（第４段目）、および高速に処理を行うために各
段間に挿入された標本クロックがクロック入力に接続さ
れたＤ型フリップフロップ７２，７４，７６から成って
いる。図１２にＭ、Ｎが一般化された加算回路を示す。
図１３は、図１１では各段間に挿入されているＤ型フリ
ップフロップ７２，７４，７６がない例である。

【００９８】加算回路７はレジスタ回路４の出力ｙ
（０）＝ｘ（０）とビット操作回路６の出力ｙ（０），
ｙ（１），………，ｙ（１１）の総和をし、６（＝Ｎ／
２＝１２／２）を加える演算を行う。６を加える演算
は、本実施の形態の加算回路７では、第１段目の５ビッ
トの全加算器７１，…，７１のキャリ入力を１とするこ
とで行っている。加算回路７からは、−１８６以上１８
６以下の整数が正規分布して発生する。この分散は３２
である。振幅ａとしては１８６とする。 γ＝３２／（１８６×０．７０７）＝１／（６×０．７
０７）＝０．２３５ ２×Ｔ×Ｃ×（γの２乗）＝Ｔ×Ｃ×０．１１が雑音電
力密度である。ＤＡＣ１０としては８ビット幅のＤＡＣ
が使用できる。

【００９９】第２の実施の形態 第２の実施の形態は第１の発明を実施する形態であり、
全体の構成としては図１４に示すものである。図１４に
示す各部のうち、ビット操作回路６の詳細については図
１０にそれぞれ示し、加算回路７の詳細については図１
１を参照する。図１４に示す他の各部、クロック発生回
路１、レジスタ回路６、については周知技術であるから
その詳細は省略する。

【０１００】本実施の形態は、Ｎ＝８とすると、

【０１０１】

【数３４】

【０１０２】はアダマール行列であって、これを使って
Ｍ＝５、Ｌ＝４０とした例である。

【０１０３】まず、図１４に基づいて、全体の構成とそ
の動作を説明する。クロック発生回路１の出力はＬＦＳ
Ｒ回路２と分周器３に接続され、分周器３の３つの出力
のうち１つは係数発生回路５の更新クロック入力（ＣＬ
Ｒ）とレジスタ回路４の共通クロック入力に、他の１つ
は係数発生回路５の標本クロック入力と加算回路７のク
ロック入力に、残りの１つは係数発生回路５の更新クロ
ック入力（ＰＬＤ）に接続されている。ＬＦＳＲ回路２
にはクロック発生回路１のシフトクロックの他図示しな
い外部の入力手段から初期値データ、初期値クロックお
よび初期化選択の各信号が入力されるようになってい
る。該ＬＦＳＲ回路２のパラレル出力はレジスタ回路４
のパラレル入力に接続されている。該レジスタ回路４の
パラレル出力Ｎ（＝８）×Ｍ（＝５）ビットはＮ−１個
のビット操作回路６のパラレル入力に各々Ｍビットずつ
接続され、残りのＭビットは加算回路７に接続されてい
る。係数発生回路５には前記分周器３からの入力の他、
図示しない外部の入力手段から初期値データが入力され
るようになっている。該係数発生回路５のＮ−１本の係
数出力は前記Ｎ−１個のビット操作回路６に各々１本ず
つ接続され、ビット操作回路６のパラレル出力はそれぞ
れ加算回路７の入力に接続されている。該加算回路７に
はまたバイアス値が入力されるようになっている。

【０１０４】クロック発生回路１で発生されたシフトク
ロックはＬＦＳＲ回路２と分周器に入力する。ＬＦＳＲ
回路２にはクロック発生回路１のシフトクロックの他図
示しない外部の入力手段から初期値データ、初期値クロ
ックおよび初期化選択の各信号が入力されるようになっ
ており、初期化選択信号によって初期化が選択される
と、初期値クロックごとに初期値データがシリアルに入
力されＬＦＳＲ回路２内のデータの初期化が行われる。
初期化が行われた後は、ＬＦＳＲ回路２のパラレル出力
端子には、シフトクロックが所定数入力されるごとにＭ
系列が発生する。分周器３からは該シフトクロックに基
づいて、標本クロックと第１および第２の更新クロック
とが出力される。標本クロックはシフトクロックをＭ分
周したものであり、第１および第２の更新クロックはそ
れぞれシフトクロックをＭ×Ｎ分周したものである。Ｌ
ＦＳＲ回路２のパラレル出力信号はレジスタ回路４のパ
ラレル入力端子に入力され、レジスタ回路４のパラレル
出力端子に第１の更新クロックごとに更新されて出力さ
れる。該レジスタ回路４のパラレル出力信号Ｎ×Ｍビッ
トはＮ−１個のビット操作回路６のパラレル入力端子に
各々Ｍビットずつ入力され、残りのＭビットは加算回路
７に入力される。係数発生回路５は、第１の更新クロッ
クによりクリアされて全係数が“１”である係数の組を
出力し、第１の更新クロックに続く第２の更新クロック
によって外部の入力手段からの初期値データがロードさ
れる。第２の更新クロックごとに初期化されるわけであ
るが、初期化の後次のクリアまでは標本クロックごとに
係数を巡回させて新たな係数の組を生成し出力する。各
ビット操作回路６では入力されたＭビットのパラレル信
号に対して、入力された係数で指示されたビット操作を
施して出力する。加算回路７は各ビット操作回路６でビ
ット操作が施されたＭビットのパラレル信号Ｎ−１個と
レジスタ回路４から直接送られたＭビットのパラレル信
号１個とバイアス値とを全て加算してＫ（＝８）ビット
のパラレル信号として出力する。

【０１０５】すなわち、シフトクロックＭ×Ｎ個ごとに
ＬＦＳＲ回路２から出力されるＭ系列１つを基に、シフ
トクロックＭ×Ｎ個後に次のＭ系列が出力されるまで
に、Ｎ標本の独立なガウス乱数を加算回路７から出力し
ている。

【０１０６】つぎに、各回路の詳細を説明する。図１４
に示すＬＦＳＲ回路２は、生成多項式

【０１０７】

【数３５】

【０１０８】に基づく。この生成多項式は原始多項式で
あるので、（２の３６乗）−１の周期のＭ系列が、この
ＬＦＳＲ回路２から発生する。ＬＦＳＲ回路２を構成す
るシフトレジスタ２４の長さは、Ｎ×Ｍ＝４０ビットで
ある。生成多項式は、（ｘの３６乗）＋（ｘの１１乗）
＋１＝ｆ（ｘ）を使う。ＥＸＯＲ２３の入力はシフトレ
ジスタ２４の出力Ｑ11，Ｑ36である。

【０１０９】図１４に示すＬＦＳＲ回路２は、マルチプ
レクサ２１，２２とシリアルイン・パラレルアウトのシ
フトレジスタ２４と１つのＥＸＯＲ２３とから構成され
ている。マルチプレクサ２１，２２の切り換えを選択す
る端子には初期化選択信号が入力されるようになってお
り、マルチプレクサ２１の共通端子はシフトレジスタ２
４のクロック入力端子と接続されている。また、マルチ
プレクサ２１の２つの入力端子のうち一方の端子には初
期値クロックが、他方の端子にはシフトクロックが入力
されるようになっている。マルチプレクサ２２の共通端
子はシフトレジスタ２４のシリアルイン端子（ＩＮ）に
接続されている。シフトレジスタ２４のＱ端子からの出
力のうち出力Ｑ１１と出力Ｑ３６とはＥＸＯＲ２３へ入
力されるようになっており、出力Ｑ１〜Ｑ４０はこのＬ
ＦＳＲ回路２の出力となっている。ＥＸＯＲ２３の出力
は前記マルチプレクサ２２の２つの入力端子のうち一方
の端子に入力され、他方の端子には初期値データが入力
されるようになっている。マルチプレクサ２１，２２の
初期化選択信号による切り換えはマルチプレクサ２１で
初期値クロックが選択されているときはマルチプレクサ
２２では初期値データが選択され、シフトクロックが選
択されているときはＥＸＯＲ２３の出力が選択されるよ
うになっている。

【０１１０】分周器３は図１４に示すように、入力され
るシフトクロックを５分周する第１の分周器３１の後に
８分周する第２の分周器３２が接続されて構成されてお
り、第１の分周器３１は標本クロックを第２の分周器３
２は更新クロック（前記第１の更新クロック）および更
新クロックと同じ周期で標本クロックの１周期分ずれた
信号（前記第２の更新クロック）を出力する。

【０１１１】係数発生回路５は並列入力型のシフトレジ
スタ５６を巡回型シフトレジスタの形に接続して構成さ
れている。第２の分周器３２の出力１周期の中には第１
の分周器３１の出力８周期分が含まれるのであるが、そ
の第１の分周器３１の出力８周期を時間軸上の位置０か
ら７とすると、該位置が０のとき．前記シフトレジスタ
５６は第２の分周器３２の更新クロックをＣＬＲ入力に
受けてクリヤされ、位置が１のとき更新クロックと同じ
周期で時間軸上の位置が１だけずれた信号（前記第２の
更新クロック）を第２の分周器３２からＰＬＤ入力に受
けてＰＩ入力の初期値（０，０，１，０，１，１，１）
が並列ロードされる。また、位置が２以上７以下のとき
は、前記シフトレジスタ５６は標本クロックの立ち上が
りで巡回シフトを行う。

【０１１２】ビット操作回路６（図１０）は、第１の実
施の形態のところで説明したので、説明を省略する。

【０１１３】加算回路７は本実施の形態では前述のよう
にＮ＝８、Ｍ＝５としているので、図１１に示す加算回
路７より少ない数の加算器で済み、キャリ入力を１とし
た４個の５ビット全加算器７１，…，７１（第１段
目）、キャリ入力を０とした２個の６ビット全加算器７
３，７３（第２段目）、キャリ入力を０とした１個の７
ビット全加算器７５（第３段目）から成っている。高速
に処理を行うために各段間に標本クロックがクロック入
力に接続されたＤ型フリップフロップ７２，７４が挿入
された構成としている。加算回路７はレジスタ回路４の
出力ｙ（０）、ビット操作回路６，…，６の出力ｙ
（１），………，ｙ（７）の総和をし、４（＝Ｎ／２＝
８／２）を加える演算を行う。４を加える演算は、本実
施の形態の加算回路７では、第１段目の５ビットの全加
算器７１，…，７１のキャリ入力を１とすることで行っ
ている。

【０１１４】第３の実施の形態 本発明の第３の実施の形態は第２の発明を実施する形態
であり、全体の構成としては図１５に示すものである。
図１５に示す各部の詳細は、ＬＦＳＲ回路２については
図１６、分周器３については図８、係数発生回路５につ
いては図１７、ビット操作回路６については図１０（た
だし、データのビット数については異なる。）、加算回
路７については図１１（ただし、データのビット数につ
いては異なる。）、波形発生回路８については図１８に
それぞれ示す。図１５に示す他の各部、クロック発生回
路１、レジスタ回路４、およびマルチプレクサ９につい
ては周知技術であるからその詳細は図示しない。

【０１１５】本実施の形態では、Ｌ＝９６，Ｎ＝１２，
Ｍ＝８としている。標本化速度１／Ｔはシフトクロック
の周波数の８分の１である。まず、図１５に基づいて、
全体の構成とその動作を説明する。波形発生回路８とマ
ルチプレクサ９とを除く部分の構成および動作は、第１
の実施の形態で述べたものとほぼ同じである。そこで、
波形発生回路８とマルチプレクサ９とに関連するところ
について説明する。部分的には、ＬＦＳＲ回路２と係数
発生回路５も第１の実施の形態と異なるが、その構成お
よび動作については後に各部の説明の箇所で述べる。

【０１１６】分周器３の２つの出力、標本クロックと更
新クロックのうちの標本クロックは、係数発生回路５の
標本クロック入力の他に波形発生回路８にも接続され、
波形発生回路８の出力はマルチプレクサ９の２つの入力
端子の一方に接続されている。マルチプレクサ９の２つ
の入力端子の他方には加算回路７の出力が接続されてい
る。マルチプレクサ９にはまた切り換え信号が入力され
るようになっている。

【０１１７】波形発生回路８からは標本クロックごとに
Ｋ（＝１２）ビットの標本値が出力され、マルチプレク
サ９に送られる。加算回路７からマルチプレクサ９へは
加算されたＫビットのパラレル信号が送られる。マルチ
プレクサ９からは切り換え信号によって、前記標本値か
加算されたＫビットのパラレル信号かいずれか一方が出
力される。

【０１１８】本実施の形態の雑音発生装置を用いるとき
は、課題を解決するための手段の欄で述べたように、ま
ずマルチプレクサ９の切り換えを波形発生側とし、電力
Ｃ〔Ｗ〕を電力計で測り数２２によってＳw(ｆ0)に変換
し、マルチプレクサ９の切り換えを雑音発生側とする。
このようにすることで、ＤＡＣ１０の変動が除去された
前記電力密度の雑音を発生させることができる。

【０１１９】次に、各回路の詳細を説明する。図１６に
示すＬＦＳＲ回路２は、生成多項式

【０１２０】

【数３６】

【０１２１】に基づく。この生成多項式は原始多項式で
あるので、（２の４７乗）−１の周期のＭ系列が、この
ＬＦＳＲ回路２から発生する。ｆck＝４０MHz のとき、
本ＬＦＳＲ回路２は、周期（２の４７乗）−１のＭ系列
を発生する。一巡するには４０７日を要するので、十分
な周期である。

【０１２２】図１６に示すＬＦＳＲ回路２は、２つのマ
ルチプレクサ２１，２２と９６個のフリップフロップ２
０１，２０２，……，２９６と１つのＥＸＯＲ２３とか
ら構成されている。２つのマルチプレクサ２１，２２の
切り換えを選択する端子にはいずれも初期化選択信号が
入力されるようになっており、マルチプレクサ２１の共
通端子は９６個のフリップフロップ２０１，２０２，…
…，２９６のクロック入力端子と接続されている。ま
た、マルチプレクサ２１の２つの入力端子のうち一方の
端子には初期値クロックが、他方の端子にはシフトクロ
ックが入力されるようになっている。マルチプレクサ２
１の共通端子はフリップフロップ２０１のＤ端子に接続
されている。そして、フリップフロップ２０１のＱ端子
はフリップフロップ２０２のＤ端子に、フリップフロッ
プ２０２のＱ端子はフリップフロップ２０３のＤ端子
に、以下、フリップフロップ２９５のＱ端子がフリップ
フロップ２９６のＤ端子に接続されるまで、フリップフ
ロップ２０１，……，２９５のＱ端子がフリップフロッ
プ２０２，……，２９６のＤ端子に次々に接続されてい
る。各フリップフロップ２０１，……，２９６のＱ端子
からの出力のうち出力Ｑ５と出力Ｑ４７とはＥＸＯＲ２
３へ入力されるようになっており、出力Ｑ１〜Ｑ９６は
このＬＦＳＲ回路２の出力となっている。ＥＸＯＲ２３
の出力は前記マルチプレクサ２２の２つの入力端子のう
ち一方の端子に入力され、他方の端子には初期値データ
が入力されるようになっている。２つのマルチプレクサ
２１，２２の初期化選択信号による切り換えはマルチプ
レクサ２１で初期値クロックが選択されているときはマ
ルチプレクサ２２では初期値データが選択され、マルチ
プレクサ２１でシフトクロックが選択されているときは
マルチプレクサ２２ではＥＸＯＲ２３の出力が選択され
るようになっている。図１６の初期化選択信号、初期値
クロックおよび初期値データは図１５ではまとめて初期
値入力と表わされている。

【０１２３】分周器３（図８）は、第１の実施の形態の
ところで説明したので、説明を省略する。Ｍ，Ｎは本実
施の形態では前述のようにＭ＝８，Ｎ＝１２である。

【０１２４】係数発生回路５の詳細を図１７に示す。前
述の第１および第２の実施の形態では、シフトレジスタ
を用いて、係数の列を巡回させることで、複数組の係数
を順次発生させたが、本実施の形態では、複数組の係数
をＲＯＭに予め記憶しておき、順次呼び出すことで、係
数を発生させている。本実施の形態の係数発生回路５
は、アドレス発生回路５７、係数を記憶させたＲＯＭ５
８、Ｄ型フリップフロップ５９から構成されている。そ
して、標本クロックが入力されるごとにアドレス発生回
路５７からアドレスが発生され、ＲＯＭ５８の該アドレ
スに記憶されている係数が呼び出されて、Ｄ型フリップ
フロップ５９で標本クロックによってタイミングがとら
れ、係数が出力される。

【０１２５】ビット操作回路６（図１０）および加算回
路７（図１１）は、第１の実施の形態のところで説明し
たものとほぼ同じであるが、データのビット数が異な
る。ビット操作回路６については、図１０ではＥＸＯＲ
５個で構成された５ビット用となっているが、本実施の
形態のビット操作回路６はＥＸＯＲ８個で構成された８
ビット用となる。また、加算回路７については、図１１
では５ビットのデータ１２個を加算して９ビットのデー
タが出力されるようになっているが、本実施の形態の加
算回路７では８ビットのデータ１２個を加算して１２ビ
ットのデータが出力される。

【０１２６】波形発生回路８の詳細を図１８に示す。本
実施の形態の波形発生回路は正弦波発生回路であり、加
算器８１とＤ型フリップフロップ８２から構成される位
相アキュムレータと正弦波を記憶させたＲＯＭ８３およ
びスキューを吸収するためのＤ型フリップフロップ８４
から構成される。周波数設定入力にｋを入力すると、該
位相アキュムレータからは時刻ｔにおいて、 ｍ＝〔（ｔ／Ｔ）・ｋ〕ｍｏｄ（２のＭ’乗） が発生する。Ｍ’はＤ型フリップフロップ８２および加
算器８１のビット数である。ＲＯＭ８３には、 〔ａ sin（２πｌ／（２のＭ”乗））〕 ｌ＝０，１，２，…，（２のＭ”乗）−１ の（２のＭ”乗）語が記憶されている。Ｍ”はＭ’以下
の整数である。こうすることによって、波形発生回路８
からは、 振幅ａ、周波数ｆ0 ＝ｋ／〔（２のＭ’乗）・Ｔ〕 の標本化正弦波が発生する。

【０１２７】第４の実施の形態 本発明の第４の実施の形態は第２の発明を実施する形態
であり、全体の構成としては図１９に示すものである。
図１９に示す各部の詳細は、ＬＦＳＲ回路２については
図２０、分周器３については図８、係数発生回路５につ
いては図１４、ビット操作回路６については図１０（た
だし、データのビット数については異なる。）、加算回
路７については図１１（ただし、データのビット数につ
いては異なる。）、波形発生回路８については図２１に
それぞれ示す。図１９に示す他の各部、クロック発生回
路１、レジスタ回路４、およびマルチプレクサ９につい
ては周知技術であるからその詳細は図示しない。

【０１２８】本実施の形態は、第２の実施の形態と同じ
アダマール行列（数３４）を使ってＮ＝８とし、Ｍ＝３
５、Ｌ＝３５とした例である。全体の構成とその動作
は、第３の実施の形態で述べたものとほぼ同じである。
ＬＦＳＲ回路２および分周器３は第３の実施の形態と異
なるので、それらの構成および動作について説明する。

【０１２９】本実施の形態のＬＦＳＲ回路２は、生成多
項式

【０１３０】

【数３７】

【０１３１】に基づく。この生成多項式は原始多項式で
あるので、（２の３５乗）−１の周期のＭ系列が、この
ＬＦＳＲ回路２から発生する。

【０１３２】図２０に示すように本実施の形態のＬＦＳ
Ｒ回路２は、８つの小ＬＦＳＲ回路１２１，１２２，
…，１２８と１つのマルチプレクサ２１とで構成され
る。各小ＬＦＳＲ回路１２１，１２２，…，１２８はそ
れぞれ１つのマルチプレクサ１２１ａ，１２２ａ，…，
１２８ａと１つのシフトレジスタ１２１ｃ，１２２ｃ，
…，１２８ｃと１つのＥＸＯＲ１２１ｂ，１２２ｂ，
…，１２８ｂとから構成されている。１つのマルチプレ
クサ２１と各小ＬＦＳＲ回路１２１，１２２，…，１２
８のマルチプレクサ１２１ａ，１２２ａ，…，１２８ａ
の切り換えを選択する端子にはいずれも初期化選択信号
が入力されるようになっており、マルチプレクサ２１の
共通端子は８個のシフトレジスタ１２１ｃ，１２２ｃ，
…，１２８ｃのクロック入力端子と接続されている。ま
た、マルチプレクサ２１の２つの入力端子のうち一方の
端子には初期値クロックが、他方の端子にはシフトクロ
ックが入力されるようになっている。

【０１３３】各小ＬＦＳＲ回路１２１，１２２，…，１
２８内では、各マルチプレクサ１２１ａ，１２２ａ，
…，１２８ａの共通端子は各シフトレジスタ１２１ｃ，
１２２ｃ，…，１２８ｃのＳIN端子（シリアル入力端子
ＳIN）に接続されている。そして、各シフトレジスタ１
２１ｃ，１２２ｃ，…，１２８ｃのＱ端子の内Ｑ２とＱ
３５はそれぞれＥＸＯＲ１２１ｂ，１２２ｂ，…，１２
８ｂの２つの入力端子に接続され、ＥＸＯＲ１２１ｂ，
１２２ｂ，…，１２８ｂの出力端子はマルチプレクサ１
２１ａ，１２２ａ，…，１２８ａの２つの入力端子の一
方の入力端子に接続されている。また、小ＬＦＳＲ回路
１２１のマルチプレクサ１２１ａの他方の入力端子には
初期値データが入力されるようになっており、小ＬＦＳ
Ｒ回路１２１につながる小ＬＦＳＲ回路１２２のマルチ
プレクサ１２２ａの他方の入力端子には小ＬＦＳＲ回路
１２１のシフトレジスタ１２１ｃの出力端子Ｑ３５が接
続され、小ＬＦＳＲ回路１２２につながる小ＬＦＳＲ回
路１２３のマルチプレクサ１２３ａの他方の入力端子に
は小ＬＦＳＲ回路１２２のシフトレジスタ１２２ｃの出
力端子Ｑ３５が接続され、以下同様にして、小ＬＦＳＲ
回路１２２，１２３，…，１２７につながる小ＬＦＳＲ
回路１２３，１２４，…，１２８のマルチプレクサ１２
３ａ，１２４ａ，…，１２８ａの他方の入力端子には小
ＬＦＳＲ回路１２２，１２３，…，１２７のシフトレジ
スタ１２２ｃ，１２３ｃ，…，１２７ｃの出力端子Ｑ３
５が接続される。小ＬＦＳＲ回路１２１，１２２，…，
１２８のシフトレジスタ１２１ｃ，１２２ｃ，…，１２
８ｃの各出力Ｑ１〜Ｑ３５はこのＬＦＳＲ回路２の出力
となっている。

【０１３４】各マルチプレクサ２１，１２１ａ，１２２
ａ，…，１２８ａの初期化選択信号による切り換えはマ
ルチプレクサ２１で初期値クロックが選択されていると
きはマルチプレクサ１２１ａでは初期値データが、マル
チプレクサ１２２ａ，１２３ａ，…，１２８ａでは前段
の小ＬＦＳＲ回路１２１，１２２，…，１２７のシフト
レジスタ１２１ｃ，１２２ｃ，…，１２７ｃの出力Ｑ３
５のデータが選択され、マルチプレクサ２１でシフトク
ロックが選択されているときはマルチプレクサ１２１
ａ，１２２ａ，…，１２８ａではＥＸＯＲ１２１ｂ，１
２２ｂ，…，１２８ｂの出力が選択されるようになって
いる。図２０の初期化選択信号、初期値クロックおよび
初期値データは図１９ではまとめて初期値入力と表わさ
れている。初期値データは、

【０１３５】

【数３８】

【０１３６】の２値のシリアルデータである。（Ｓの l
k0乗）×ａはｌ番目の小ＬＦＳＲ回路の初期値データで
ある。

【０１３７】本実施の形態のようにＮ個の小ＬＦＳＲ回
路でＬＦＳＲ回路を構成し、各小ＬＦＳＲ回路からＭ本
の出力線を出すと、ＬＦＳＲ回路の出力線はＮ×Ｍ本に
なり、図１または図２に示す原理図のＬＦＳＲ回路の出
力線の本数と一致する。したがって、第１〜第３の実施
の形態のように１個のＬＦＳＲ回路で構成した場合に比
べて、標本化速度はＮ倍となる。ここで、ＬＦＳＲ回路
をＮ／ｎ個の小ＬＦＳＲ回路で構成して、１個の小ＬＦ
ＳＲ回路からｎ×Ｍ本の出力線を出すようにしてもよ
く、その場合標本化速度は、第１〜第３の実施の形態の
ように１個のＬＦＳＲ回路で構成した場合に比べて、Ｎ
／ｎ倍となる。

【０１３８】分周器３（図８）は、第１の実施の形態の
ところで説明したので、説明を省略する。Ｍ，Ｎは本実
施の形態では前述のようにＭ＝３５，Ｎ＝８である。

【０１３９】係数発生回路５（図１４）は、第２の実施
の形態のところで説明したので、説明を省略する。

【０１４０】ビット操作回路６（図１０）および加算回
路７（図１１）は、第１の実施の形態のところで説明し
たものとほぼ同じであるが、データのビット数が異な
る。ビット操作回路６については、図１０ではＥＸＯＲ
５個で構成された５ビット用となっているが、本実施の
形態のビット操作回路６はＥＸＯＲ３５個で構成された
３５ビット用となる。また、加算回路７については、図
１１では５ビットのデータ１２個を加算して９ビットの
データが出力されるようになっているが、本実施の形態
の加算回路７では３５ビットのデータ８個を加算して３
８ビットのデータが出力される。

【０１４１】波形発生回路８を図２１に示す。本実施の
形態の波形発生回路８はＮ’周期のカウンタ８５と周期
Ｎ’の正弦波 〔ａ sin（２πｍ／Ｎ’）〕 を記憶したＲＯＭ８３と８ビット幅のＤ型フリップフロ
ップ８４とから構成されている。

【０１４２】

【発明の効果】以上説明したように、第１の発明の雑音
発生装置は、デジタル的に白色雑音を発生させることと
し、デジタル的に白色雑音を発生させるに当たっては、
ＬＦＳＲ回路と該ＬＦＳＲ回路のシフトクロックをＭＮ
分周したクロックでデータが更新されるレジスタ回路と
を用いて（Ｍビット／チャンネル）×Ｎチャンネルのビ
ットで表される一様乱数（Ｍ系列）を発生させ、Ｎ−１
個の２状態の係数を発生する係数発生回路と前記Ｎチャ
ンネルのうちＮ−１個の各チャンネルに属するＭビット
単位でビットを操作するビット操作回路とを用いて、各
チャンネルに対応する前記係数の状態に基づいてビット
操作を施した後、ビット操作が施されたＮ−１チャンネ
ルの各Ｍビットとビット操作が施されていない残り１チ
ャンネルのＭビットと所定のバイアス値とを加算回路で
加算してＫビットの信号として出力することとした。ま
た、第２の発明の雑音発生装置は、さらに、マルチプレ
クサと波形発生回路とを設けて所定周波数ｆ0 で一定振
幅の例えば正弦波信号を発生させ、マルチプレクサの切
り換えにより前記正弦波信号を出力してその電力Ｃ
〔Ｗ〕を測定して雑音の両側電力密度を求めることとし
た。

【０１４３】以上のようにしたから、正確な雑音電力密
度の雑音を発生することができるとともに、実用に供す
ることができる標本化速度をもつ雑音発生装置が実現で
きた。また、ＤＡＣの変動を除去することができるの
で、マルチプレクサを雑音側に切り換えると、既知の電
力密度を有し、瞬時値が正規分布に従う白色雑音を正確
に発生できる。マルチプレクサを正弦波に切り換えれ
ば、校正周波数ｆ0 の正弦波を発生でき、任意の校正点
において、この電力を測定すれば、本装置が雑音を発生
した際、該雑音の該測定点における電力密度を正確に確
定できる。この確定された電力密度は本装置から該校正
点までの伝達凾数には無関係に Ｎ0 ＝２ＴＣ（γの２乗） である。この発明の雑音発生装置を用いれば、正確なＥ
b Ｎ0 Ｒを設定でき、デジタル通信用復調回路の正確な
評価が可能となる。

【０１４４】

【図面の簡単な説明】

【図１】本発明の第１の発明の原理を示す図である。

【図２】本発明の第２の発明の原理を示す図である。

【図３】本発明に用いるアダマール行列と係数発生回路
５の出力の関係を説明するための図であり、（ａ）はＮ
＝１２のアダマール行列を示す図、（ｂ）は係数発生回
路５の出力のタイムチャートを示す図である。

【図４】インパルス応答の説明をするための図である。

【図５】解決手段の説明をするための図である。

【図６】本発明の第１の実施の形態の構成を示す図であ
る。

【図７】ＬＦＳＲ回路２の一例の詳細を示す図である。

【図８】分周器３の一例の詳細を示す図である。

【図９】係数発生回路５の一例の詳細を示す図である。

【図１０】ビット操作回路６の一例の詳細を示す図であ
る。

【図１１】加算回路７の一例の詳細を示す図である。

【図１２】加算回路７の一例の詳細を示す図である。

【図１３】加算回路７の一例の詳細を示す図である。

【図１４】本発明の第２の実施の形態の構成を示す図で
ある。

【図１５】本発明の第３の実施の形態の構成を示す図で
ある。

【図１６】ＬＦＳＲ回路２の一例の詳細を示す図であ
る。

【図１７】係数発生回路５の一例の詳細を示す図であ
る。

【図１８】波形発生回路８の一例の詳細を示す図であ
る。

【図１９】本発明の第４の実施の形態の構成を示す図で
ある。

【図２０】ＬＦＳＲ回路２の一例の詳細を示す図であ
る。

【図２１】波形発生回路８の一例の詳細を示す図であ
る。

【図２２】従来の雑音発生装置（アナログ）の構成を示
す図である。

【図２３】従来の雑音発生装置（デジタル）の構成を示
す図である。

【符号の説明】

１ クロック発生回路 ２ 線型帰還シフトレジスタ回路（ＬＦＳ
Ｒ回路） ３ 分周器 ４ レジスタ回路 ５ 係数発生回路 ６ ビット操作回路 ７ 加算回路 ８ 波形発生回路 ９ マルチプレクサ １０ ＤＡＣ（デジタル／アナログ変換
器） １１ フィルタ １２ 測定点 １３ 電力計 １４ ノイズダイオード １５ 増幅器 １６ 帯域フィルタ １７ 分配器 １８ 出力端子 １９ 電力計 ２１ マルチプレクサ ２２ マルチプレクサ ２３ 排他的論理和（ＥＸＯＲ） ２４ シフトレジスタ ３１ 第１の分周器 ３２ 第２の分周器 ５１ 論理否定回路（ＮＯＴ） ５２ フリップフロップ ５３ 並列入出力型シフトレジスタ ５４ 論理否定回路（ＮＯＴ） ５５ ２入力の論理積回路（２入力ＡＮ
Ｄ） ５６ 並列入力型シフトレジスタ ５７ アドレス発生回路 ５８ ＲＯＭ（リードオンリーメモリ） ５９ Ｄ型フリップフロップ ６１〜６５ 排他的論理和回路（ＥＸＯＲ） ７１ 全加算器 ７２ Ｄ型フリップフロップ ７３ 全加算器 ７４ Ｄ型フリップフロップ ７５ 全加算器 ７６ Ｄ型フリップフロップ ７７ 全加算器 ８１ 加算器 ８２ Ｄ型フリップフロップ ８３ ＲＯＭ（リードオンリーメモリ） ８４ Ｄ型フリップフロップ ８５ カウンタ １２１〜１２８ 小ＬＦＳＲ回路 １２１ａ〜１２８ａ マルチプレクサ １２１ｂ〜１２８ｂ 排他的論理和回路（ＥＸＯＲ） １２１ｃ〜１２８ｃ シフトレジスタ ２０１〜２９６ フリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定の周波数のシフトクロックを発生す
   るクロック発生回路（１）と、 複数のフリップフロップを含み、前記シフトクロックを
   クロック入力として第２の所定の整数組の所定のビット
   数を有する並列出力を出力する線型帰還シフトレジスタ
   回路（２）と、 前記シフトクロックを受けて、該シフトクロックの周波
   数を第１の所定の整数分の１に分周した標本クロックお
   よび該標本クロックの周波数を前記第２の所定の整数分
   の１に分周した更新クロックを発生する分周器（３）
   と、 前記第２の所定の整数よりも１だけ少ない個数の２つの
   状態のうちのいずれか１つの状態を示す２値の係数から
   なっており、かつ、該係数の順列の先頭に所定の状態を
   示す１個の係数を付加したものが互いに直交するような
   係数の組を、前記第２の所定の整数と等しい組数、前記
   標本クロック毎に順次１組ずつ繰り返し出力する係数発
   生回路（５）と、 前記線型帰還シフトレジスタ回路の前記第２の所定の整
   数組の並列出力および前記更新クロックを受けて、該更
   新クロック毎に状態が更新された前記第２の所定の整数
   組の並列出力を出力するレジスタ回路（４）と、 各々が係数入力と前記所定のビット数の並列入力および
   前記所定のビット数の並列出力とを有し、並列入力に前
   記レジスタ回路の並列出力を受け、かつ、係数入力に前
   記係数出力を受けて、係数入力値に応じた演算を並列入
   力値に施し、結果を並列出力値として出力する、前記第
   ２の所定の整数よりも１だけ少ない個数のビット操作回
   路（６）と、 前記レジスタ回路の並列出力のうち前記ビット操作回路
   に接続されていない１組の並列出力および前記ビット操
   作回路の並列出力を受けて、それらの並列出力値の総和
   に所定のバイアス値を加える演算を行う加算回路（７）
   とを備えた雑音発生装置。
2. 【請求項２】 所定の周波数のシフトクロックを発生す
   るクロック発生回路（１）と、 複数のフリップフロップを含み、前記シフトクロックを
   クロック入力として第２の所定の整数組の所定のビット
   数を有する並列出力を出力する線型帰還シフトレジスタ
   回路（２）と、 前記シフトクロックを受けて、該シフトクロックの周波
   数を第１の所定の整数分の１に分周した標本クロックお
   よび該標本クロックの周波数を前記第２の所定の整数分
   の１に分周した更新クロックを発生する分周器（３）
   と、 前記第２の所定の整数よりも１だけ少ない個数の２つの
   状態のうちのいずれか１つの状態を示す２値の係数から
   なっており、かつ、該係数の順列の先頭に所定の状態を
   示す１個の係数を付加したものが互いに直交するような
   係数の組を、前記第２の所定の整数と等しい組数、前記
   標本クロック毎に順次１組ずつ繰り返し出力する係数発
   生回路（５）と、 前記線型帰還シフトレジスタ回路の前記第２の所定の整
   数組の並列出力および前記更新クロックを受けて、該更
   新クロック毎に状態が更新された前記第２の所定の整数
   組の並列出力を出力するレジスタ回路（４）と、 各々が係数入力と前記所定のビット数の並列入力および
   前記所定のビット数の並列出力とを有し、並列入力に前
   記レジスタ回路の並列出力を受け、かつ、係数入力に前
   記係数出力を受けて、係数入力値に応じた演算を並列入
   力値に施し、結果を並列出力値として出力する、前記第
   ２の所定の整数よりも１だけ少ない個数のビット操作回
   路（６）と、 前記レジスタ回路の並列出力のうち前記ビット操作回路
   に接続されていない１組の並列出力および前記ビット操
   作回路の並列出力を受けて、それらの並列出力値の総和
   に所定のバイアス値を加える演算を行う加算回路（７）
   と、 所定周波数の波形を標本化した標本値を、前記標本クロ
   ックに同期して出力する波形発生回路（８）と、 前記波形発生回路の出力と前記加算回路の出力のうちの
   いずれか一方を切換信号に応じて選択し出力するマルチ
   プレクサ（９）とを備えた雑音発生装置。