JPH10108040A - 液晶素子駆動用ガンマ補正回路 - Google Patents
液晶素子駆動用ガンマ補正回路Info
- Publication number
- JPH10108040A JPH10108040A JP27866696A JP27866696A JPH10108040A JP H10108040 A JPH10108040 A JP H10108040A JP 27866696 A JP27866696 A JP 27866696A JP 27866696 A JP27866696 A JP 27866696A JP H10108040 A JPH10108040 A JP H10108040A
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- JP
- Japan
- Prior art keywords
- liquid crystal
- gamma
- voltage
- gamma correction
- correction circuit
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- Pending
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Abstract
(57)【要約】
【課題】 真のガンマ補正電圧に対して誤差があり、最
適なガンマ補正ができなかった。 【解決手段】 ラッチ回路２から６ビットディジタル信
号をＤ／Ａ変換して液晶素子６−１〜６−Ｎに供給する
ガンマ補正回路３は、基準電圧Ｖ0，Ｖ64を発生する電
圧ホロワ３１−０，３１−８，基準電圧Ｖ0，Ｖ64を抵
抗分圧する抵抗ラダー回路３２’、及びデコーダ３３よ
りなる。抵抗ラダー回路３２’の各抵抗γ1，γ2，…，
γ64の比は液晶素子６−１〜６−Ｎのガンマ補正電圧の
比に合致させた。
適なガンマ補正ができなかった。 【解決手段】 ラッチ回路２から６ビットディジタル信
号をＤ／Ａ変換して液晶素子６−１〜６−Ｎに供給する
ガンマ補正回路３は、基準電圧Ｖ0，Ｖ64を発生する電
圧ホロワ３１−０，３１−８，基準電圧Ｖ0，Ｖ64を抵
抗分圧する抵抗ラダー回路３２’、及びデコーダ３３よ
りなる。抵抗ラダー回路３２’の各抵抗γ1，γ2，…，
γ64の比は液晶素子６−１〜６−Ｎのガンマ補正電圧の
比に合致させた。
Description
【０００１】
【発明の属する技術分野】本発明はたとえばフルカラー
表示が可能な液晶装置における液晶駆動用ガンマ補正回
路に関する。
表示が可能な液晶装置における液晶駆動用ガンマ補正回
路に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、液晶自体の表示
品位及び応答性に優れたフラットパネル表示装置として
脚光を浴びており、パーソナルコンピュータ、液晶テレ
ビ、その応用製品である液晶プロジェクタ等に利用され
ている。今後、ディジタル、アナログ双方の画像を表示
できるマルチメディア分野に対する応用面が期待されて
いる。
品位及び応答性に優れたフラットパネル表示装置として
脚光を浴びており、パーソナルコンピュータ、液晶テレ
ビ、その応用製品である液晶プロジェクタ等に利用され
ている。今後、ディジタル、アナログ双方の画像を表示
できるマルチメディア分野に対する応用面が期待されて
いる。
【０００３】液晶は、図３に示す光透過率特性を有す
る。つまり、液晶印加電圧に対して光透過率は非線形で
あるガンマ特性を示している。なお、図３はアクティブ
マトリクス液晶を含むノーマホワイト型液晶の場合であ
る。
る。つまり、液晶印加電圧に対して光透過率は非線形で
あるガンマ特性を示している。なお、図３はアクティブ
マトリクス液晶を含むノーマホワイト型液晶の場合であ
る。
【０００４】図３に示すガンマ特性を補正するために、
液晶のフルカラー表示、すなわち、階調制御において、
ガンマ補正回路が設けられている。このガンマ補正回路
によって得られる階調値０，１，２，…，２M−１と光
透過率との関係は、図４に示すごとく、線形特性を示す
ことになり、フルカラー表示において、Ａは階調値０の
ときに最も明るい場合であり、Ｂは階調値２M−１のと
きに最も明るい場合であり、データの対応が異なるのみ
で、光透過率特性は同一である。
液晶のフルカラー表示、すなわち、階調制御において、
ガンマ補正回路が設けられている。このガンマ補正回路
によって得られる階調値０，１，２，…，２M−１と光
透過率との関係は、図４に示すごとく、線形特性を示す
ことになり、フルカラー表示において、Ａは階調値０の
ときに最も明るい場合であり、Ｂは階調値２M−１のと
きに最も明るい場合であり、データの対応が異なるのみ
で、光透過率特性は同一である。
【０００５】図５は従来のガンマ補正回路を含む液晶表
示装置を示すブロック回路図である。図５において、１
は外部より６ビットディジタル表示信号Ｒ，Ｇ，Ｂを取
り込むデータレジスタ、２はストローブ信号ＳＴに同期
して６ビットディジタル信号をラッチするラッチ回路で
ある。３は並列Ｎ段のディジタル／アナログ（Ｄ／Ａ）
変換器よりなるガンマ補正回路であって、ラッチ回路２
の６ビットディジタル表示信号をＤ／Ａ変換してＮ段の
電圧ホロワ４−１〜４−Ｎに供給し、スイッチング素子
５−１〜５−Ｎを介して液晶素子６−１〜６−Ｎに印加
する。
示装置を示すブロック回路図である。図５において、１
は外部より６ビットディジタル表示信号Ｒ，Ｇ，Ｂを取
り込むデータレジスタ、２はストローブ信号ＳＴに同期
して６ビットディジタル信号をラッチするラッチ回路で
ある。３は並列Ｎ段のディジタル／アナログ（Ｄ／Ａ）
変換器よりなるガンマ補正回路であって、ラッチ回路２
の６ビットディジタル表示信号をＤ／Ａ変換してＮ段の
電圧ホロワ４−１〜４−Ｎに供給し、スイッチング素子
５−１〜５−Ｎを介して液晶素子６−１〜６−Ｎに印加
する。
【０００６】ガンマ補正回路３においては、９個の電圧
ホロワ３１−０〜３１−９及び抵抗ラダー回路３２によ
って基準電圧を発生し、ＲＯＭスイッチによって構成さ
れるＮ段の２M→１デコーダ３３によって基準電圧の選
択を行う。この場合、電圧ホロワ３１−０〜３１−８の
各基準電圧Ｖ0〜Ｖ8はカンマ補正された基準電圧であっ
て、ディジタル表示信号の上位３ビットＤ5，Ｄ4，Ｄ3
に対応する。すなわち、図６に示すごとく、 Ｖ Ｄ5 Ｄ4 Ｄ3 Ｖ8 ０ ０ ０ Ｖ7 ０ ０ １ Ｖ6 ０ １ ０ Ｖ5 ０ １ １ Ｖ4 １ ０ ０ Ｖ3 １ ０ １ Ｖ2 １ １ ０ Ｖ1 １ １ １ である。
ホロワ３１−０〜３１−９及び抵抗ラダー回路３２によ
って基準電圧を発生し、ＲＯＭスイッチによって構成さ
れるＮ段の２M→１デコーダ３３によって基準電圧の選
択を行う。この場合、電圧ホロワ３１−０〜３１−８の
各基準電圧Ｖ0〜Ｖ8はカンマ補正された基準電圧であっ
て、ディジタル表示信号の上位３ビットＤ5，Ｄ4，Ｄ3
に対応する。すなわち、図６に示すごとく、 Ｖ Ｄ5 Ｄ4 Ｄ3 Ｖ8 ０ ０ ０ Ｖ7 ０ ０ １ Ｖ6 ０ １ ０ Ｖ5 ０ １ １ Ｖ4 １ ０ ０ Ｖ3 １ ０ １ Ｖ2 １ １ ０ Ｖ1 １ １ １ である。
【０００７】さらに、各電圧ホロワ３１−０〜３１−Ｎ
間には、抵抗ラダー回路３２の８個の等しい抵抗が直列
接続されており、等間隔の基準電圧が発生している。こ
の場合、抵抗ラダー回路３２の抵抗によって発生する基
準電圧は疑似的にガンス補正された基準電圧であって、
ディジタル表示信号の下位３ビットＤ2，Ｄ1，Ｄ0に対
応し、また、図６の線形特性部分に対応する。
間には、抵抗ラダー回路３２の８個の等しい抵抗が直列
接続されており、等間隔の基準電圧が発生している。こ
の場合、抵抗ラダー回路３２の抵抗によって発生する基
準電圧は疑似的にガンス補正された基準電圧であって、
ディジタル表示信号の下位３ビットＤ2，Ｄ1，Ｄ0に対
応し、また、図６の線形特性部分に対応する。
【０００８】このように、ＲＧＢ各色６ビット精度の６
４階調を、外部より９個の電圧を与え、これらの各電圧
間を８個の等間隔の電圧に分割して疑似的な６４値によ
るガンマ補正を行うことによりフルカラー表示を実現し
ている（参照：ＮＥＣデータシートＭＯＳ集積回路μＰ
Ｄ１６６２２，１９９５年６月）。
４階調を、外部より９個の電圧を与え、これらの各電圧
間を８個の等間隔の電圧に分割して疑似的な６４値によ
るガンマ補正を行うことによりフルカラー表示を実現し
ている（参照：ＮＥＣデータシートＭＯＳ集積回路μＰ
Ｄ１６６２２，１９９５年６月）。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示すガンマ補正回路においては、真のガンマ補正電圧Ｖ
0，Ｖ1，…，Ｖ8のみであり、残りの基準電圧は真のガ
ンマ補正電圧に対して誤差を有し、この結果、最適なガ
ンマ補正ができず、フルカラー表示の品位が低下すると
いう課題がある。また、９個の基準電圧Ｖ0，Ｖ1，…，
Ｖ8を外部より与えるために９個のオペアンプを必要と
し、製造コストの上昇を招くという課題もある。
示すガンマ補正回路においては、真のガンマ補正電圧Ｖ
0，Ｖ1，…，Ｖ8のみであり、残りの基準電圧は真のガ
ンマ補正電圧に対して誤差を有し、この結果、最適なガ
ンマ補正ができず、フルカラー表示の品位が低下すると
いう課題がある。また、９個の基準電圧Ｖ0，Ｖ1，…，
Ｖ8を外部より与えるために９個のオペアンプを必要と
し、製造コストの上昇を招くという課題もある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、Ｍビットデジタル表示信号をＤ／Ａ変換
して液晶素子のアナログ駆動信号を発生する液晶素子駆
動用ガンマ補正回路において、第１、第２の基準電圧手
段と、これら第１、第２の基準電圧手段間に直列接続さ
れた２M個の抵抗と、Ｍビットデジタル表示信号に従っ
て抵抗の各ノードの電圧のうち１つを選択して前記アナ
ログ駆動信号とするデコーダとを具備し、各抵抗の値の
比を前記液晶素子のガンマ補正電圧の比に合致させたも
のである。
めに本発明は、Ｍビットデジタル表示信号をＤ／Ａ変換
して液晶素子のアナログ駆動信号を発生する液晶素子駆
動用ガンマ補正回路において、第１、第２の基準電圧手
段と、これら第１、第２の基準電圧手段間に直列接続さ
れた２M個の抵抗と、Ｍビットデジタル表示信号に従っ
て抵抗の各ノードの電圧のうち１つを選択して前記アナ
ログ駆動信号とするデコーダとを具備し、各抵抗の値の
比を前記液晶素子のガンマ補正電圧の比に合致させたも
のである。
【００１１】
【発明の実施の形態】図１は本発明に係るガンマ補正回
路の第１の実施の形態を含む液晶表示装置を示すブロッ
ク回路図である。図１においては、図５のガンマ補正回
路における電圧ホロワ３１−１〜３１−７は設けず、ま
た、電圧ホロワ３１−０〜３１−８間には、６４（＝２
8）個の抵抗γ1、γ2、…、γ64よりなる抵抗ラダー回
路３２’が設けられている。抵抗ラダー回路３２’の抵
抗γ1、γ2、…、γ64の値は、図６の折線が曲線となる
ように、言い換えると、液晶素子の光の透過率が直線と
なるような非線形電圧を発生できるように、割り当て
る。すなわち、抵抗γ1、γ2、…、γ64値の比をガンマ
補正電圧の比に合致させる。
路の第１の実施の形態を含む液晶表示装置を示すブロッ
ク回路図である。図１においては、図５のガンマ補正回
路における電圧ホロワ３１−１〜３１−７は設けず、ま
た、電圧ホロワ３１−０〜３１−８間には、６４（＝２
8）個の抵抗γ1、γ2、…、γ64よりなる抵抗ラダー回
路３２’が設けられている。抵抗ラダー回路３２’の抵
抗γ1、γ2、…、γ64の値は、図６の折線が曲線となる
ように、言い換えると、液晶素子の光の透過率が直線と
なるような非線形電圧を発生できるように、割り当て
る。すなわち、抵抗γ1、γ2、…、γ64値の比をガンマ
補正電圧の比に合致させる。
【００１２】図２は本発明に係るガンマ補正回路の第２
の実施の形態を含む液晶表示装置を示すブロック回路図
である。図２においては、図２のガンマ補正回路におけ
る電圧ホロワ３１−０〜３１−８は設けない。すなわ
ち、図１においては、電圧ホロワ３１−０、３１−８に
よって基準電源のインピータンスを低くしていたが、液
晶負荷が小さくかつ液晶の書込み特性が安定している場
合には、図１の電圧ホロワ３１−０〜３１−８を削除で
きる。
の実施の形態を含む液晶表示装置を示すブロック回路図
である。図２においては、図２のガンマ補正回路におけ
る電圧ホロワ３１−０〜３１−８は設けない。すなわ
ち、図１においては、電圧ホロワ３１−０、３１−８に
よって基準電源のインピータンスを低くしていたが、液
晶負荷が小さくかつ液晶の書込み特性が安定している場
合には、図１の電圧ホロワ３１−０〜３１−８を削除で
きる。
【００１３】
【発明の効果】以上説明したように本発明によれば、抵
抗ラダー回路の各抵抗の比をガンマ補正電圧を発生でき
るように設定したので、真のガンマ補正電圧が得ること
ができ、従って、フルカラー表示の品位を高くできる。
また、電圧ホロワを減少できるので、製造コストを低減
できる。
抗ラダー回路の各抵抗の比をガンマ補正電圧を発生でき
るように設定したので、真のガンマ補正電圧が得ること
ができ、従って、フルカラー表示の品位を高くできる。
また、電圧ホロワを減少できるので、製造コストを低減
できる。
【図１】本発明に係る液晶素子駆動用ガンマ補正回路の
第１の実施の形態を含む液晶表示装置を示すブロック回
路図である。
第１の実施の形態を含む液晶表示装置を示すブロック回
路図である。
【図２】本発明に係る液晶素子駆動用ガンマ補正回路の
第２の実施の形態を含む液晶表示装置を示すブロック回
路図である。
第２の実施の形態を含む液晶表示装置を示すブロック回
路図である。
【図３】液晶の光透過率特性を示すグラフである。
【図４】液晶の光透過率特性を示すグラフである。
【図５】従来の液晶素子駆動用ガンマ補正回路を含む液
晶表示装置を示すブロック回路図である。
晶表示装置を示すブロック回路図である。
【図６】図５の電圧Ｖ0〜Ｖ8を説明するグラフである。
１…データレジスタ ２…ラッチ回路 ３…ガンマ補正回路 ３１−０〜３１−８…電圧ホロワ ３２，３２’…抵抗ラダー回路 ３３…デコーダ ４−１〜４−Ｎ…電圧ホロワ ５−１〜５−Ｎ…スイッチング素子 ６−１〜６−Ｎ…液晶素子
Claims (2)
- 【請求項１】 Ｍビットデジタル表示信号をＤ／Ａ変換
して液晶素子（６１〜６−Ｎ）のアナログ駆動信号を発
生する液晶素子駆動用ガンマ補正回路において、 第１、第２の基準電圧手段（Ｖ0, Ｖ64）と、 該第１、第２の基準電圧手段間に直列接続された２M個
の抵抗（ｒ1, ｒ2,…，ｒ64）と、 前記Ｍビットデジタル表示信号に従って前記抵抗の各ノ
ードの電圧のうち１つを選択して前記アナログ駆動信号
とするデコーダ（３３）とを具備し、 前記各抵抗の値の比を前記液晶素子のガンマ補正電圧の
比に合致させたことを特徴とする液晶駆動用ガンマ補正
回路。 - 【請求項２】 前記各第１、第２の基準電圧手段が電圧
ホロワを具備する請求項１に記載の液晶駆動用ガンマ補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27866696A JPH10108040A (ja) | 1996-09-30 | 1996-09-30 | 液晶素子駆動用ガンマ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27866696A JPH10108040A (ja) | 1996-09-30 | 1996-09-30 | 液晶素子駆動用ガンマ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10108040A true JPH10108040A (ja) | 1998-04-24 |
Family
ID=17600475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27866696A Pending JPH10108040A (ja) | 1996-09-30 | 1996-09-30 | 液晶素子駆動用ガンマ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10108040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330084A (ja) * | 2005-05-23 | 2006-12-07 | Nec Corp | 液晶表示装置及びその駆動方法 |
| US7158156B2 (en) | 2002-08-26 | 2007-01-02 | Nec Electronics Corporation | Display panel driver |
| KR100971390B1 (ko) * | 2003-09-08 | 2010-07-21 | 엘지디스플레이 주식회사 | 감마 기준 전압 발생 회로 |
-
1996
- 1996-09-30 JP JP27866696A patent/JPH10108040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158156B2 (en) | 2002-08-26 | 2007-01-02 | Nec Electronics Corporation | Display panel driver |
| KR100971390B1 (ko) * | 2003-09-08 | 2010-07-21 | 엘지디스플레이 주식회사 | 감마 기준 전압 발생 회로 |
| JP2006330084A (ja) * | 2005-05-23 | 2006-12-07 | Nec Corp | 液晶表示装置及びその駆動方法 |
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