JPH10107161A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10107161A JPH10107161A JP8277041A JP27704196A JPH10107161A JP H10107161 A JPH10107161 A JP H10107161A JP 8277041 A JP8277041 A JP 8277041A JP 27704196 A JP27704196 A JP 27704196A JP H10107161 A JPH10107161 A JP H10107161A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 電荷蓄積容量の大きい容量素子を接続孔上に
有する半導体装置と製造コストの増大を抑制しつつこの
半導体装置を製造する方法とを提供する。 【解決手段】 Ｔｉ／ＴｉＮ膜２４とＷ膜２５とを形成
し、エッチングでＷ膜２５を接続孔２３内にのみ残した
後、Ｔｉ／ＴｉＮ膜２４をオーバエッチングして接続孔
２３の内側面とプラグ６２との間に溝６１を形成し、溝
６１内に埋め込まれている多結晶Ｓｉ膜６３とＳｉＯ2
膜６４と多結晶Ｓｉ膜６５とで容量素子６６を形成す
る。このため、多結晶Ｓｉ膜６３が立体的であり、容量
素子６６の電荷蓄積面積が広くて電荷蓄積容量が大き
い。
有する半導体装置と製造コストの増大を抑制しつつこの
半導体装置を製造する方法とを提供する。 【解決手段】 Ｔｉ／ＴｉＮ膜２４とＷ膜２５とを形成
し、エッチングでＷ膜２５を接続孔２３内にのみ残した
後、Ｔｉ／ＴｉＮ膜２４をオーバエッチングして接続孔
２３の内側面とプラグ６２との間に溝６１を形成し、溝
６１内に埋め込まれている多結晶Ｓｉ膜６３とＳｉＯ2
膜６４と多結晶Ｓｉ膜６５とで容量素子６６を形成す
る。このため、多結晶Ｓｉ膜６３が立体的であり、容量
素子６６の電荷蓄積面積が広くて電荷蓄積容量が大き
い。
Description
【０００１】
【発明の属する技術分野】本願の発明は、導電層上の層
間絶縁膜に前記導電層に達する接続孔が設けられてお
り、前記接続孔がプラグで埋められており、前記導電層
に容量素子が電気的に接続されている半導体装置及びそ
の製造方法に関するものである。
間絶縁膜に前記導電層に達する接続孔が設けられてお
り、前記接続孔がプラグで埋められており、前記導電層
に容量素子が電気的に接続されている半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の層間絶縁膜に接続孔が設け
られている構造において、層間絶縁膜が厚くてアスペク
ト比が大きければ、例えばスパッタ法で形成する上層の
配線のみでは接続孔を埋め込むことが困難で、段差被覆
性の優れた上層の配線を形成することが困難である。こ
れに対して、層間絶縁膜が薄くて接続孔のアスペクト比
が十分に小さければ、近年の半導体装置では上層の配線
のみで接続孔を埋め込んでいた。
られている構造において、層間絶縁膜が厚くてアスペク
ト比が大きければ、例えばスパッタ法で形成する上層の
配線のみでは接続孔を埋め込むことが困難で、段差被覆
性の優れた上層の配線を形成することが困難である。こ
れに対して、層間絶縁膜が薄くて接続孔のアスペクト比
が十分に小さければ、近年の半導体装置では上層の配線
のみで接続孔を埋め込んでいた。
【０００３】しかし、非常に微細化されて配線間隔等も
狭くなった最近の半導体装置では、下層の配線が薄くて
も層間絶縁膜が薄いと、下地の段差が忠実に反映され、
層間絶縁膜の段差が大きくなって上層の配線のパターニ
ング等が困難になってきている。このため、層間絶縁膜
の表面を平坦化しているが、平坦化を行うと、層間絶縁
膜が厚くなって接続孔のアスペクト比が大きくなり、例
えばスパッタ法で形成する上層の配線のみでは接続孔を
埋め込むことが困難になる。
狭くなった最近の半導体装置では、下層の配線が薄くて
も層間絶縁膜が薄いと、下地の段差が忠実に反映され、
層間絶縁膜の段差が大きくなって上層の配線のパターニ
ング等が困難になってきている。このため、層間絶縁膜
の表面を平坦化しているが、平坦化を行うと、層間絶縁
膜が厚くなって接続孔のアスペクト比が大きくなり、例
えばスパッタ法で形成する上層の配線のみでは接続孔を
埋め込むことが困難になる。
【０００４】そこで、最近の半導体装置では、アスペク
ト比の大きくなった接続孔を先ずプラグで埋め込んでか
ら上層の配線を形成している。図６、７は、この様な構
造を有する半導体装置及びその製造方法の一従来例を示
している。この一従来例では、図６（ａ）に示す様に、
Ｓｉ基板１１上にゲート酸化膜としてのＳｉＯ2 膜１２
とポリサイド層１３とＳｉＯ2 膜１４とを順次に形成
し、これらをゲート電極等のパターンに加工する。
ト比の大きくなった接続孔を先ずプラグで埋め込んでか
ら上層の配線を形成している。図６、７は、この様な構
造を有する半導体装置及びその製造方法の一従来例を示
している。この一従来例では、図６（ａ）に示す様に、
Ｓｉ基板１１上にゲート酸化膜としてのＳｉＯ2 膜１２
とポリサイド層１３とＳｉＯ2 膜１４とを順次に形成
し、これらをゲート電極等のパターンに加工する。
【０００５】その後、ＳｉＯ2 膜１４等をマスクにして
Ｓｉ基板１１に不純物をイオン注入して、ＬＤＤ構造用
の低濃度の不純物拡散層１５を形成する。そして、Ｓｉ
Ｏ2膜１６を堆積させ、ＳｉＯ2 膜１６の全面をエッチ
バックし、このＳｉＯ2 膜１６から成る側壁スペーサを
ポリサイド層１３及びＳｉＯ2 膜１４の側面に形成し
て、Ｓｉ基板１１を露出させる開口１７をポリサイド層
１３等に対して自己整合的に形成する。
Ｓｉ基板１１に不純物をイオン注入して、ＬＤＤ構造用
の低濃度の不純物拡散層１５を形成する。そして、Ｓｉ
Ｏ2膜１６を堆積させ、ＳｉＯ2 膜１６の全面をエッチ
バックし、このＳｉＯ2 膜１６から成る側壁スペーサを
ポリサイド層１３及びＳｉＯ2 膜１４の側面に形成し
て、Ｓｉ基板１１を露出させる開口１７をポリサイド層
１３等に対して自己整合的に形成する。
【０００６】その後、ＳｉＯ2 膜１６、１４等をマスク
にしてＳｉ基板１１に不純物をイオン注入して、ソース
／ドレインとしての高濃度の不純物拡散層１８を形成す
る。そして、ＳｉＮ膜２１等と層間絶縁膜であるＢＰＳ
Ｇ膜２２等とを順次に堆積させ、ＢＰＳＧ膜２２等の表
面を平坦化させた後、接続孔を形成すべき部分に開口を
有するレジスト（図示せず）をＢＰＳＧ膜２２上に形成
する。
にしてＳｉ基板１１に不純物をイオン注入して、ソース
／ドレインとしての高濃度の不純物拡散層１８を形成す
る。そして、ＳｉＮ膜２１等と層間絶縁膜であるＢＰＳ
Ｇ膜２２等とを順次に堆積させ、ＢＰＳＧ膜２２等の表
面を平坦化させた後、接続孔を形成すべき部分に開口を
有するレジスト（図示せず）をＢＰＳＧ膜２２上に形成
する。
【０００７】その後、レジストをマスクにすると共にＳ
ｉＮ膜２１をストッパにしてＢＰＳＧ膜２２を異方性エ
ッチングした後、レジストを除去する。そして、ＢＰＳ
Ｇ膜２２をマスクにしてＳｉＮ膜２１をエッチングし
て、開口１７に自己整合的に、つまり、ポリサイド層１
３に対して自己整合的に、不純物拡散層１８に達する接
続孔２３を形成する。
ｉＮ膜２１をストッパにしてＢＰＳＧ膜２２を異方性エ
ッチングした後、レジストを除去する。そして、ＢＰＳ
Ｇ膜２２をマスクにしてＳｉＮ膜２１をエッチングし
て、開口１７に自己整合的に、つまり、ポリサイド層１
３に対して自己整合的に、不純物拡散層１８に達する接
続孔２３を形成する。
【０００８】次に、図６（ｂ）に示す様に、厚さが例え
ば３０／７０ｎｍのＴｉ／ＴｉＮ膜２４を堆積させ、更
に、厚さが例えば６００ｎｍのＷ膜２５をＣＶＤ法で堆
積させて、このＷ膜２５で接続孔２３を完全に埋め込
む。Ｔｉ／ＴｉＮ膜２４はＳｉ基板１１等とＷ膜２５と
の密着性等を向上させるためのものである。その後、図
６（ｃ）に示す様に、Ｔｉ／ＴｉＮ膜２４をストッパに
してＷ膜２５をエッチバックして、このＷ膜２５を接続
孔２３内にのみ残す。
ば３０／７０ｎｍのＴｉ／ＴｉＮ膜２４を堆積させ、更
に、厚さが例えば６００ｎｍのＷ膜２５をＣＶＤ法で堆
積させて、このＷ膜２５で接続孔２３を完全に埋め込
む。Ｔｉ／ＴｉＮ膜２４はＳｉ基板１１等とＷ膜２５と
の密着性等を向上させるためのものである。その後、図
６（ｃ）に示す様に、Ｔｉ／ＴｉＮ膜２４をストッパに
してＷ膜２５をエッチバックして、このＷ膜２５を接続
孔２３内にのみ残す。
【０００９】次に、図７（ａ）に示す様に、ＢＰＳＧ膜
２２をストッパにしてＴｉ／ＴｉＮ膜２４をエッチバッ
クし、このＴｉ／ＴｉＮ膜２４を接続孔２３内にのみ残
して、Ｗ膜２５とＴｉ／ＴｉＮ膜２４とから成るプラグ
２６で接続孔２３を埋める。そして、図７（ｂ）に示す
様に、ＴｉＮ膜２７をスパッタ法で堆積させ、図７
（ｃ）に示す様に、エッチングでＴｉＮ膜２７を配線の
パターンに加工し、更に、従来公知の工程を実行して、
この一従来例の半導体装置を完成させる。
２２をストッパにしてＴｉ／ＴｉＮ膜２４をエッチバッ
クし、このＴｉ／ＴｉＮ膜２４を接続孔２３内にのみ残
して、Ｗ膜２５とＴｉ／ＴｉＮ膜２４とから成るプラグ
２６で接続孔２３を埋める。そして、図７（ｂ）に示す
様に、ＴｉＮ膜２７をスパッタ法で堆積させ、図７
（ｃ）に示す様に、エッチングでＴｉＮ膜２７を配線の
パターンに加工し、更に、従来公知の工程を実行して、
この一従来例の半導体装置を完成させる。
【００１０】一方、図５は、完全ＣＭＯＳ型ＳＲＡＭの
メモリセルの等価回路を示している。このメモリセルの
フリップフロップ３１は一対のＣＭＯＳインバータ３
２、３３の入出力が交差結合されて構成されており、こ
れらのＣＭＯＳインバータ３２、３３は、夫々駆動用の
ＮＭＯＳトランジスタ３４、３５と負荷用のＰＭＯＳト
ランジスタ３６、３７とから成っている。そして、フリ
ップフロップ３１と転送用のＮＭＯＳトランジスタ４
１、４２とでメモリセルが構成されている。
メモリセルの等価回路を示している。このメモリセルの
フリップフロップ３１は一対のＣＭＯＳインバータ３
２、３３の入出力が交差結合されて構成されており、こ
れらのＣＭＯＳインバータ３２、３３は、夫々駆動用の
ＮＭＯＳトランジスタ３４、３５と負荷用のＰＭＯＳト
ランジスタ３６、３７とから成っている。そして、フリ
ップフロップ３１と転送用のＮＭＯＳトランジスタ４
１、４２とでメモリセルが構成されている。
【００１１】ＮＭＯＳトランジスタ３４、３５のソース
には接地線４３が接続されており、ＰＭＯＳトランジス
タ３６、３７のソースには電源線４４が接続されてい
る。また、ワード線４５がＮＭＯＳトランジスタ４１、
４２のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ４１、４２の各々の一方のソース／ドレインに
一対の真補のビット線４６、４７が夫々接続されてい
る。
には接地線４３が接続されており、ＰＭＯＳトランジス
タ３６、３７のソースには電源線４４が接続されてい
る。また、ワード線４５がＮＭＯＳトランジスタ４１、
４２のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ４１、４２の各々の一方のソース／ドレインに
一対の真補のビット線４６、４７が夫々接続されてい
る。
【００１２】この様な完全ＣＭＯＳ型ＳＲＡＭでは、図
５からも明らかな様に、ＮＭＯＳトランジスタ３４、３
５のドレインとＰＭＯＳトランジスタ３６、３７のドレ
インとを夫々電気的に接続する必要がある。このため、
例えば、図６、７に示した接続孔２３を各々のドレイン
上に設けて、ＴｉＮ膜２７及びプラグ２６でこれらのド
レイン同士を接続している。
５からも明らかな様に、ＮＭＯＳトランジスタ３４、３
５のドレインとＰＭＯＳトランジスタ３６、３７のドレ
インとを夫々電気的に接続する必要がある。このため、
例えば、図６、７に示した接続孔２３を各々のドレイン
上に設けて、ＴｉＮ膜２７及びプラグ２６でこれらのド
レイン同士を接続している。
【００１３】ところで、ＮＭＯＳトランジスタ３４、３
５及びＰＭＯＳトランジスタ３６、３７のドレインが記
憶ノード不純物拡散層になっており、これらのドレイン
等に電荷が蓄積され、これらのドレイン等が所定の電位
になることによってデータが記憶されている。ところ
が、パッケージ材料中に微量に含まれているウランやト
リウム等の放射性元素から放出されるα粒子が半導体基
板中に入射すると、このα粒子による衝突電離によって
電子−正孔対が発生する。
５及びＰＭＯＳトランジスタ３６、３７のドレインが記
憶ノード不純物拡散層になっており、これらのドレイン
等に電荷が蓄積され、これらのドレイン等が所定の電位
になることによってデータが記憶されている。ところ
が、パッケージ材料中に微量に含まれているウランやト
リウム等の放射性元素から放出されるα粒子が半導体基
板中に入射すると、このα粒子による衝突電離によって
電子−正孔対が発生する。
【００１４】発生した電子−正孔対のうちの正孔は負電
圧が印加されている半導体基板側へ流れるが、電子は正
電圧が印加されている記憶ノード不純物拡散層等に捕ら
えられる。この結果、記憶ノード不純物拡散層等に蓄積
されている電荷量が変動し、記憶ノード不純物拡散層等
の電位が反転して記憶データも反転するというソフトエ
ラーの生じる可能性がある。
圧が印加されている半導体基板側へ流れるが、電子は正
電圧が印加されている記憶ノード不純物拡散層等に捕ら
えられる。この結果、記憶ノード不純物拡散層等に蓄積
されている電荷量が変動し、記憶ノード不純物拡散層等
の電位が反転して記憶データも反転するというソフトエ
ラーの生じる可能性がある。
【００１５】このため、図５に示した様に、記憶ノード
同士を容量素子４８ａで接続したり、記憶ノードと接地
線４３とを容量素子４８ｂ、４８ｃで接続したり、記憶
ノードと電源線４４とを容量素子４８ｄ、４８ｅで接続
したりして、衝突電離によって発生した電荷をこれらの
容量素子４８ａ〜４８ｅに取り込むことが考えられてい
る。
同士を容量素子４８ａで接続したり、記憶ノードと接地
線４３とを容量素子４８ｂ、４８ｃで接続したり、記憶
ノードと電源線４４とを容量素子４８ｄ、４８ｅで接続
したりして、衝突電離によって発生した電荷をこれらの
容量素子４８ａ〜４８ｅに取り込むことが考えられてい
る。
【００１６】
【発明が解決しようとする課題】しかし、図７（ｃ）に
示した様に表面を平坦化したＢＰＳＧ膜２２上に容量素
子４８ａ〜４８ｅを形成しても、それらの電極が平面的
であるので、微細化されたＳＲＡＭでは容量素子４８ａ
〜４８ｅの電荷蓄積面積が狭くて電荷蓄積容量が小さ
い。このため、図６、７に示した構造を有する従来のＳ
ＲＡＭでは、ソフトエラー率が必ずしも低くなくて信頼
性が必ずしも高くなかった。
示した様に表面を平坦化したＢＰＳＧ膜２２上に容量素
子４８ａ〜４８ｅを形成しても、それらの電極が平面的
であるので、微細化されたＳＲＡＭでは容量素子４８ａ
〜４８ｅの電荷蓄積面積が狭くて電荷蓄積容量が小さ
い。このため、図６、７に示した構造を有する従来のＳ
ＲＡＭでは、ソフトエラー率が必ずしも低くなくて信頼
性が必ずしも高くなかった。
【００１７】一方、電極が立体的な容量素子４８ａ〜４
８ｅを形成すれば、ソフトエラー率が低下して信頼性が
向上するが、図７（ｃ）に示した状態から更にこの様な
容量素子４８ａ〜４８ｅを形成しようとすると、工程が
大幅に増加して製造コストが増大する。従って、従来
は、ソフトエラー率が低くて信頼性が高いＳＲＡＭを低
コストで提供することが困難であった。
８ｅを形成すれば、ソフトエラー率が低下して信頼性が
向上するが、図７（ｃ）に示した状態から更にこの様な
容量素子４８ａ〜４８ｅを形成しようとすると、工程が
大幅に増加して製造コストが増大する。従って、従来
は、ソフトエラー率が低くて信頼性が高いＳＲＡＭを低
コストで提供することが困難であった。
【００１８】
【課題を解決するための手段】本願の発明による半導体
装置は、導電層上の層間絶縁膜に前記導電層に達する接
続孔が設けられており、前記接続孔がプラグで埋められ
ており、前記導電層に容量素子が電気的に接続されてい
る半導体装置において、前記接続孔の内側面と前記プラ
グとの間に溝が設けられており、前記容量素子の一方の
電極が前記溝の少なくとも一部に埋め込まれており、前
記容量素子の他方の電極が誘電体膜を介して前記一方の
電極に対向していることを特徴としている。
装置は、導電層上の層間絶縁膜に前記導電層に達する接
続孔が設けられており、前記接続孔がプラグで埋められ
ており、前記導電層に容量素子が電気的に接続されてい
る半導体装置において、前記接続孔の内側面と前記プラ
グとの間に溝が設けられており、前記容量素子の一方の
電極が前記溝の少なくとも一部に埋め込まれており、前
記容量素子の他方の電極が誘電体膜を介して前記一方の
電極に対向していることを特徴としている。
【００１９】本願の発明による半導体装置は、フリップ
フロップを用いてメモリセルが構成されており、前記導
電層が前記フリップフロップの記憶ノード不純物拡散層
であってもよい。
フロップを用いてメモリセルが構成されており、前記導
電層が前記フリップフロップの記憶ノード不純物拡散層
であってもよい。
【００２０】本願の発明による半導体装置の製造方法
は、導電層上の層間絶縁膜に前記導電層に達する接続孔
が設けられており、前記接続孔がプラグで埋められてお
り、前記導電層に容量素子が電気的に接続されている半
導体装置の製造方法において、前記接続孔の内面と前記
層間絶縁膜の表面とに沿って広がる第１の導電膜とこの
第１の導電膜とはエッチング特性が異なる第２の導電膜
とを順次に形成する工程と、前記第２の導電膜をエッチ
ングして前記接続孔内にのみ前記第２の導電膜を残す工
程と、前記第２の導電膜の前記エッチングの後に、前記
接続孔の内側面と前記第２の導電膜との間に溝が形成さ
れるまで前記第１の導電膜をオーバエッチングして、前
記第１及び第２の導電膜で前記プラグを形成する工程
と、前記溝の少なくとも一部を埋め込む第３の導電膜で
前記容量素子の一方の電極を形成する工程と、前記第３
の導電膜を覆う誘電体膜を形成する工程と、前記誘電体
膜を介して前記第３の導電膜に対向する第４の導電膜で
前記容量素子の他方の電極を形成する工程とを具備する
ことを特徴としている。
は、導電層上の層間絶縁膜に前記導電層に達する接続孔
が設けられており、前記接続孔がプラグで埋められてお
り、前記導電層に容量素子が電気的に接続されている半
導体装置の製造方法において、前記接続孔の内面と前記
層間絶縁膜の表面とに沿って広がる第１の導電膜とこの
第１の導電膜とはエッチング特性が異なる第２の導電膜
とを順次に形成する工程と、前記第２の導電膜をエッチ
ングして前記接続孔内にのみ前記第２の導電膜を残す工
程と、前記第２の導電膜の前記エッチングの後に、前記
接続孔の内側面と前記第２の導電膜との間に溝が形成さ
れるまで前記第１の導電膜をオーバエッチングして、前
記第１及び第２の導電膜で前記プラグを形成する工程
と、前記溝の少なくとも一部を埋め込む第３の導電膜で
前記容量素子の一方の電極を形成する工程と、前記第３
の導電膜を覆う誘電体膜を形成する工程と、前記誘電体
膜を介して前記第３の導電膜に対向する第４の導電膜で
前記容量素子の他方の電極を形成する工程とを具備する
ことを特徴としている。
【００２１】本願の発明による半導体装置では、接続孔
の内側面とこの接続孔を埋めているプラグとの間の溝の
少なくとも一部に容量素子の一方の電極が埋め込まれて
いるので、この一方の電極が立体的である。このため、
容量素子の一方の電極が平面的である構造に比べて容量
素子の電荷蓄積面積が広くて電荷蓄積容量が大きく、所
望しない電荷を容量素子に取り込み易くて、この電荷が
導電層に蓄積されることを防止し易い。
の内側面とこの接続孔を埋めているプラグとの間の溝の
少なくとも一部に容量素子の一方の電極が埋め込まれて
いるので、この一方の電極が立体的である。このため、
容量素子の一方の電極が平面的である構造に比べて容量
素子の電荷蓄積面積が広くて電荷蓄積容量が大きく、所
望しない電荷を容量素子に取り込み易くて、この電荷が
導電層に蓄積されることを防止し易い。
【００２２】また、この容量素子がＳＲＡＭのフリップ
フロップにおける記憶ノード不純物拡散層に接続されて
いれば、α粒子による衝突電離によって電荷が発生して
も、記憶ノード不純物拡散層に蓄積されている電荷量が
変動しにくくて、記憶データが反転しにくい。
フロップにおける記憶ノード不純物拡散層に接続されて
いれば、α粒子による衝突電離によって電荷が発生して
も、記憶ノード不純物拡散層に蓄積されている電荷量が
変動しにくくて、記憶データが反転しにくい。
【００２３】本願の発明による半導体装置の製造方法で
は、第２の導電膜とはエッチング特性が異なる第１の導
電膜をオーバエッチングすることによって、接続孔の内
側面とこの接続孔を埋めるプラグとの間に溝を形成して
いる。このため、工程の増加を抑制しつつ、所望しない
電荷を容量素子に取り込み易くて、この電荷が導電層に
蓄積されることを防止し易い構造を実現することができ
る。
は、第２の導電膜とはエッチング特性が異なる第１の導
電膜をオーバエッチングすることによって、接続孔の内
側面とこの接続孔を埋めるプラグとの間に溝を形成して
いる。このため、工程の増加を抑制しつつ、所望しない
電荷を容量素子に取り込み易くて、この電荷が導電層に
蓄積されることを防止し易い構造を実現することができ
る。
【００２４】
【発明の実施の形態】以下、完全ＣＭＯＳ型ＳＲＡＭ及
びその製造方法に適用した本願の発明の一実施形態を、
図１〜４を参照しながら説明する。本実施形態の完全Ｃ
ＭＯＳ型ＳＲＡＭにおけるメモリセルでも、等価回路は
既に図５に示した通りである。
びその製造方法に適用した本願の発明の一実施形態を、
図１〜４を参照しながら説明する。本実施形態の完全Ｃ
ＭＯＳ型ＳＲＡＭにおけるメモリセルでも、等価回路は
既に図５に示した通りである。
【００２５】図４が、本実施形態の完全ＣＭＯＳ型ＳＲ
ＡＭにおけるメモリセルを示している。本実施形態で
は、半導体基板５１に選択酸化法で素子分離領域５２が
区画されており、素子分離領域５２に囲まれている素子
活性領域の表面にゲート酸化膜（図示せず）が形成され
ている。
ＡＭにおけるメモリセルを示している。本実施形態で
は、半導体基板５１に選択酸化法で素子分離領域５２が
区画されており、素子分離領域５２に囲まれている素子
活性領域の表面にゲート酸化膜（図示せず）が形成され
ている。
【００２６】半導体基板５１上のポリサイド層等で、Ｎ
ＭＯＳトランジスタ３４及びＰＭＯＳトランジスタ３６
に共通のゲート電極５３ａ及びＣＭＯＳインバータ３
２、３３の交差結合用の一方の配線５３ｂと、ＮＭＯＳ
トランジスタ３５及びＰＭＯＳトランジスタ３７に共通
のゲート電極５４ａ及びＣＭＯＳインバータ３２、３３
の交差結合用の他方の配線５４ｂと、ワード線４５とが
形成されている。
ＭＯＳトランジスタ３４及びＰＭＯＳトランジスタ３６
に共通のゲート電極５３ａ及びＣＭＯＳインバータ３
２、３３の交差結合用の一方の配線５３ｂと、ＮＭＯＳ
トランジスタ３５及びＰＭＯＳトランジスタ３７に共通
のゲート電極５４ａ及びＣＭＯＳインバータ３２、３３
の交差結合用の他方の配線５４ｂと、ワード線４５とが
形成されている。
【００２７】ＮＭＯＳトランジスタ３４、３５、４１、
４２のソース／ドレインとしてのＮ型の不純物拡散層５
５ａ〜５５ｆと、ＰＭＯＳトランジスタ３６、３７のソ
ース／ドレインとしてのＰ型の不純物拡散層５５ｇ〜５
５ｊとが、ゲート電極５３ａ、５４ａ及びワード線４５
の両側の素子活性領域に形成されている。なお、これら
の不純物拡散層５５ａ〜５５ｊのうちで、不純物拡散層
５５ｂ、５５ｄ、５５ｈ、５５ｊが記憶ノード不純物拡
散層になっている。
４２のソース／ドレインとしてのＮ型の不純物拡散層５
５ａ〜５５ｆと、ＰＭＯＳトランジスタ３６、３７のソ
ース／ドレインとしてのＰ型の不純物拡散層５５ｇ〜５
５ｊとが、ゲート電極５３ａ、５４ａ及びワード線４５
の両側の素子活性領域に形成されている。なお、これら
の不純物拡散層５５ａ〜５５ｊのうちで、不純物拡散層
５５ｂ、５５ｄ、５５ｈ、５５ｊが記憶ノード不純物拡
散層になっている。
【００２８】ゲート電極５３ａ、５４ａ、配線５３ｂ、
５４ｂ及びワード線４５等は層間絶縁膜（図示せず）に
覆われており、不純物拡散層５５ｂ及び配線５４ｂに達
する接続孔５６ａと、不純物拡散層５５ｊ及び配線５３
ｂに達する接続孔５６ｂとが、層間絶縁膜を貫通して形
成されている。また、不純物拡散層５５ｄに達する接続
孔５６ｃ及び不純物拡散層５５ｈに達する接続孔５６ｄ
も、層間絶縁膜を貫通して形成されている。
５４ｂ及びワード線４５等は層間絶縁膜（図示せず）に
覆われており、不純物拡散層５５ｂ及び配線５４ｂに達
する接続孔５６ａと、不純物拡散層５５ｊ及び配線５３
ｂに達する接続孔５６ｂとが、層間絶縁膜を貫通して形
成されている。また、不純物拡散層５５ｄに達する接続
孔５６ｃ及び不純物拡散層５５ｈに達する接続孔５６ｄ
も、層間絶縁膜を貫通して形成されている。
【００２９】接続孔５６ａ〜５６ｄはプラグ（図示せ
ず）で埋められており、接続孔５６ａ、５６ｄのプラグ
同士及び接続孔５６ｂ、５６ｃのプラグ同士が夫々配線
５７ａ、５７ｂで接続されている。配線５７ａ、５７ｂ
は誘電体膜（図示せず）に覆われており、配線５７ａ、
５７ｂの両方に対向する配線５８が誘電体膜上に設けら
れている。
ず）で埋められており、接続孔５６ａ、５６ｄのプラグ
同士及び接続孔５６ｂ、５６ｃのプラグ同士が夫々配線
５７ａ、５７ｂで接続されている。配線５７ａ、５７ｂ
は誘電体膜（図示せず）に覆われており、配線５７ａ、
５７ｂの両方に対向する配線５８が誘電体膜上に設けら
れている。
【００３０】また、図示されてはいないが、不純物拡散
層５５ａ、５５ｃに接地線４３が接続されており、不純
物拡散層５５ｇ、５５ｉに電源線４４が接続されてお
り、不純物拡散層５５ｅ、５５ｆに夫々ビット線４６、
４７が接続されている。
層５５ａ、５５ｃに接地線４３が接続されており、不純
物拡散層５５ｇ、５５ｉに電源線４４が接続されてお
り、不純物拡散層５５ｅ、５５ｆに夫々ビット線４６、
４７が接続されている。
【００３１】図１〜３は、上述の様な本実施形態のメモ
リセルにおける接続孔５６ｃ、５６ｄ及びその近傍部分
に採用されている構造及びその形成方法を示している。
この構造の形成に際しても、図２（ａ）〜（ｃ）から明
らかな様に、Ｔｉ／ＴｉＮ膜２４をストッパにしてＷ膜
２５をエッチバックして、このＷ膜２５を接続孔２３内
にのみ残すまでは、図６、７に示した一従来例と実質的
に同様の工程を実行する。
リセルにおける接続孔５６ｃ、５６ｄ及びその近傍部分
に採用されている構造及びその形成方法を示している。
この構造の形成に際しても、図２（ａ）〜（ｃ）から明
らかな様に、Ｔｉ／ＴｉＮ膜２４をストッパにしてＷ膜
２５をエッチバックして、このＷ膜２５を接続孔２３内
にのみ残すまでは、図６、７に示した一従来例と実質的
に同様の工程を実行する。
【００３２】しかし、本実施形態では、その後、図３
（ａ）に示す様に、ＢＰＳＧ膜２２をストッパにしてＴ
ｉ／ＴｉＮ膜２４をエッチバックして、このＴｉ／Ｔｉ
Ｎ膜２４がＢＰＳＧ膜２２及びＷ膜２５と同じ高さにな
った後、更に数秒間に亘ってＴｉ／ＴｉＮ膜２４をオー
バエッチングする。
（ａ）に示す様に、ＢＰＳＧ膜２２をストッパにしてＴ
ｉ／ＴｉＮ膜２４をエッチバックして、このＴｉ／Ｔｉ
Ｎ膜２４がＢＰＳＧ膜２２及びＷ膜２５と同じ高さにな
った後、更に数秒間に亘ってＴｉ／ＴｉＮ膜２４をオー
バエッチングする。
【００３３】この結果、Ｔｉ／ＴｉＮ膜２４のエッチン
グ選択比が高くなり、Ｔｉ／ＴｉＮ膜２４のみがエッチ
ングされて、接続孔２３の内側面とＷ膜２５との間に溝
６１が形成された状態で、Ｗ膜２５とＴｉ／ＴｉＮ膜２
４とから成るプラグ６２で接続孔２３が埋められる。
グ選択比が高くなり、Ｔｉ／ＴｉＮ膜２４のみがエッチ
ングされて、接続孔２３の内側面とＷ膜２５との間に溝
６１が形成された状態で、Ｗ膜２５とＴｉ／ＴｉＮ膜２
４とから成るプラグ６２で接続孔２３が埋められる。
【００３４】次に、図３（ｂ）に示す様に、溝６１が埋
まらない薄い多結晶Ｓｉ膜６３を溝６１の内部を含む全
面に堆積させ、図４に示した配線５７ａ、５７ｂのパタ
ーンに多結晶Ｓｉ膜６３を加工する。そして、図３
（ｃ）に示す様に、溝６１が完全には埋まらない薄いＳ
ｉＯ2 膜６４を堆積させる。なお、多結晶Ｓｉ膜６３の
表面を酸化することによってＳｉＯ2 膜６４を形成して
もよく、また、多結晶Ｓｉ膜６３の代わりにＴｉＮ膜等
の金属系膜を用いてもよい。
まらない薄い多結晶Ｓｉ膜６３を溝６１の内部を含む全
面に堆積させ、図４に示した配線５７ａ、５７ｂのパタ
ーンに多結晶Ｓｉ膜６３を加工する。そして、図３
（ｃ）に示す様に、溝６１が完全には埋まらない薄いＳ
ｉＯ2 膜６４を堆積させる。なお、多結晶Ｓｉ膜６３の
表面を酸化することによってＳｉＯ2 膜６４を形成して
もよく、また、多結晶Ｓｉ膜６３の代わりにＴｉＮ膜等
の金属系膜を用いてもよい。
【００３５】次に、図３（ｄ）に示す様に、多結晶Ｓｉ
膜６５を全面に堆積させ、図１に示す様に、図４に示し
た配線５８のパターンに多結晶Ｓｉ膜６５を加工する。
なお、ＳｉＯ2 膜６４が薄いので、多結晶Ｓｉ膜６５の
加工によってＳｉＯ2 膜６４も同時に除去されてもよ
い。この結果、多結晶Ｓｉ膜６３、ＳｉＯ2 膜６４及び
多結晶Ｓｉ膜６５を夫々一方の電極、誘電体膜及び他方
の電極とする容量素子６６が形成される。
膜６５を全面に堆積させ、図１に示す様に、図４に示し
た配線５８のパターンに多結晶Ｓｉ膜６５を加工する。
なお、ＳｉＯ2 膜６４が薄いので、多結晶Ｓｉ膜６５の
加工によってＳｉＯ2 膜６４も同時に除去されてもよ
い。この結果、多結晶Ｓｉ膜６３、ＳｉＯ2 膜６４及び
多結晶Ｓｉ膜６５を夫々一方の電極、誘電体膜及び他方
の電極とする容量素子６６が形成される。
【００３６】つまり、図４に示した本実施形態のメモリ
セルでは、配線５７ａ、５７ｂの各々に対応して形成さ
れている一対の容量素子６６が互いに直列に接続される
ことによって、図５に示した容量素子４８ａが形成され
ている。なお、以上の実施形態では配線５８が各メモリ
セル毎に孤立しているが、この配線５８は他のメモリセ
ル上にまで広がっていてもよい。
セルでは、配線５７ａ、５７ｂの各々に対応して形成さ
れている一対の容量素子６６が互いに直列に接続される
ことによって、図５に示した容量素子４８ａが形成され
ている。なお、以上の実施形態では配線５８が各メモリ
セル毎に孤立しているが、この配線５８は他のメモリセ
ル上にまで広がっていてもよい。
【００３７】また、以上の実施形態では、配線５８が配
線５７ａ、５７ｂの両方に対向しており且つ浮遊状態で
あるので、メモリセルの記憶ノード同士を接続する容量
素子４８ａが形成されているが、配線５８の代わりに接
地線４３を用いれば容量素子４８ｂ、４８ｃが形成さ
れ、また、配線５８の代わりに電源線４４を用いれば容
量素子４８ｄ、４８ｅが形成される。しかも、配線５８
の代わりに接地線４３や電源線４４を用いれば、製造工
程が少なくなる。
線５７ａ、５７ｂの両方に対向しており且つ浮遊状態で
あるので、メモリセルの記憶ノード同士を接続する容量
素子４８ａが形成されているが、配線５８の代わりに接
地線４３を用いれば容量素子４８ｂ、４８ｃが形成さ
れ、また、配線５８の代わりに電源線４４を用いれば容
量素子４８ｄ、４８ｅが形成される。しかも、配線５８
の代わりに接地線４３や電源線４４を用いれば、製造工
程が少なくなる。
【００３８】また、図１〜３に示した構造では接続孔２
３がポリサイド層１３に対して自己整合的に形成されて
いるので、ゲート電極５３ａ及び配線５３ｂに対して自
己整合的に形成されている接続孔５６ｄと、ゲート電極
５４ａ及び配線５４ｂに対して自己整合的に形成されて
いる接続孔５６ｃと、これらの接続孔５６ｃ、５６ｄの
近傍部分とに、図１〜３の構造が採用されている。
３がポリサイド層１３に対して自己整合的に形成されて
いるので、ゲート電極５３ａ及び配線５３ｂに対して自
己整合的に形成されている接続孔５６ｄと、ゲート電極
５４ａ及び配線５４ｂに対して自己整合的に形成されて
いる接続孔５６ｃと、これらの接続孔５６ｃ、５６ｄの
近傍部分とに、図１〜３の構造が採用されている。
【００３９】しかし、ゲート電極５３ａ、５４ａや配線
５３ｂ、５４ｂに対して自己整合的に形成されないこと
除いて、接続孔５６ａ、５６ｂ及びその近傍部分にも図
１〜３の構造を採用することが可能である。また、上述
の実施形態は完全ＣＭＯＳ型ＳＲＡＭ及びその製造方法
に本願の発明を適用したものであるが、高抵抗負荷型Ｓ
ＲＡＭやＳＲＡＭ以外の半導体装置及びその製造方法に
も本願の発明を適用することができる。
５３ｂ、５４ｂに対して自己整合的に形成されないこと
除いて、接続孔５６ａ、５６ｂ及びその近傍部分にも図
１〜３の構造を採用することが可能である。また、上述
の実施形態は完全ＣＭＯＳ型ＳＲＡＭ及びその製造方法
に本願の発明を適用したものであるが、高抵抗負荷型Ｓ
ＲＡＭやＳＲＡＭ以外の半導体装置及びその製造方法に
も本願の発明を適用することができる。
【００４０】更に、図１〜３に示した構造では、Ｓｉ基
板１１の不純物拡散層１８に達する接続孔２３がプラグ
６２で埋められており、不純物拡散層１８に容量素子６
６が電気的に接続されているが、半導体基板上の導電膜
に達する接続孔がプラグで埋められており、この導電膜
に容量素子が電気的に接続されている構造にも、本願の
発明を適用することができる。
板１１の不純物拡散層１８に達する接続孔２３がプラグ
６２で埋められており、不純物拡散層１８に容量素子６
６が電気的に接続されているが、半導体基板上の導電膜
に達する接続孔がプラグで埋められており、この導電膜
に容量素子が電気的に接続されている構造にも、本願の
発明を適用することができる。
【００４１】
【発明の効果】本願の発明による半導体装置では、容量
素子の電荷蓄積面積が広くて電荷蓄積容量が大きく、所
望しない電荷を容量素子に取り込み易くて、この電荷が
導電層に蓄積されることを防止し易いので、所望しない
電荷による特性の劣化が少なくて信頼性が高い。
素子の電荷蓄積面積が広くて電荷蓄積容量が大きく、所
望しない電荷を容量素子に取り込み易くて、この電荷が
導電層に蓄積されることを防止し易いので、所望しない
電荷による特性の劣化が少なくて信頼性が高い。
【００４２】また、この容量素子がＳＲＡＭのフリップ
フロップにおける記憶ノード不純物拡散層に接続されて
いれば、α粒子による衝突電離によって電荷が発生して
も記憶データが反転しにくいので、ソフトエラー率が低
くて信頼性が高い。
フロップにおける記憶ノード不純物拡散層に接続されて
いれば、α粒子による衝突電離によって電荷が発生して
も記憶データが反転しにくいので、ソフトエラー率が低
くて信頼性が高い。
【００４３】本願の発明による半導体装置の製造方法で
は、工程の増加を抑制しつつ、所望しない電荷を容量素
子に取り込み易くて、この電荷が導電層に蓄積されるこ
とを防止し易い構造を実現することができるので、製造
コストの増大を抑制しつつ、所望しない電荷による特性
の劣化が少なくて信頼性が高い半導体装置を製造するこ
とができる。
は、工程の増加を抑制しつつ、所望しない電荷を容量素
子に取り込み易くて、この電荷が導電層に蓄積されるこ
とを防止し易い構造を実現することができるので、製造
コストの増大を抑制しつつ、所望しない電荷による特性
の劣化が少なくて信頼性が高い半導体装置を製造するこ
とができる。
【図１】本願の発明の一実施形態による構造の側断面図
である。
である。
【図２】一実施形態の製造方法の前半を工程順に示す側
断面図である。
断面図である。
【図３】一実施形態の製造方法の後半を工程順に示す側
断面図である。
断面図である。
【図４】一実施形態が採用されている完全ＣＭＯＳ型Ｓ
ＲＡＭのメモリセルの平面図である。
ＲＡＭのメモリセルの平面図である。
【図５】本願の発明を適用し得る完全ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
【図６】本願の発明の一従来例の製造方法の前半を工程
順に示す側断面図である。
順に示す側断面図である。
【図７】一従来例の製造方法の後半を工程順に示す側断
面図である。
面図である。
１８ 不純物拡散層（導電層） ２１ Ｓｉ
Ｎ膜（層間絶縁膜） ２２ ＢＰＳＧ膜（層間絶縁膜） ２３ 接続
孔 ２４ Ｔｉ／ＴｉＮ膜（第１の導電膜） ２５ Ｗ膜
（第２の導電膜） ３１ フリップフロップ ３２、３３ ＣＭＯＳインバータ（インバータ） ３４、３５ ＮＭＯＳトランジスタ（第１のトランジス
タ） ３６、３７ ＰＭＯＳトランジスタ（第２のトランジス
タ） ４３ 接地線 ４４ 電源線 ５５ｂ、５５ｄ、５５ｈ、５５ｊ 不純物拡散層（記憶
ノード不純物拡散層） ５６ａ〜５６ｄ 接続孔 ５７ａ、５７ｂ 配
線（接続用配線） ５８ 配線（浮遊配線） ６１ 溝
６２ プラグ ６３ 多結晶Ｓｉ膜（第３の導電膜、一方の電極） ６４ ＳｉＯ2 膜（誘電体膜） ６５ 多結晶Ｓｉ膜（第４の導電膜、他方の電極） ６６ 容量素子
Ｎ膜（層間絶縁膜） ２２ ＢＰＳＧ膜（層間絶縁膜） ２３ 接続
孔 ２４ Ｔｉ／ＴｉＮ膜（第１の導電膜） ２５ Ｗ膜
（第２の導電膜） ３１ フリップフロップ ３２、３３ ＣＭＯＳインバータ（インバータ） ３４、３５ ＮＭＯＳトランジスタ（第１のトランジス
タ） ３６、３７ ＰＭＯＳトランジスタ（第２のトランジス
タ） ４３ 接地線 ４４ 電源線 ５５ｂ、５５ｄ、５５ｈ、５５ｊ 不純物拡散層（記憶
ノード不純物拡散層） ５６ａ〜５６ｄ 接続孔 ５７ａ、５７ｂ 配
線（接続用配線） ５８ 配線（浮遊配線） ６１ 溝
６２ プラグ ６３ 多結晶Ｓｉ膜（第３の導電膜、一方の電極） ６４ ＳｉＯ2 膜（誘電体膜） ６５ 多結晶Ｓｉ膜（第４の導電膜、他方の電極） ６６ 容量素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (9)
- 【請求項１】 導電層上の層間絶縁膜に前記導電層に達
する接続孔が設けられており、前記接続孔がプラグで埋
められており、前記導電層に容量素子が電気的に接続さ
れている半導体装置において、 前記接続孔の内側面と前記プラグとの間に溝が設けられ
ており、 前記容量素子の一方の電極が前記溝の少なくとも一部に
埋め込まれており、 前記容量素子の他方の電極が誘電体膜を介して前記一方
の電極に対向していることを特徴とする半導体装置。 - 【請求項２】 フリップフロップを用いてメモリセルが
構成されており、 前記導電層が前記フリップフロップの記憶ノード不純物
拡散層であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 互いに相補型の第１及び第２のトランジ
スタから各々が成っている一対のインバータを用いて前
記フリップフロップが構成されており、 前記第１及び第２のトランジスタのドレインが前記記憶
ノード不純物拡散層になっており、 各々の前記インバータにおける前記第１及び第２のトラ
ンジスタの前記ドレイン同士を電気的に接続している接
続用配線が前記一方の電極になっていることを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 前記一対のインバータにおける一対の前
記一方の電極の両方に対向しており且つ浮遊状態である
浮遊配線が前記他方の電極になっていることを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 接地線が前記他方の電極になっているこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項６】 電源線が前記他方の電極になっているこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項７】 導電層上の層間絶縁膜に前記導電層に達
する接続孔が設けられており、前記接続孔がプラグで埋
められており、前記導電層に容量素子が電気的に接続さ
れている半導体装置の製造方法において、 前記接続孔の内面と前記層間絶縁膜の表面とに沿って広
がる第１の導電膜とこの第１の導電膜とはエッチング特
性が異なる第２の導電膜とを順次に形成する工程と、 前記第２の導電膜をエッチングして前記接続孔内にのみ
前記第２の導電膜を残す工程と、 前記第２の導電膜の前記エッチングの後に、前記接続孔
の内側面と前記第２の導電膜との間に溝が形成されるま
で前記第１の導電膜をオーバエッチングして、前記第１
及び第２の導電膜で前記プラグを形成する工程と、 前記溝の少なくとも一部を埋め込む第３の導電膜で前記
容量素子の一方の電極を形成する工程と、 前記第３の導電膜を覆う誘電体膜を形成する工程と、 前記誘電体膜を介して前記第３の導電膜に対向する第４
の導電膜で前記容量素子の他方の電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 堆積によって前記誘電体膜を形成するこ
とを特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第３の導電膜の表面を酸化すること
によって前記誘電体膜を形成することを特徴とする請求
項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277041A JPH10107161A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277041A JPH10107161A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107161A true JPH10107161A (ja) | 1998-04-24 |
Family
ID=17577966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277041A Pending JPH10107161A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0889516A2 (en) * | 1997-06-30 | 1999-01-07 | Siemens Aktiengesellschaft | Formation of sublithographic features |
-
1996
- 1996-09-27 JP JP8277041A patent/JPH10107161A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0889516A2 (en) * | 1997-06-30 | 1999-01-07 | Siemens Aktiengesellschaft | Formation of sublithographic features |
| EP0889516A3 (en) * | 1997-06-30 | 1999-10-13 | Siemens Aktiengesellschaft | Formation of sub-lithographic features |
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