JPH0997210A - Memory access control circuit - Google Patents

Memory access control circuit

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JPH0997210A
JPH0997210A JP25153495A JP25153495A JPH0997210A JP H0997210 A JPH0997210 A JP H0997210A JP 25153495 A JP25153495 A JP 25153495A JP 25153495 A JP25153495 A JP 25153495A JP H0997210 A JPH0997210 A JP H0997210A
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Abstract

PROBLEM TO BE SOLVED: To improve the extendability to a memory LSI having various kinds of access methods and to improve interface performance concerning a memory access control circuit which is built in a peripheral function LSI and controls the access method of a local memory. SOLUTION: This circuit is provided with an extension mode register 323 and an extension mode control means 324 and when directly performing access from a CPU to a frame buffer memory, corresponding to the output signal of the extension mode register 323, the state of a memory control signal to be outputted to the frame buffer memory is controlled by selectors 401-406. At the same time, corresponding to another output signal DSEL of the extension mode register 323, a bit select signal to be outputted in time division manner as the data bus signal of the frame buffer memory and write data are controlled while switching the output order by a selector 407 and an exclusive OR 408.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はメモリアクセス制御
回路に関し、特に、CPUからの制御命令に基づき周辺
装置およびローカルメモリを制御する周辺機能LSIに
内蔵されたメモリアクセス制御回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access control circuit, and more particularly to a memory access control circuit built in a peripheral function LSI that controls a peripheral device and a local memory based on a control instruction from a CPU.

【0002】[0002]

【従来の技術】従来、この種のメモリアクセス制御回路
は、CPUからの制御命令に基づき周辺装置およびロー
カルメモリを制御する周辺機能LSIに内蔵され、ロー
カルメモリのアクセス方法を制御するメモリアクセス制
御回路に用いられてきた。以下、周辺機能LSIの1例
として図形描画用LSIを示し、従来および本発明のメ
モリアクセス制御回路について詳細説明を続ける。
2. Description of the Related Art Conventionally, a memory access control circuit of this type is built in a peripheral function LSI which controls a peripheral device and a local memory based on a control instruction from a CPU, and controls the access method of the local memory. Has been used for. Hereinafter, a graphic drawing LSI will be shown as an example of the peripheral function LSI, and the memory access control circuits of the conventional and the present invention will be described in detail.

【0003】周辺機能LSIが図形描画用LSIである
場合、周辺装置は表示装置であり、ローカルメモリはフ
レームバッファメモリとなる。たとえば、図5は、図形
描画用LSIの1構成例を示すブロック図である。この
図形描画用LSIは、CPUからの制御命令に基づき表
示装置およびフレームバッファメモリを制御している。
When the peripheral function LSI is a graphic drawing LSI, the peripheral device is a display device and the local memory is a frame buffer memory. For example, FIG. 5 is a block diagram showing a configuration example of a graphic drawing LSI. The graphic drawing LSI controls the display device and the frame buffer memory based on a control command from the CPU.

【0004】このフレームバッファメモリは、一般のダ
イナミック記憶LSIであるDRAM,ビデオ用記憶L
SIであるVRAMなどから構成される。
This frame buffer memory is a dynamic memory LSI such as a DRAM and a video memory L.
It is composed of VRAM which is SI.

【0005】一般のDRAMには、リード,ライト,リ
フレッシュの3種類のアクセス方法がある。それぞれの
アクセス方法は、DRAM制御信号の入力タイミング等
によってさらに細かく分類できる。が、基本となるアク
セス方法は、RAS(ロウ・アドレス・ストローブ)信
号およびCAS(カラム・アドレス・ストローブ)信号
の立ち下がり時の制御信号(CAS,WE,OE)の状
態によって決まる。また、リードとライトはアドレス単
位である。すなわち、8ビット構成のDRAMの場合、
8ビットを単位としてメモリを読み書きすることにな
る。
In general DRAM, there are three types of access methods: read, write and refresh. Each access method can be further classified according to the input timing of the DRAM control signal. However, the basic access method is determined by the states of the control signals (CAS, WE, OE) at the fall of the RAS (row address strobe) signal and the CAS (column address strobe) signal. Also, read and write are in address units. That is, in the case of 8-bit DRAM,
The memory is read and written in units of 8 bits.

【0006】また、VRAMは、DRAMをベースにシ
リアルポートを付加し、グラフィックス表示装置におけ
るハードウエアの簡略化とバス・ネックの解消を目的と
したものであるが、同時にメモリ・アクセスの種類も拡
張されている。WPB(ライト・パー・ビット)アクセ
スは、1ビット単位でのライトを行う。ブロック・ライ
トは4〜8アドレス分をまとめてライトすることができ
る。フラッシュ・ライトは1カラム分を1回のアクセス
でライトできる。また、これらの拡張されたアクセス方
式で用いるために、内部に複数のレジスタが用意されて
いるが、これらを設定するためには、ライト・アクセス
に類似したシーケンスを実行する。これらの拡張機能を
活用することにより、DRAMを用いたシステムに比べ
て、VRAMを用いたシステムは性能を高めることがで
きる。
The VRAM is intended to simplify the hardware and eliminate the bus neck in the graphics display device by adding a serial port to the base of the DRAM, but at the same time, the types of memory access are also available. It has been extended. In the WPB (write per bit) access, writing is performed in 1-bit units. The block write can write 4 to 8 addresses collectively. Flash write can write one column with one access. Further, although a plurality of registers are prepared internally for use in these extended access methods, in order to set them, a sequence similar to the write access is executed. By utilizing these extended functions, the system using the VRAM can have higher performance than the system using the DRAM.

【0007】VRAMでは、これらの拡張されたアクセ
ス方式を用いるため、あるいは内部レジスタを設定する
ために、DRAMに比べて制御端子が一本増やされてい
る。さらに、DRAMでは定義されていなかったタイミ
ングでの制御信号の振る舞いも定義された。
In the VRAM, one control terminal is added in comparison with the DRAM in order to use these extended access methods or to set the internal register. Furthermore, the behavior of the control signal at a timing that was not defined in the DRAM was also defined.

【0008】図5を参照すると、この図形描画用LSI
の内部は、CPUインタフェース1,描画制御回路2,
メモリ・インタフェース3とから構成されている。
Referring to FIG. 5, this graphic drawing LSI
The inside of is a CPU interface 1, a drawing control circuit 2,
It is composed of a memory interface 3.

【0009】CPUインタフェース1は、CPUから描
画命令を受け取ったりデータをやり取りをする。
The CPU interface 1 receives a drawing command from the CPU and exchanges data.

【0010】描画制御回路2は、CPUから与えられた
描画命令を解釈し、それをフレームバッファのアクセス
によって実現しようとする。たとえば、直線描画や矩形
領域コピー等の描画命令をCPUインタフェース1から
受け取ると、内部の回路を動作させる。その動作結果
は、フレームバッファへのアドレス(FADRS)と描
画データ(FDATA)として、メモリ・インタフェー
ス3に送られる。このとき同時に、描画制御回路2とメ
モリ・インタフェース3との間でのハンドシェイクを行
うために、リクエスト信号,アクノリッジ信号,リード
/ライト信号が用いられる。
The drawing control circuit 2 interprets the drawing command given from the CPU and tries to realize it by accessing the frame buffer. For example, when a drawing command for drawing a straight line or copying a rectangular area is received from the CPU interface 1, the internal circuit is operated. The operation result is sent to the memory interface 3 as an address (FADRS) to the frame buffer and drawing data (FDATA). At this time, at the same time, a request signal, an acknowledge signal, and a read / write signal are used to perform a handshake between the drawing control circuit 2 and the memory interface 3.

【0011】メモリ・インタフェース3は、描画制御回
路2からのリクエストを受けてフレームバッファメモリ
を駆動するための信号を生成する。このとき、描画制御
回路2からのリクエスト要因の種類に基づき、あらかじ
め図形描画用LSIの設計時点で決められたアクセス方
法でフレームバッファメモリをアクセスする。
The memory interface 3 receives a request from the drawing control circuit 2 and generates a signal for driving the frame buffer memory. At this time, the frame buffer memory is accessed by an access method determined in advance at the time of designing the graphic drawing LSI based on the type of request factor from the drawing control circuit 2.

【0012】図6は、このメモリ・インタフェース3の
詳細構成例を示すブロック図である。このメモリ・イン
タフェース3は、さらに、アービター31,メモリアク
セス制御回路32とから構成されている。
FIG. 6 is a block diagram showing a detailed configuration example of the memory interface 3. The memory interface 3 further comprises an arbiter 31 and a memory access control circuit 32.

【0013】アービター31は、描画制御回路2からの
複数のリクエストの中から最高優先順位のリクエストを
選択する。
The arbiter 31 selects the highest priority request from a plurality of requests from the drawing control circuit 2.

【0014】メモリアクセス制御回路32は、アービタ
ー31により選択されたリクエストの要因によって定ま
るアクセス方法によりフレームバッファメモリをアクセ
スするため、フレームバッファメモリに出力されるメモ
リ制御信号,アドレスバス信号,データバス信号の出力
状態およびタイミングをハードウェア制御により生成す
る。
Since the memory access control circuit 32 accesses the frame buffer memory by the access method determined by the request factor selected by the arbiter 31, the memory control signal, the address bus signal, and the data bus signal output to the frame buffer memory. The output state and timing of are generated by hardware control.

【0015】また、図7は、このメモリアクセス制御回
路32のメモリ制御信号,アドレスバス信号,データバ
ス信号の入出力端子部を示す部分回路図である。主に、
ラッチ回路,出力端子駆動回路,WPMレジスタ32
1,セレクタ322とからなる。ここで、WPMレジス
タ321は、前述のVRAMアクセス方法の1つである
WPBアクセス時のビット選択信号WPBが設定される
レジスタであり、このビット選択信号WPBにより指定
されたビットのライトアクセスを、1ビット単位で行
う。このとき、セレクタ322は、このビット選択信号
WPBおよびライトデータをVRAMのデータバス信号
としてRASおよびCAS信号の立ち下がり時にそれぞ
れ時分割出力する。
FIG. 7 is a partial circuit diagram showing the input / output terminal portion of the memory access control circuit 32 for the memory control signal, address bus signal and data bus signal. mainly,
Latch circuit, output terminal drive circuit, WPM register 32
1 and a selector 322. Here, the WPM register 321 is a register in which the bit selection signal WPB at the time of WPB access, which is one of the VRAM access methods described above, is set, and the write access of the bit designated by the bit selection signal WPB is set to 1 Perform in bit units. At this time, the selector 322 outputs the bit selection signal WPB and the write data as a data bus signal of the VRAM in a time division manner at the time of falling of the RAS and CAS signals, respectively.

【0016】図5〜7を参照して簡単に動作を説明す
る。
The operation will be briefly described with reference to FIGS.

【0017】まず、図形描画用LSIの描画制御回路2
は、直線描画や矩形領域コピー等の描画命令をCPUイ
ンタフェース1から受け取ると、内部の回路を動作させ
る。その動作結果は図6に示すように、フレームバッフ
ァメモリへのアドレス(FADRS)と描画データ(F
DATA)としてメモリ・インタフェース3に送られ
る。このとき、同時に、描画制御回路2とメモリ・イン
タフェース3との間でのハンドシェイクを行うために、
リクエスト信号(xxx_REQ)とアクノリッジ信号
(xxx_ACK)、およびリード/ライト信号(xx
x_RW)が用いられる。(図6では例として5種類の
リクエスト要因を挙げている)。
First, the drawing control circuit 2 of the graphic drawing LSI
When receiving a drawing command such as a line drawing or a rectangular area copy from the CPU interface 1, operates the internal circuit. As a result of the operation, as shown in FIG. 6, the address (FADRS) to the frame buffer memory and the drawing data (F
DATA) to the memory interface 3. At this time, at the same time, in order to perform a handshake between the drawing control circuit 2 and the memory interface 3,
Request signal (xxx_REQ), acknowledge signal (xxx_ACK), and read / write signal (xx
x_RW) is used. (In FIG. 6, five types of request factors are listed as an example).

【0018】また、CPUがフレームバッファメモリを
直接にアクセスしたい場合は、描画制御回路2を経由せ
ずにCPUインタフェース1からメモリ・インタフェー
ス3へ接続する手段も用意されている。この手段では、
CPUはフレームバッファメモリがあたかもCPUのロ
ーカルメモリであるかのようにリード/ライト可能であ
る。
When the CPU wants to directly access the frame buffer memory, means for connecting the CPU interface 1 to the memory interface 3 without using the drawing control circuit 2 is also provided. By this means,
The CPU can read / write the frame buffer memory as if it were a local memory of the CPU.

【0019】次に、メモリ・インタフェース3のアービ
ター31は、描画制御回路2からの複数のリクエストの
中から最高優先順位のリクエストを選択する。メモリア
クセス制御回路32は、アービター31により選択され
たリクエストの要因によって定まるアクセス方法でフレ
ームバッファメモリをアクセスするため、フレームバッ
ファメモリに出力されるメモリ制御信号,アドレスバス
信号,データバス信号の出力状態およびタイミングをハ
ードウェア制御により生成する。
Next, the arbiter 31 of the memory interface 3 selects the request with the highest priority from the plurality of requests from the drawing control circuit 2. Since the memory access control circuit 32 accesses the frame buffer memory by the access method determined by the request factor selected by the arbiter 31, the output state of the memory control signal, the address bus signal, and the data bus signal output to the frame buffer memory. And timing is generated by hardware control.

【0020】図2は、これらのメモリ制御信号,アドレ
スバス信号,データバス信号の出力状態およびタイミン
グを示すタイミング図である。たとえば、リクエスト要
因の種類に基づきREF_REQが選択されたのであれ
ば、“CAS beforeRAS Refresh”
のアクセス方法でフレームバッファメモリをアクセス
し、LINE_REQが選択されたのであれば、“Ma
sked WRITE”のアクセス方法でフレームバッ
ファメモリをアクセスする。これらのリクエスト要因に
対応する各アクセス方法は、前述したWPBアクセス時
に用いられるWPMレジスタ321およびセレクタ32
2のように、あらかじめ、図形描画用LSIのハードウ
ェア制御の設計時点で決められる。
FIG. 2 is a timing chart showing the output states and timings of these memory control signals, address bus signals and data bus signals. For example, if REF_REQ is selected based on the type of request factor, "CAS before RAS Refresh".
If the LINE_REQ is selected by accessing the frame buffer memory with the access method of
The frame buffer memory is accessed by the "skewed WRITE" access method. Each access method corresponding to these request factors is the WPM register 321 and the selector 32 used at the WPB access described above.
2, it is determined in advance at the time of designing the hardware control of the graphic drawing LSI.

【0021】[0021]

【発明が解決しようとする課題】上記のように従来の図
形描画用LSIでは、CPUから与えられる描画命令を
実行する際に最適と思われるメモリ・アクセス方法を描
画制御回路2とメモリ・インタフェース3のメモリアク
セス制御回路32とに論理回路として組み込むハードウ
ェア制御の方法が取られている。
As described above, in the conventional graphic drawing LSI, the drawing control circuit 2 and the memory interface 3 are used as the memory access method which seems to be most suitable for executing the drawing command given from the CPU. And a hardware control method incorporated in the memory access control circuit 32 of FIG.

【0022】しかし、VRAMは、メモリ・アクセスの
種類も拡張されている。たとえば、図3は、VRAMア
クセス方法の一覧を示す説明図である(ただし、拡張モ
ードの2アクセス方法を除く)。VRAMが持つアクセ
ス方法と、VRAMをそのアクセス方法にするためのメ
モリ制御端子の値を示している。従来のメモリアクセス
制御回路32では、このように多種類のアクセス方法を
効果的に使い分けることができるように組み込むことは
なかなか困難であった。
However, the VRAM has an expanded type of memory access. For example, FIG. 3 is an explanatory diagram showing a list of VRAM access methods (except for the two access methods in the extended mode). The access method of the VRAM and the value of the memory control terminal for making the VRAM the access method are shown. In the conventional memory access control circuit 32, it has been difficult to incorporate such a variety of access methods so that they can be used effectively.

【0023】したがって、従来の図形描画用LSIのメ
モリアクセス制御回路32では、CPUから直接にフレ
ームバッファメモリをアクセスする機能は、脇役的な位
置づけでしかなく、単純にメモリをリード/ライトする
機能しか持たないものが大半である。一部には、特定機
能を持つものも有るが、固定された機能であり拡張性は
ない。
Therefore, in the conventional memory access control circuit 32 of the graphic drawing LSI, the function of directly accessing the frame buffer memory from the CPU is only a supporting function, and only the function of simply reading / writing the memory is used. Most do not have it. Some have specific functions, but they are fixed functions and not expandable.

【0024】また、DRAMを拡張してVRAMが登場
したように、VRAMを拡張した新メモリが登場した場
合、VRAMをフレームバッファメモリとして使用する
ことを前提に設計された図形描画用LSIは、その新メ
モリで拡張された機能を使用することができない。ある
いは、新たな機能端子が増設されていて、それを制御で
きないために、接続することすらできない可能性が高
い。
When a new memory that expands the VRAM appears, such as when the DRAM expands the VRAM, the graphic drawing LSI designed on the assumption that the VRAM is used as the frame buffer memory is Unable to use the extended functions in the new memory. Alternatively, since a new function terminal is added and cannot be controlled, there is a high possibility that even a connection cannot be established.

【0025】したがって、本発明が解決しようとする課
題は、周辺機能LSIに内蔵され、ローカルメモリのア
クセス方法を制御するメモリアクセス制御回路におい
て、多種類のアクセス方法をもつ記憶LSIに対する拡
張性を向上させ、インタフェース性能を向上させること
にある。
Therefore, the problem to be solved by the present invention is to improve the expandability of a memory access control circuit, which is built in a peripheral function LSI and controls an access method of a local memory, to a memory LSI having various kinds of access methods. To improve the interface performance.

【0026】[0026]

【課題を解決するための手段】そのため、本発明は、C
PUからの制御命令に基づき周辺装置およびローカルメ
モリを制御する周辺機能LSIに内蔵され、前記ローカ
ルメモリのアクセス方法を制御するメモリアクセス制御
回路において、前記CPUにより設定可能な拡張モード
・レジスタと、前記CPUが前記ローカルメモリを直接
アクセスするとき前記ローカルメモリに出力する制御信
号の状態を前記拡張モード・レジスタの出力信号に対応
して制御する拡張モード制御手段とを備えている。
Therefore, the present invention provides C
In a memory access control circuit that is built in a peripheral function LSI that controls a peripheral device and a local memory based on a control instruction from a PU and that controls an access method of the local memory, an extended mode register that can be set by the CPU, There is provided an extended mode control means for controlling the state of the control signal output to the local memory when the CPU directly accesses the local memory in accordance with the output signal of the extended mode register.

【0027】また、前記拡張モード制御手段が、前記ロ
ーカルメモリのデータバス信号として時分割出力される
ビット選択信号およびライトデータの出力順を前記拡張
モード・レジスタの出力信号に対応して入れ替え制御す
る。
Further, the extension mode control means performs exchange control of the output order of the bit selection signal and the write data which are time-divisionally output as the data bus signal of the local memory, corresponding to the output signal of the extension mode register. .

【0028】[0028]

【発明の実施の形態】本発明は、CPUからの制御命令
に基づき周辺装置およびローカルメモリを制御する周辺
機能LSIに内蔵され、ローカルメモリのアクセス方法
を制御するメモリアクセス制御回路である。次に、本発
明について図面を参照して説明する。
BEST MODE FOR CARRYING OUT THE INVENTION The present invention is a memory access control circuit which is built in a peripheral function LSI which controls a peripheral device and a local memory based on a control instruction from a CPU and which controls an access method of the local memory. Next, the present invention will be described with reference to the drawings.

【0029】図1は、本発明のメモリアクセス制御回路
の1実施形態を示す部分回路図であり、図5および6に
示した図形描画用LSIのメモリアクセス制御回路32
の本実施形態におけるメモリ制御信号,アドレスバス信
号,データバス信号の入出力端子部の詳細構成を示す。
FIG. 1 is a partial circuit diagram showing an embodiment of the memory access control circuit of the present invention. The memory access control circuit 32 of the graphic drawing LSI shown in FIGS. 5 and 6.
The detailed configuration of the input / output terminal portion of the memory control signal, the address bus signal, and the data bus signal in this embodiment is shown.

【0030】図1を参照すると、本実施形態のメモリア
クセス制御回路32のメモリ制御信号,アドレスバス信
号,データバス信号の入出力端子部は、主に、ラッチ回
路,出力端子駆動回路,WPMレジスタ321,セレク
タ322,拡張モード・レジスタ323,拡張モード制
御手段324とから構成されている。ラッチ回路,出力
端子駆動回路,WPMレジスタ321,セレクタ322
については、図7で示した従来のメモリアクセス制御回
路32の入出力端子部と同じであり、重複説明を省略す
る。以下、主に拡張モード・レジスタ323,拡張モー
ド制御手段324について説明を続ける。
Referring to FIG. 1, the memory access control circuit 32 according to the present embodiment mainly has a memory control signal, an address bus signal, and a data bus signal input / output terminal, which mainly include a latch circuit, an output terminal drive circuit, and a WPM register. 321, a selector 322, an extension mode register 323, and an extension mode control means 324. Latch circuit, output terminal drive circuit, WPM register 321, selector 322
Are the same as those of the input / output terminal section of the conventional memory access control circuit 32 shown in FIG. The description of the extension mode register 323 and the extension mode control means 324 will be mainly continued below.

【0031】拡張モード・レジスタ323は、CPUに
より設定可能なレジスタであり、CPUが図5のフレー
ムバッファメモリを直接アクセスするときのアクセス方
法の制御情報として設定データを拡張モード制御手段3
24に出力する。
The extended mode register 323 is a register that can be set by the CPU, and the set data is used as the control information of the access method when the CPU directly accesses the frame buffer memory of FIG.
24.

【0032】拡張モード制御手段324は、CPUがフ
レームバッファメモリを直接アクセスするとき、拡張モ
ード・レジスタ323の出力信号に対応して、フレーム
バッファメモリに出力するメモリ制御信号の状態をセレ
クタ401〜406により制御する。同時に、拡張モー
ド・レジスタ323の他の出力信号DSELに対応し
て、フレームバッファメモリのデータバス信号として時
分割出力されるビット選択信号WPBおよびライトデー
タの出力順をセレクタ407および排他的論理和408
により入れ替え制御する。
When the CPU directly accesses the frame buffer memory, the expansion mode control means 324 responds to the output signal of the expansion mode register 323 by the selectors 401 to 406 to indicate the state of the memory control signal to be output to the frame buffer memory. Control. At the same time, the output order of the bit selection signal WPB and the write data, which are time-divisionally output as the data bus signal of the frame buffer memory, corresponding to the other output signal DSEL of the extension mode register 323, the selector 407 and the exclusive OR 408.
The replacement is controlled by.

【0033】図1および2を参照して、本実施形態のメ
モリアクセス制御回路32のメモリ制御信号,アドレス
バス信号,データバス信号の入出力端子部の動作を説明
する。
The operation of the memory control signal, address bus signal, and data bus signal input / output terminal portions of the memory access control circuit 32 of this embodiment will be described with reference to FIGS.

【0034】まず、CPUがフレームバッファメモリを
直接アクセスしようとしたとき、EXMODE信号がア
クティブになり、拡張モード制御手段324のセレクタ
404〜407が切り替わる。通常モード動作時には、
DT/OE,WB/WE,DSFの各信号は、メモリア
クセス制御回路32内部に論理回路として組み込むハー
ドウェア制御により出力されるが、拡張モード動作時に
は拡張モード・レジスタ323で設定されたビット値が
選択される。
First, when the CPU attempts to directly access the frame buffer memory, the EXMODE signal becomes active and the selectors 404 to 407 of the extended mode control means 324 are switched. When operating in normal mode,
Each signal of DT / OE, WB / WE, and DSF is output by hardware control incorporated as a logic circuit in the memory access control circuit 32, but the bit value set in the extension mode register 323 is set in the extension mode operation. To be selected.

【0035】セレクタ401〜403は、タイミングが
RAS信号の立下り時かCAS信号の立下り時かによっ
て個別の設定値を選択する。拡張モード・レジスタ32
3の設定値RDT,RWB,DFSRがRAS信号の立
下り時に出力されている信号であり、拡張モード・レジ
スタ323の設定値ROE,RWE,DSFRがCAS
信号の立下り時に出力されている信号である。拡張モー
ドによりVRAMを各アクセスモードにするためには、
拡張モード・レジスタの値を図3の最後の2行の拡張モ
ード・アクセスに示すように設定する。
The selectors 401 to 403 select individual set values depending on whether the timing is when the RAS signal falls or when the CAS signal falls. Extended mode register 32
The set values RDT, RWB, and DFSR of 3 are signals output at the falling edge of the RAS signal, and the set values ROE, RWE, and DSFR of the extension mode register 323 are CAS.
This is the signal that is being output when the signal falls. To set the VRAM to each access mode by the extended mode,
Set the value of the extended mode register as shown in extended mode access in the last two lines of FIG.

【0036】また、前述したWPBモードのとき、デー
タ・バス端子上に、RAS信号の立下り時にビット選択
信号WPBが出力され、CAS信号の立下り時にライト
・データが出力される。通常モード時は、メモリアクセ
ス制御回路32内部に論理回路として組み込むハードウ
ェア制御によりビット選択信号WPBおよびライト・デ
ータが出力されるが、拡張モード時は、拡張モード・レ
ジスタ323の設定値DSELのビットを”1”にする
と、WPMレジスタ321の出力値WPBとライトデー
タMDATAOとを使うタイミングを入れ替えることが
できる。これは、ビット選択信号を一定にして、ライト
・データが毎回更新されるか、あるいは同じライト・デ
ータに対してビット選択信号を毎回更新するかという、
使用上の頻度に応じて最適な方を選択できるようにして
いる。
In the WPB mode, the bit selection signal WPB is output on the data bus terminal when the RAS signal falls, and the write data is output when the CAS signal falls. In the normal mode, the bit selection signal WPB and the write data are output by the hardware control incorporated in the memory access control circuit 32 as a logic circuit. In the extended mode, the bit of the set value DSEL of the extended mode register 323 is output. Is set to “1”, the timing of using the output value WPB of the WPM register 321 and the write data MDATAO can be switched. This means that the write data is updated every time with the bit selection signal kept constant, or whether the bit selection signal is updated for the same write data every time.
The most suitable one can be selected according to the frequency of use.

【0037】図4は、この拡張モード・アクセスを使う
場合の手順を示す手順図である。すなわち、拡張モード
・レジスタ323またはWPMレジスタ321の設定値
を変更する場合は、あらかじめ、それらのレジスタ32
3,321を設定し、その後にCPUからフレームバッ
ファメモリをアクセスする。拡張モード・レジスタ32
3またはWPMレジスタ321の設定値変更を必要とし
ない場合は、連続してフレームバッファメモリをアクセ
スするだけで、指定した拡張モード・アクセス方法のア
クセス動作をすることができる。
FIG. 4 is a procedure diagram showing the procedure when this extended mode access is used. That is, when changing the set value of the extension mode register 323 or the WPM register 321, those registers 32 are previously set.
3, 321 are set, and then the CPU accesses the frame buffer memory. Extended mode register 32
3 or the setting value of the WPM register 321 does not need to be changed, the access operation of the specified extended mode access method can be performed only by continuously accessing the frame buffer memory.

【0038】[0038]

【発明の効果】以上説明したように、本発明によるメモ
リアクセス制御回路は、使用頻度の高いアクセス・モー
ドは、従来通り、あらかじめ、ハードウェア制御の論理
回路に組み込んでしまい、使用頻度の低いアクセス・モ
ードは拡張アクセス・モードに包含しておくことができ
るため、ハードウェア制御の論理回路の規模を縮小でき
る。
As described above, in the memory access control circuit according to the present invention, an access mode with a high frequency of use is previously incorporated in a logic circuit for hardware control as in the conventional case, and an access with a low frequency of use is performed. Since the mode can be included in the extended access mode, the scale of the hardware-controlled logic circuit can be reduced.

【0039】また、拡張モード・レジスタおよび拡張モ
ード制御手段を備えているため、将来拡張される可能性
のある端子用の信号を、あらかじめ、内部で作っておく
ことも容易であるため、将来、拡張端子が使用される場
面があれば、チップは変更せずにパッケージのみの変更
により低コストで対応できる。
Further, since it is provided with the extension mode register and the extension mode control means, it is easy to preliminarily internally generate signals for terminals which may be extended in the future. If the expansion terminal is used in some cases, it can be handled at low cost by changing only the package without changing the chip.

【0040】さらに、拡張アクセスモードは、CPUか
らフレームバッファメモリを直接アクセスする場合に有
効となるが、これはCPUのプログラムから自由にVR
AMの各種アクセス方法を使えることを意味し、プログ
ラムの設計自由度が高くなりプログラム処理速度を高速
化できる等の効果がある。
Further, the extended access mode is effective when the frame buffer memory is directly accessed from the CPU, but this can be freely VR by the program of the CPU.
This means that various access methods of AM can be used, which has the effect of increasing the degree of freedom in program design and increasing the program processing speed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のメモリアクセス制御回路の1実施形態
を示す部分回路図である。
FIG. 1 is a partial circuit diagram showing one embodiment of a memory access control circuit of the present invention.

【図2】図1のメモリアクセス制御回路の動作を示すタ
イミング図である。
FIG. 2 is a timing diagram showing an operation of the memory access control circuit of FIG.

【図3】VRAMおよび図1のメモリアクセス制御回路
のアクセス方法の一覧を示す説明図である
3 is an explanatory diagram showing a list of access methods of the VRAM and the memory access control circuit of FIG. 1. FIG.

【図4】図1のメモリアクセス制御回路のアクセス方法
を使う場合の手順を示す手順図である。
4 is a procedure diagram showing a procedure when the access method of the memory access control circuit of FIG. 1 is used.

【図5】図形描画用LSIの1構成例を示すブロック図
である。
FIG. 5 is a block diagram showing a configuration example of a graphic drawing LSI.

【図6】図5のメモリ・インタフェース3の詳細構成例
を示すブロック図である。
6 is a block diagram showing a detailed configuration example of a memory interface 3 in FIG.

【図7】従来のメモリアクセス制御回路の入出力端子部
を示す部分回路図である。
FIG. 7 is a partial circuit diagram showing an input / output terminal portion of a conventional memory access control circuit.

【符号の説明】[Explanation of symbols]

1 CPUインタフェース 2 描画制御回路 3 メモリ・インタフェース 31 アービター 32 メモリアクセス制御回路 321 WPMレジスタ 322,401〜407 セレクタ 323 拡張モード・レジスタ 324 拡張モード制御手段 408 排他的論理和 1 CPU Interface 2 Drawing Control Circuit 3 Memory Interface 31 Arbiter 32 Memory Access Control Circuit 321 WPM Register 322, 401-407 Selector 323 Extended Mode Register 324 Extended Mode Control Means 408 Exclusive OR

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 CPUからの制御命令に基づき周辺装置
およびローカルメモリを制御する周辺機能LSIに内蔵
され、前記ローカルメモリのアクセス方法を制御するメ
モリアクセス制御回路において、 前記CPUにより設定可能な拡張モード・レジスタと、
前記CPUが前記ローカルメモリを直接アクセスすると
き前記ローカルメモリに出力する制御信号の状態を前記
拡張モード・レジスタの出力信号に対応して制御する拡
張モード制御手段とを備えることを特徴とするメモリア
クセス制御回路。
1. A memory access control circuit, which is built in a peripheral function LSI for controlling a peripheral device and a local memory on the basis of a control instruction from a CPU, and controls an access method of the local memory, wherein an expansion mode settable by the CPU is provided.・ Register,
An extended mode control means for controlling the state of a control signal output to the local memory when the CPU directly accesses the local memory in accordance with an output signal of the extended mode register. circuit.
【請求項2】 前記拡張モード制御手段が、前記ローカ
ルメモリのデータバス信号として時分割出力されるビッ
ト選択信号およびライトデータの出力順を前記拡張モー
ド・レジスタの出力信号に対応して入れ替え制御する、
請求項1記載のメモリアクセス制御回路。
2. The extension mode control means controls exchange of the output order of the bit selection signal and the write data, which are time-divisionally output as the data bus signal of the local memory, corresponding to the output signal of the extension mode register. ,
The memory access control circuit according to claim 1.
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