JPH0982910A - Semiconductor storage device - Google Patents
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- JPH0982910A JPH0982910A JP7234405A JP23440595A JPH0982910A JP H0982910 A JPH0982910 A JP H0982910A JP 7234405 A JP7234405 A JP 7234405A JP 23440595 A JP23440595 A JP 23440595A JP H0982910 A JPH0982910 A JP H0982910A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にセルアレイ部のビット線とセンスアンプ部のビ
ット線が接続されるトランスファーゲートの配置を改良
した半導体記憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an improved layout of transfer gates for connecting bit lines in a cell array section and bit lines in a sense amplifier section.
【０００２】[0002]
【従来の技術】近年、ダイナミック型半導体記憶装置
（ＤＲＡＭ）に於いては、複数のメモリセルアレイによ
るセンスアンプの共有や、センスアンプに接続するビッ
ト線の切換え等のために、メモリセルアレイ部のビット
線とセンスアンプ部のビット線とをトランスファーゲー
ト部を介して接続することがある。2. Description of the Related Art In recent years, in a dynamic semiconductor memory device (DRAM), a bit in a memory cell array portion is used for sharing a sense amplifier by a plurality of memory cell arrays and switching bit lines connected to the sense amplifier. The line and the bit line of the sense amplifier unit may be connected via the transfer gate unit.
【０００３】また、ＤＲＡＭのチップサイズを縮少する
ために、メモリセルアレイ部に於いては、ビット線幅や
ビット線間隔を可能な限り縮小することが一般的に行わ
れている。Further, in order to reduce the chip size of DRAM, in the memory cell array portion, it is general to reduce the bit line width and the bit line interval as much as possible.
【０００４】こうした従来のトランスファーゲート部の
配置構成が、図９乃至図１１に示される。例えば、図９
に於いて、チップ１上に配置されたトランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
２に対して、メモリセルアレイ部のビット線３ａまたは
センスアンプ部のビット線３ｂが、コンタクト４を介し
て接続されている。そして、上記トランジスタ領域２上
には、更にトランスファーゲート制御線５ａ、５ｂが配
線されている。The layout of such a conventional transfer gate portion is shown in FIGS. 9 to 11. For example, in FIG.
In this case, the bit line 3 a of the memory cell array section or the bit line 3 b of the sense amplifier section is connected via the contact 4 to the drain / source transistor area 2 of the transfer gate transistor arranged on the chip 1. ing. Transfer gate control lines 5a and 5b are further wired on the transistor region 2.
【０００５】また、図１０に示されるＤＲＡＭの場合
は、チップ１′上でビット線３ａまたは３ｂに接続され
たトランジスタ領域２ａ上にトランスファーゲート制御
線５ａ、５ｂが、同様にトランジスタ領域２ｂ上にはト
ランスファーゲート制御線５ｃが配線されている。In the case of the DRAM shown in FIG. 10, transfer gate control lines 5a and 5b are similarly formed on the transistor region 2b on the transistor region 2a connected to the bit line 3a or 3b on the chip 1 '. Is provided with a transfer gate control line 5c.
【０００６】図１１は、一般的なＤＲＡＭのトランスフ
ァーゲート部の配置構成を示したものである。チップ
１″上に配置されたトランスファーゲートトランジスタ
のドレイン・ソースのトランジスタ領域２に対してビッ
ト線３が、コンタクト４を介して接続されている。そし
て、上記トランジスタ領域２上には、トランスファーゲ
ート制御線５が配線されている。FIG. 11 shows an arrangement configuration of a transfer gate portion of a general DRAM. The bit line 3 is connected to the drain / source transistor region 2 of the transfer gate transistor arranged on the chip 1 ″ through a contact 4. Then, the transfer gate control is performed on the transistor region 2. The line 5 is wired.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述し
たようなＤＲＡＭの配置構成によれば、チップサイズの
縮小化に対して、トランスファーゲート部に於けるビッ
ト線とトランスファーゲートトランジスタのドレイン・
ソースとのコンタクトと、ビット線との合わせ余裕が十
分とれない、ビット線間隔が狭くなる、トランスファー
ゲートトランジスタのゲート幅を十分大きくとることが
できないために、十分な電流駆動能力が得られない等の
問題が生ずる。However, according to the arrangement configuration of the DRAM as described above, even if the chip size is reduced, the bit line in the transfer gate portion and the drain / gate of the transfer gate transistor are formed.
There is not enough margin between the contact with the source and the bit line, the bit line interval becomes narrow, and the gate width of the transfer gate transistor cannot be made large enough, so that sufficient current drive capability cannot be obtained. The problem of occurs.
【０００８】本発明は上記実情に鑑みてなされたもので
あり、ビット線とトランスファーゲートトランジスタの
ドレイン・ソースとのコンタクトとビット線との合わせ
余裕、ビット線間隔、トランスファーゲートトランジス
タのゲート幅を大きくとることの可能な半導体記憶装置
を提供することを目的としている。The present invention has been made in view of the above circumstances, and increases the alignment margin between the contact between the bit line and the drain / source of the transfer gate transistor and the bit line, the bit line interval, and the gate width of the transfer gate transistor. An object of the present invention is to provide a semiconductor memory device that can be used.
【０００９】[0009]
【課題を解決するための手段】すなわち本発明は、複数
本のワード線と複数本のビット線との交点位置にメモリ
セルが配置されるもので、該ワード線方向からの交点位
置の３個のうち２個にメモリセルが配置され、該ビット
線方向からの交点位置の３個のうち２個にメモリセルが
配置されるセルアレイを備えた半導体記憶装置に於い
て、上記セルアレイ内に設けられたトランスファーゲー
トは、そのドレインとソースにセルアレイ部のビット線
とセンスアンプ部のビット線がそれぞれ接続され、且つ
上記セルアレイ部のビット線３本毎に、ビット線長方向
にシフトして配置されることを特徴とする。That is, according to the present invention, memory cells are arranged at the intersections of a plurality of word lines and a plurality of bit lines, and three memory cells are arranged at the intersections from the word line direction. In a semiconductor memory device having a cell array in which two of the memory cells are arranged and two of the three memory cells at the intersections from the bit line direction are arranged in the cell array. The transfer gate is connected to the bit line of the cell array section and the bit line of the sense amplifier section at its drain and source, respectively, and is arranged so as to be shifted in the bit line length direction for every three bit lines of the cell array section. It is characterized by
【００１０】また、本発明は、複数本のワード線と複数
本のビット線との交点位置にメモリセルが配置されるも
ので、該ワード線方向からの交点位置の４個のうち２個
にメモリセルが配置され、該ビット線方向からの交点位
置の４個のうち２個にメモリセルが配置されるセルアレ
イを備えた半導体記憶装置に於いて、上記セルアレイ内
に設けられたトランスファーゲートは、そのドレインと
ソースにセルアレイ部のビット線とセンスアンプ部のビ
ット線がそれぞれ接続され、且つ上記ワード線長方向に
隣接する２つのトランスファーゲートを１組として、該
ビット線長方向にシフトして配置されていることを特徴
とする。Further, according to the present invention, the memory cells are arranged at the intersections of the plurality of word lines and the plurality of bit lines, and two of the four intersections from the word line direction are arranged. In a semiconductor memory device including a cell array in which memory cells are arranged and memory cells are arranged in two out of four at intersections from the bit line direction, a transfer gate provided in the cell array is A bit line of the cell array section and a bit line of the sense amplifier section are respectively connected to the drain and the source, and two transfer gates adjacent to each other in the word line length direction are set as one set and are shifted in the bit line length direction. It is characterized by being.
【００１１】本発明による半導体記憶装置では、複数本
のワード線と複数本のビット線との交点位置に於いて、
該ワード線方向からの交点位置の３個のうち２個にメモ
リセルが配置され、該ビット線方向からの交点位置の３
個のうち２個にメモリセルが配置されるセルアレイを備
えている。そして、上記セルアレイ内に設けられたトラ
ンスファーゲートは、セルアレイ部のビット線とセンス
アンプ部のビット線がドレインとソースにそれぞれ接続
され、セルアレイ部のビット線３本毎に、ビット線長方
向にシフトして配置されている。In the semiconductor memory device according to the present invention, at the intersections of the plurality of word lines and the plurality of bit lines,
Memory cells are arranged at two of the three intersection positions from the word line direction, and three memory cells are arranged at the intersection position from the bit line direction.
A cell array in which memory cells are arranged in two of the cells is provided. In the transfer gate provided in the cell array, the bit line of the cell array section and the bit line of the sense amplifier section are connected to the drain and the source, respectively, and shifts in the bit line length direction for every three bit lines of the cell array section. Are arranged.
【００１２】また、本発明による半導体記憶装置は、複
数本のワード線と複数本のビット線との交点位置に於い
て、該ワード線方向からの交点位置の４個のうち２個に
メモリセルが配置され、該ビット線方向からの交点位置
の４個のうち２個にメモリセルが配置されるセルアレイ
を備えている。そして、上記セルアレイ内に設けられた
トランスファーゲートは、そのドレインとソースにセル
アレイ部のビット線とセンスアンプ部のビット線がそれ
ぞれ接続される。また、上記ワード線長方向に隣接する
２つのトランスファーゲートを１組として、該ビット線
長方向にシフトして配置されている。Further, in the semiconductor memory device according to the present invention, at the intersection points of a plurality of word lines and a plurality of bit lines, two of the four intersection points from the word line direction have memory cells. And a memory cell is arranged in two of the four intersection points from the bit line direction. The transfer gate provided in the cell array has its drain and source connected to the bit line of the cell array section and the bit line of the sense amplifier section, respectively. Further, two transfer gates adjacent to each other in the word line length direction are set as one set and are shifted in the bit line length direction.
【００１３】これにより、ビット線とトランスファーゲ
ートのドレイン・ソースとのコンタクトとビット線との
合わせ余裕、ゲート線間隔、トランスファーゲートトラ
ンジスタのゲート幅を大きくとることが可能となる。As a result, it is possible to increase the contact margin between the bit line and the drain / source of the transfer gate and the bit line, the gate line interval, and the gate width of the transfer gate transistor.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図２は、本発明の第１の実施の形
態に係る半導体記憶装置の回路構成の一部を示したもの
である。この半導体記憶装置は、オープン／フォールデ
ッド・ビットライン（Open/Folded Bit Line）方式によ
るものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows a part of the circuit configuration of the semiconductor memory device according to the first embodiment of the present invention. This semiconductor memory device is based on the open / folded bit line system.
【００１５】図２に於いて、フォールデッド・ビットラ
イン（Folded Bit Line ：以下フォールデッドＢＬと記
す）側のセンスアンプ部１１は、該センスアンプ部１１
の複数のビット線１２ａに接続された複数のセンスアン
プ１３により構成されている。そして、上記センスアン
プ部１１には、フォールデッドＢＬ側のトランスファー
ゲート部１４の一方が接続されている。このトランスフ
ァーゲート部１４は、図示の如く接続された複数のトラ
ンスファーゲートトランジスタ１５により構成される。
尚、図中１６ａ、１６ｂは、トランスファーゲートトラ
ンジスタ１５用のトランスファーゲート制御線である。In FIG. 2, the sense amplifier unit 11 on the folded bit line (hereinafter referred to as folded BL) side is the sense amplifier unit 11.
Of sense amplifiers 13 connected to the plurality of bit lines 12a. One of the transfer gate units 14 on the folded BL side is connected to the sense amplifier unit 11. The transfer gate unit 14 is composed of a plurality of transfer gate transistors 15 connected as shown in the figure.
In the figure, 16a and 16b are transfer gate control lines for the transfer gate transistor 15.
【００１６】上記トランスファーゲート部１４の他方に
は、メモリセルアレイ部１７が接続されている。このメ
モリセルアレイ部１７では、複数のメモリセルアレイ部
のビット線１２ｂと複数のワード線１８の交差する部分
で、図中○印の位置にメモリセル１９を配置している。A memory cell array section 17 is connected to the other side of the transfer gate section 14. In the memory cell array section 17, a memory cell 19 is arranged at a position indicated by a circle in the drawing at the intersection of the bit lines 12b of the plurality of memory cell array sections and the plurality of word lines 18.
【００１７】この場合、トランスファーゲートトランジ
スタ１５は、図１に示されるように、メモリセルアレイ
部１７のビット線３本毎に、ビット線長方向にずらして
配置される。In this case, as shown in FIG. 1, the transfer gate transistors 15 are arranged so as to be displaced in the bit line length direction for every three bit lines of the memory cell array section 17.
【００１８】メモリセルアレイ部１７には、上記ビット
線１２ｂを介してオープン・ビットライン（Open Bit L
ine ：以下オープンＢＬと記す）側のトランスファーゲ
ート部２０が接続されている。このトランスファーゲー
ト部２０は、複数のトランスファーゲートトランジスタ
２１と、トランスファーゲート制御線２２ａ、２２ｂに
より構成される。The memory cell array section 17 has an open bit line (Open Bit L) via the bit line 12b.
ine: hereinafter referred to as open BL) side transfer gate unit 20 is connected. The transfer gate unit 20 is composed of a plurality of transfer gate transistors 21 and transfer gate control lines 22a and 22b.
【００１９】そして、このトランスファーゲート部２０
は、オープンＢＬ側のセンスアンプ部２３のセンスアン
プ２４の一方に接続されている。このように、フォール
デッドＢＬ側のセンスアンプ部１１、トランスファーゲ
ート部１４、メモリセルアレイ部１７及びオープンＢＬ
側のトランスファーゲート２０により、第１のアレイが
構成される。そして、センスアンプ２４の他方にも同様
のフォールデッドＢＬ側のセンスアンプ部１１′、トラ
ンスファーゲート部１４′、メモリセルアレイ部１７′
及びオープンＢＬ側のトランスファーゲート２０′が設
けられることにより、第２のアレイが構成される。The transfer gate section 20
Are connected to one of the sense amplifiers 24 of the sense amplifier unit 23 on the open BL side. As described above, the sense amplifier unit 11, the transfer gate unit 14, the memory cell array unit 17, and the open BL on the folded BL side are provided.
The transfer gate 20 on the side forms a first array. The same sense amplifier section 11 ', transfer gate section 14', and memory cell array section 17 'on the folded BL side are also provided on the other side of the sense amplifier 24.
And the transfer gate 20 'on the open BL side is provided to form the second array.
【００２０】図１は、図２の構成のフォールデッドＢＬ
側のトランスファーゲート部１４の素子の配置の一部を
示す平面図である。トランスファーゲート部１４のチッ
プ２６1 上に於いて、メモリセルアレイ部のビット線１
２ｂ及びセンスアンプ部のビット線１２ａは、トランス
ファーゲートトランジスタ１５のドレイン・ソースのト
ランジスタ領域２７に、コンタクト２８を介して接続さ
れている。上記トランスファーゲートトランジスタ１５
は、トランスファーゲート制御線１６ａ、１６ｂにより
制御される。これにより、ビット線１２ａに電気的に接
続されるビット線１２ｂが選択される。FIG. 1 shows a folded BL of the configuration of FIG.
It is a top view which shows a part of arrangement | positioning of the element of the transfer gate part 14 of the side. On the chip 26 1 of the transfer gate section 14, the bit line 1 of the memory cell array section
2b and the bit line 12a of the sense amplifier section are connected to the drain / source transistor region 27 of the transfer gate transistor 15 through a contact 28. The transfer gate transistor 15
Are controlled by transfer gate control lines 16a and 16b. As a result, the bit line 12b electrically connected to the bit line 12a is selected.
【００２１】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。With this structure, it is possible to increase the gate width of the transfer gate transistor, and it is possible to obtain a large current driving capability of the transfer gate transistor.
【００２２】また、ビット線の間隔やコンタクトとビッ
ト線の合わせ余裕をも大きくすることが可能となる。こ
れは、最もビット線間隔の狭い図中Ａ−Ａ′について考
えると、メモリセルアレイ部のビット線６本について、
コンタクト部でのビット線幅と他部分でのビット線幅の
差分だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じるからである。It is also possible to increase the distance between the bit lines and the alignment margin between the contact and the bit line. Considering AA ′ in the drawing in which the bit line spacing is the smallest, this is
This is because there is a margin in the bit line interval or the matching portion between the contact and the bit line due to the difference between the bit line width at the contact portion and the bit line width at other portions.
【００２３】例えば、図９に示される従来のチップの場
合、メモリセルアレイ部のビット線６本について、コン
タクト部は２個形成されている。しかしながら、図１の
ように構成することにより、メモリセルアレイ部のビッ
ト線６本について、コンタクト部は１個形成すれば良
い。したがって、従来に比べてコンタクト部が１個減少
する分だけ、ビット線間隔またはコンタクトとビット線
の合わせ部分に余裕が生じる。For example, in the case of the conventional chip shown in FIG. 9, two contact portions are formed for six bit lines in the memory cell array portion. However, with the configuration shown in FIG. 1, one contact portion may be formed for the six bit lines in the memory cell array portion. Therefore, there is a margin in the bit line interval or the matching portion between the contact and the bit line because the contact portion is reduced by one compared with the conventional case.
【００２４】次に、本発明の第２の実施の形態について
説明する。図３は、本発明の第２の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。Next, a second embodiment of the present invention will be described. FIG. 3 is a plan view showing a part of the arrangement of elements in the transfer gate section of the semiconductor memory device according to the second embodiment of the present invention.
【００２５】尚、以下の実施の形態に於いては、上述し
た第１の実施の形態と異なる部分のみ説明し、同じ構成
要素には同一の参照番号を付して説明を省略するものと
する。In the following embodiments, only parts different from those of the above-described first embodiment will be described, the same components will be denoted by the same reference numerals, and description thereof will be omitted. .
【００２６】図３に示されるように、トランスファーゲ
ート部のチップ２６2 上で、トランスファーゲートトラ
ンジスタ１５のトランジスタ領域２７は、ビット線１２
ｂの３本毎に、ビット線長方向に３段にずらして配置さ
れている。As shown in FIG. 3, on the chip 26 2 of the transfer gate section, the transistor area 27 of the transfer gate transistor 15 is the bit line 12
Every three lines b are arranged so as to be shifted in three stages in the bit line length direction.
【００２７】このように構成することにより、トランス
ファーゲートトランジスタ１５のゲート幅、ビット線間
隔、コンタクトとビット線の合わせ余裕を大きくするこ
とが可能となる。With this structure, it is possible to increase the gate width of the transfer gate transistor 15, the bit line interval, and the alignment margin between the contact and the bit line.
【００２８】これは、最もビット線間隔の狭い図中Ａ−
Ａ′について考えると、メモリセルアレイ部のビット線
９本について、コンタクト部でのビット線幅と他の部分
でのビット線幅の差分の２倍だけ、ビット線間隔または
コンタクトとビット線の合わせ部分に余裕が生じる。つ
まり、メモリセルアレイ部のビット線９本について、コ
ンタクト部は１個形成すれば良いことがわかる。This is A- in the figure with the smallest bit line spacing.
Considering A ′, for 9 bit lines in the memory cell array portion, the difference between the bit line width at the contact portion and the bit line width at the other portion is twice the bit line spacing or the contact / bit line matching portion. Can afford In other words, it can be understood that it is sufficient to form one contact portion for the nine bit lines in the memory cell array portion.
【００２９】次に、本発明の第３の実施の形態について
説明する。図４は、本発明の第３の実施の形態に係る半
導体記憶装置の回路構成の一部を示したもので、フォー
ルデッド・リード及びオープン／フォールデッド・リス
トア・ビットライン（Folded Read and Open/Folded Re
store Bit Line）方式による半導体記憶装置である。Next, a third embodiment of the present invention will be described. FIG. 4 shows a part of the circuit configuration of the semiconductor memory device according to the third embodiment of the present invention. Folded read and open / folded restore bit line (Folded Read and Open / Folded Re
It is a semiconductor memory device based on the store bit line method.
【００３０】図４に於いて、センスアンプ部３１は、該
センスアンプ部３１の複数のビット線３２ａに接続され
たセンスアンプ３３により構成されている。そして、上
記センスアンプ部３１には、トランスファーゲート部３
４の一方が接続されている。このトランスファーゲート
部３４は、図示の如く接続された複数のトランスファー
ゲートトランジスタ３５により構成される。尚、図中３
６ａ、３６ｂ、３６ｃは、トランスファーゲートトラン
ジスタ３５用のトランスファーゲート制御線である。In FIG. 4, the sense amplifier section 31 is composed of a sense amplifier 33 connected to a plurality of bit lines 32a of the sense amplifier section 31. The transfer gate unit 3 is included in the sense amplifier unit 31.
One of the four is connected. The transfer gate unit 34 is composed of a plurality of transfer gate transistors 35 connected as shown. In addition, 3 in the figure
6a, 36b and 36c are transfer gate control lines for the transfer gate transistor 35.
【００３１】上記トランスファーゲート部３４の他方に
は、メモリセルアレイ部３７が接続されている。このメ
モリセルアレイ部３７では、複数のメモリセルアレイ部
のビット線３２ｂと複数のワード線３８の交差する部分
で、図中○印の位置にメモリセル３９を配置している。A memory cell array section 37 is connected to the other side of the transfer gate section 34. In the memory cell array portion 37, the memory cell 39 is arranged at the position indicated by a circle in the drawing at the intersection of the bit lines 32b of the plurality of memory cell array portions and the plurality of word lines 38.
【００３２】この場合、トランスファーゲートトランジ
スタ３５は、図５に示されるように、メモリセルアレイ
部３７のビット線３本毎に、ビット線長方向にずらして
配置される。In this case, as shown in FIG. 5, the transfer gate transistors 35 are arranged so as to be displaced in the bit line length direction for every three bit lines of the memory cell array portion 37.
【００３３】メモリセルアレイ部３７には、上記ビット
線３２ｂを介してトランスファーゲート部４０が接続さ
れている。このトランスファーゲート部４０は、複数の
トランスファーゲートトランジスタ４１と、トランスフ
ァーゲート制御線４２ａ、４２ｂ、４２ｃにより構成さ
れる。The transfer gate section 40 is connected to the memory cell array section 37 via the bit line 32b. The transfer gate unit 40 includes a plurality of transfer gate transistors 41 and transfer gate control lines 42a, 42b, 42c.
【００３４】そして、このトランスファーゲート部４０
は、センスアンプ部４３のセンスアンプ４４の一方に接
続されている。このように、センスアンプ部３１、トラ
ンスファーゲート部３４、メモリセルアレイ部３７及び
トランスファーゲート４０により、第１のアレイが構成
される。そして、センスアンプ４４の他方にも同様のセ
ンスアンプ部３１′、トランスファーゲート部３４′、
メモリセルアレイ部３７′及びトランスファーゲート４
０′が設けられることにより、第２のアレイが構成され
る。Then, the transfer gate section 40
Are connected to one of the sense amplifiers 44 of the sense amplifier section 43. As described above, the sense amplifier unit 31, the transfer gate unit 34, the memory cell array unit 37, and the transfer gate 40 form a first array. The same sense amplifier section 31 ', transfer gate section 34',
Memory cell array section 37 'and transfer gate 4
The provision of 0'constitutes the second array.
【００３５】図５は、図４の構成のトランスファーゲー
ト部３４の素子の配置の一部を示す平面図である。トラ
ンスファーゲート部３４のチップ４６1 上に於いて、メ
モリセルアレイ部のビット線３２ｂ及びセンスアンプ部
のビット線３２ａは、トランスファーゲートトランジス
タ３５のドレイン・ソースのトランジスタ領域４７ａ、
４７ｂに、コンタクト４８を介して接続されている。上
記トランスファーゲートトランジスタ３５は、トランス
ファーゲート制御線３６ａ、３６ｂ、３６ｃにより制御
される。これらトランスファーゲート制御線３６ａ、３
６ｂ、３６ｃの選択により、ビット線３２ａに電気的に
接続されるビット線３２ｂが選択される。FIG. 5 is a plan view showing a part of the arrangement of elements of the transfer gate section 34 having the structure of FIG. On the chip 46 1 of the transfer gate unit 34, the bit line 32b of the memory cell array unit and the bit line 32a of the sense amplifier unit are connected to the drain / source transistor region 47a of the transfer gate transistor 35,
47b is connected via a contact 48. The transfer gate transistor 35 is controlled by transfer gate control lines 36a, 36b and 36c. These transfer gate control lines 36a, 3
By selecting 6b and 36c, the bit line 32b electrically connected to the bit line 32a is selected.
【００３６】このように、トランスファーゲート部３４
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、該ビット線３２ｂの３本毎にビ
ット線長方向にずらして配置されている。これにより、
トランスファーゲートトランジスタ３５のゲート幅、ビ
ット線間隔、コンタクトとビット線の合わせ余裕を大き
くすることが可能となる。In this way, the transfer gate unit 34
Form a set with three bit lines 32b of the memory cell array portion 37, and are arranged so as to be offset in the bit line length direction for every three bit lines 32b. This allows
It becomes possible to increase the gate width of the transfer gate transistor 35, the bit line interval, and the alignment margin between the contact and the bit line.
【００３７】このことは、最もビット線間隔の狭い図中
Ｂ−Ｂ′について考えると、メモリセルアレイ部のビッ
ト線６本について、コンタクト部でのビット線幅と他部
分でのビット線幅の差分だけ、ビット線間隔、またはコ
ンタクトとビット線の合わせ部分に余裕が生じる。言換
えれば、メモリセルアレイ部３７のビット線６本につい
て、コンタクト部は１個形成されているだけである。Considering BB ′ in the drawing in which the bit line spacing is the narrowest, the difference between the bit line width at the contact portion and the bit line width at the other portion is 6 bits lines in the memory cell array portion. However, there is a margin in the bit line spacing or the matching portion between the contact and the bit line. In other words, for the six bit lines of the memory cell array section 37, only one contact section is formed.
【００３８】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。With this structure, the gate width of the transfer gate transistor can be increased, and a large current driving capability of the transfer gate transistor can be obtained.
【００３９】次に、本発明の第４の実施の形態について
説明する。図６は、本発明の第４の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示した平面図である。この第４の実施の形態は、
上述した第２の実施の形態とトランスファーゲート形状
が異なり、且つ分割されている場合の配置例である。
尚、第４の実施の形態による半導体記憶装置の回路構成
は、図４と同様である。Next, a fourth embodiment of the present invention will be described. FIG. 6 is a plan view showing a part of the arrangement of elements in the transfer gate portion of the semiconductor memory device according to the fourth embodiment of the present invention. In this fourth embodiment,
This is an arrangement example in which the transfer gate shape is different from that of the above-described second embodiment and is divided.
The circuit configuration of the semiconductor memory device according to the fourth embodiment is similar to that shown in FIG.
【００４０】図６に示されるように、トランスファーゲ
ート部３４のチップ４６2 上で、トランスファーゲート
トランジスタ３５のトランジスタ領域４７ａ、４７ｂ
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、ビット線３２ｂの３本毎にビッ
ト線長方向３段にずらして配置されている。すなわち、
メモリセルアレイ部３７のビット線９本について、コン
タクト部は１個形成されているだけである。As shown in FIG. 6, on the chip 46 2 of the transfer gate section 34, the transistor regions 47a and 47b of the transfer gate transistor 35 are formed.
Form a set of three bit lines 32b of the memory cell array portion 37, and are arranged so that every three bit lines 32b are shifted in three stages in the bit line length direction. That is,
For the nine bit lines of the memory cell array portion 37, only one contact portion is formed.
【００４１】これにより、トランスファーゲートトラン
ジスタ３５のゲート幅、ビット線間隔、コンタクトとビ
ット線の合わせ余裕を大きくすることが可能となる。ま
た、最もビット線間隔の狭い図中Ｂ−Ｂ′について考え
ると、メモリセルアレイ部のビット線９本につき、コン
タクト部でのビット線幅を他の部分でのビット線幅の差
分の２倍だけ、ビット線間隔またはコンタクトとビット
線の合わせ部分に余裕が生じる。As a result, it is possible to increase the gate width of the transfer gate transistor 35, the bit line interval, and the alignment margin between the contact and the bit line. Considering B-B 'in the drawing in which the bit line interval is the narrowest, the bit line width at the contact portion is set to twice the difference between the bit line widths at the other portions for the nine bit lines in the memory cell array portion. There is a margin in the bit line interval or the matching portion between the contact and the bit line.
【００４２】次に、本発明の第５の実施の形態を説明す
る。図７は、本発明の第５の実施の形態に係る半導体記
憶装置のトランスファーゲート部の素子の配置の一部を
示す平面図である。Next, a fifth embodiment of the present invention will be described. FIG. 7 is a plan view showing a part of the arrangement of elements in the transfer gate portion of the semiconductor memory device according to the fifth embodiment of the present invention.
【００４３】トランスファーゲート部のチップ５０1 上
に於いて、メモリセルアレイ部のビット線５１ｂ及びセ
ンスアンプ部のビット線５１ａは、トランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
５２ａ、５２ｂに、コンタクト５３を介して接続されて
いる。上記トランスファーゲートトランジスタは、トラ
ンスファーゲート制御線５４ａ、５４ｂにより制御され
る。これにより、ビット線５１ａに電気的に接続される
ビット線５１ｂが選択される。On the chip 50 1 of the transfer gate section, the bit line 51b of the memory cell array section and the bit line 51a of the sense amplifier section make contact 53 to the drain / source transistor regions 52a and 52b of the transfer gate transistor. Connected through. The transfer gate transistor is controlled by transfer gate control lines 54a and 54b. As a result, the bit line 51b electrically connected to the bit line 51a is selected.
【００４４】このように、トランスファーゲートはビッ
ト線毎に１つ設置され、制御線５４ａ、５４ｂで制御さ
れる。トランスファーゲートは、隣接する２つを１組と
してビット線長方向にずらして１組ずつ配置される。こ
れにより、トランスファーゲートトランジスタのゲート
幅、ビット線間隔、コンタクトとビット線の合わせ余裕
を大きくすることが可能となる。As described above, one transfer gate is provided for each bit line and controlled by the control lines 54a and 54b. The transfer gates are arranged one by one with two adjacent gates as one set, shifted in the bit line length direction. This makes it possible to increase the gate width of the transfer gate transistor, the bit line interval, and the alignment margin between the contact and the bit line.
【００４５】この場合、最もビット線間隔の狭い図中Ｃ
−Ｃ′について考えると、ビット線４本につき、コンタ
クト部でのビット線幅と他の部分でのビット線幅の差分
の２倍だけ、ビット線間隔またはコンタクトまたはコン
タクトとビット線の合わせ部分に余裕が生じる。In this case, C in the figure having the smallest bit line interval
Considering -C ', the difference between the bit line width at the contact portion and the bit line width at the other portion is doubled for each of the four bit lines by the bit line interval or the contact or the matching portion of the contact and the bit line. There is a margin.
【００４６】次に、本発明の第６の実施の形態について
説明する。図８は、本発明の第６の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。この第６の実施の形態は、上
述した第５の実施の形態に於いて、トランスファーゲー
トをビット線長方向に２段ずらしていたものを３段にず
らして設置した例である。Next explained is the sixth embodiment of the invention. FIG. 8 is a plan view showing a part of the arrangement of elements in the transfer gate portion of the semiconductor memory device according to the sixth embodiment of the present invention. The sixth embodiment is an example in which, in the fifth embodiment, the transfer gates which are displaced by two stages in the bit line length direction are displaced by three stages and installed.
【００４７】すなわち、トランスファーゲート部のチッ
プ５０2 上に於いて、メモリセルアレイ部のビット線５
１ｂ及びセンスアンプ部のビット線５１ａは、トランス
ファーゲートトランジスタのドレイン・ソースのトラン
ジスタ領域５２ａ、５２ｂに、コンタクト５３を介して
接続されている。上記トランスファーゲートトランジス
タは、トランスファーゲート制御線５４ａ、５４ｂ、５
４ｃにより制御される。これにより、ビット線５１ａに
電気的に接続されるビット線５１ｂが選択される。That is, on the chip 50 2 of the transfer gate section, the bit line 5 of the memory cell array section
1b and the bit line 51a of the sense amplifier section are connected to the drain / source transistor regions 52a and 52b of the transfer gate transistor through a contact 53. The transfer gate transistors are transfer gate control lines 54a, 54b, 5
4c. As a result, the bit line 51b electrically connected to the bit line 51a is selected.
【００４８】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅、ビット線間隔、
コンタクト部とビット線の合わせ余裕を大きくすること
が可能となる。また、最もビット線間隔の狭い図中Ｃ−
Ｃ′について考えると、ビット線６本につき、コンタク
ト部でのビット線幅と他の部分でのビット線幅の差分の
４倍だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じる。With this structure, the gate width of the transfer gate transistor, the bit line interval,
It is possible to increase the alignment margin between the contact portion and the bit line. In addition, C- in the figure with the smallest bit line spacing
Considering C ′, for 6 bit lines, there is a margin in the bit line interval or the matching portion between the contact and the bit line by 4 times the difference between the bit line width at the contact portion and the bit line width at other portions. .
【００４９】[0049]
【発明の効果】以上説明したように、本発明によれば、
トランスファーゲートトランジスタのゲート幅、ビット
線間隔、ビット線とトランスファーゲートトランジスタ
のドレイン・ソースとのコンタクトとビット線の余裕を
大きくすることが可能な半導体記憶装置を提供すること
ができる。As described above, according to the present invention,
It is possible to provide a semiconductor memory device capable of increasing the gate width of the transfer gate transistor, the bit line interval, the contact between the bit line and the drain / source of the transfer gate transistor, and the margin of the bit line.
【図１】本発明の第１の実施の形態に係る半導体記憶装
置のフォールデッドＢＬ側のトランスファーゲート部の
素子の配置の一部を示す平面図である。FIG. 1 is a plan view showing a part of an arrangement of elements in a transfer gate section on a folded BL side of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態に係る半導体記憶装
置の回路構成の一部を示した図である。FIG. 2 is a diagram showing a part of a circuit configuration of the semiconductor memory device according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。FIG. 3 is a plan view showing a part of an arrangement of elements in a transfer gate section of a semiconductor memory device according to a second embodiment of the present invention.
【図４】本発明の第３の実施の形態に係る半導体記憶装
置の回路構成の一部を示した図である。FIG. 4 is a diagram showing a part of a circuit configuration of a semiconductor memory device according to a third embodiment of the present invention.
【図５】図４のトランスファーゲート部３４の素子の配
置の一部を示す平面図である。5 is a plan view showing a part of the arrangement of elements of the transfer gate section 34 of FIG.
【図６】本発明の第４の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示し
た平面図である。FIG. 6 is a plan view showing a part of an arrangement of elements in a transfer gate section of a semiconductor memory device according to a fourth embodiment of the present invention.
【図７】本発明の第５の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。FIG. 7 is a plan view showing a part of an arrangement of elements in a transfer gate section of a semiconductor memory device according to a fifth embodiment of the present invention.
【図８】本発明の第６の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。FIG. 8 is a plan view showing a part of an arrangement of elements in a transfer gate section of a semiconductor memory device according to a sixth embodiment of the present invention.
【図９】従来の半導体記憶装置のトランスファーゲート
部の配置構成の一例を示す平面図である。FIG. 9 is a plan view showing an example of an arrangement configuration of a transfer gate section of a conventional semiconductor memory device.
【図１０】従来のＤＲＡＭのトランスファーゲート部の
配置構成の一例を示す平面図である。FIG. 10 is a plan view showing an example of a layout configuration of a transfer gate section of a conventional DRAM.
【図１１】従来の一般的なＤＲＡＭのトランスファーゲ
ート部の配置構成の一例を示す平面図である。FIG. 11 is a plan view showing an example of a layout configuration of a transfer gate section of a conventional general DRAM.
１１…センスアンプ部（フォールデッドＢＬ側）、１２
ａ、１２ｂ…ビット線、１３、２４…センスアンプ、１
４…トランスファーゲート部（フォールデッドＢＬ
側）、１５、２１…トランスファーゲートトランジス
タ、１６ａ、１６ｂ、２２ａ、２２ｂ…トランスファー
ゲート制御線、１７…メモリセルアレイ部、１８…ワー
ド線、１９…メモリセル、２０…トランスファーゲート
部（オープンＢＬ側）、２３…センスアンプ（オープン
ＢＬ側）、２６1 、２６2 …チップ、２７…トランジス
タ領域、２８…コンタクト。11 ... Sense amplifier part (folded BL side), 12
a, 12b ... bit line, 13, 24 ... sense amplifier, 1
4 ... Transfer gate part (folded BL
Side, 15, 21 ... Transfer gate transistor, 16a, 16b, 22a, 22b ... Transfer gate control line, 17 ... Memory cell array section, 18 ... Word line, 19 ... Memory cell, 20 ... Transfer gate section (open BL side) , 23 ... Sense amplifier (open BL side), 26 1 , 26 2 ... Chip, 27 ... Transistor area, 28 ... Contact.
Claims (2)
の交点位置にメモリセルが配置されるもので、該ワード
線方向からの交点位置の３個のうち２個にメモリセルが
配置され、該ビット線方向からの交点位置の３個のうち
２個にメモリセルが配置されるセルアレイを備えた半導
体記憶装置に於いて、 上記セルアレイ内に設けられたトランスファーゲート
は、そのドレインとソースにセルアレイ部のビット線と
センスアンプ部のビット線がそれぞれ接続され、且つ上
記セルアレイ部のビット線３本毎に、ビット線長方向に
シフトして配置されることを特徴とする半導体記憶装
置。1. A memory cell is arranged at an intersection of a plurality of word lines and a plurality of bit lines, and the memory cell is arranged at two of three intersections from the word line direction. In a semiconductor memory device having a cell array in which memory cells are arranged at two of three intersections from the bit line direction, a transfer gate provided in the cell array has a drain and a source. A bit line of the cell array section and a bit line of the sense amplifier section are connected to each other, and a shift is made in the bit line length direction for every three bit lines of the cell array section.
の交点位置にメモリセルが配置されるもので、該ワード
線方向からの交点位置の４個のうち２個にメモリセルが
配置され、該ビット線方向からの交点位置の４個のうち
２個にメモリセルが配置されるセルアレイを備えた半導
体記憶装置に於いて、 上記セルアレイ内に設けられたトランスファーゲート
は、そのドレインとソースにセルアレイ部のビット線と
センスアンプ部のビット線がそれぞれ接続され、且つ上
記ワード線長方向に隣接する２つのトランスファーゲー
トを１組として、該ビット線長方向にシフトして配置さ
れていることを特徴とする半導体記憶装置。2. A memory cell is arranged at an intersection position between a plurality of word lines and a plurality of bit lines, and the memory cell is arranged at two of four intersection positions from the word line direction. In a semiconductor memory device having a cell array in which memory cells are arranged at two of four intersection points from the bit line direction, the transfer gate provided in the cell array has a drain and a source. The bit line of the cell array section and the bit line of the sense amplifier section are connected to each other, and two transfer gates adjacent to each other in the word line length direction are set as one set and are shifted in the bit line length direction. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23440595A JP3243156B2 (en) | 1995-09-12 | 1995-09-12 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23440595A JP3243156B2 (en) | 1995-09-12 | 1995-09-12 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982910A true JPH0982910A (en) | 1997-03-28 |
| JP3243156B2 JP3243156B2 (en) | 2002-01-07 |
Family
ID=16970499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23440595A Expired - Fee Related JP3243156B2 (en) | 1995-09-12 | 1995-09-12 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243156B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060046A (en) * | 1999-12-31 | 2001-07-06 | 박종섭 | A semiconductor memory device |
| KR100324817B1 (en) * | 1999-05-13 | 2002-02-28 | 박종섭 | Semiconductor memory device |
| JP2007019552A (en) * | 2006-10-10 | 2007-01-25 | Toshiba Corp | Semiconductor memory |
| JP2011159720A (en) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | Semiconductor device |
| JP2018525823A (en) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | Semiconductor device including conductive wire, and method of manufacturing semiconductor device including conductive wire |
-
1995
- 1995-09-12 JP JP23440595A patent/JP3243156B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010060046A (en) * | 1999-12-31 | 2001-07-06 | 박종섭 | A semiconductor memory device |
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| JP2018525823A (en) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | Semiconductor device including conductive wire, and method of manufacturing semiconductor device including conductive wire |
| US10388601B2 (en) | 2015-08-28 | 2019-08-20 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
| US10811355B2 (en) | 2015-08-28 | 2020-10-20 | Micron Technology, Inc. | Methods of forming semiconductor devices |
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|---|---|
| JP3243156B2 (en) | 2002-01-07 |
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