JPH0982727A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0982727A JPH0982727A JP23697695A JP23697695A JPH0982727A JP H0982727 A JPH0982727 A JP H0982727A JP 23697695 A JP23697695 A JP 23697695A JP 23697695 A JP23697695 A JP 23697695A JP H0982727 A JPH0982727 A JP H0982727A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- semiconductor device
- semiconductor
- performance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ゲート電極の半導体層への拡散を押さ、その
性能及び信頼性を向上できる半導体装置を得ることを目
的とする。 【解決手段】 半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇａ0.53
Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ
0.48Ａｓスペーサ層１４と、Ｓｉプレーナドープキャリ
ア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショット
キー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0. 47Ａｓキャ
ップ層１７とを結晶成長し、レジスト塗布後写真製版し
てマスクを形成し、ソース電極２１及びドレイン電極２
２を蒸着し、２種類のレジスト塗布と２段階の写真製版
によりＴ型ゲートのマスクを形成し、リセス部をエッチ
ングにより形成した後、Ｔ型ゲート電極２０をＡｌで蒸
着により形成する。 【効果】 ゲート電極の形成が容易、ゲート電極の半導
体層への拡散が押さえられ、半導体装置の性能・信頼性
が向上する。
性能及び信頼性を向上できる半導体装置を得ることを目
的とする。 【解決手段】 半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇａ0.53
Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ
0.48Ａｓスペーサ層１４と、Ｓｉプレーナドープキャリ
ア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショット
キー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0. 47Ａｓキャ
ップ層１７とを結晶成長し、レジスト塗布後写真製版し
てマスクを形成し、ソース電極２１及びドレイン電極２
２を蒸着し、２種類のレジスト塗布と２段階の写真製版
によりＴ型ゲートのマスクを形成し、リセス部をエッチ
ングにより形成した後、Ｔ型ゲート電極２０をＡｌで蒸
着により形成する。 【効果】 ゲート電極の形成が容易、ゲート電極の半導
体層への拡散が押さえられ、半導体装置の性能・信頼性
が向上する。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｔ型のゲート電
極を有するＩｎ系化合物半導体材料を用いた電界効果ト
ランジスタ（ＦＥＴ）や高電子移動度トランジスタ（Ｈ
ＥＭＴ）等の半導体装置及びその製造方法に関するもの
である。特に、上記ゲート電極材料の半導体層への拡散
低減を実現した半導体装置及びその製造方法に関するも
のである。
極を有するＩｎ系化合物半導体材料を用いた電界効果ト
ランジスタ（ＦＥＴ）や高電子移動度トランジスタ（Ｈ
ＥＭＴ）等の半導体装置及びその製造方法に関するもの
である。特に、上記ゲート電極材料の半導体層への拡散
低減を実現した半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】ＧａＡｓ系ＦＥＴ／ＨＥＭＴのＡｌ（ア
ルミニウム）ゲート電極においては、ショットキー接合
界面のトラップ準位密度の低減を図るため、Ａｌとショ
ットキー接合を形成する半導体層との間にＴｉ（チタ
ン）を挿入している。
ルミニウム）ゲート電極においては、ショットキー接合
界面のトラップ準位密度の低減を図るため、Ａｌとショ
ットキー接合を形成する半導体層との間にＴｉ（チタ
ン）を挿入している。
【０００３】ＩｎＰ系ＦＥＴ／ＨＥＭＴにおいても従来
から上記ＧａＡｓ系ＦＥＴ／ＨＥＭＴと同様に、Ａｌと
半導体層との間にＴｉを挿入したゲート電極が用いられ
てきた。しかし、ＩｎＰ系ＦＥＴ／ＨＥＭＴ作製工程
や、これら半導体装置の高温での動作中にゲート電極の
Ｔｉが半導体層であるＡｌＩｎＡｓへ拡散し、ＩｎＰ系
ＦＥＴ／ＨＥＭＴの性能及び信頼性を低下させていたこ
とがわかった。
から上記ＧａＡｓ系ＦＥＴ／ＨＥＭＴと同様に、Ａｌと
半導体層との間にＴｉを挿入したゲート電極が用いられ
てきた。しかし、ＩｎＰ系ＦＥＴ／ＨＥＭＴ作製工程
や、これら半導体装置の高温での動作中にゲート電極の
Ｔｉが半導体層であるＡｌＩｎＡｓへ拡散し、ＩｎＰ系
ＦＥＴ／ＨＥＭＴの性能及び信頼性を低下させていたこ
とがわかった。
【０００４】従来の半導体装置について図７、図８、図
９及び図１０を参照しながら説明する。図７は、Ｉｎ系
化合物半導体材料を用い、Ｔ型ゲート電極の最下層にＴ
ｉを用いたＦＥＴ／ＨＥＭＴの一例として、従来のＭｏ
／Ａｌ／Ｔｉ／Ａｌ0.52Ｉｎ0.48ＡｓＨＥＭＴを示す断
面図である。また、図８は、従来のＩｎＰ系ＨＥＭＴの
製造プロセスを示す図である。さらに、図９及び図１０
は、図８のＴ型ゲート電極の形成プロセスを詳細に示す
図である。
９及び図１０を参照しながら説明する。図７は、Ｉｎ系
化合物半導体材料を用い、Ｔ型ゲート電極の最下層にＴ
ｉを用いたＦＥＴ／ＨＥＭＴの一例として、従来のＭｏ
／Ａｌ／Ｔｉ／Ａｌ0.52Ｉｎ0.48ＡｓＨＥＭＴを示す断
面図である。また、図８は、従来のＩｎＰ系ＨＥＭＴの
製造プロセスを示す図である。さらに、図９及び図１０
は、図８のＴ型ゲート電極の形成プロセスを詳細に示す
図である。
【０００５】このＩｎＰ基板上のＧａ0.53Ｉｎ0.47Ａｓ
／Ａｌ0.52Ｉｎ0.48ＡｓＨＥＭＴは、まずＭＢＥ法、Ｍ
ＯＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、
ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−
Ｇａ0.53Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ
0.52Ｉｎ0.48Ａｓスペーサ層１４と、Ｓｉプレーナドー
プキャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
ショットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47
Ａｓキャップ層１７とを結晶成長する。
／Ａｌ0.52Ｉｎ0.48ＡｓＨＥＭＴは、まずＭＢＥ法、Ｍ
ＯＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、
ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−
Ｇａ0.53Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ
0.52Ｉｎ0.48Ａｓスペーサ層１４と、Ｓｉプレーナドー
プキャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
ショットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47
Ａｓキャップ層１７とを結晶成長する。
【０００６】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版により、
Ｔ型ゲートのマスクを形成し、リセス部をエッチングに
より形成した後、Ｔｉ／Ａｌ／Ｍｏを順次蒸着するとＴ
型ゲート電極２３が形成される。その後、絶縁膜１８を
プラズマＣＶＤ等により成膜する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版により、
Ｔ型ゲートのマスクを形成し、リセス部をエッチングに
より形成した後、Ｔｉ／Ａｌ／Ｍｏを順次蒸着するとＴ
型ゲート電極２３が形成される。その後、絶縁膜１８を
プラズマＣＶＤ等により成膜する。
【０００７】すなわち、図８（ａ）に示すように、エピ
タキシャル結晶成長し、次に同図（ｂ）に示すように、
メサエッチングによるアイソレーションし（なお、イオ
ン注入による素子分離も可能）、次に同図（ｃ）に示す
ように、ソース・ドレイン電極を形成し、次に同図
（ｄ）に示すように、リセスエッチングし、次に同図
（ｅ）に示すように、Ｔ型ゲート電極を形成し、最後に
同図（ｆ）に示すように、絶縁膜を成膜する。
タキシャル結晶成長し、次に同図（ｂ）に示すように、
メサエッチングによるアイソレーションし（なお、イオ
ン注入による素子分離も可能）、次に同図（ｃ）に示す
ように、ソース・ドレイン電極を形成し、次に同図
（ｄ）に示すように、リセスエッチングし、次に同図
（ｅ）に示すように、Ｔ型ゲート電極を形成し、最後に
同図（ｆ）に示すように、絶縁膜を成膜する。
【０００８】さらに、上記Ｔ型ゲート電極の形成プロセ
スは、以下のとおりである。図９（ａ）に示すように、
下層電子ビーム用レジスト１９ａを塗布する。次に、上
層フォトレジスト１９ｂを塗布する。次に、光学露光に
より上層レジスト１９ｂを露光する。次に同図（ｂ）に
示すように、上層レジスト１９ｂを現像する。次に、電
子線により下層レジスト１９ａを露光する。
スは、以下のとおりである。図９（ａ）に示すように、
下層電子ビーム用レジスト１９ａを塗布する。次に、上
層フォトレジスト１９ｂを塗布する。次に、光学露光に
より上層レジスト１９ｂを露光する。次に同図（ｂ）に
示すように、上層レジスト１９ｂを現像する。次に、電
子線により下層レジスト１９ａを露光する。
【０００９】次に図１０（ａ）に示すように、下層レジ
スト１９ａを現像する。次に同図（ｂ）に示すように、
エピタキシャル層１２〜１７の一部をエッチングによっ
て掘り込む。次に、ゲート金属を真空蒸着法で堆積す
る。最後に同図（ｃ）に示すように、上層、下層レジス
ト１９ｂ、１９ａを除去する。
スト１９ａを現像する。次に同図（ｂ）に示すように、
エピタキシャル層１２〜１７の一部をエッチングによっ
て掘り込む。次に、ゲート金属を真空蒸着法で堆積す
る。最後に同図（ｃ）に示すように、上層、下層レジス
ト１９ｂ、１９ａを除去する。
【００１０】こうして作製した半導体装置をパッケージ
に実装し、１７０℃、Ｖｄｓ＝０.８Ｖ、Ｉｄｓ＝１２
ｍＡの条件で通電すると、図１１に示すように、ゲート
電極２３の最下層のＴｉが半導体層１６へ拡散する。な
お、図１１は、上記ショットキー接合部における通電試
験（Ａｇｉｎｇ）前後のＥＤＸ（エナージ分散Ｘ線分
光）分析結果を示す図である。同図において、横軸はＴ
ｉ／ＡｌＩｎＡｓ界面からの距離（Distance from TiAl
InAs Interface）、縦軸は各原子の組成比（Atomic Per
cent）をそれぞれ示す。
に実装し、１７０℃、Ｖｄｓ＝０.８Ｖ、Ｉｄｓ＝１２
ｍＡの条件で通電すると、図１１に示すように、ゲート
電極２３の最下層のＴｉが半導体層１６へ拡散する。な
お、図１１は、上記ショットキー接合部における通電試
験（Ａｇｉｎｇ）前後のＥＤＸ（エナージ分散Ｘ線分
光）分析結果を示す図である。同図において、横軸はＴ
ｉ／ＡｌＩｎＡｓ界面からの距離（Distance from TiAl
InAs Interface）、縦軸は各原子の組成比（Atomic Per
cent）をそれぞれ示す。
【００１１】図１２は、ＨＥＭＴの性能指標の一つであ
るＩｄｓｓ（ゲート電極及びソース電極を接地し、ドレ
イン電極に１Ｖの電圧を加えたときのドレイン電流）の
通電試験における経時変化を示している。同図におい
て、横軸は通電試験時間の平方根（Square Root Tim
e）、縦軸はＩｄｓｓの変化量をそれぞれ示す。Ｉｄｓ
ｓの劣化量が横軸の通電試験時間の平方根に比例してい
ることから、この劣化のメカニズムが拡散に起因してい
ることがわかる。
るＩｄｓｓ（ゲート電極及びソース電極を接地し、ドレ
イン電極に１Ｖの電圧を加えたときのドレイン電流）の
通電試験における経時変化を示している。同図におい
て、横軸は通電試験時間の平方根（Square Root Tim
e）、縦軸はＩｄｓｓの変化量をそれぞれ示す。Ｉｄｓ
ｓの劣化量が横軸の通電試験時間の平方根に比例してい
ることから、この劣化のメカニズムが拡散に起因してい
ることがわかる。
【００１２】また、図１３は、Ｔｉの拡散が実効的なシ
ョットキー接合面の低下を引き起こしているとしてデバ
イスシミュレーションをした、Ｔｉの拡散距離に対する
Ｉｄｓｓの劣化量の計算結果を示す図である。同図にお
いて、横軸は沈み込みの深さ（Penetration Depth）、
縦軸はＩｄｓｓの比をそれぞれ示す。Ｔｉが拡散して実
効的なショットキー接合面が低下するとＩｄｓｓが減少
することがわかる。
ョットキー接合面の低下を引き起こしているとしてデバ
イスシミュレーションをした、Ｔｉの拡散距離に対する
Ｉｄｓｓの劣化量の計算結果を示す図である。同図にお
いて、横軸は沈み込みの深さ（Penetration Depth）、
縦軸はＩｄｓｓの比をそれぞれ示す。Ｔｉが拡散して実
効的なショットキー接合面が低下するとＩｄｓｓが減少
することがわかる。
【００１３】以上の実験・計算結果から、従来のＭｏ／
Ａｌ／Ｔｉ／Ａｌ0.52Ｉｎ0.48Ａｓゲート電極を有する
ＩｎＰ基板上のＧａ0.53Ｉｎ0.47Ａｓ／Ａｌ0.52Ｉｎ
0.48ＡｓＨＥＭＴの通電試験における劣化は、Ｔ型ゲー
ト電極２３の最下層のＴｉがショットキー接合を形成し
ているＡｌ0.52Ｉｎ0.48Ａｓ層１６へ拡散したためであ
ることがわかった。
Ａｌ／Ｔｉ／Ａｌ0.52Ｉｎ0.48Ａｓゲート電極を有する
ＩｎＰ基板上のＧａ0.53Ｉｎ0.47Ａｓ／Ａｌ0.52Ｉｎ
0.48ＡｓＨＥＭＴの通電試験における劣化は、Ｔ型ゲー
ト電極２３の最下層のＴｉがショットキー接合を形成し
ているＡｌ0.52Ｉｎ0.48Ａｓ層１６へ拡散したためであ
ることがわかった。
【００１４】この劣化現象はＴｉ／ＡｌＧａＡｓ、Ｔｉ
／ＧａＡｓショットキー接合を有するＧａＡｓ系ＦＥＴ
／ＨＥＭＴでは観測されず、Ｔｉ／Ｉｎ系化合物ショッ
トキー接合を有するＦＥＴ／ＨＥＭＴに特有の現象であ
る（’９５ＩＰＲＭｐ８６１を参照）。
／ＧａＡｓショットキー接合を有するＧａＡｓ系ＦＥＴ
／ＨＥＭＴでは観測されず、Ｔｉ／Ｉｎ系化合物ショッ
トキー接合を有するＦＥＴ／ＨＥＭＴに特有の現象であ
る（’９５ＩＰＲＭｐ８６１を参照）。
【００１５】そこで、ＩｎＰ系ＦＥＴ／ＨＥＭＴの性能
及び信頼性向上に有効な従来技術として高融点金属であ
るＭｏ等をゲート電極に用いる方法が取られている（信
学技報ＥＤ９３−９８ｐ１５を参照）。しかしながら、
０.３μｍ以下の短ゲート長のＴ型ゲート電極には、シ
ョットキー接合を形成する最下層にＭｏを用いるのは以
下に示す理由により困難である。
及び信頼性向上に有効な従来技術として高融点金属であ
るＭｏ等をゲート電極に用いる方法が取られている（信
学技報ＥＤ９３−９８ｐ１５を参照）。しかしながら、
０.３μｍ以下の短ゲート長のＴ型ゲート電極には、シ
ョットキー接合を形成する最下層にＭｏを用いるのは以
下に示す理由により困難である。
【００１６】Ｔ型ゲート電極は、ゲート抵抗を上昇させ
ることなく短ゲート長化するためには必要不可欠の技術
でＦＥＴの高性能化を狙ってゲート長を短くしていく
と、従来のゲート電極ではゲート抵抗が上昇してしま
い、思ったより性能の向上がみられない。そこで、図９
及び図１０のように、上下２層のレジスト１９ａ、１９
ｂを用いてゲート電極をＴ型に形成することによりゲー
ト抵抗を低く押さえたままゲート長を短くすることがで
きる。
ることなく短ゲート長化するためには必要不可欠の技術
でＦＥＴの高性能化を狙ってゲート長を短くしていく
と、従来のゲート電極ではゲート抵抗が上昇してしま
い、思ったより性能の向上がみられない。そこで、図９
及び図１０のように、上下２層のレジスト１９ａ、１９
ｂを用いてゲート電極をＴ型に形成することによりゲー
ト抵抗を低く押さえたままゲート長を短くすることがで
きる。
【００１７】図１４に示すように、Ｍｏ等の高融点金属
５０は蒸着膜の応力が強く（Ｍｏ：５×１０9ｄｙｎ／
ｃｍ2）、蒸着が進むにつれ下層のレジスト１９ａが変
形してしまい、レジスト開口部が移動してゲート形状を
歪ませたり、ショットキー接合面を遮蔽してしまったり
するため、Ｔ型形状の形成は極めて困難である。
５０は蒸着膜の応力が強く（Ｍｏ：５×１０9ｄｙｎ／
ｃｍ2）、蒸着が進むにつれ下層のレジスト１９ａが変
形してしまい、レジスト開口部が移動してゲート形状を
歪ませたり、ショットキー接合面を遮蔽してしまったり
するため、Ｔ型形状の形成は極めて困難である。
【００１８】
【発明が解決しようとする課題】上述したような従来の
半導体装置及びその製造方法では、作製工程や、装置の
高温での動作中にＴ型ゲート電極２３のＴｉが半導体層
１６であるＡｌＩｎＡｓへ拡散し、その性能及び信頼性
を低下させているという問題点があった。
半導体装置及びその製造方法では、作製工程や、装置の
高温での動作中にＴ型ゲート電極２３のＴｉが半導体層
１６であるＡｌＩｎＡｓへ拡散し、その性能及び信頼性
を低下させているという問題点があった。
【００１９】この発明は、前述した問題点を解決するた
めになされたもので、ゲート電極の半導体層への拡散を
押さえることができ、その性能及び信頼性を向上するこ
とができる半導体装置及びその製造方法を得ることを目
的とする。
めになされたもので、ゲート電極の半導体層への拡散を
押さえることができ、その性能及び信頼性を向上するこ
とができる半導体装置及びその製造方法を得ることを目
的とする。
【００２０】
【課題を解決するための手段】この発明に係る半導体装
置は、Ｉｎ系化合物半導体結晶からなる電界効果トラン
ジスタもしくは高電子移動度トランジスタにおいて、Ｔ
型ゲート電極をアルミニウムで構成したものである。
置は、Ｉｎ系化合物半導体結晶からなる電界効果トラン
ジスタもしくは高電子移動度トランジスタにおいて、Ｔ
型ゲート電極をアルミニウムで構成したものである。
【００２１】また、この発明に係る半導体装置は、半導
体層を（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０
≦ｙ＜１）で構成したものである。
体層を（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０
≦ｙ＜１）で構成したものである。
【００２２】また、この発明に係る半導体装置の製造方
法は、Ｔ型ゲート電極の形成後、熱処理を施すものであ
る。
法は、Ｔ型ゲート電極の形成後、熱処理を施すものであ
る。
【００２３】さらに、この発明に係る半導体装置の製造
方法は、熱処理温度を４００〜６００℃、熱処理時間を
１０秒〜１０分とするものである。
方法は、熱処理温度を４００〜６００℃、熱処理時間を
１０秒〜１０分とするものである。
【００２４】
【発明の実施の形態】Ｔ型のゲート電極を有するＩｎ系
化合物半導体材料を用いたＦＥＴ／ＨＥＭＴにおいて、
通電試験によるゲート電極材料のショットキー接合形成
層への拡散が少なく、かつＴ型のゲート電極の形成が容
易な材料であるＡｌ（アルミニウム）でゲート電極を形
成する。これにより、これら半導体装置の性能及び信頼
性を向上できる。
化合物半導体材料を用いたＦＥＴ／ＨＥＭＴにおいて、
通電試験によるゲート電極材料のショットキー接合形成
層への拡散が少なく、かつＴ型のゲート電極の形成が容
易な材料であるＡｌ（アルミニウム）でゲート電極を形
成する。これにより、これら半導体装置の性能及び信頼
性を向上できる。
【００２５】さらに、ゲート電極形成後、窒素雰囲気中
で熱処理を加えることにより、ショットキー接合界面の
トラップ密度が減少し、ショットキー障壁高さが高くな
り、さらに安定なショットキー接合界面が得られ、これ
ら半導体装置の性能及び信頼性を向上できる。
で熱処理を加えることにより、ショットキー接合界面の
トラップ密度が減少し、ショットキー障壁高さが高くな
り、さらに安定なショットキー接合界面が得られ、これ
ら半導体装置の性能及び信頼性を向上できる。
【００２６】実施の形態１．以下、この発明の実施の形
態１について図１を参照しながら説明する。図１は、こ
の発明の実施の形態１に係るＩｎＰ系ＨＥＭＴの構造を
示す断面図である。なお、各図中、同一符号は同一又は
相当部分を示す。
態１について図１を参照しながら説明する。図１は、こ
の発明の実施の形態１に係るＩｎＰ系ＨＥＭＴの構造を
示す断面図である。なお、各図中、同一符号は同一又は
相当部分を示す。
【００２７】図１に示すように、まず、ＭＢＥ法、ＭＯ
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇ
ａ0. 53Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ0.52
Ｉｎ0.48Ａｓスペーサ層１４と、Ｓｉプレーナドープキ
ャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇ
ａ0. 53Ｉｎ0.47Ａｓチャネル層１３と、ｕｎ−Ａｌ0.52
Ｉｎ0.48Ａｓスペーサ層１４と、Ｓｉプレーナドープキ
ャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
【００２８】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＨＥＭＴの基本的形成プロ
セス及びその中のＴ型ゲート電極の形成プロセスは、図
８〜図１０に示す従来例のプロセスと同様である。この
ように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート電
極２０の形成が容易になるだけでなく、ゲート電極の半
導体層への拡散が押さえられ、半導体装置の性能・信頼
性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＨＥＭＴの基本的形成プロ
セス及びその中のＴ型ゲート電極の形成プロセスは、図
８〜図１０に示す従来例のプロセスと同様である。この
ように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート電
極２０の形成が容易になるだけでなく、ゲート電極の半
導体層への拡散が押さえられ、半導体装置の性能・信頼
性が向上する。
【００２９】実施の形態２．上記実施の形態１は、キャ
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層でも構わない。
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層でも構わない。
【００３０】実施の形態３．上記実施の形態１は、Ｉｎ
Ｐ基板との格子整合系だが、これは格子不整合系にも適
用できる。以下、この発明の実施の形態３について図２
を参照しながら説明する。図２は、この発明の実施の形
態３に係るＩｎＰ系Ｐ（シュードモルフィック）ＨＥＭ
Ｔの構造を示す断面図である。
Ｐ基板との格子整合系だが、これは格子不整合系にも適
用できる。以下、この発明の実施の形態３について図２
を参照しながら説明する。図２は、この発明の実施の形
態３に係るＩｎＰ系Ｐ（シュードモルフィック）ＨＥＭ
Ｔの構造を示す断面図である。
【００３１】図２に示すように、ＭＢＥ法、ＭＯＣＶＤ
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、ｕｎ−Ｇａ0 .53Ｉｎ0.47Ａｓスペーサ
層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓス
ペーサ層４１と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ
（０＜ｘ＜１，０≦ｙ＜１）スペーサ層３１と、Ｓｉプ
レーナドープキャリア供給層１５と、ｕｎ−（Ａｌ1-y
Ｇａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショ
ットキー接合形成層３０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、ｕｎ−Ｇａ0 .53Ｉｎ0.47Ａｓスペーサ
層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓス
ペーサ層４１と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ
（０＜ｘ＜１，０≦ｙ＜１）スペーサ層３１と、Ｓｉプ
レーナドープキャリア供給層１５と、ｕｎ−（Ａｌ1-y
Ｇａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショ
ットキー接合形成層３０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
【００３２】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＨＥＭＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＨＥＭＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
【００３３】実施の形態４．上記実施の形態３は、キャ
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜
１，０≦ｙ＜１）層でも構わない。
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜
１，０≦ｙ＜１）層でも構わない。
【００３４】実施の形態５．上記実施の形態１〜４は、
バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層を
用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓでも構わな
い。
バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層を
用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓでも構わな
い。
【００３５】実施の形態６．上記実施の形態１〜４は、
バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層を
用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層とｕｎ−
Ｇａ0.53Ｉｎ0.47Ａｓ層の繰り返しで構成される超格子
層でも構わない。また、５％以下の歪みの入った歪超格
子層でも構わない。
バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層を
用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層とｕｎ−
Ｇａ0.53Ｉｎ0.47Ａｓ層の繰り返しで構成される超格子
層でも構わない。また、５％以下の歪みの入った歪超格
子層でも構わない。
【００３６】実施の形態７．上記実施の形態１〜６で、
Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４００℃
〜６００℃の温度、数秒〜数十分、特に１０秒〜１０分
の時間の熱処理を加える。このような熱処理を施すこと
によって、ショットキー接合界面のトラップ密度を低減
でき、及びショットキー障壁高さを高くすることがで
き、半導体装置の性能が向上する。
Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４００℃
〜６００℃の温度、数秒〜数十分、特に１０秒〜１０分
の時間の熱処理を加える。このような熱処理を施すこと
によって、ショットキー接合界面のトラップ密度を低減
でき、及びショットキー障壁高さを高くすることがで
き、半導体装置の性能が向上する。
【００３７】実施の形態８．この発明の実施の形態８に
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態８に係るＩｎＰ系Ｉ（インバース：逆）Ｈ
ＥＭＴの構造を示す断面図である。
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態８に係るＩｎＰ系Ｉ（インバース：逆）Ｈ
ＥＭＴの構造を示す断面図である。
【００３８】図３に示すように、まず、ＭＢＥ法、ＭＯ
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、Ｓｉプレ
ーナドープキャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ
0.48Ａｓスペーサ層１４と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、Ｓｉプレ
ーナドープキャリア供給層１５と、ｕｎ−Ａｌ0.52Ｉｎ
0.48Ａｓスペーサ層１４と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
【００３９】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＩＨＥＭＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＩＨＥＭＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
【００４０】実施の形態９．上記実施の形態８は、キャ
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層でも構わない。
リア供給層１５としてＳｉプレーナドープ層を用いてい
るが、ｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層でも構わない。
【００４１】実施の形態１０．上記実施の形態８は、Ｉ
ｎＰ基板との格子整合系だが、これは格子不整合系にも
適用できる。以下、この発明の実施の形態１０について
図４を参照しながら説明する。図４は、この発明の実施
の形態１０に係るＩｎＰ系Ｐ（シュードモルフィック）
ＨＥＭＴの構造を示す断面図である。
ｎＰ基板との格子整合系だが、これは格子不整合系にも
適用できる。以下、この発明の実施の形態１０について
図４を参照しながら説明する。図４は、この発明の実施
の形態１０に係るＩｎＰ系Ｐ（シュードモルフィック）
ＨＥＭＴの構造を示す断面図である。
【００４２】図４に示すように、ＭＢＥ法、ＭＯＣＶＤ
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、Ｓｉプレーナドープキャリア供給層１
５と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜
１，０≦ｙ＜１）スペーサ層３１と、ｕｎ−Ｇａ0.53Ｉ
ｎ0.47Ａｓスペーサ層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ
（０.４７＜ｘ＜１）チャネル層４２と、ｕｎ−Ｇａ
0.53Ｉｎ0.47Ａｓスペーサ層４１と、ｕｎ−（Ａｌ1-y
Ｇａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショ
ットキー接合形成層３０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、Ｓｉプレーナドープキャリア供給層１
５と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜
１，０≦ｙ＜１）スペーサ層３１と、ｕｎ−Ｇａ0.53Ｉ
ｎ0.47Ａｓスペーサ層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ
（０.４７＜ｘ＜１）チャネル層４２と、ｕｎ−Ｇａ
0.53Ｉｎ0.47Ａｓスペーサ層４１と、ｕｎ−（Ａｌ1-y
Ｇａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショ
ットキー接合形成層３０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
【００４３】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＩＨＥＭＴの基本的形成
プロセス及びその中のＴ型ゲート電極の形成プロセス
は、図８〜図１０に示す従来例のプロセスと同様であ
る。このように、Ａｌをゲート電極に適用すれば、Ｔ型
ゲート電極２０の形成が容易になるだけでなく、ゲート
電極の半導体層への拡散が押さえられ、半導体装置の性
能・信頼性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＩＨＥＭＴの基本的形成
プロセス及びその中のＴ型ゲート電極の形成プロセス
は、図８〜図１０に示す従来例のプロセスと同様であ
る。このように、Ａｌをゲート電極に適用すれば、Ｔ型
ゲート電極２０の形成が容易になるだけでなく、ゲート
電極の半導体層への拡散が押さえられ、半導体装置の性
能・信頼性が向上する。
【００４４】実施の形態１１．上記実施の形態１０は、
キャリア供給層１５としてＳｉプレーナドープ層を用い
ているが、ｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ
＜１，０≦ｙ＜１）層でも構わない。
キャリア供給層１５としてＳｉプレーナドープ層を用い
ているが、ｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ
＜１，０≦ｙ＜１）層でも構わない。
【００４５】実施の形態１２．上記実施の形態８〜１１
は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
層を用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層やＦ
ｅドープＩｎＰ層でも構わない。
は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
層を用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層やＦ
ｅドープＩｎＰ層でも構わない。
【００４６】実施の形態１３．上記実施の形態８〜１１
は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
層を用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層とｕ
ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層の繰り返しで構成される超
格子層でも構わない。また、５％以下の歪みの入った歪
超格子層でも構わない。さらに、この実施の形態１３は
基板として半絶縁性ＩｎＰ基板１１を用いているが、半
絶縁性ＧａＡｓ基板でも構わない。
は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ
層を用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層とｕ
ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層の繰り返しで構成される超
格子層でも構わない。また、５％以下の歪みの入った歪
超格子層でも構わない。さらに、この実施の形態１３は
基板として半絶縁性ＩｎＰ基板１１を用いているが、半
絶縁性ＧａＡｓ基板でも構わない。
【００４７】実施の形態１４．上記実施の形態８〜１３
で、Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４０
０℃〜６００℃の温度、数秒〜数十分、特に１０秒〜１
０分の時間の熱処理を加える。このような熱処理を施す
ことによって、ショットキー接合界面のトラップ密度を
低減でき、及びショットキー障壁高さを高くすることが
でき、半導体装置の性能が向上する。
で、Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４０
０℃〜６００℃の温度、数秒〜数十分、特に１０秒〜１
０分の時間の熱処理を加える。このような熱処理を施す
ことによって、ショットキー接合界面のトラップ密度を
低減でき、及びショットキー障壁高さを高くすることが
でき、半導体装置の性能が向上する。
【００４８】実施の形態１５．この発明の実施の形態１
５について図５を参照しながら説明する。図５は、この
発明の実施の形態１５に係るＩｎＰ系Ｈ（ヘテロ接合）
ＦＥＴの構造を示す断面図である。
５について図５を参照しながら説明する。図５は、この
発明の実施の形態１５に係るＩｎＰ系Ｈ（ヘテロ接合）
ＦＥＴの構造を示す断面図である。
【００４９】図５に示すように、まず、ＭＢＥ法、ＭＯ
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇ
ａ0. 53Ｉｎ0.47Ａｓチャネル層１３と、Ｓｉプレーナド
ープキャリア供給層１５と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
ＣＶＤ法などにより、半絶縁性ＩｎＰ基板１１上に、ｕ
ｎ−Ａｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−Ｇ
ａ0. 53Ｉｎ0.47Ａｓチャネル層１３と、Ｓｉプレーナド
ープキャリア供給層１５と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層１３と、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショ
ットキー接合形成層１６と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓ
キャップ層１７とを結晶成長する。
【００５０】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＨＦＥＴの基本的形成プロ
セス及びその中のＴ型ゲート電極の形成プロセスは、図
８〜図１０に示す従来例のプロセスと同様である。この
ように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート電
極２０の形成が容易になるだけでなく、ゲート電極の半
導体層への拡散が押さえられ、半導体装置の性能・信頼
性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＨＦＥＴの基本的形成プロ
セス及びその中のＴ型ゲート電極の形成プロセスは、図
８〜図１０に示す従来例のプロセスと同様である。この
ように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート電
極２０の形成が容易になるだけでなく、ゲート電極の半
導体層への拡散が押さえられ、半導体装置の性能・信頼
性が向上する。
【００５１】実施の形態１６．上記実施の形態１５は、
ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓチャネル層１３にＳｉプレ
ーナドープキャリア層１５が挿入されているが、これら
はｎ−Ｇａ0.53Ｉｎ0. 47Ａｓチャネル層でも構わない。
ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓチャネル層１３にＳｉプレ
ーナドープキャリア層１５が挿入されているが、これら
はｎ−Ｇａ0.53Ｉｎ0. 47Ａｓチャネル層でも構わない。
【００５２】実施の形態１７．上記実施の形態１５は、
ＩｎＰ基板との格子整合系だが、これは格子不整合系に
も適用できる。以下、この発明の実施の形態１７につい
て図６を参照しながら説明する。図６は、この発明の実
施の形態１７に係るＩｎＰ系Ｐ（シュードモルフィッ
ク）ＨＦＥＴの構造を示す断面図である。
ＩｎＰ基板との格子整合系だが、これは格子不整合系に
も適用できる。以下、この発明の実施の形態１７につい
て図６を参照しながら説明する。図６は、この発明の実
施の形態１７に係るＩｎＰ系Ｐ（シュードモルフィッ
ク）ＨＦＥＴの構造を示す断面図である。
【００５３】図６に示すように、ＭＢＥ法、ＭＯＣＶＤ
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、ｕｎ−Ｇａ0 .53Ｉｎ0.47Ａｓスペーサ
層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、Ｓｉプレーナドープキャリア供
給層１５と、ｕｎ−Ｇａ1- xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓス
ペーサ層４１と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ
（０＜ｘ＜１，０≦ｙ＜１）ショットキー接合形成層３
０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓキャップ層１７とを結
晶成長する。
法などにより、半絶縁性ＩｎＰ基板１１上に、ｕｎ−Ａ
ｌ0.52Ｉｎ0.48Ａｓバッファ層１２と、ｕｎ−（Ａｌ
1-yＧａy）xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ス
ペーサ層３１と、ｕｎ−Ｇａ0 .53Ｉｎ0.47Ａｓスペーサ
層４１と、ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、Ｓｉプレーナドープキャリア供
給層１５と、ｕｎ−Ｇａ1- xＩｎxＡｓ（０.４７＜ｘ＜
１）チャネル層４２と、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓス
ペーサ層４１と、ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡｓ
（０＜ｘ＜１，０≦ｙ＜１）ショットキー接合形成層３
０と、ｎ−Ｇａ0.53Ｉｎ0.47Ａｓキャップ層１７とを結
晶成長する。
【００５４】次に、レジスト塗布後写真製版してマスク
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＨＦＥＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
を形成し、ソース電極２１及びドレイン電極２２を蒸着
し、２種類のレジスト塗布と２段階の写真製版によりＴ
型ゲートのマスクを形成し、リセス部をエッチングによ
り形成した後、Ｔ型ゲート電極２０をＡｌで蒸着により
形成する。その後、絶縁膜１８をプラズマＣＶＤ等によ
り成膜する。なお、ＩｎＰ系ＰＨＦＥＴの基本的形成プ
ロセス及びその中のＴ型ゲート電極の形成プロセスは、
図８〜図１０に示す従来例のプロセスと同様である。こ
のように、Ａｌをゲート電極に適用すれば、Ｔ型ゲート
電極２０の形成が容易になるだけでなく、ゲート電極の
半導体層への拡散が押さえられ、半導体装置の性能・信
頼性が向上する。
【００５５】実施の形態１８．上記実施の形態１７は、
ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜１）チャネル
層４２にＳｉプレーナドープキャリア供給層１５が挿入
されているが、これらはｎ−Ｇａ1-xＩｎxＡｓ（０.４
７＜ｘ＜１）チャネル層でも構わない。
ｕｎ−Ｇａ1-xＩｎxＡｓ（０.４７＜ｘ＜１）チャネル
層４２にＳｉプレーナドープキャリア供給層１５が挿入
されているが、これらはｎ−Ｇａ1-xＩｎxＡｓ（０.４
７＜ｘ＜１）チャネル層でも構わない。
【００５６】実施の形態１９．上記実施の形態１５〜１
８は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａ
ｓ層を用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層や
ＦｅドープＩｎＰ層でも構わない。
８は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａ
ｓ層を用いているが、ｕｎ−Ｇａ0.53Ｉｎ0.47Ａｓ層や
ＦｅドープＩｎＰ層でも構わない。
【００５７】実施の形態２０．上記実施の形態１５〜１
８は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａ
ｓ層を用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層と
ｕｎ−Ｇａ0.53Ｉｎ0. 47Ａｓ層の繰り返しで構成される
超格子層でも構わない。また、５％以下の歪みの入った
歪超格子層でも構わない。さらに、この実施の形態２０
は基板として半絶縁性ＩｎＰ基板１１を用いているが、
半絶縁性ＧａＡｓ基板でも構わない。
８は、バッファ層１２としてｕｎ−Ａｌ0.52Ｉｎ0.48Ａ
ｓ層を用いているが、ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓ層と
ｕｎ−Ｇａ0.53Ｉｎ0. 47Ａｓ層の繰り返しで構成される
超格子層でも構わない。また、５％以下の歪みの入った
歪超格子層でも構わない。さらに、この実施の形態２０
は基板として半絶縁性ＩｎＰ基板１１を用いているが、
半絶縁性ＧａＡｓ基板でも構わない。
【００５８】実施の形態２１．上記実施の形態１５〜２
０で、Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４
００℃〜６００℃の温度、数秒〜数十分、特に１０秒〜
１０分の時間の熱処理を加える。この熱処理を施すこと
によって、ショットキー接合界面のトラップ密度を低
減、及びショットキー障壁高さを高くすることができ、
半導体装置の性能が向上する。
０で、Ｔ型ゲート電極２０を形成後に窒素雰囲気中で４
００℃〜６００℃の温度、数秒〜数十分、特に１０秒〜
１０分の時間の熱処理を加える。この熱処理を施すこと
によって、ショットキー接合界面のトラップ密度を低
減、及びショットキー障壁高さを高くすることができ、
半導体装置の性能が向上する。
【００５９】
【発明の効果】この発明に係る半導体装置は、以上説明
したとおり、Ｉｎ系化合物半導体結晶からなる電界効果
トランジスタもしくは高電子移動度トランジスタにおい
て、Ｔ型ゲート電極をアルミニウムで構成したので、Ｔ
型ゲート電極の形成が容易になるだけでなく、ゲート電
極の半導体層への拡散が押さえられ、半導体装置の性能
・信頼性が向上するという効果を奏する。
したとおり、Ｉｎ系化合物半導体結晶からなる電界効果
トランジスタもしくは高電子移動度トランジスタにおい
て、Ｔ型ゲート電極をアルミニウムで構成したので、Ｔ
型ゲート電極の形成が容易になるだけでなく、ゲート電
極の半導体層への拡散が押さえられ、半導体装置の性能
・信頼性が向上するという効果を奏する。
【００６０】また、この発明に係る半導体装置は、以上
説明したとおり、半導体層を（Ａｌ1-yＧａy）xＩｎ1-x
Ａｓ（０＜ｘ＜１，０≦ｙ＜１）で構成したので、Ｔ型
ゲート電極の形成が容易になるだけでなく、ゲート電極
の半導体層への拡散が押さえられ、半導体装置の性能・
信頼性が向上するという効果を奏する。
説明したとおり、半導体層を（Ａｌ1-yＧａy）xＩｎ1-x
Ａｓ（０＜ｘ＜１，０≦ｙ＜１）で構成したので、Ｔ型
ゲート電極の形成が容易になるだけでなく、ゲート電極
の半導体層への拡散が押さえられ、半導体装置の性能・
信頼性が向上するという効果を奏する。
【００６１】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、Ｔ型ゲート電極の形成後、
熱処理を施すので、ショットキー接合界面のトラップ密
度を低減でき、及びショットキー障壁高さを高くするこ
とができ、半導体装置の性能を向上できるという効果を
奏する。
法は、以上説明したとおり、Ｔ型ゲート電極の形成後、
熱処理を施すので、ショットキー接合界面のトラップ密
度を低減でき、及びショットキー障壁高さを高くするこ
とができ、半導体装置の性能を向上できるという効果を
奏する。
【００６２】さらに、この発明に係る半導体装置の製造
方法は、以上説明したとおり、熱処理温度を４００〜６
００℃、熱処理時間を１０秒〜１０分とするので、ショ
ットキー接合界面のトラップ密度を低減でき、及びショ
ットキー障壁高さを高くすることができ、半導体装置の
性能を向上できるという効果を奏する。
方法は、以上説明したとおり、熱処理温度を４００〜６
００℃、熱処理時間を１０秒〜１０分とするので、ショ
ットキー接合界面のトラップ密度を低減でき、及びショ
ットキー障壁高さを高くすることができ、半導体装置の
性能を向上できるという効果を奏する。
【図１】 この発明の実施の形態１に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】 この発明の実施の形態３に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図３】 この発明の実施の形態８に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図４】 この発明の実施の形態１０に係る半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図５】 この発明の実施の形態１５に係る半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図６】 この発明の実施の形態１７に係る半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図７】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図８】 従来の半導体装置の基本プロセスを示す図で
ある。
ある。
【図９】 従来の半導体装置のＴ型ゲート電極の形成プ
ロセスを示す図である。
ロセスを示す図である。
【図１０】 従来の半導体装置のＴ型ゲート電極の形成
プロセスを示す図である。
プロセスを示す図である。
【図１１】 従来の半導体装置の通電試験によるゲート
電極最下層のＴｉの半導体層への拡散を示す図である。
電極最下層のＴｉの半導体層への拡散を示す図である。
【図１２】 従来の半導体装置の通電試験による劣化を
示す図である。
示す図である。
【図１３】 従来の半導体装置のＴｉの半導体層への拡
散が引き起こす半導体装置の劣化量の計算結果を示す図
である。
散が引き起こす半導体装置の劣化量の計算結果を示す図
である。
【図１４】 ＭｏでＴ型ゲート電極を形成するのが困難
なことを示す図である。
なことを示す図である。
１１ 半絶縁性ＩｎＰ基板、１２ ｕｎ−Ａｌ0.52Ｉｎ
0.48Ａｓバッファ層、１３ ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層、１４ ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓスペ
ーサ層、１５ Ｓｉプレーナドープキャリア供給層、１
６ ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショットキー接合形成
層、１７ ｎ−Ｇａ0.53Ｉｎ0.47Ａｓキャップ層、１８
絶縁膜、２０ ＡｌＴ型ゲート電極、２１ ソース電
極、２２ドレイン電極、３０ ｕｎ−（Ａｌ1-yＧａy）
xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショットキー
接合形成層、３１ ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡ
ｓ（０＜ｘ＜１，０≦ｙ＜１）スペーサ層、４１ ｕｎ
−Ｇａ0.53Ｉｎ0.47Ａｓスペーサ層、４２ ｕｎ−Ｇａ
1-xＩｎxＡｓ（０.４７＜ｘ＜１）チャネル層。
0.48Ａｓバッファ層、１３ ｕｎ−Ｇａ0.53Ｉｎ0.47Ａ
ｓチャネル層、１４ ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓスペ
ーサ層、１５ Ｓｉプレーナドープキャリア供給層、１
６ ｕｎ−Ａｌ0.52Ｉｎ0.48Ａｓショットキー接合形成
層、１７ ｎ−Ｇａ0.53Ｉｎ0.47Ａｓキャップ層、１８
絶縁膜、２０ ＡｌＴ型ゲート電極、２１ ソース電
極、２２ドレイン電極、３０ ｕｎ−（Ａｌ1-yＧａy）
xＩｎ1-xＡｓ（０＜ｘ＜１，０≦ｙ＜１）ショットキー
接合形成層、３１ ｕｎ−（Ａｌ1-yＧａy）xＩｎ1-xＡ
ｓ（０＜ｘ＜１，０≦ｙ＜１）スペーサ層、４１ ｕｎ
−Ｇａ0.53Ｉｎ0.47Ａｓスペーサ層、４２ ｕｎ−Ｇａ
1-xＩｎxＡｓ（０.４７＜ｘ＜１）チャネル層。
Claims (4)
- 【請求項１】 Ｉｎ系化合物半導体結晶からなる電界効
果トランジスタもしくは高電子移動度トランジスタにお
いて、Ｔ型ゲート電極をアルミニウムで構成することを
特徴とする半導体装置。 - 【請求項２】 半導体層を（Ａｌ1-yＧａy）xＩｎ1-xＡ
ｓ（０＜ｘ＜１，０≦ｙ＜１）で構成することを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 Ｔ型ゲート電極の形成後、熱処理を施す
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法。 - 【請求項４】 熱処理温度を４００〜６００℃、熱処理
時間を１０秒〜１０分とすることを特徴とする請求項３
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23697695A JPH0982727A (ja) | 1995-09-14 | 1995-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23697695A JPH0982727A (ja) | 1995-09-14 | 1995-09-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982727A true JPH0982727A (ja) | 1997-03-28 |
Family
ID=17008558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23697695A Pending JPH0982727A (ja) | 1995-09-14 | 1995-09-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982727A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910464B2 (en) | 2003-12-26 | 2011-03-22 | Panasonic Corporation | Method for manufacturing a semiconductor device having a III-V nitride semiconductor |
| CN102064104A (zh) * | 2010-12-09 | 2011-05-18 | 中国电子科技集团公司第十三研究所 | GaN微波器件T型栅的制作方法 |
| CN102610640A (zh) * | 2011-11-29 | 2012-07-25 | 中国科学院微电子研究所 | 一种高驱动电流的iii-v族金属氧化物半导体器件 |
| CN102931231A (zh) * | 2012-11-23 | 2013-02-13 | 中国科学院微电子研究所 | 一种高迁移率iii-v族半导体mos场效应晶体管 |
-
1995
- 1995-09-14 JP JP23697695A patent/JPH0982727A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910464B2 (en) | 2003-12-26 | 2011-03-22 | Panasonic Corporation | Method for manufacturing a semiconductor device having a III-V nitride semiconductor |
| CN102064104A (zh) * | 2010-12-09 | 2011-05-18 | 中国电子科技集团公司第十三研究所 | GaN微波器件T型栅的制作方法 |
| CN102610640A (zh) * | 2011-11-29 | 2012-07-25 | 中国科学院微电子研究所 | 一种高驱动电流的iii-v族金属氧化物半导体器件 |
| CN102931231A (zh) * | 2012-11-23 | 2013-02-13 | 中国科学院微电子研究所 | 一种高迁移率iii-v族半导体mos场效应晶体管 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8039329B2 (en) | Field effect transistor having reduced contact resistance and method for fabricating the same | |
| US6620662B2 (en) | Double recessed transistor | |
| EP0551110B1 (en) | Compound semiconductor devices | |
| US6448119B1 (en) | Field effect transistor and method of fabricating the same | |
| GB2285175A (en) | High electron mobility transistor | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| EP0397148B1 (en) | Heterostructure device and production method thereof | |
| US5770489A (en) | Method of making a compound semiconductor field-effect transistor | |
| Pereiaslavets et al. | GaInP/InGaAs/GaAs graded barrier MODFET grown by OMVPE: design, fabrication, and device results | |
| US5381027A (en) | Semiconductor device having a heterojunction and a two dimensional gas as an active layer | |
| JPH0982727A (ja) | 半導体装置及びその製造方法 | |
| JP2005005646A (ja) | 半導体装置 | |
| JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| US5258631A (en) | Semiconductor device having a two-dimensional electron gas as an active layer | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JP3154556B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS59181060A (ja) | 半導体装置 | |
| Davis | GaAs FETs—physics, design, and models | |
| JP3102947B2 (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| Sul et al. | Electrical Characteristics of the 0.1 µm Gate Length Pseudomorphic High-Electron-Mobility Transistors with Low-Dielectric-Constant Benzo-Cyclo-Butene Passivations | |
| JPH07161971A (ja) | 電界効果トランジスタとその製造方法 | |
| Xu et al. | Electrochemically induced asymmetrical etching in InAlAs/InGaAs heterostructures for MODFET gate-groove fabrication | |
| JPH06196504A (ja) | 半導体装置およびその製造方法 | |
| Wada et al. | A 0.1-/spl mu/m double-deck-shaped gate HJFET with reduced gate-fringing-capacitance for ultra-high-speed ICs |