JPH0955092A - Applying method for operation pulse and generating circuit for operation pulse of non-volatile semiconductor memory - Google Patents

Applying method for operation pulse and generating circuit for operation pulse of non-volatile semiconductor memory

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JPH0955092A
JPH0955092A JP20224895A JP20224895A JPH0955092A JP H0955092 A JPH0955092 A JP H0955092A JP 20224895 A JP20224895 A JP 20224895A JP 20224895 A JP20224895 A JP 20224895A JP H0955092 A JPH0955092 A JP H0955092A
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signal
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circuit
charge pump
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JP20224895A
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Japanese (ja)
Inventor
Takayuki Emori
孝之 江守
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To control the distribution of threshold value of a memory cell in narrow without degradation of the boosting efficiency of a charge pump circuit by applying a pulse train pulse a steps type pulse and having repetition of two times or more of the same voltage value. SOLUTION: A multiplexer 12 selects successively one signal voltage out of a group of signal voltage having different values generated by each step of a charge pump circuit 11 by a control signal from a shift register of a pulse controller 13, and outputs a signal S12 of a step-wise waveform. A pulse controller 14 inputs the signal S12, generates at least two pulses or more for one step of an input voltage value, and supplies an output signal S14 to a memory cell as a writing pulse or an erasing pulse. Thereby, distribution of threshold values of a memory cell can be controlled in narrow without degradation of boosting efficiency of the charge pump circuit.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、EPROM、EE BACKGROUND OF THE INVENTION The present invention is, EPROM, EE
PROM等の電気的に書き換え可能な半導体不揮発性メモリに係り、特に、その動作パルス印加方法および動作パルス発生回路に関するものである。 Relates to an electrically rewritable nonvolatile semiconductor memory such as a PROM, in particular, it relates to the operation pulse applying method and operating pulse generator.

【0002】 [0002]

【従来の技術】半導体不揮発性メモリの中にはフローティングゲート型、MNOS型、MONOS型のメモリセル構造を有するEPROMまたはEEPROMがある。 BACKGROUND OF THE INVENTION Semiconductor nonvolatile floating gate type in memory, MNOS type, there is a EPROM or EEPROM having the memory cell structure of the MONOS type.
そのような不揮発性メモリにて、薄い絶縁膜を通した電荷の出し入れによる書き込み、消去を行う場合、電圧値を段々大きくする階段状パルスの印加が絶縁膜の劣化に対し有利である。 At such a non-volatile memory, writing by out of charges through the thin insulating film, when erasing, application of stepped pulses to increase the voltage value gradually is advantageous to degrade the insulating film.

【0003】電荷の出し入れによりメモリセルの情報を「1」から「0」または「0」から「1」と逆のデータにする場合、一般的には、同一電圧値のパルス列を印加することにより行われるが、これでは、図5(a)に示すように、高い電界Eが最初の何回かのパルスで印加されるので絶縁膜が劣化し易くなる。 [0003] When the information of the memory cell by out of charge and the reverse of the data "1" from "0" or "0" from "1", in general, by applying the pulse train of the same voltage values is carried out, which, as shown in FIG. 5 (a), the insulating film is higher electric field E is applied in the first few times of the pulse tends to deteriorate. これに対し階段状パルスでは、図5(b)に示すように、そのような高い電界が印加されない。 The stepped pulse contrast, as shown in FIG. 5 (b), such a high electric field is not applied.

【0004】図6に、階段状パルスを印加した場合のメモリセルのしきい値電圧Vth対パルス印加時間tの関係例を示す。 [0004] FIG. 6 shows an example of a relationship between a threshold voltage Vth versus pulse applying time t of the memory cell in the case of applying a stepped pulse. 図6において、しきい値電圧Vthがスムーズな曲線でなく段々に推移しているのは、パルス電圧値が段々大きくなることに対応しているからである。 6, the threshold voltage Vth is transitioning progressively rather than smooth curves, because then corresponds to the pulse voltage value is gradually increased. 不揮発性メモリを低電圧で動作させる場合、書き込みしきい値電圧Vthや消去しきい値電圧Vthの分布を狭く制御する必要が出てくる。 When operating the non-volatile memory at a low voltage, it becomes necessary to control a narrow distribution of the write threshold voltage Vth and the erase threshold voltage Vth. その場合、階段状の隣り合うパルスの電圧値の違いを小さくして、図6で段々となっている1段当たりのしきい値電圧Vthの変動値を小さくする必要がある。 In this case, by reducing the difference in the voltage values ​​of the stepped adjacent pulses, it is necessary to reduce the variation of the threshold voltage Vth of the per stage that is progressively in FIG.

【0005】図7は、この階段状パルスを発生する回路の一例を示す回路図である。 [0005] Figure 7 is a circuit diagram showing an example of a circuit for generating the stepped pulse. この階段状パルス発生回路10は、いわゆるチャージポンプ回路の各段から階段状パルスの値の違う電圧値を発生するように構成されている。 The stepped pulse generating circuit 10 is configured to generate a voltage value of different values ​​of the step-like pulses from each stage of the so-called charge pump circuit.

【0006】具体的には、ゲートおよびドレイン同士が接続されたnチャネルMOSトランジスタからなる複数のダイオードD 1 ,D 2 ,…,Dn,Dn+1 ,…,Dm- [0006] Specifically, a plurality of diodes D 1 to the gate and drains made from a connected n-channel MOS transistors, D 2, ..., Dn, Dn + 1, ..., Dm-
1 ,Dm(m>n)がm段直列に接続され、これらの接続ノードN 1 ,N 2 ,…,Nn,Nn+1 ,…,Nm-1 , 1, Dm (m> n) are connected in m stages in series, these connection nodes N 1, N 2, ..., Nn, Nn + 1, ..., Nm-1,
Nmがそれぞれ一つおきにキャパシタC 1 ,C 2 ,…, Capacitors C 1, C 2 Nm is every other respectively, ...,
Cn,Cn+1 ,…,Cm-1 ,Cmを介してクロック信号φおよびその反転クロック信号/φの入力ラインに接続されている。 Cn, Cn + 1, ..., are connected to the input line of the clock signal phi and the inverted clock signal / phi through Cm-1, Cm. そして、各接続ノードN 1 ,N 2 ,…,N Each connection node N 1, N 2, ..., N
n,Nn+1 ,…,Nm-1 ,Nmの電圧が波形整形用ダイオードDOを介して出力される。 n, Nn + 1, ..., a voltage of Nm-1, Nm is outputted through the waveform shaping diode DO.

【0007】このような構成においては、相補的なレベルをとるクロック信号φ,/φの入力に基づき、キャパシタC 1 〜Cmの容量結合により各ノードN 1 〜Nmの昇圧が順次に行われて、各段から階段状パルスの値の違う電圧値が発生され、これら信号電圧が波形整形用ダイオードDOを介して出力される。 [0007] In such a configuration, a clock signal having a complementary level phi, / based on input phi, and boosting of the nodes N 1 to NM are performed sequentially by capacitive coupling of the capacitor C 1 ~Cm , the voltage value of different values ​​of the step-like pulse is generated from each stage, these signal voltages are output through the waveform shaping diode DO.

【0008】ここで、チャージポンプ11の隣り合う段の電圧値の違いを小さくするには、チャージポンプ1段当たりの昇圧電圧を低くする必要がある。 [0008] Here, in order to reduce the difference in the voltage values ​​of adjacent stages of the charge pump 11, it is necessary to lower the boosting voltage per charge pump 1 stage. そのためには、図8に示すn,n+1段の昇圧部分に基づいて考察した下記に示す1段当たりの昇圧電圧の式から導かれるように、容量Cを小さくするか、クロック振幅Vφを小さくするか、ダイオードを形成するトランジスタのしきい値電圧Vthを大きくすることが必要である。 For this purpose, as derived from the equation of the boosted voltage per stage shown below discussed on the basis of the n, n + 1 stage booster portion shown in FIG. 8, or to reduce the capacity C, and reducing the clock amplitude Vφ or, it is necessary to increase the threshold voltage Vth of the transistors forming the diode.

【0009】 [0009]

【数1】 (Vn+1 −Vn)∝{C/(C+Cs)}Vφ−Vth [Number 1] (Vn + 1 -Vn) α {C / (C + Cs)} Vφ-Vth

【0010】 [0010]

【発明が解決しようとする課題】しかし、容量Cを小さくすることは昇圧電流や昇圧効率の低下を招き、クロック振幅Vφを小さくすることやしきい値電圧Vthを大きくすることは昇圧効率の低下を招く。 [SUMMARY OF THE INVENTION However, reducing the capacitance C leads to reduction of the boost current and boosting efficiency, increasing the or threshold voltage Vth to reduce the clock amplitude Vφ decrease the boosting efficiency the lead. したがって、狭いしきい値電圧Vth分布制御のために階段状の隣り合うパルスの電圧値の違いを小さくすることは、チャージポンプの昇圧電流や昇圧効率の低下を招くこととなり実現は難しい。 Thus, it is achieved will be lowering the boost current and boosting efficiency of the charge pump is difficult to reduce the difference in the voltage values ​​of the stepped adjacent pulses for the narrow threshold voltage Vth distribution control.

【0011】本発明は、かかる事情に鑑みてなされたものであり、その目的は、チャージポンプ回路の昇圧効率の低下なしにメモリセルのしきい値分布を狭く制御することができる半導体不揮発性メモリの動作パルス印加方法および動作パルス発生回路を提供することにある。 [0011] The present invention has been made in view of such circumstances, and an object, a semiconductor nonvolatile memory which can control narrow threshold distribution of a memory cell without reducing the boosting efficiency of the charge pump circuit It is to provide an operating pulse applying method and operation pulse generating circuit.

【0012】 [0012]

【課題を解決するための手段】上記目的を達成するため、本発明は、メモリセルに対して所定のパルス列を印加する半導体不揮発性メモリの動作パルス印加方法であって、情報の書き込みまたは消去時に、電圧値を段々大きくする階段状パルスであり、かつ、同じ電圧値での2 To achieve the above object, according to an aspect of the present invention is an operation pulse applying method of a semiconductor nonvolatile memory for applying a predetermined pulse sequence to the memory cell, writing of information or erasing a stepped pulse increases the voltage value gradually, and 2 at the same voltage value
回以上の繰り返しを有するパルス列を印加する。 Applying a pulse train having a more repeating times.

【0013】また、本発明は、階段状パルスを発生してメモリセルに供給する半導体不揮発性メモリの動作パルス発生回路であって、値の違う信号電圧を発生するチャージポンプ回路と、制御信号の入力に応じて上記チャージポンプ回路の各段から発生した信号電圧群の中から1 [0013] The present invention also generates a stepwise pulse a operation pulse generating circuit of a semiconductor nonvolatile memory and supplies to the memory cell, a charge pump circuit for generating a different signal voltages values ​​of the control signal depending on the input 1 from the signal voltage group generated from each stage of the charge pump circuit
つの信号電圧のみを選択して出力する選択回路と、階段状パルスの同じ電圧値での繰り返しパルス数をカウントすると次に上記選択回路が少なくとも1段高い値の電圧を出力するように上記制御信号を上記選択回路に出力する第1のパルスコントローラと、上記選択回路の出力信号電圧を受けて、入力電圧値1段に対しパルスを1個または2個以上発生して上記メモリセルに供給する第2のパルスコントローラとを有する。 Selection circuit and said control signal to repeatedly count the number of pulses now the selection circuit at the same voltage value of the stepwise pulse to output a voltage of at least one stage high value for outputting One of the signal voltage only select a first pulse controller for outputting to the selection circuit, receiving the output signal voltage of the selection circuit, the supply to the memory cell to the input voltage value one step occurs one or more pulses and a second pulse controller.

【0014】本発明の動作パルス印加方法によれば、半導体不揮発性メモリのメモリセルに対し、書込パルスまたは消去パルスとして、電圧値を段々大きくする階段状パルスであり、かつ、同じ電圧値での2回以上の繰り返しを有するパルス列が印加される。 According to the operation pulse applying method of the present invention, the memory cell of a semiconductor nonvolatile memory, a write pulse or an erase pulse, a step-like pulse increases the voltage value gradually, and, at the same voltage value pulse train having two or more repetitions of is applied. これにより、階段状パルスの隣り合う段の電圧値の違いを小さくすることなしにメモリセルのしきい値電圧分布を狭く制御することが可能となる。 Thus, it is possible to control a narrow threshold voltage distribution of the memory cell without reducing the difference in the voltage values ​​of the stages adjacent stepped pulse. しかも階段状パルスの電圧値を発生するチャージポンプ回路の昇圧電流、昇圧効率は低下しない。 Moreover boost current of the charge pump circuit for generating a voltage value of the step-like pulses, boosting efficiency is not reduced.

【0015】また、本発明の動作パルス発生回路によれば、チャージポンプ回路において、昇圧各段から階段状パルスの元となる値の違う信号電圧が発生され、これら信号電圧が選択回路に出力される。 Further, according to the operation pulse generating circuit of the present invention, in the charge pump circuit, different signal voltages the underlying value of the step-like pulse is generated from the booster stages, these signal voltages are output to the selection circuit that. 第1のパルスコントローラでは、階段状パルスの同じ電圧値での繰り返しパルス数をカウントすると次に上記選択回路が1段高い値の電圧を出力するように制御信号が生成されて選択回路に出力される。 In the first pulse controller, is output to the selection circuit the control signal is generated so as repeatedly counting the number of pulses then the selection circuit outputs a voltage of one stage high values ​​of the same voltage values ​​of the stepwise pulse that. 選択回路では、チャージポンプ回路の各段から発生した入力信号電圧群の中から1つの信号電圧のみが選択され、階段状波形の信号が第2のパルスコントローラに出力される。 By the selection circuit, only one signal voltage from the input signal voltage group generated from each stage of the charge pump circuit is selected, the signal of the stepped waveform is output to the second pulse controller. そして、第2のパルスコントローラにおいて、選択回路の出力信号電圧を受けて、少なくとも入力電圧値1段に対しパルスを1個または2個以上発生され、メモリセルに対して書き込みパルスまたは消去パルスとして供給される。 Then, in the second pulse controller receives the output signal voltage of the selection circuit, are generated one or more pulses to at least the input voltage value one stage, supplied as a write pulse or an erase pulse to the memory cell It is. これにより、書込パルスまたは消去パルスとして、電圧値を段々大きくする階段状パルスであり、かつ、同じ電圧値での2回以上の繰り返しを有するパルス列が印加される。 Accordingly, as a write pulse or an erase pulse, a step-like pulse increases the voltage value gradually, and a pulse train having two or more repetitions of the same voltage value is applied.

【0016】 [0016]

【発明の実施の形態】図1は、本発明に係る半導体不揮発性メモリの階段状動作パルス発生回路の一例を示す回路図である。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION is a circuit diagram showing an example of a stepwise operating the pulse generating circuit of a semiconductor nonvolatile memory according to the present invention. この階段状パルス発生回路10aは、図1 The stepped pulse generating circuit 10a, Fig. 1
に示すように、チャージポンプ回路11、マルチプレクサ12、第1のパルスコントローラ13、および第2のパルスコントローラ14により構成されている。 As shown in, the charge pump circuit 11, a multiplexer 12, it is constituted by a first pulse controller 13 and the second pulse controller 14,.

【0017】チャージポンプ回路11は、図7に示す回路構成と同様の回路構成を有し、相補的なレベルをとるクロック信号φ,/φの入力に基づき、キャパシタC 1 The charge pump circuit 11 has the same circuit configuration as the circuit configuration shown in FIG. 7, the clock signal phi taking complementary levels, based on input / phi, the capacitor C 1
〜Cmの容量結合により各ノードN 1 〜Nmの昇圧を順次行い、ノードNn,Nn+1,…,Nm-1 ,Nmの各段から階段状パルスの元となる値の違う信号電圧を発生し、ダイオードDOで波形整形してマルチプレクサ12 Sequentially performs boosting of the node N 1 to NM by capacitive coupling ~Cm, node Nn, Nn + 1, ..., generating Nm-1, different signal voltages the underlying value of the step-like pulses from each stage of Nm and, multiplexer 12 and waveform shaped by the diode DO
に出力する。 And outputs it to.

【0018】マルチプレクサ12は、チャージポンプ回路11の各段から発生した入力信号電圧群の中から1つの信号電圧のみを選択し信号S12として第2のパルスコントローラ14に出力する。 The multiplexer 12 outputs the selected signal S12 only one signal voltage from the input signal voltage group generated from each stage of the charge pump circuit 11 to the second pulse controller 14. このマルチプレクサ12 The multiplexer 12
の出力信号S12は階段状波形となる。 The output signal S12 of the stepped waveform.

【0019】マルチプレクサ12は、たとえばそのゲート線が第1のパルスコントローラ13の出力制御信号で制御され、出力側がワイヤードオアされたチャージポンプ回路11の出力数に応じた数のトランスミッションゲート121n,121n+1 ,…,121m-1 ,121m [0019] Multiplexer 12, for example, a gate line is controlled by the output control signal of the first pulse controller 13, the number of transmission gates 121n output side corresponding to the output speed of the charge pump circuit 11 which is wired OR, 121n + 1, ..., 121m-1, 121m
と、第1のパルスコントローラ13で制御するゲート線群が全て「0(ローレベル)」のときマルチプレクサ1 When, the multiplexer 1 when the gate line group controlled by a first pulse controller 13 are all "0 (low level)"
2出力を「0」とするノア回路122、およびトランスミッションゲート群の出力側(ワイヤードオア)の接続点と接地ラインとの間に接続され、ゲートがノア回路1 It is connected to two outputs between the connection point and the ground line of "0" to the NOR circuit 122, and the transmission gate group on the output side (wired OR) gate NOR circuit 1
22の出力に接続されたnチャネルMOSトランジスタ123により構成される。 It constituted by n-channel MOS transistor 123 connected to the output of 22.

【0020】第1のパルスコントローラ13は、たとえばn進カウンタ131とシフトレジスタ132とから構成される。 The first pulse controller 13, for example, composed of n-ary counter 131 and shift register 132.. 具体的には、パルスイネーブル信号PEをn Specifically, the pulse enable signal PE n
進カウンタ131のクロックCK Of the advance counter 131 clock CK 1とする。 1 to. n進カウンタ131のnは階段状パルスの同じ電圧値での繰り返しパルス数と同一に設定されている。 n of n-ary counter 131 is set equal to the repetition number of pulses at the same voltage value of the stepped pulses. n進カウンタ131 n-ary counter 131
の桁上げ信号Carry OUT はシフトレジスタ132のクロックCK 2となる。 The carry signal Carry OUT becomes a clock CK 2 of the shift register 132. このクロックに従いシフトレジスタがQ A ,…から順々に(ハイレベル(H)の制御信号を出力する。シフトレジスタ132の各出力は、直接またはインバータINVn〜INVmを介し、マルチプレクサ12内のトランスミッションゲート121n〜121 Shift register according to this clock Q A, and outputs a control signal from ... one after the other (high level (H). Each output of the shift register 132, via a direct or an inverter INVn~INVm, transmission gate multiplexer 12 121n~121
mの各ゲートへの入力となる。 m is an input to each gate of. マルチプレクサ12においては、シフトレジスタ132の制御で順々にトランスミッションゲート121n〜121mが開くことにより階段状波形の出力が行われる。 In the multiplexer 12, the output of the step-like waveform is performed by the transmission gate 121n~121m opens in sequence under the control of the shift register 132.

【0021】すなわち、第1のパルスコントローラ13 [0021] That is, the first pulse controller 13
は、階段状パルスの同じ電圧値での繰り返しパルス数のnをカウントすると次にマルチプレクサ12が1段高い電圧を出力できるように制御する。 It is then multiplexer 12 when it counts the repetition number of pulses n of the same voltage values ​​of the stepwise pulse is controlled to be output one stage higher voltage. 通常の階段状パルスを発生する場合は第1のパルスコントローラ13内のn n the case of generating a normal stepped pulses in the first pulse controller 13
進カウンタ131は省略され、パルスイネーブル信号P Ary counter 131 is omitted, the pulse enable signal P
Eを直接シフトレジスタ132のクロックCK 2とする。 E directly to the clock CK 2 of the shift register 132.

【0022】第2のパルスコントローラ14は、マルチプレクサ12からの階段状波形の信号S12を入力し、 The second pulse controller 14 receives the signal S12 in stepped waveform from the multiplexer 12,
図示しないメモリセルに与える実際の階段状パルスを出力する。 And it outputs the actual staircase pulse applied to the memory cell not shown. 具体的には、第2のパルスコントローラ14への入力電圧値1段に対しパルスを1個または2個以上出力することにより、通常の階段状パルスまたは階段状パルスであり、かつ、同じ電圧値での2回以上に繰り返しを有するパルス列を発生する。 Specifically, by the input voltage value one stage to the second pulse controller 14 outputs a pulse one or more, usually stepped pulses or step-like pulse, and the same voltage value generating a pulse train having a repetition in two or more times in. この第2のパルスコントローラ14らの出力パルスS14がメモリセルに与えられる書込パルスまたは消去パルスとなる。 Output pulse S14 in the second pulse controller 14 et is write pulse or an erase pulse is applied to the memory cell.

【0023】パルスコントローラ14は、たとえばパルスイネーブル信号PEで制御されるトランスミッションゲート141と、トランスミッションゲート141の出力と接地ラインとの間に接続され、ゲートにパルスイネーブル信号PEをインバータINVで反転させた信号(トランスミッションゲートの一方のゲート入力)が入力されるnチャネルMOSトランジスタ142により構成される。 The pulse controller 14 includes a transmission gate 141 which is controlled for example by a pulse enable signal PE, which is connected between the output of transmission gate 141 and the ground line, and the pulse enable signal PE is inverted by the inverter INV to the gate It constituted by n-channel MOS transistor 142 which signals (one gate input of the transmission gate) is input. パルスイネーブル信号PEは、パルスコントローラ14の出力パルスS14と同期する信号となる。 Pulse enable signal PE is a signal synchronized with the output pulse S14 in pulse controller 14.
図2は、パルスコントローラ14の出力信号S14の波形例を示している。 Figure 2 shows an example of the waveform of the output signal S14 of the pulse controller 14.

【0024】次に、上記構成による動作を、図3のタイミングチャートを参照しながら説明する。 Next, the operation by the above configuration will be explained with reference to the timing chart of FIG. なお、ここでは、第1のパルスコントローラ13のn進カウンタ13 Here,, n-ary counter 13 of the first pulse controller 13
1を3進カウンタとして説明する。 Describing 1 as ternary counter.

【0025】チャージポンプ回路11において、相補的なレベルをとるクロック信号φ,/φの入力に基づき、 [0025] In the charge pump circuit 11, a clock signal phi taking complementary levels, based on input / phi,
キャパシタC 1 〜Cmの容量結合により各ノードN 1 Each node N 1 ~ due to the capacitive coupling of the capacitor C 1 ~Cm
Nmの昇圧が順次行われ、ノードNn,Nn+1 ,…,N Nm boosting is performed sequentially, node Nn, Nn + 1, ..., N
m-1 ,Nmの各段から階段状パルスの元となる値の違う信号電圧が発生され、これら信号電圧が、ダイオードD m-1, a different signal voltages the underlying value of the step-like pulses from each stage of Nm is generated, these signals voltages, the diode D
Oで波形整形されてマルチプレクサ12に出力される。 O in which waveform shaping is outputted to the multiplexer 12.

【0026】第1のパルスコントローラ13では、3進カウンタ131で、図3に示すように、パルスイネーブル信号PEの3つ目のパルスでキャリアウト(Carry OU [0026] In the first pulse controller 13, in the ternary counter 131, as shown in FIG. 3, carry out in the third pulse of the pulse enable signal PE (Carry OU
T )のパルスが発生される。 Pulse of T) is generated. このキャリアウトパルスがクロックとしてシフトレジスタ132に供給される。 This carry-out pulse is supplied to the shift register 132 as a clock. そして、シフトレジスタ132においては、入力クロックに応じて、出力端Q Then, in the shift register 132 in accordance with an input clock, an output terminal Q A 〜から順々にハイレベルの制御信号がマルチプレクサ12に出力される。 Control signals sequentially to the high level from the A ~ are output to the multiplexer 12.

【0027】マルチプレクサ12では、第1のパルスコントローラ13の出力制御信号がトランスミッションゲート121n〜121mの各ゲートへの入力となる。 [0027] The multiplexer 12, the output control signal of the first pulse controller 13 is input to each gate of the transmission gate 121N~121m. これにより、マルチプレクサ12においては、シフトレジスタ132の制御で順々にトランスミッションゲート1 Thus, the multiplexer 12, the transmission gate 1 in sequence under the control of the shift register 132
21n〜121mが開きチャージポンプ回路11の各段から発生した入力信号電圧群の中から1つの信号電圧のみが選択され、階段状波形の信号S12が第2のパルスコントローラ14に出力される。 Only one signal voltage from the input signal voltage group generated from each stage of the charge pump circuit 11 opens 21n~121m is selected, the signal S12 in stepped waveform is output to the second pulse controller 14.

【0028】第2のパルスコントローラ14では、パルスイネーブル信号PEの入力に基づき、入力電圧値1段に対しパルスを1個または2個以上出力することにより、通常の階段状パルスまたは階段状パルスであり、かつ、同じ電圧値での2回以上の繰り返しを有するパルス列が発生され、このパルス列S14が、書込パルスまたは消去パルスとして、図示しないメモリセルに対して供給される。 [0028] In the second pulse controller 14, based on the input of the pulse enable signal PE, some of the pulse outputs one or more the input voltage value one stage, in the usual stepped pulses or stepped pulses There, and the same pulse train having two or more repetitions of a voltage value is generated, the pulse train S14 is, as the write pulse or an erase pulse is supplied to the memory cell not shown.

【0029】このように、半導体不揮発性メモリのメモリセルに対し、書込パルスまたは消去パルスとして、電圧値を段々大きくする階段状パルスであり、かつ、同じ電圧値での2回以上の繰り返しを有するパルス列S14 [0029] Thus, the memory cell of a semiconductor nonvolatile memory, a write pulse or an erase pulse, a step-like pulse increases the voltage value gradually, and, two or more repetitions of the same voltage value pulse train S14 with
を印加することにより、チャージポンプ回路11の昇圧効率低下なしにメモリセルのしきい値電圧Vth分布を狭く制御することが可能である。 By applying, it is possible to control narrow threshold voltage Vth distribution of the memory cell without boosting efficiency reduction of the charge pump circuit 11.

【0030】階段状パルスの1つの電圧値において1回ではなく2回以上の繰り返しパルス列を与えるのは以下の理由による。 [0030] give repetitive pulse train of two or more times instead of once in one of the voltage value of step-like pulse for the following reason. すなわち、チャージポンプ1段当たりの昇圧電圧を適正な昇圧電流、昇圧効率を確保するところの値に設定し、無理に小さな値とはしない。 That is, proper boosting current boosted voltage per charge pump one stage, set to a value at which to secure the boosting efficiency, not the force small value. こういうチャージポンプを使うことにより、階段状パルスの隣り合う段の電圧値の違いは小さくなっていない。 By using such a charge pump, the difference of the voltage value of the stage adjacent stepped pulse is not smaller. しかし、このままでは図6の段々となっている1段当たりのしきい値電圧Vthの変動値が大きいので、狭いしきい値電圧Vth分布制御は困難である。 However, this remains a large variation in the threshold voltage Vth of the 1-stage per has become progressively in FIG. 6, a narrower threshold voltage Vth distribution control is difficult. そこで階段状パルスの1 Then I stepped pulse 1
つの電圧値において1回ではなく2回以上の繰り返しパルス列を与えることにすれば、これらのパルス間のしきい値電圧Vth変動値は小さくなる。 If One of the voltage value in providing repetitive pulse train of two or more times instead of once, the threshold voltage Vth variation value between these pulses is reduced. 具体的には図2に示すように、階段状パルスの各電圧値において同じ電圧値での2回以上の繰り返しパルス列を与える。 As shown in FIG. 2 in particular, it gives a repetitive pulse train of two or more times at the same voltage value in the voltage values ​​of the stepped pulses. これにより、階段状パルスの隣り合う段の電圧値の違いを小さくすることなしにメモリセルのしきい値電圧Vth分布を狭く制御することが可能となる。 Thus, it is possible to control narrow threshold voltage Vth distribution of the memory cell without reducing the difference in the voltage values ​​of the stages adjacent stepped pulse. しかも階段状パルスの電圧値を発生するチャージポンプの昇圧電流、昇圧効率は低下しない。 Moreover boost current of the charge pump for generating a voltage value of the step-like pulses, boosting efficiency is not reduced.

【0031】図4に、そのようなパルスを与えた場合のメモリセルのしきい値電圧Vth対パルス印加時間tの関係を示す。 [0031] FIG. 4 shows the relationship between the threshold voltage Vth versus pulse applying time t of the memory cell when given such a pulse. 図4は同じ電圧値での4回の繰り返しパルス列を与えた場合の例を示し、黒点部分が各パルスでのしきい値電圧Vthである。 Figure 4 shows an example in which given 4 times repetitive pulse train of the same voltage value, the black dot portion is a threshold voltage Vth of each pulse.

【0032】以上説明したように、本例によれば、階段状パルス発生回路10aを、相補的なレベルをとるクロック信号φ,/φの入力に基づき、キャパシタC 1 〜C [0032] As described above, according to this embodiment, the stepped pulse generating circuit 10a, the clock signal phi taking complementary levels, based on input / phi, the capacitor C 1 -C
mの容量結合により各ノードN 1 〜Nmの昇圧を順次行い、ノードNn,Nn+1 ,…,Nm-1 ,Nmの各段から階段状パルスの元となる値の違う信号電圧を発生するチャージポンプ回路11と、チャージポンプ回路11の各段から発生した入力信号電圧群の中から1つの信号電圧のみを選択し信号S12として出力するマルチプレクサ12と、階段状パルスの同じ電圧値での繰り返しパルス数のnをカウントすると次にマルチプレクサ12が少なくとも1段高い電圧を出力できるように制御するパルスコントローラ13と、マルチプレクサ12からの階段状波形の信号S12を入力し、入力電圧値1段に対しパルスを1個または2個以上出力することにより、通常の階段状パルスまたは階段状パルスでありかつ同じ電圧値での2回以上に繰り返 sequentially performs boosting of the node N 1 to NM by capacitive coupling of m, the node Nn, Nn + 1, ..., for generating a different signal voltages the underlying value of the step-like pulses from each stage of Nm-1, Nm a charge pump circuit 11, a multiplexer 12 for outputting a selected signal S12 only one signal voltage from the input signal voltage group generated from each stage of the charge pump circuit 11, the repetition of the same voltage values ​​of the stepwise pulse When counting the n number of pulses then multiplexer 12 and the pulse controller 13 for controlling so as to output at least one stage higher voltage, and inputs the signal S12 stepped waveform from the multiplexer 12, the input voltage value one stage to by outputting one or more pulse, repeated more than once in it and the same voltage value at normal stepped pulses or stepped pulses を有するパルス列を発生するパルスコントローラ14とから構成し、パルスコントローラ14の出力パルスS14を書込パルスまたは消去パルスとしてメモリセルに供給するので、チャージポンプ回路の昇圧電流、昇圧効率の低下なしにメモリセルの分布を狭く制御することができる。 Constructed from the pulse controller 14 for generating a pulse train having a so supplied to the memory cell output pulses S14 in pulse controller 14 as a write pulse or an erase pulse, the memory boost current of the charge pump circuit, without reducing boosting efficiency it is possible to control a narrow distribution of the cell.

【0033】また、以上の階段状パルス発生回路10a [0033] In addition, more than stepped pulse generating circuit 10a
を構成するチャージポンプ回路11、マルチプレクサ1 The charge pump circuit 11 constituting the multiplexer 1
2、パルスコントローラ13,14は全てMOSプロセスにより作製可能であるので、メモリアレイが搭載されたものと同じチップに搭載することができる利点がある。 2, since all the pulse controller 13 can be manufactured by a MOS process, there is an advantage that can be mounted on the same chip as the memory array is mounted.

【0034】 [0034]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
チャージポンプ回路の昇圧電流、昇圧効率の低下なしにメモリセルの分布を狭く制御することができる。 Boosting current of the charge pump circuit can be controlled narrow distribution of the memory cell without reducing boosting efficiency. また、 Also,
電圧値を段々大きくする通常の階段状パルスまたは階段状パルスでありかつ同じ電圧値での2回以上の繰り返しを有するパルス列を発生する回路を、MOSプロセスで作製可能な既知のチャージポンプ回路やマルチプレクサを用いて実現できる。 Normal stepped pulse or a step-like pulse and a circuit for generating a pulse train having two or more repetitions of the same voltage value, MOS process can produce a known charge pump circuits and multiplexers to increase the voltage value gradually It can be achieved by using a. そのためメモリアレイが搭載されたものと同じチップに搭載することができる。 It can be mounted on the same chip as that for the memory array is mounted.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る半導体不揮発性メモリの階段状パルス発生回路の一例を示す回路図である。 1 is a circuit diagram showing an example of a stepwise pulse generating circuit of a semiconductor nonvolatile memory according to the present invention.

【図2】本発明に係る階段状パルスの一例を示す図である。 Is a diagram illustrating an example of a stepwise pulse according to the present invention; FIG.

【図3】図1の動作を説明するためのタイミングチャートである。 3 is a timing chart for explaining the operation of Figure 1.

【図4】本発明に係る階段状パルスを与えた場合のメモリセルのしきい値電圧対パルス印加時間の関係を示す図である。 4 is a diagram showing the relationship between the threshold voltage versus pulse applying time of the memory cells when given a stepped pulse of the invention.

【図5】一般的な書込(消去)パルスおよび階段状パルス例を示す図である。 5 is a diagram showing a typical write (erase) pulse and stepped pulses example.

【図6】図5に示す階段状パルスを与えた場合のメモリセルのしきい値電圧対パルス印加時間の関係を示す図である。 6 is a diagram showing the relationship between the threshold voltage versus pulse applying time of the memory cells when given a stepped pulse shown in FIG.

【図7】チャージポンプ回路の構成例を示す回路図である。 7 is a circuit diagram showing a configuration example of the charge pump circuit.

【図8】図7のチャージポンプ回路の1段当たりの昇圧電圧についての説明図である。 8 is an explanatory view of the step-up voltage per one stage of the charge pump circuit of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

10a…階段状パルス発生回路 11…チャージポンプ回路 12…マルチプレクサ 121n〜121m…トランスミッションゲート 122…ノア回路 123…nチャネルMOSトランジスタ 13…第1のパルスコントローラ 131…n進カウンタ 132…シフトレジスタ 14…第2のパルスコントローラ 141…トランスミッションゲート 142…nチャネルMOSトランジスタ 10a ... stepped pulse generating circuit 11 ... charge pump circuit 12 ... multiplexer 121N~121m ... Transmission gates 122 ... NOR circuit 123 ... n-channel MOS transistors 13 ... first pulse controller 131 ... n-ary counter 132 ... shift register 14 ... first second pulse controller 141 ... transmission gate 142 ... n-channel MOS transistor

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 メモリセルに対して所定のパルス列を印加する半導体不揮発性メモリの動作パルス印加方法であって、 情報の書き込みまたは消去時に、電圧値を段々大きくする階段状パルスであり、かつ、同じ電圧値での2回以上の繰り返しを有するパルス列を印加する半導体不揮発性メモリの動作パルス印加方法。 1. A work pulse applying method of a semiconductor nonvolatile memory for applying a predetermined pulse sequence to the memory cell, writing or erasing of information, a step-like pulse increases the voltage value gradually, and, operation pulse applying method of a semiconductor nonvolatile memory for applying a pulse train having two or more repetitions of the same voltage value.
  2. 【請求項2】 階段状パルスを発生してメモリセルに供給する半導体不揮発性メモリの動作パルス発生回路であって、 値の違う信号電圧を発生するチャージポンプ回路と、 制御信号の入力に応じて上記チャージポンプ回路の各段から発生した信号電圧群の中から1つの信号電圧のみを選択して出力する選択回路と、 階段状パルスの同じ電圧値での繰り返しパルス数をカウントすると次に上記選択回路が少なくとも1段高い値の電圧を出力するように上記制御信号を上記選択回路に出力する第1のパルスコントローラと、 上記選択回路の出力信号電圧を受けて、入力電圧値1段に対しパルスを1個または2個以上発生して上記メモリセルに供給する第2のパルスコントローラとを有する半導体不揮発性メモリの動作パルス発生回路。 2. A operation pulse generating circuit of a semiconductor nonvolatile memory and supplies the stepped pulse occurs in the memory cell, a charge pump circuit for generating a different signal voltages for its value in response to the input of the control signal then the selection a selection circuit that selects and outputs only one signal voltage from the signal voltage group generated from each stage of the charge pump circuit and counts the repetition number of pulses of the same voltage values ​​of the stepwise pulse a first pulse controller circuit outputs the control signal so as to output a voltage of at least one stage higher value to the selection circuit, receiving the output signal voltage of the selection circuit, the pulse with respect to the input voltage value one step one or operation pulse generating circuit of a semiconductor nonvolatile memory having a two or more generated by the second pulse controller supplied to the memory cell.
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