JPH0954727A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH0954727A JPH0954727A JP7224509A JP22450995A JPH0954727A JP H0954727 A JPH0954727 A JP H0954727A JP 7224509 A JP7224509 A JP 7224509A JP 22450995 A JP22450995 A JP 22450995A JP H0954727 A JPH0954727 A JP H0954727A
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- cpu
- voltage
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Abstract
(57)【要約】
【目的】供給電圧低下時において内部データの破壊を防
ぐことができるＩＣカードを提供する。 【構成】ＩＣへの供給電圧が所定値よりも低下したこと
を検知し電圧低下信号を出力する電圧検知手段と、前記
電圧低下信号によりＣＰＵの動作を停止し外部リセット
信号によりＣＰＵの動作を開始するＣＰＵ制御手段と、
を有するＩＣカード。
ぐことができるＩＣカードを提供する。 【構成】ＩＣへの供給電圧が所定値よりも低下したこと
を検知し電圧低下信号を出力する電圧検知手段と、前記
電圧低下信号によりＣＰＵの動作を停止し外部リセット
信号によりＣＰＵの動作を開始するＣＰＵ制御手段と、
を有するＩＣカード。
Description
【０００１】
【発明の属する技術分野】本発明はＩＣカードの技術に
属する。特にＩＣカードにおいて供給電圧低下時にＣＰ
Ｕ（中央処理装置）の動作を停止し、メモリに格納され
たデータを保護する技術に属する。
属する。特にＩＣカードにおいて供給電圧低下時にＣＰ
Ｕ（中央処理装置）の動作を停止し、メモリに格納され
たデータを保護する技術に属する。
【０００２】
【従来の技術】従来の磁気ストライプカードに較べて、
マイクロコンピュータ、メモリー等のＩＣを装着、もし
くは内蔵させたＩＣカードは、セキュリティが高くプラ
イバシーが保護され記憶容量が大きいという特徴がある
ことから、様々な分野での利用が広まってきている。ま
た標準化も進められ、たとえばＩＳＯ／ＴＣ９７／ＳＣ
１７（国際標準化機構のＩＤカードの専門部会）におい
て標準規格が作成されている。ところでＩＣカードでは
供給電圧を監視し、ある規定の電圧値以下になった時、
あるいは、ある電圧値からある電圧値の幅に入った場合
に、その現象を異常事態として検知する機能が具備され
ている場合がある。たとえば、その場合には異常事態を
検知したことを示すフラグをセットする等が行われる。
マイクロコンピュータ、メモリー等のＩＣを装着、もし
くは内蔵させたＩＣカードは、セキュリティが高くプラ
イバシーが保護され記憶容量が大きいという特徴がある
ことから、様々な分野での利用が広まってきている。ま
た標準化も進められ、たとえばＩＳＯ／ＴＣ９７／ＳＣ
１７（国際標準化機構のＩＤカードの専門部会）におい
て標準規格が作成されている。ところでＩＣカードでは
供給電圧を監視し、ある規定の電圧値以下になった時、
あるいは、ある電圧値からある電圧値の幅に入った場合
に、その現象を異常事態として検知する機能が具備され
ている場合がある。たとえば、その場合には異常事態を
検知したことを示すフラグをセットする等が行われる。
【０００３】
【発明が解決しようとする課題】しかしながらそのフラ
グはＲＯＭ（Read Only Memory；ＩＣカードを動作させ
るプログラムや固定データが格納される）に内蔵された
プログラムが参照してフラグに応じた処理をプログラム
自身が行うものである。したがって、異常事態において
はその処理が正常に行われる保証がなく、確実にＣＰＵ
暴走を防ぐものとはいえなかった。ＣＰＵが暴走する
と、ＲＡＭ（Random Access Memory；ＩＣカードのメイ
ンメモリでありＩＣカードの内部に保管しておく内部デ
ータが格納される）に書き込まれた貴重なデータが失わ
れる場合がある。そこで、本発明の目的は供給電圧低下
時において内部データの破壊を防ぐことができるＩＣカ
ードを提供することにある。
グはＲＯＭ（Read Only Memory；ＩＣカードを動作させ
るプログラムや固定データが格納される）に内蔵された
プログラムが参照してフラグに応じた処理をプログラム
自身が行うものである。したがって、異常事態において
はその処理が正常に行われる保証がなく、確実にＣＰＵ
暴走を防ぐものとはいえなかった。ＣＰＵが暴走する
と、ＲＡＭ（Random Access Memory；ＩＣカードのメイ
ンメモリでありＩＣカードの内部に保管しておく内部デ
ータが格納される）に書き込まれた貴重なデータが失わ
れる場合がある。そこで、本発明の目的は供給電圧低下
時において内部データの破壊を防ぐことができるＩＣカ
ードを提供することにある。
【０００４】
【課題を解決するための手段】上記目的は、下記の本発
明により達成される。すなわち、本発明は「ＩＣへの供
給電圧が所定値よりも低下したことを検知し電圧低下信
号を出力する電圧検知手段と、前記電圧低下信号により
ＣＰＵの動作を停止し外部リセット信号によりＣＰＵの
動作を開始するＣＰＵ制御手段と、を有するＩＣカー
ド」である。本発明のＩＣカードによれば、電圧検知手
段によりＩＣへの供給電圧が所定値よりも低下したこと
が検知され電圧低下信号が出力されると、ＣＰＵ制御手
段はその電圧低下信号を入力してＣＰＵの動作を停止
し、また外部リセット信号を入力してＣＰＵの動作を開
始する。このように電圧低下時にＣＰＵの動作を停止す
るから、内部データの破壊を防ぐことができる。また本
発明は「前記ＣＰＵ制御手段は、前記電圧低下信号によ
りＣＰＵへ供給されるクロック信号またはリセット信号
もしくはその両方の信号のＣＰＵへの供給を停止させ、
外部リセット信号によりＣＰＵへ供給されるクロック信
号またはリセット信号もしくはその両方の信号のＣＰＵ
への供給を開始させるＩＣカード」である。これによ
り、確実なＣＰＵの停止と開始を行うこができる。
明により達成される。すなわち、本発明は「ＩＣへの供
給電圧が所定値よりも低下したことを検知し電圧低下信
号を出力する電圧検知手段と、前記電圧低下信号により
ＣＰＵの動作を停止し外部リセット信号によりＣＰＵの
動作を開始するＣＰＵ制御手段と、を有するＩＣカー
ド」である。本発明のＩＣカードによれば、電圧検知手
段によりＩＣへの供給電圧が所定値よりも低下したこと
が検知され電圧低下信号が出力されると、ＣＰＵ制御手
段はその電圧低下信号を入力してＣＰＵの動作を停止
し、また外部リセット信号を入力してＣＰＵの動作を開
始する。このように電圧低下時にＣＰＵの動作を停止す
るから、内部データの破壊を防ぐことができる。また本
発明は「前記ＣＰＵ制御手段は、前記電圧低下信号によ
りＣＰＵへ供給されるクロック信号またはリセット信号
もしくはその両方の信号のＣＰＵへの供給を停止させ、
外部リセット信号によりＣＰＵへ供給されるクロック信
号またはリセット信号もしくはその両方の信号のＣＰＵ
への供給を開始させるＩＣカード」である。これによ
り、確実なＣＰＵの停止と開始を行うこができる。
【０００５】
【発明の実施の形態】以下本発明の実施の形態について
説明する。図１は本発明のＩＣカードの特徴部分の構成
を示す図である。図１において、１は電圧低下検知手
段、２はＣＰＵ動作制御手段、３はＣＰＵ、４はＩＣカ
ード、５は供給電圧でありカード内ＣＰＵの動作電圧供
給端子ＶＣＣに供給され、６はグランドでありカードの
グランド端子ＧＮＤに接続され、７は外部リセット信号
でありカード内ＣＰＵのリセット信号供給端子ＲＳＴに
入力される。
説明する。図１は本発明のＩＣカードの特徴部分の構成
を示す図である。図１において、１は電圧低下検知手
段、２はＣＰＵ動作制御手段、３はＣＰＵ、４はＩＣカ
ード、５は供給電圧でありカード内ＣＰＵの動作電圧供
給端子ＶＣＣに供給され、６はグランドでありカードの
グランド端子ＧＮＤに接続され、７は外部リセット信号
でありカード内ＣＰＵのリセット信号供給端子ＲＳＴに
入力される。
【０００６】上記の構成において動作を説明する。図１
において電圧低下検知手段１には供給電圧５が供給され
る。供給電圧５はＩＣカードのＩＣを動作させるために
供給される電圧である。前述のように供給電圧５が最低
動作電圧よりも低下するとＣＰＵが暴走する等の異常動
作を行うこととなる。そこで安全を見込んで最低動作電
圧よりも少し高い電圧値を供給電圧５の所定値として設
定する。そして電圧検知手段１によりその所定値と供給
電圧５とが比較される。常にこの比較が行われ、その間
は監視状態となる。そして、何らかの事情により供給電
圧５が所定値よりも低下したことが検知されると電圧低
下信号が電圧低下検知手段１によってＣＰＵ制御手段２
に出力される。電圧低下検知手段１の具体的な回路構成
は本発明においては特に限定されない。公知の基準電圧
生成回路と公知の電圧比較回路を組み合わせて実現する
ことができる。
において電圧低下検知手段１には供給電圧５が供給され
る。供給電圧５はＩＣカードのＩＣを動作させるために
供給される電圧である。前述のように供給電圧５が最低
動作電圧よりも低下するとＣＰＵが暴走する等の異常動
作を行うこととなる。そこで安全を見込んで最低動作電
圧よりも少し高い電圧値を供給電圧５の所定値として設
定する。そして電圧検知手段１によりその所定値と供給
電圧５とが比較される。常にこの比較が行われ、その間
は監視状態となる。そして、何らかの事情により供給電
圧５が所定値よりも低下したことが検知されると電圧低
下信号が電圧低下検知手段１によってＣＰＵ制御手段２
に出力される。電圧低下検知手段１の具体的な回路構成
は本発明においては特に限定されない。公知の基準電圧
生成回路と公知の電圧比較回路を組み合わせて実現する
ことができる。
【０００７】ＣＰＵ制御手段２はその電圧低下信号を入
力してＣＰＵの動作を停止する。ＣＰＵ制御手段２の構
成は本発明においては特に限定されないが、ソフトウェ
アではなくハードウェアとして実現されることによりＣ
ＰＵ停止時に異常な動作が付随しないようにすること
と、外部リセット信号９により動作を開始するように構
成する。たとえば、ＣＰＵへのクロックの供給を停止す
る。また、ＣＰＵ制御手段２のハードウェアの最低動作
電圧は、他のハードウェア部分の最低動作電圧より低く
なるように、そしてＣＰＵ制御手段２が異常動作を行う
ような供給電圧の低下状態においては他のハードウェア
部分は完全に動作を停止するように設計される。
力してＣＰＵの動作を停止する。ＣＰＵ制御手段２の構
成は本発明においては特に限定されないが、ソフトウェ
アではなくハードウェアとして実現されることによりＣ
ＰＵ停止時に異常な動作が付随しないようにすること
と、外部リセット信号９により動作を開始するように構
成する。たとえば、ＣＰＵへのクロックの供給を停止す
る。また、ＣＰＵ制御手段２のハードウェアの最低動作
電圧は、他のハードウェア部分の最低動作電圧より低く
なるように、そしてＣＰＵ制御手段２が異常動作を行う
ような供給電圧の低下状態においては他のハードウェア
部分は完全に動作を停止するように設計される。
【０００８】
【実施例】次に、本発明について好適な実施例に基づい
て説明する。図２は本発明のＩＣカードにおけるＩＣ部
分の構成の一例を示す図である。図２において図１と同
一部分には同一の番号を付してある。図２において、８
はクロック信号でＣＬＫ（カード内ＣＰＵの動作クロッ
ク供給端子）に入力され、９は双方向データでありＩ／
Ｏ（双方向のデータ伝送用端子）に入力出力される。図
２に示すように、この例においてはこのＲＳＴとＣＬＫ
は直接的にＣＰＵ３に接続されるのではなくＣＰＵ制御
手段４に接続され間接的にＣＰＵ３に接続されるてい
る。また１０はＩＯＣ（入出力制御装置）、１１はＲＯ
Ｍ、１２はＲＡＭである。
て説明する。図２は本発明のＩＣカードにおけるＩＣ部
分の構成の一例を示す図である。図２において図１と同
一部分には同一の番号を付してある。図２において、８
はクロック信号でＣＬＫ（カード内ＣＰＵの動作クロッ
ク供給端子）に入力され、９は双方向データでありＩ／
Ｏ（双方向のデータ伝送用端子）に入力出力される。図
２に示すように、この例においてはこのＲＳＴとＣＬＫ
は直接的にＣＰＵ３に接続されるのではなくＣＰＵ制御
手段４に接続され間接的にＣＰＵ３に接続されるてい
る。また１０はＩＯＣ（入出力制御装置）、１１はＲＯ
Ｍ、１２はＲＡＭである。
【０００９】上記の構成において動作を説明する。図１
でも説明したように電圧低下検知手段１にはＩＣカード
のＩＣを動作させるために供給電圧５が供給される。供
給電圧５が最低動作電圧よりも低下するとＣＰＵが暴走
する等の異常動作を行うこととなる。そこで安全を見込
んで最低動作電圧よりも少し高い電圧値を供給電圧５の
所定値として設定する。そして電圧検知手段１によりそ
の所定値と供給電圧５とが比較される。常にこの比較が
行われ、その間は監視状態となる。そして、何らかの事
情により供給電圧５が所定値よりも低下したことが検知
されると電圧低下信号が電圧低下検知手段１によってＣ
ＰＵ制御手段２に出力される。
でも説明したように電圧低下検知手段１にはＩＣカード
のＩＣを動作させるために供給電圧５が供給される。供
給電圧５が最低動作電圧よりも低下するとＣＰＵが暴走
する等の異常動作を行うこととなる。そこで安全を見込
んで最低動作電圧よりも少し高い電圧値を供給電圧５の
所定値として設定する。そして電圧検知手段１によりそ
の所定値と供給電圧５とが比較される。常にこの比較が
行われ、その間は監視状態となる。そして、何らかの事
情により供給電圧５が所定値よりも低下したことが検知
されると電圧低下信号が電圧低下検知手段１によってＣ
ＰＵ制御手段２に出力される。
【００１０】図３はＣＰＵ制御手段２の構成の一例を示
す図である。図３においてＶｏｕｔは電圧低下検出手段
１である電圧検出器が出力する電圧低下信号である。図
４は図３における電圧検出器の電源投入時の動作を示す
グラフである。図４に示すように、電圧検出器は入力電
圧Ｖｉｎを基準電圧（所定値）Ｖａと比較し、Ｖｉｎ＞
Ｖａならば“Ｈ”を出力し、それ以外は“Ｌ”を出力す
る。図３にもどり、ＶｏｕｔはＦ／Ｆ（フリップ・フロ
ップ）のプリセット端子に接続され、Ｆ／Ｆのクリア端
子には外部リセット信号が接続されている。この例では
Ｆ／Ｆは２つのＮＡＮＤゲートで構成される。またＦ／
Ｆの出力端子のＱＢＡＲは２つのＡＮＤゲートの一方の
入力端子に接続され、２つのＡＮＤゲートの他方の入力
端子にはそれぞれクリア端子とクロック信号が接続され
いる。
す図である。図３においてＶｏｕｔは電圧低下検出手段
１である電圧検出器が出力する電圧低下信号である。図
４は図３における電圧検出器の電源投入時の動作を示す
グラフである。図４に示すように、電圧検出器は入力電
圧Ｖｉｎを基準電圧（所定値）Ｖａと比較し、Ｖｉｎ＞
Ｖａならば“Ｈ”を出力し、それ以外は“Ｌ”を出力す
る。図３にもどり、ＶｏｕｔはＦ／Ｆ（フリップ・フロ
ップ）のプリセット端子に接続され、Ｆ／Ｆのクリア端
子には外部リセット信号が接続されている。この例では
Ｆ／Ｆは２つのＮＡＮＤゲートで構成される。またＦ／
Ｆの出力端子のＱＢＡＲは２つのＡＮＤゲートの一方の
入力端子に接続され、２つのＡＮＤゲートの他方の入力
端子にはそれぞれクリア端子とクロック信号が接続され
いる。
【００１１】以上の構成において動作を説明する。ＩＣ
カードの通常動作は、外部リセット信号の入力によって
開始される。したがって、図３のＱＢＡＲは“Ｈ”の状
態となり、外部リセット信号は一方のＡＮＤゲートの出
力端子ＩＲＳＴに出力され、クロック信号は他方のＡＮ
Ｄゲートの出力端子ＩＣＬＫに出力される。すなわち、
２つのＡＮＤゲートは外部リセット信号とクロック信号
を通過させ、ＣＰＵ３は通常の動作を行う。ここで異常
検出信号としてＶｏｕｔから“Ｌ”がプリセット端子に
出力されると、ＱＢＡＲは“Ｌ”の状態となり、外部リ
セット信号は一方のＡＮＤゲートの出力端子ＩＲＳＴに
出力されず、クロック信号は他方のＡＮＤゲートの出力
端子ＩＣＬＫに出力されない。すなわち、２つのＡＮＤ
ゲートは外部リセット信号とクロック信号を遮断し、Ｃ
ＰＵ３は動作を停止する。
カードの通常動作は、外部リセット信号の入力によって
開始される。したがって、図３のＱＢＡＲは“Ｈ”の状
態となり、外部リセット信号は一方のＡＮＤゲートの出
力端子ＩＲＳＴに出力され、クロック信号は他方のＡＮ
Ｄゲートの出力端子ＩＣＬＫに出力される。すなわち、
２つのＡＮＤゲートは外部リセット信号とクロック信号
を通過させ、ＣＰＵ３は通常の動作を行う。ここで異常
検出信号としてＶｏｕｔから“Ｌ”がプリセット端子に
出力されると、ＱＢＡＲは“Ｌ”の状態となり、外部リ
セット信号は一方のＡＮＤゲートの出力端子ＩＲＳＴに
出力されず、クロック信号は他方のＡＮＤゲートの出力
端子ＩＣＬＫに出力されない。すなわち、２つのＡＮＤ
ゲートは外部リセット信号とクロック信号を遮断し、Ｃ
ＰＵ３は動作を停止する。
【００１２】図５は図４に示すＣＰＵ制御手段と関連信
号のタイミングチャートである。図５に示すように、Ｉ
Ｃカードへの電圧供給が電源ＯＮにより始まり、クロッ
ク信号の供給が開始され、通常動作が行われる。供給電
圧が低下するとクロック信号と外部リセット信号はＣＰ
Ｕへ到達せず、ＣＰＵは動作を停止する。供給電圧が回
復するとＶｏｕｔが“Ｈ”となり、ＱＢＡＲが“Ｈ”と
なる。外部リセット信号により、再度リセットをかける
と外部リセット信号、外部クロック信号はそれぞれＩＲ
ＳＴ，ＩＣＬＫへ出力され、ＣＰＵ３は再び通常動作を
開始する。
号のタイミングチャートである。図５に示すように、Ｉ
Ｃカードへの電圧供給が電源ＯＮにより始まり、クロッ
ク信号の供給が開始され、通常動作が行われる。供給電
圧が低下するとクロック信号と外部リセット信号はＣＰ
Ｕへ到達せず、ＣＰＵは動作を停止する。供給電圧が回
復するとＶｏｕｔが“Ｈ”となり、ＱＢＡＲが“Ｈ”と
なる。外部リセット信号により、再度リセットをかける
と外部リセット信号、外部クロック信号はそれぞれＩＲ
ＳＴ，ＩＣＬＫへ出力され、ＣＰＵ３は再び通常動作を
開始する。
【００１３】
【発明の効果】以上のように本発明によれば、供給電圧
低下時において内部データの破壊を防ぐことができるＩ
Ｃカードが提供される。また本発明のＩＣカードによれ
ば、電圧検知手段によりＩＣへの供給電圧が所定値より
も低下したことが検知され電圧低下信号が出力される
と、ＣＰＵ制御手段はその電圧低下信号を入力してＣＰ
Ｕの動作を停止し、また外部リセット信号を入力してＣ
ＰＵの動作を開始する。このように電圧低下時にＣＰＵ
の動作を停止するから、内部データの破壊を防ぐことが
できる。またＣＰＵ制御手段が、前記電圧低下信号によ
りＣＰＵへ供給されるクロック信号またはリセット信号
もしくはその両方の信号のＣＰＵへの供給を停止させ、
外部リセット信号によりＣＰＵへ供給されるクロック信
号またはリセット信号もしくはその両方の信号のＣＰＵ
への供給を開始させる本発明のＩＣカードによれば、確
実なＣＰＵの停止と開始を行うこができる。
低下時において内部データの破壊を防ぐことができるＩ
Ｃカードが提供される。また本発明のＩＣカードによれ
ば、電圧検知手段によりＩＣへの供給電圧が所定値より
も低下したことが検知され電圧低下信号が出力される
と、ＣＰＵ制御手段はその電圧低下信号を入力してＣＰ
Ｕの動作を停止し、また外部リセット信号を入力してＣ
ＰＵの動作を開始する。このように電圧低下時にＣＰＵ
の動作を停止するから、内部データの破壊を防ぐことが
できる。またＣＰＵ制御手段が、前記電圧低下信号によ
りＣＰＵへ供給されるクロック信号またはリセット信号
もしくはその両方の信号のＣＰＵへの供給を停止させ、
外部リセット信号によりＣＰＵへ供給されるクロック信
号またはリセット信号もしくはその両方の信号のＣＰＵ
への供給を開始させる本発明のＩＣカードによれば、確
実なＣＰＵの停止と開始を行うこができる。
【図１】本発明のＩＣカードの特徴部分の構成を示す図
である。
である。
【図２】本発明のＩＣカードにおけるＩＣ部分の構成の
一例を示す図である。
一例を示す図である。
【図３】ＣＰＵ制御手段２の構成の一例を示す図であ
る。
る。
【図４】図３における電圧検出器の電源投入時の動作を
示すグラフである。
示すグラフである。
【図５】図４に示すＣＰＵ制御手段と関連信号のタイミ
ングチャートである。
ングチャートである。
１ 電圧低下検知手段 ２ ＣＰＵ制御手段 ３ ＣＰＵ ４ ＩＣカード ５ 供給電圧 ６ グランド ７ 外部リセット信号 ８ クロック信号 ９ 双方向データ １０ ＩＯＣ １１ ＲＯＭ １２ ＲＡＭ
Claims (2)
- 【請求項１】ＩＣへの供給電圧が所定値よりも低下した
ことを検知し電圧低下信号を出力する電圧検知手段と、 前記電圧低下信号によりＣＰＵの動作を停止し外部リセ
ット信号によりＣＰＵの動作を開始するＣＰＵ制御手段
と、 を有することを特徴とするＩＣカード。 - 【請求項２】前記ＣＰＵ制御手段は、前記電圧低下信号
によりＣＰＵへ供給されるクロック信号またはリセット
信号もしくはその両方の信号のＣＰＵへの供給を停止さ
せ、 外部リセット信号によりＣＰＵへ供給されるクロック信
号またはリセット信号もしくはその両方の信号のＣＰＵ
への供給を開始させる、 ことを特徴とする請求項１記載のＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450995A JP3720878B2 (ja) | 1995-08-10 | 1995-08-10 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450995A JP3720878B2 (ja) | 1995-08-10 | 1995-08-10 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0954727A true JPH0954727A (ja) | 1997-02-25 |
| JP3720878B2 JP3720878B2 (ja) | 2005-11-30 |
Family
ID=16814920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22450995A Expired - Lifetime JP3720878B2 (ja) | 1995-08-10 | 1995-08-10 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3720878B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG83105A1 (en) * | 1998-07-07 | 2001-09-18 | Oki Electric Ind Co Ltd | Voltage monitoring circuit and memory card incorporating the same |
| JP2002229856A (ja) * | 2001-02-01 | 2002-08-16 | Dainippon Printing Co Ltd | 高セキュリティｉｃチップ |
| JP2004501468A (ja) * | 2000-06-21 | 2004-01-15 | 松下電器産業株式会社 | 記録メディアを装着した携帯端末 |
| US7126371B2 (en) | 2001-12-20 | 2006-10-24 | Kabushiki Kaisha Toshiba | Multi-function IC card |
| KR100649882B1 (ko) * | 2005-07-19 | 2006-11-27 | 삼성전자주식회사 | 비정상 조건 검출회로, 집적회로 카드, 및 ｃｐｕ 작동방법 |
| JP2007503797A (ja) * | 2003-05-30 | 2007-02-22 | プリヴァリス・インコーポレーテッド | 機密データへのアクセス及び使用を制御するための回路内セキュリティ・システム及び方法 |
-
1995
- 1995-08-10 JP JP22450995A patent/JP3720878B2/ja not_active Expired - Lifetime
Cited By (8)
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|---|---|---|---|---|
| SG83105A1 (en) * | 1998-07-07 | 2001-09-18 | Oki Electric Ind Co Ltd | Voltage monitoring circuit and memory card incorporating the same |
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| US7126371B2 (en) | 2001-12-20 | 2006-10-24 | Kabushiki Kaisha Toshiba | Multi-function IC card |
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| US9124930B2 (en) | 2003-05-30 | 2015-09-01 | Apple Inc. | In-circuit security system and methods for controlling access to and use of sensitive data |
| US9923884B2 (en) | 2003-05-30 | 2018-03-20 | Apple Inc. | In-circuit security system and methods for controlling access to and use of sensitive data |
| KR100649882B1 (ko) * | 2005-07-19 | 2006-11-27 | 삼성전자주식회사 | 비정상 조건 검출회로, 집적회로 카드, 및 ｃｐｕ 작동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3720878B2 (ja) | 2005-11-30 |
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