JPH09509773A - 可変データプロセッサ割り当ておよびメモリ共有 - Google Patents

Abstract

(57)【要約】 データ処理システムは、複数のＩ／Ｏチャネルと、複数のメモリと、前記Ｉ／Ｏチャネルおよびメモリ間のデータ経路選択手段とを具える。前記データ経路選択手段は、前記メモリへのデータおよび前記メモリからのデータの選択的な経路選択を可能にする第１バス手段と、前記Ｉ／Ｏチャネルへのデータおよび前記Ｉ／Ｏチャネルへのデータの選択的な経路選択を可能にする第２バス手段と、前記第１バス手段および第２バス手段を結合するように作用する他の複数のデータプロセッサとを含む。このアーキテクチャは、並列処理システムにおける柔軟なプロセッサ割り当ておよびメモリ共有を可能にする。

Description

【発明の詳細な説明】 可変データプロセッサ割り当ておよびメモリ共有発明の分野 本発明は、各々が少なくともデータの入力またはデータの出力を可能にする複 数のデータポート手段（またはＩ／Ｏチャネル）と、データ記憶用メモリ手段と 、前記複数のデータポート手段およびメモリ手段間のデータ経路選択手段とを具 えるデータ処理システムに関するものである。前記データ経路選択手段は、前記 メモリ手段へのデータおよび前記メモリ手段からのデータの選択的な経路選択を 可能にする第１バス手段を含む。背景技術 高速データ処理の障害の１つは、メモリとＣＰＵとの間のような、別個のデー タ処理ユニット間のインタフェースである。このインタフェースは、プログラム 命令およびデータの絶え間ない流れを運ぶ責任があるため、全体の処理システム において必須の経路である。並列処理は、一方では速度を上昇させるが、他方で はデータの適切な分配に関して特定のデータ処理タスクに依存する時間管理の問 題を引き起こす恐れがある。 上述したような並列アーキテクチャを支持するシステムは、米国特許明細書第 ５，１０３，３１１号から既知である。この参考文献は、モジュール式および階 層式アーキテクチャにおいて実時間を基礎としてビデオ標本を処理するプロセッ サシステムを開示している。このシステムは、少なくとも１つのプロセッサユニ ットを有し、このユニットは、複数の処理素子を有する少なくとも１つのモジュ ールを有する。前記素子は、並列に動作し、前記素子への入力信号と前記素子か らの出力信号とを適切に経路選択するためにクロスバスイッチに接続される。好 適には前記クロスバスイッチの各々の切り換えポイントにレジスタを設け、同じ 処理素子に対する同時のアクセス要求によって生じるかもしれない衝突を解決す る。このシステムにおけるすべてのレベルにおける標本化周波数とクロック周波 数との間には、一定の関係が存在する。 上述した形式の他のシステムは、米国特許明細書第４，５２１，８７４号から 既知であり、相互接続ノードにおいて追加のメモリ素子を有する相互接続クロス バマトリックスに関係する。前記メモリ素子の配置は、並列プロセッサ構造の動 作およびプログラミングを容易にする。素子ごとの記憶プロトコルは、機能的に 隣接するメモリ位置において記憶されたデータ項目の、個々のデータ項目が読み 出しによってメモリから消去された後の統合、すなわち、再圧縮を基礎とする。 このデータ再圧縮は、追加の回路網を必要とする。また、前記データ再圧縮は、 前の読み出し命令の実行と次の書き込み命令の実行との間に追加の時間を必要と することから、動作速度に上限を課する。したがって、このシステムは、実時間 を基礎としたビデオ信号処理には適さない。本発明の目的 既知のシステムの上述した例は、変更を行う、または処理タスクを能率的に割 り当てるには柔軟性がなさ過ぎるアーキテクチャを有するか、実時間を基礎とし てデータを扱えないアーキテクチャを有する。 本発明の目的は、特に、実時間を基礎として並列に行うべき多数のデータ処理 または信号処理タスクのために、利用できるメモリ容量および処理パワーを動的 で高い柔軟性のある方法において展開することができるデータ処理アーキテクチ ャを提供することである。他の目的は、容易に改良または変更できるこのような アーキテクチャを提供することである。本発明の要約 したがって本発明は、上述したデータ処理システムにおいて、前記データ経路 選択手段が、前記複数のデータポート手段に結合され前記データポート手段への データの経路選択および前記データポート手段からのデータの経路選択を可能に する第２バス手段と、前記第１バス手段および第２バス手段を相互接続しデータ を処理する他の複数のデータプロセッサとを具えることを特徴とするデータ処理 システムを提供する。 本発明におけるシステムは、前記複数のデータポート手段とメモリ手段とを、 前記プロセッサと第１および第２バス手段とを介して結合する。”プロセッサ” という言葉は、データ処理パワー、すなわらいくらかの知能を備え、したがって 単なるデータ記憶機能を越える装置を意味する。前記第１および第２バス手段を 、前記プロセッサを介して相互接続する。前記データポート手段に接続された装 置の形式に応じて、前記プロセッサは、種々の動作を実行することができる。例 えば、前記複数のデータポートを、コンピュータまたはデータ／グラフィックス プロセッサ、モニタ、ＴＶチューナおよびＶＣＲに接続するとする。この時、前 記多数のデータプロセッサは、例えば、前記ＴＶチューナおよびＶＣＲによって 供給されるデータに対する復号化および補間動作と、前記モニタに供給されるデ ータに対する走査に関係する動作および動き補償と、コンピュータデータに関す るグラフィックス処理とを実行しなければならない。 本発明は、メモリ容量および並列処理パワーの双方を、前記第１および第２バ スを相互接続するプロセッサを有することによって、最大限の程度に、多くの種 々の状況の下で使用することができるという考えを基礎としている。このアーキ テクチャは、各々のプロセッサが、前記メモリ手段全体に加え、各々のデータポ ート手段を制御可能的に取り扱えるようにする。実行すべき処理タスクに加え、 前記プロセッサからの、または前記プロセッサへの並列データストリームを、前 記結合されたプロセッサにおける処理能力を完全に使用する動作の間、前記プロ セッサ間で移動することができる。この並列アーキテクチャのモジュール的性質 は、前記システムの簡単な拡張または変更を容易にし、例えば、広範囲の処理状 況に対するユーザの要求における注文生産を可能にする。また、Ｉ／Ｏチャネル またはメモリユニットの追加や、Ｉ／Ｏチャネルに供給されるデータのフォーマ ットの変更は、１つまたはそれ以上のデータ処理の再プログラミングを単に必要 とするだけである。 前記プロセッサは、各々異なったチップを含んでもよい。このようにして、モ ジュール式アーキテクチャを、行おうとするタスクに必要なプロセッサチップを 差し込むことによって確立する。例えば、前記複数のプロセッサのうちで、低速 のものと、中速のものと、高速のものとが存在するようにして、ハードウェアの コストを最適化することができる。代わりに、２つまたはそれ以上のプロセッサ を、１つのチップにおいて結合してもよい。この集積された変形例は、最初のア ーキテクチャより、小さい空間および少ない物理的部品しか使用しないという利 点がある。前記プロセッサを、前記第１および第２バス手段で構成されるネット ワークと共に１つのチップにおいてすべて集積し、したがって、交点において処 理パワーを供給されるある種のクロスバスイッチの形態における一般に利用可能 なビルディングブロックを形成してもよい。前記プロセッサと、第１および第２ バス手段と、メモリ手段の一部または全体とを、一緒に集積してもよい。 前記プロセッサを、いくつかの方法において動作または協働させることができ る。前記プロセッサの特定の１つまたは特定の複数を予定し、前記Ｉ／Ｏチャネ ル（データポート手段）のいくつかに対して同じタスクを実行させることができ る。代わりに、前記プロセッサの特定の１つを予定し、前記Ｉ／Ｏチャネルのい くつかに対して異なったタスクを実行させることができる。 本発明によれば、データを並列に処理する方法が提供される。前記方法は、複 数の同時に生じる入力データのストリームを受けることと、複数のメモリ位置に 前記入力データを選択的に分配することと、前記同時に生じるストリームの入力 データにおける並列な動作を前記ストリームの受け取り後で前記入力データのメ モリ位置への選択的な分配前に選択的に実行することとを具える。この機能的な 分離によって、処理パワーおよびメモリ容量の柔軟性のある割り当てが可能にな る。前記において提案したダブルバス構造は、前記方法を実現するのに極めて好 適である。 本発明は、例えば、フルモーションビデオやコンピュータ発生グラフィックお よび音声を混合するハードウェアの処理の機能的な統合を達成する注文生産され るモジュール式のマルチメディアシステムに特に関係するが、これらに限定され ない。図面の説明 本発明を、添付した図の参照とともに、さらに詳細に例として説明する。これ らの図面の図１ないし８は、本発明によるシステムの実施例のブロック図を示す 。前記図面を通じて、同じ参照符は、同様のまたは対応する特徴を示す。詳細な実施例 第１実施例 図１は、多数の処理タスクを並列に実行する本発明によるシステムの第１の例 １００のブロック図である。システム１００は、各々が少なくともデータの入力 またはデータの出力を可能にする複数のデータポート手段またはＩ／Ｏチャネル １０２、１０４、１０６、１０８および１１０を具える。例えば、データポート １０２を高速チャネルとし、データポート１０４を中速チャネルとし、データポ ート１０６−１１０を低速チャネルとする。システム１００は、本例においては 表示メモリとして働くＤＲＡＭとして示す複数のメモリ１１２、１１４、１１６ 、１１８、１２０、１２２、１２４および１２６も含む。システム１００のデー タポート手段１０２−１１０とメモリ１１２−１２６との間にデータ経路選択手 段１２８をさらに設ける。データ経路選択手段は、メモリ１１２−１２６へのデ ータおよびメモリ１１２−１２６からのデータの選択的な経路選択を可能にする 第１双方向バス手段１３０と、データポート手段１０２−１１０に結合されデー タポート手段１０２−１１０へのデータおよびデータポート手段１０２−１１０ からのデータの選択的な経路選択を可能にする第２双方向バス手段１３２と、第 １バス手段１３０および第２バス手段１３２を相互接続し入力するデータおよび 出力するデータを処理する他の複数のデータプロセッサ１３４、１３６および１ ３８とを含む。プロセッサ１３４−１３８に、処理制御のために物理的に個別の プログラムおよびデータメモリ１４０、１４２および１４４を各々設けてもよい 。代わりに、プロセッサ１３４−１３８を、プロセッサ１３４−１３８の各々に 対する制御タスクを機能的に行う１つのプログラムおよびデータメモリを通じて 制御してもよい。 データ経路選択手段１２８は、データプロセッサ１３４、１３６および１３８ の各々と第１バス手段１３０のバスラインの各々との間に第１Ｉ／Ｏバッファま たはデータキャッシュの複数の組１４６、１４８および１５０を含む。前記第１ Ｉ／Ｏバッファは、アクセス制御および３端子出力部を有し、したがって、デー タを、メモリ１１２−１２６の任意に選択されたものにおいて記憶する前か、プ ロセッサ１３４−１３８の関連したものにおいて処理する前に、予め分類、集合 または分配することを可能にする。同様に、データ経路選択手段１２８は、デー タポート１０２、１０４、１０６、１０８および１２０の各々と第２バス手段１ ３２のバスラインの各々との間に他の第２Ｉ／Ｏバッファまたはデータキャッシ ュの複数の組１５２、１５４、１５６、１５８および１６０を含む。前記第２１ ／Ｏバッファは、アクセス制御および３端子出力部を有する。第２Ｉ／Ｏバッフ ァの組１５２−１６０は、データを、プロセッサ１３４−１３８の任意に選択さ れたものか、データポート１０２−１１０の任意に選択されたものへ経路選択す る前に、分類、集合または分配することを可能にする。 図示した例において、データポート手段１０２−１１０を複数の装置に以下の ように結合する。データポート手段１０２を、プログラムおよびデータメモリ１ ６４を有するコンピュータデータ／グラフィックスプロセッサ１６２に結合する 。データポート手段１０４を、表示モニタ１６６に結合する。データポート手段 １０６および１０８を、第１ＴＶチューナ１６８および第２ＴＶチューナ１７０ に各々結合する。データポート１１０を、ＶＣＲ１７２に結合する。 第１および第２バス手段１３０および１３２間のプロセッサ１３４−１３８の 位置によって、プロセッサ１３４−１３８の各々は、バス手段１３０および１３ ２を経て、メモリ１２２−１２６に加えデータポート手段１０２−１１０の各々 に制御的に働くことができる。したがって、処理パワーの能率的な共有が達成さ れる。例えば、プロセッサ１３４−１３８の各々を、装置１６８−１７０によっ て供給されるデータにおけるフィルタ処理、復号化および補間動作と、装置１６ ６に供給されるデータにおけるプログレッシブ走査動き補償動作、等とに寄与す るように予定することができる。プロセッサ１３４−１３８の各々を、モニタ１ ６６に表示すべき復号映像を構成し、メモリ１１２−１２６の１つまたはそれ以 上から供給されるデータにおける映像変換動作またはフィルタ処理動作に寄与す るように予定してもよい。 前記アーキテクチャのモジュール的性質は、システム１００におけるデータ経 路選択を、広範に種々の並列データ処理タスクに対して極めて柔軟で好適なもの にする。例えば、処理パワーの共有に加えて、プロセッサ１３４−１３８は、例 えば対話的動作の実行の間、バス手段１３０および１３２を介してこれらの間で データを交換することができる。さらに、前記アーキテクチャは、いくつかの処 理ステップを同じデータにおいて実行することができる。データを、これらのデ ータがプロセッサ１３４−１３８の他のものに供給される前のオフライン計算の ために、中間結果としてメモリ１１２−１２６またはプログラム／データメモリ １４０−１４４に記憶することができる。また、前記モジュール式アーキテクチ ャは、システム１００の簡単な拡張または変更に貢献する。例えば、Ｉ／Ｏチャ ネルの追加、またはＩ／Ｏチャネルに供給されるデータのフォーマットの変更は 、データプロセッサ１３４−１３８の１つまたはそれ以上の再プログラミングを 必要とするだけである。 データポート手段１０２−１１０およびメモリ１１２−１２６からのデータス トリームと、これらへのデータストリームのすべてを等しく高速に処理する必要 はないため、プロセッサ１３４−１３８は、一様な速度において処理する必要は なく、すなわちこれらを同一のものとする必要はない。例えば、プロセッサ１３ ４を中速信号プロセッサとしてもよく、プロセッサ１３６を高速信号プロセッサ としてもよく、プロセッサ１３８を低速信号プロセッサとしてもよい。このよう なアーキテクチャは、高速プロセッサは低速プロセッサより高価なためお金を節 約し、パワー消費を節約する。プロセッサ１３４−１３８間での処理タスクの割 り当てを、好適には、例えば効率または費用に関して最適化する。代わりに、プ ロセッサ１３４−１３８を、例えば、前記システムがすべてのデータポート１０ ２−１１０に高速度におけるデータの供給または要求を同時に要求する計画に対 して準備するために、すべて高速信号プロセッサとしてもよい。第２実施例 図２は、本発明によるシステムの第２の例２００のブロック図である。システ ム２００は、コンピュータデータ／グラフィックプロセッサ１６２およひそのメ モリ１６４を配置し直した点で、主にシステム１００と異なる。プロセッサ１６ ２によって供給されるデータを二度処理する必要はないかもしれないため、プロ セッサ１６２を、上述した処理パワーの共有における役割を演じるようにするた めに、プロセッサ１３４−１３８と機能的に同じレベルにおいて位置させること ができる。プロセッサ１６２を、プロセッサ１３４−１３８に関して上述したの と同様に、第１Ｉ／Ｏバッファの他の組２０２を介して第１バス手段１３０に結 合する。プロセッサ１６２を使用して、チューナ１６８および１７０によって伝 送される１つまたはそれ以上のビデオ信号から、データ、例えばテレテキストデ ータを抽出することができる。プロセッサ１６２は、これらの抽出されたデータ の処理や、グラフィックス表示の発生や、結合されたメモリ１１２−１２６によ って形成される表示メモリへの前記グラフィックス表示の書き込みも行うことが できる。第３実施例 図３は、本発明によるシステムの第３の例３００のブロック図である。システ ム３００は、システム２００の第２Ｉ／Ｏバッファ１５２−１６０に関する前記 システムの配置を変更した点で、主にシステム２００と異なる。第２Ｉ／Ｏバッ ファ１５２−１６０は、前記システムが、装置１６８−１７２によってデータポ ート１０４−１１０にランダムなアクセスパターンにおいて供給されるデータを 予め分類できるようにする。プロセッサ１３４−１６０を通過するデータを、宛 先、すなわちメモリ１１２−１２６の選択されたものに従って予め分類する必要 がないため、ランダムアクセスを基礎とする供給されたデータを分類する必要は もはやない。したがって、アクセス制御可能な第２Ｉ／Ｏバッファ１５２−１６ ０の組を、個々のキャッシュ３０２，３０４、３０６および３０８と、マルチプ レクサ３１０、３１２、３１４および３１６とに置き換える。分類は、プロセッ サ１３４−１３８および１６２と表示メモリのメモリ１１２−１２６との間のト ラフィックに対しては必須であることに注意されたい。システム３００のアーキ テクチャは、分離したＩ／Ｏバッファの数を、合計のバッファ容量に影響を及ぼ すことなく減少させる。第４実施例 図４は、本発明によるシステムの第４の例４００のブロック図である。システ ム４００と図３のシステム３００との主な違いは、プロセッサ１３４−１３８と 第１バス手段１３０とを相互接続するアクセス制御可能な第１Ｉ／Ｏバッファ１ ４６、１４８、１５０および２０２がないことである。アクセス制御可能Ｉ／Ｏ バッファ１４６−１５０および２０２を、マルチプレクサ４０２、４０４、４０ ６および４０８と個々のキャッシュ４１０、４１２、４１４、４１６、４１８、 ４２０、４２２および４２４とに置き換える。ここで、メモリ番号における分類 を、プロセッサ１３４−１３８および１６２によって行う必要がある。加えて、 プロセッサ１３４−１３８および１６２によるバス手段１３０および１３２の共 有は、前記プロセッサを含む各々のデータ移動が共通に所有されるバス手段１３ ０および１３２を使用するため、正確なプロセッサ同期化を必要とする。 任意に、システム４００に、マルチプレクサ３１０−３１６および４０２−４ ０８間に接続された追加のバスライン４２６および４２８を設け、例えば、プロ セッサ１３４−１３８および１６２間のフィードバックを可能にすることができ る。第５実施例 同様に、本明細書において参照される他のシステム、例えば、システム１００ 、２００および３００に、このようなフィードバック経路を必要な変更を加えて 設けてもよい。図５は、本発明によるシステムの第５の例５００のブロック図で ある。システム３００とシステム５００との主な違いは、プロセッサ１３４−１ ３８および１６２間の同時のプロセッサ間通信を、第１および第２バス手段１３ ０および１３２によるデータトラフィックを妨害することなく可能にするプロセ ッサ間バス５０２および５０４の追加である。第６実施例 図６は、本発明によるシステムの第６の例６００のブロック図である。システ ム４００のアーキテクチャとシステム６００のアーキテクチャとの主な違いは、 プロセッサ１３４、１３６および１６２が、ここでは１つのデータ入力／出力チ ャネルを共有することができる双方向ポートまたは入力／出力ポートを有するこ とである。ここでシステム４００のバス構造を合併し、分離した第１および第２ Ｉ／Ｏバッファの数を減少させることができる。ここで、第１バス手段１３０１ 、１３０２、１３０３、１３０４および１３０５と、第２バス手段１３２１、１ ３２２および１３２３と、プロセッサ間バス手段６０２とを含むすべてのバス手 段を、共通の共有されるマルチプレクサ６０４、６０６および６０８を介してプ ロセッサ１３４、１３６および１６２に接続する。第７実施例 図７は、本発明によるシステムの第７の例７００のブロック図である。システ ム７００に関して、ここでは第２Ｉ／Ｏバッファ１５２、１５４、１５６および １６０を、第２バス手段１３２を通過してプロセッサ１３４−１３８および１６ ２の方へ移動する。これは、ここでは第１および第２バス手段１３２が同様の配 置を得て、したがってアーキテクチャ上の複雑性が減少するという利点を有する 。システム７００に、システム５００と同様に、プロセッサ間バス手段５０２お よび５０４（ここでは図示せず）を設けてもよい。第８実施例 図８は、本発明によるシステムの第８の実施例８００のブロック図である。プ ロセッサ１３４−１３８および１６２が１つのバスライン（１、２またはそれ以 上のビット幅）を経てデータを読み出しおよび書き込みするのに十分速く、プロ セッサ１３４−１３８および１６２が双方向ポートを有する場合、システム７０ ０における第１および第２バス手段１３０および１３２の対称性を利用すること ができる。２つの単一方向ポートを１つの双方向ポートに結合することができる ことに注意されたい。この場合において、第１および第２バス手段１３０および １３２を、システム８００における１つのバス構造に合併することができる。 すべてのデータは、バッファ（データキャッシュ）８０２、８０４および８０ ８を経て通信され、プロセッサ１３４、１３６および１６２間の通信はプロセッ サ間バス手段６０２を経て、プロセッサ１３４、１３６および１６２とＩ／Ｏ手 段１６６、１６８および１７０との間の通信は第２バス手段１３２１−１３２３ を経て、プロセッサ１３４、１３６および１６２とメモリ１１２、１１４、１１ ６、１１８および１２０との間の通信は第１バス手段１３０１−１３０５を経て 成される。このバッファ決定通信は、プロセッサ１３４、１３６および１６２が ハイレベルにおいてのみ同期する必要があり、したがって同期オーバヘッドが減 少し、プロセッサ作業効率が向上するという利点を有する。 さらに、システム８００におけるプロセッサ１３４、１３６および１６２用ソ フトウェアの設計を簡単にすることができる。プロセッサ間同期のレベルの粒状 性を、バッファ８０２−８０６の容量に応じて変更することができる。全体的プ ロセッサ（図示せず）または局所バス調停器（図示せず）は、バス手段１３０１ −１３０５、１３２１−１３２３および６０２のバンド幅のどの部分をどの通信 手続きに割り当てるべきかを決定することができる。このコントローラを、１つ またはそれ以上の図示したプロセッサ上か、別個のプロセッサ上かで動作するプ ログラムによって実現することができることは明らかである。 本発明を十分に理解するために、以下の項目を本発明による一般的なシステム に関するものとして考えることができる。 メモリ１１２−１２６の特定の１つまたは各々を、いくつかのメモリバンクで 構成してもよい。他方では、前記メモリ手段を、第１バス手段１３０が１つのバ スラインを有効に有するように、１つのメモリバンクで構成してもよい。 さらに、より深い階層式アーキテクチャを考えることができる。例えば、バス 手段の第３層（および他の層）を、いくつかのレベル間で処理パワーを階層的に 分配するために、第１または第２バス手段１３０または１３２に、プロセッサの 他の層を通じて接続することができる。 上述した例は、第１バス手段１３０に結合されたメモリ１１２−１２６を示す 。メモリ１１２−１２６のいくつかまたはすべてを、図１−８の参照とともに論 考したタスク以外の個々のタスクのために、他のプロセッサ（知能装置）のよう な、あるいはレジスタを設けた、他のデータ処理装置に置き換えてもよい。

Claims (1)

1. 【特許請求の範囲】 １．− 各々が少なくともデータの入力またはデータの出力を可能にする複数の データポート手段と、 − 前記データの記憶用メモリ手段と、 − 前記メモリ手段へのデータおよび前記メモリ手段からのデータの選択的 な経路選択を可能にする第１バス手段を含む前記複数のデータポート手段および メモリ手段間のデータ経路選択手段とを具えるデータ処理システムにおいて、前 記データ経路選択手段が、 − 前記複数のデータポート手段に結合され前記データポート手段へのデー タの経路選択および前記データポート手段からのデータの経路選択を可能にする 第２バス手段と、 − 前記第１バス手段および第２バス手段を相互接続しデータを処理する他 の複数のデータプロセッサとを具えることを特徴とするデータ処理システム。 ２．請求の範囲１に記載のデータ処理システムにおいて、前記複数のデータプロ セッサが第１プロセッサおよび第２プロセッサを具え、前記第１および第２プロ セッサが、互いに実際的に異なるレートにおいて各々データを処理するように動 作することを特徴とするデータ処理システム。 ３．請求の範囲１に記載のデータ処理システムにおいて、前記データ経路選択手 段が、 − 前記データプロセッサの各々１つと前記メモリ手段との間の各々の第１ バッファ手段か、 − 前記データプロセッサの各々１つと前記複数のデータポート手段との間 の各々の第２バッファ手段かの少なくとも一方を具えることを特徴とするデータ 処理システム。 ４．請求の範囲１に記載のデータ処理システムにおいて、前記データ経路選択手 段が、 − 前記データプロセッサの各々１つと前記メモリ手段との間の各々の第１ マルチプレクサ手段か、 − 前記データプロセッサの各々１つと前記複数のデータポート手段との間 の各々の第２マルチプレクサ手段かの少なくとも一方を具えることを特徴とする データ処理システム。 ５．請求の範囲１に記載のデータ処理システムにおいて、前記データプロセッサ の特定の１つが、コンピュータデータ／グラフィックプロセッサを含むことを特 徴とするデータ処理システム。 ６．請求の範囲１または５に記載のデータ処理システムにおいて、前記データ経 路選択手段が、前記データプロセッサ間のデータ通信を可能にするように作用す るプロセッサ間バス手段を具えることを特徴とするデータ処理システム。 ７．請求の範囲１または５に記載のデータ処理システムにおいて、前記データ経 路選択手段が、 − 前記データプロセッサの各々１つと前記第１バス手段との間の各々の第 １バッファ手段と、 − 前記データプロセッサの各々１つと前記第２バス手段との間の各々の第 ２バッファ手段とを具えることを特徴とするデータ処理システム。 ８．− 複数の同時に生じる入力データのストリームを受けることと、 − 複数のメモリ位置に前記入力データを選択的に分配することとを具える データを並列に処理する方法において、 − 前記同時に生じるストリームの入力データにおける並列な動作を前記ス トリームの受け取り後で前記入力データのメモリ位置への選択的な分配前に選択 的に実行することを具える方法。