JPH09503324A - 画素ブロックの比較のためのプロセッサ（ブロックマッチングプロセッサ） - Google Patents

Abstract

(57)【要約】 本願対象は、有利にはブロックメモリ（ＡＤＭ）、探索領域メモリ（ＳＤＭ）、２次元のプロセッサ／レジスタセルフィールド（ＰＲＡ）および制御ユニット（ＣＴＲＬ）が半導体チップに集積されており、探索領域メモリ（ＳＤＭ）の語幅が、プロセッサ／レジスタセルフィールド（ＰＲＡ）がシステムクロック（ＣＬＫ）毎にその都度、探索領域の新しい完全な列の画素のデータ（ＳＤ）が並列に供給されるように、編成されているプロセッサに関する。このプロセッサでは制御ユニット（ＣＴＲＬ）に制御シーケンスが記憶されており、該制御シーケンスはシステムクロック毎に並列にデータ流制御信号（ＤＦＣ）およびアドレス（ＡＤＲ１，ＡＤＲ２）をブロックメモリおよび探索領域メモリに対して送出し、その際制御ユニットは実質的に、外部の制御信号（ＣＤ）によって任意の制御シーケンスが書き込み可能であるシフトレジスタから成っている。重要な利点は、不完全な探索に基づいているブロック・マッチング・アルゴリズムにおいても、匹敵し得る高度なハードウェア利用が実現されることである。

Description

【発明の詳細な説明】 画素ブロックの比較のためのプロセッサ（ブロックマッチングプロセッサ） 動き推定の領域におけるこの形式のプロセッサは、例えばビデオ補償のための ハイブリッドコード化または動き補償された補間の場合におけるように、多数の 用途において使用される。その際種々の方法、しかも種々のパラメータ組み合わ せを支援することができるようにするために、フレキシブルな解決法が望ましい 。このための例はとりわけ、変位領域におけるサブサンプリング、所謂候補生（ Kanditat）ベクトルの探索、ピクセル間引きおよびサブピクセル精度を有する計 算である。 全目的デジタル信号プロセッサまたはフレキシブルなビデオプロセッサは通例 、要求される計算能力に対しても、必要なＩ／Ｏ帯域幅に対しても設計されてい ない。 このために必要な高い計算能力は、２次元のセルフィールドによって実現する ことができる。しかしこの場合外部のデータはセルフィールド縁を介してしか供 給することができないので、使用可能な高い計算能力は一般に不完全にしか利用 することができず、結果的に通例、利用効率の著しい低下が見られた。 これまで、上述の２次元のセルフィールドの、例えば１００％までの高い利用 効率は、完全な探索に基づいているブロック・マッチング・アルゴリズムの専用 具体化実現においてしか可能でなかった。 刊行物 IEEE Transactions on Circuits and Systems，Vol．36，No．10，１ ９８９年１０月、第１３０９ないし１３１６頁には、完全な探索に基づいている ブロック・マッチング・アルゴリズムに対するパラメータ化可能なＶＬＳＩアー キテクチャが記載されている。 不完全な探索、即ちその都度の探索領域内で可能な変位ベクトルすべてが探索 されないとき、計算された結果の部分量しか必要とされない。確かに、重要なイ ベントまたはセルフィールドにおける考察すべきプロセッサエレメントのフレキ シブルな選択によって、不完全な探索に基づいているブロック・マッチング・ア ルゴリズムを実現することができるが、このために、プロセッサ回路の利用効率 が著しく低減されることになる。 そこで本発明の課題は、不完全な探索に基づいているブロック・マッチング・ アルゴリズムの場合でも、出来るだけ高度なハードウェアの利用を可能にする、 ２次元のセルフィールドを有する、画素ブロックの比較のためのプロセッサ（ブ ロックマッチングプロセッサ）を提供することである。 この課題は本発明によれば、請求項１の特徴部分に記載の構成によって解決さ れる。 請求項２ないし７の対象は、本発明の有利な実施例に向いている。 本発明を図面を用いて詳細に説明する。その際 第１図は、不完全な探索を説明するための線図、 第２図は、２次元のセルフィールドを有する本発明のプロセッサのブロック回路 図、 第３図は、第２図に含まれているセルフィールドの詳細回路図、 第４図は、第３図に含まれているプロセッサエレメントの詳細回路図である。 第１図には、点として図示されている１１＊１３＝１４３個の生じ得る変位と 、中心点としての変位０，０とを有する変位フィールドの例が示されている。不 完全な探索に基づいているブロック・マッチング・アルゴリズムに対しては、完 全な探索の場合におけるように、すべての変位が必要とされず、第１図において 太く示されている点として図示されている変位１…９のみが必要とされる。従来 のプロセッサ、即ち引き続き必要とされる変位の選択が行われる完全な変位では この場合例えば僅か９つしか必要とされないにも拘わらず、１１＊１３＝１４３ 個の計算が実施される。 これに対して本発明のプロセッサによって、第１図に太線で示されている矢印 が表すミアンダ状のデータ 流が可能であり、その際必要な計算数は１４３から３４に低減することができる 。従って、セルフィールドの利用効率は、６％から２６％に向上する。 刊行物 IEEE Transactions on Circuits and Systems，Vol．36，No．10，１ ９８９年１０月、第１３０９ないし１３１６頁に詳細に記載されているように、 タイプ１またはタイプ２のセルフィールドを有するプロセッサが可能であり、そ の際タイプ１のセルフィールドは大域的な累算を行いかつタイプ２のセルフィー ルドは局所的な累算作用をする。 本発明のプロセッサは基本的にタイプ１のセルフィールドを有することができ るが、タイプ２のセルフィールドを有していても構わず、その際タイプ１のセル フィールドの方が不完全な探索の場合通例、ハードウェア利用効率の点で有利で ある。 第２図には、画素ブロックの比較のための、本発明のプロセッサのブロック回 路が示されており、該プロセッサは、プロセッサ／レジスタセルフィールドＰＲ Ａと、探索領域メモリＳＤＭと、ブロックメモリＡＤＭと、制御ユニットＣＴＲ Ｌと、場合によっては付加的に推定変位ベクトルＤＶを形成するためのユニット ＶＵと、帰還結合レジスタＲ１を備えた最小値形成ユニットＭＩＮとを有してい る。第２図において、語幅と、１６＊１６個の画素を有するその時点で扱われて いる画素ブロック（現画素ブロックと称す）および４ ８＊４８個の画素から成る探索領域に対するメモリ仕様とが例示されている。現 画素ブロックのデータに対するブロックメモリＡＤＭにはカメラから直接または 外部の画豫メモリからシステムクロックＣＬＫ毎に例えば、グレー値または色値 に相応する、１画素に対する８ビットが供給される。ブロックメモリＡＤＭは、 それぞれ、１６個の画素に対する列および行から構成された画像ブロックのよう な２つの同一のユニットから成っており、その際画素当たり８ビットが設けられ ている。これらのユニットは、ブロックメモリへのデータの読み込みおよびプロ セッサ／レジスタセルフィールドＰＲＡへのデータの読み出しに対する交番作動 において使用される。ブロックメモリＡＤＭの出力側において、システムクロッ ク毎に並列に、ここでは１６＊８ビットを有する列を現データＡＤとしてプロセ ッサ／レジスタセルフイールドＰＲＡに読み出すことができる。その都度１６個 のシステムクロックにおいて、外部画像メモリから、現画素ブロックの完全な列 をブロックメモリＡＤＭに読み込むことができる。 探索領域はここでは例えば４８行および４８列を有しかつ探索領域メモリＳＤ Ｍの列はブロックメモリＡＤＭの列と同時にロードしなければならないので、探 索領域メモリＳＤＭには外部画像メモリＭからシステムクロック毎に３＊８ビッ トが供給され、その際その都度１６個のシステムクロックの後、ここでは４８＊ ８個のビットを有する探索領域の１列を探索領域メモリＳＤＭに読み込むことが できる。探索領域メモリＳＤＭの出力側において、システムクロック毎に、並列 に、ここでは４８＊８個のビットを有する列を探索領域データとして、プロセッ サ／レジスタセルフィールドＰＲＡに読み込むことができる。探索領域メモリＳ ＤＭはこの場合、４８＊６４＊８ビットの編成を有している。その理由は、その 都度２つの連続する探索領域が４８＊３２ビットの領域においてオーバラップさ れかつ４８＊４８個の画素のブロックからその都度読み出されかつ１６＊４８個 の画素のブロックにその都度書き込まれるからである。この場合本発明にとって 重要なのは、探索領域メモリＳＤＭに完全にデータが書き込まれるや否や、その 都度の探索領域内で、探索領域メモリからプロセッサ／レジスタセルフィールド ＰＲＡへの、相応の列の再ロードによって、最大１６個のシステムクロック内で 任意のシフトが可能であるということである。このシフトは水平方向にはセルフ ィールド出力側の方向においてのみ行われかつ垂直方向には下方向にも上方向に も行われる。 第３図には、大域的な累算用のプロセッサ／レジスタセルフィールドＰＲＡが 詳細に示されている。有利には現画素ブロックの画素当たり１つのプロセッサユ ニットが設けられている。即ち、１６＊１６個の画素の場合、プロセッサユニッ トＰＥ１，１… ＰＥ１６ ，１６が設けられている。探索領域列はここでは４８個の画素を含んでいるので 、プロセッサユニットのそれぞれの列は上側が１６個のレジスタによっておよび 下側が１６個のレジスタによって補充されている。従って第３図に図示のプロセ ッサ／レジスタセルフィールドの第１列は、上から下に向かって、１６個のレジ スタＲＥ１，１… ＲＥ１６，１６、１６個のプロセッサユニットＰＥ１，１… ＰＥ１６，１および別の１６個のレジスタユニットＲＥ１，１′… ＲＥ１６ ，１′から成っている。プロセッサ／レジスタセルフィールドの別の列は相応に 編成されており、その際最後の列は１６個のレジスタユニットＲＥ１，１６… ＲＥ１６，１６、１６個のプロセッサユニットＰＥ１，１６… ＰＥ１６，１６ および別の１６個のレジスタユニットＲＥ１，１６′… ＲＥ１６，１６′から 成っている。レジスタユニットＲＥ１，１６… ＲＥ１６，１６にはそれぞれ、 ８ビット幅の出力データＳＤ１…ＳＤ１６が供給され、プロセッサユニットＰＥ １，１６… ＰＥ１６，１６にはそれぞれ８ビット幅の、探索領域メモリＳＤＭ の出力データＳＤ１７…ＳＤ３２が供給されかつレジスタユニットＲＥ１，１６ ′… ＲＥ１６，１６′にはそれぞれ例えば８ビット幅の、探索領域メモリＳＤ Ｍの出力データＳＤ３３…ＳＤ４８が供給される。プロセッサ／レジスタセルフ ィールドにおける純然たるシフト動作を回避するため に、供給されるデータを循環的に交換するための装置も考えられる。これにより 利用効率は一層改善される。プロセッサユニットＰＥ１，１６… ＰＥ１６，１ ６には更にそれぞれ、例えば８ビット幅の、ブロックメモリＡＤＭの出力データ ＡＤ１…ＡＤ１６が供給される。その際１６列目のプロセッサユニットは探索領 域データおよび中間結果に対する現データを１５列目のプロセッサユニットに転 送し、以下も同様なことが行われ、ひいては第１列の中間結果を中間結果出力側 、例えばＺＯを介して加算器装置ＡＤＤに送出することができる。 その際加算器装置ＡＤＤは例えば、２進加算器ツリーから、即ち第１レベルで は３つの加算器、第２レベルでは４つの加算器、第３レベルでは２つの加算器お よび第４レベルでは１つの加算器から成っている。その際加算器装置ＡＤＤの出 力側に、現画素ブロックに対するデータと、探索領域によって制限された、比較 画像の部分の画素のデータとの差から成る絶対値和基準Ｎが形成される。 プロセッサユニットに相応して、１６列目のレジスタユニットＲＥ１，１６… ＲＥ１６，１６′はデータを１５列目のレジスタユニットに転送し、最終的にレ ジスタユニットＲＥ１，１… ＲＥ１６，１′まで続けられる。レジスタユニッ トおよびプロセッサユニットないしレジスタユニットおよびレジスタユニット間 の双方向のデータ搬送が可能であり、その際１システムクロックの期間に、デー タはその都度１行づつ先に送ることができる。 第４図には、プロセッサユニットＰＥの詳細回路が示されており、その際プロ セッサユニットＰＥ自体はは、レジスタユニットＲＥも含んでいる。レジスタユ ニットＲＥはマルチプレクサＭＵＸと、後置接続されているレジスタＲ２から成 り、レジスタの出力側は同時に、レジスタユニットＲＥないしプロセッサユニッ トＰＥの探索領域データ出力信号ＤＦＣを送出する。２ビット幅のデータ流制御 信号ＤＦＣに依存して、隣接行の探索領域データ入力信号ＳＤＩ_i+1およびＳＤ Ｉ_i-1並びにデータ流方向において先行する隣接列の探索領域データ入力信号Ｓ ＤＩ_iがレジスタＲ３の入力側に交互に通し接続される。レジスタＲ２の出力側 は、隣接行におけるレジスタユニットに対する探索領域データ出力信号ＳＤＯ_{i+ 1} およびＳＤＩ_i-1並びにデータ流方向において後続する、セルフィールドの列の レジスタユニットに対する探索領域データ出力信号ＳＤＯ_iを送出する。現画素 ブロックのデータに対する入力信号ＡＤＩはプロセッサユニットＰＥにおいてレ ジスタＲ３を介してそれぞれの出力側に転送され、その際プロセッサユニットＰ Ｅの出力側に、現画素ブロックのデータに対する出力信号ＡＤＯが現れる。 レジスタユニットＲＥの他に、プロセッサユニット ＰＥは、スイッチＳＷ、レジスタＲ４、減算器絶対値形成ユニットＢおよび加算 ユニットＡを含んでいる。ブロックの処理の間、スイッチＳＷは開放されかつバ ッファレジスタＲ４に記憶された、現画素ブロックのデータが、減算器絶対値形 成ユニットＢのプラス入力側に加えられる。新しいブロックがロードされたとき 初めて、スイッチＳＷが閉成されかつバッファレジスタＲ４には新しい現画素ブ ロックのデータがロードされる。減算器絶対値形成ユニットＢのマイナス入力側 には信号ＳＤＯ_iが供給されかつ減算器絶対値形成ユニットの出力側は加算ユニ ットＡの入力側に接続されており、該加算ユニットの第２入力側には、セルフィ ールドの、データ流方向において先行する列の中間結果に対する入力信号が供給 されかつその出力側からは、データ流方向において後続する列の出力信号ＺＯが 送出される。 局所的な累算に対するプロセッサ／レジスタセルフィールドは第３図に相応し て構成されており、その際実質的に次の相異点がある。即ち、中間結果はプロセ ッサユニット間で転送されるのではなくて、プロセッサユニット自体において引 き続き処理されかつ別のマルチプレクサを介して、それぞれのプロセッサエレメ ントの加算ユニットＡの出力側に基準が達するかまたはデータ流方向において先 行するプロセッサエレメントの基準が基準ＮとしてセルフィールドＰＲＡの出力 側に達する。 制御ユニットＣＴＲＬは有利には、システムクロックＣＬＫによってタイミン グ制御されかつ外部制御データＣＤによって内容が任意にプログラミングされる シフトレジスタから成っている。シフトレジスタまたは相応に編成された別の書 き込み／読み出しメモリに対して択一的に、基本的に、固定値メモリに基づいた 制御ユニットも考えられる。その際制御ユニットは、その際制御ユニットは、そ の中に、システムクロックＣＬＫ毎に並列にデータ流制御信号ＤＦＣ、ブロック メモリのアドレス指定のためのアドレスＡＤＲ１および探索領域メモリのアドレ ス指定のための別のアドレスＡＤＲ２を送出する制御シーケンスが記憶可能であ るように、変形されなければならない。 プロセッサにおいて、絶対値和基準Ｎのみならず、推定変位ベクトルＤＶも計 算されるべきときは、プロセッサにおいて付加的に、最小値を確定するためのユ ニットＭＩＮ並びに付加的に推定変位ベクトルＤＶを形成するためのユニットＶ Ｕが設けられている。その際ユニットＭＩＮの出力信号はレジスタＲ１を介して ユニットＭＩＮの入力側に帰還結合されかつユニットＭＩＮの別の入力側にはプ ロセッサ／レジスタセルフィールドの絶対値和基準Ｎが供給される。 ユニットＶＵの構成に応じて、制御ユニットＣＴＲＬのデータ流制御信号ＤＦ Ｃを用いて、または第２図 に破線で示されているように、制御ユニットＣＴＲＬに付加的に記憶されている 、制御ユニットの出力信号ＶＤを用いて、それぞれのユニットＶＵにおいて推定 変位ベクトルＤＶを形成することができる。その際付加的な出力信号ＶＤは、ベ クトルデータ自体においてまたはベクトルデータのアドレスにおいて構成するこ とができる。 変位ベクトルＤＶを形成するためにデータ流制御信号ＤＦＣのみが用いられる とき、推定ベクトルＤＶのそれぞれの要素に対するユニットＶＵは、データ流制 御信号ＤＦＣによって正または負の計数パルスを得ることができかつその都度１ つの保持素子が後置接続されている計数器を含んでいる。その際保持素子では、 その都度の絶対値和基準Ｎがその都度の最小基準ＮＭＩＮに相応する限り、計数 器の出力側に現れる、その都度の変位ベクトルが記憶される。 制御ユニットＣＲＴＬの付加的な出力信号ＶＤがベクトルアドレスから成って いる場合には、ユニットＶＵにおいて計数器ではなくて、ベクトルアドレスによ ってアドレス指定されるベクトルメモリが設けられている。更に、ユニットＶＵ において、変位ベクトルのそれぞれの要素に対して保持素子が設けられており、 該保持素子において、その都度の絶対値和基準Ｎがその都度の最小基準ＮＭＩＮ に相応する限り、変位ベクトルのその都度の要素が記憶される。 制御ユニットの付加的な出力信号ＶＤがその都度の変位ベクトル自体から構成 されている場合、その都度の変位ベクトルは、その都度の絶対値和基準Ｎがその 都度の最小基準ＮＭＩＮに相応する限り、保持素子に推定変位ベクトルとして転 送される。 本発明のプロセッサの有利な実施例によれば、プロセッサはメモリＡＤＭおよ びＳＤＭとともに半導体チップ上にモノリシックに集積されている。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１０月１１日 【補正内容】 これまで、上述の２次元のセルフィールドの、例えば１００％までの高い利用 効率は、完全な探索に基づいているブロック・マッチング・アルゴリズムの専用 具体化実現においてしか可能でなかった。 刊行物 IEEE Transactions on Circuits and Systems，Vol．36，No．10，１ ９８９年１０月、第１３０９ないし１３１６頁には、完全な探索に基づいている ブロック・マッチング・アルゴリズムに対するパラメータ化可能なＶＬＳＩアー キテクチャが記載されている。 不完全な探索、即ちその都度の探索領域内で可能な変位ベクトルすべてが探索 されないとき、計算された結果の部分量しか必要とされない。確かに、重要なイ ベントまたはセルフィールドにおける考察すべきプロセッサエレメントのフレキ シブルな選択によって、不完全な探索に基づいているブロック・マッチング・ア ルゴリズムを実現することができるが、このために、プロセッサ回路の利用効率 が著しく低減されることになる。 ヨーロッパ特許出願公開第０３９５２９３号公報から、比較プロセッサを有す る動き推定装置が公知であり、ここではとりわけ最小の変位ベクトルが求められ る。 そこで本発明の課題は、不完全な探索に基づいているブロック・マッチング・ アルゴリズムの場合でも、 出来るだけ高度なハードウェアの利用を可能にする、２次元のセルフィールドを 有する、画素ブロックの比較のためのプロセッサ（ブロックマッチングプロセッ サ）を提供することである。 請求の範囲 １．２つの現画素ブロックのデータに対するブロックメモリ（ＡＤＭ）と、比 較画像の画素のデータに対する探索領域メモリ（ＳＤＭ）と、２次元のプロセッ サ／レジスタセルフィールド（ＰＲＡ）と、制御ユニット（ＣＴＲＬ）とが設け られており、ここにおいてそれぞれの探索領域は行および列から成っており、 前記探索領域メモリはその語幅が、前記プロセッサ／レジスタセルフィールドに システムクロック（ＣＫＬ）毎にその都度、その都度の探索領域の完全な列の画 素のデータが並列に供給されるように、編成されており、 距離計算のための前記プロセッサ／レジスタセルフィールドにおいて、前記現画 素ブロックに対するデータと、前記その都度の探索領域によって制限される、比 較画像の部分の画素のデータとの差から絶対値和基準（Ｎ）が形成されかつ該絶 対値は累算される 画素ブロックの比較のためのプロセッサ（ブロックマッチングプロセッサ）にお いて、 前記探索領域メモリは２つの探索領域のデータを含んでおり、ここにおいて該２ つの探索領域は、探索領域交代の際にプロセッサ／レジスタセルフィールドの再 ロードを短縮するために、相互に水平方向にオーバラップしており、 前記制御ユニットおいて、システムクロック（ＣＬＫ）毎に並列に、データ流制 御信号（ＤＦＣ）、前記ブロックメモリのアドレス指定のためのアドレス（ＡＤ Ｒ１）、前記その都度の探索領域メモリのアドレス指定のための別のアドレス（ ＡＤＲ２）を送出する制御シーケンスが記憶されており、 前記制御ユニット（ＣＴＲＬ）は外部制御データ（ＣＤ）によってプログラミン グされかつ 前記システムクロック（ＣＬＫ）によってタイミング制御されるシフトレジスタ が設けられており、該シフトレジスタに、前記制御データ（ＣＤ）によって、そ の都度の比較法（ブロック・マッチング・アルゴリズム）に依存している、フレ キシブルな制御シーケンスが書き込まれ、該制御シーケンスは、前記制御ユニッ トの出力信号（ＤＦＣ，ＡＤＲ１，ＡＤＲ２、場合によりＶＤ）を、その都度の 比較法に依存している、現画素ブロックと比較画像の探索領域のブロックとの間 の原理的に生じ得るすべての変位の部分のみが比較される（不完全な探索）よう に発生する ことを特徴とする画素ブロックの比較のためのプロセッサ（ブロックマッチング プロセッサ）。 ２．前記プロセッサ／レジスタセルフィールドに最小値を確定するためのユニ ット（ＭＩＮ）が後置接続されており、該ユニットにおいて絶対値和基準（Ｎ） から最小基準（ＮＭＩＮ）が求められ、 付加的に推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）が設けら れており、 前記絶対値和基準（Ｎ）が前記最小基準（ＮＭＩＮ）に相応するとき、前記制御 ユニット（ＣＴＲＬ）の出力信号（ＤＦＣないしＶＤ）の部分から、前記推定変 位ベクトル（ＤＶ）が発生される 請求項１記載のプロセッサ。 ３．前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は変位 ベクトルのそれぞれの要素に対して計数器を含んでおり、該計数器にはデータ流 制御信号（ＤＦＣ）が供給され、かつ 前記計数器にそれぞれ保持素子が後置接続されており、該保持素子において、前 記計数器の出力側に現れるその都度の変位ベクトルが、その都度の絶対値和基準 （Ｎ）がその都度の最小基準（ＮＭＩＮ）に相応する限り、記憶される 請求項２記載のプロセッサ。 ４．前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）に、ベ クトルメモリが設けられており、該ベクトルメモリは前記制御ユニットの出力信 号（ＶＤ）の部分によってアドレス指定されかつ 前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は推定ベクト ルのそれぞれの要素に対して１つの保持素子を含んでおり、該保持素子に、その 都度の変位ベクトルが、その都度の絶対値和基準（Ｎ ）がその都度の最小基準（ＮＭＩＮ）に相応する限り、記憶される 請求項２記載のプロセッサ。 ５．前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）に、前 記制御ユニットの出力信号（ＶＤ）の部分が直接供給され、その際前記出力信号 の部分はその都度の変位ベクトル自体に相応しかつ 前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は推定ベクト ルのそれぞれの要素に対して１つの保持素子を含んでおり、該保持素子に、その 都度の変位ベクトルが、その都度の絶対値和基準（Ｎ）がその都度の最小基準（ ＮＭＩＮ）に相応する限り、記憶される 請求項２記載のプロセッサ。 ６．当該プロセッサは半導体チップ上にモノリシックに集積されている 請求項１から５までのいずれか１項記載のプロセッサ。

Claims (1)

1. 【特許請求の範囲】 １．２つの現画素ブロックのデータに対するブロックメモリ（ＡＤＭ）と、２ つの水平方向に隣接する探索領域によって制限される、比較画像の部分の画素の データに対する探索領域メモリ（ＳＤＭ）と、２次元のプロセッサ／レジスタセ ルフィールド（ＰＲＡ）と、制御ユニット（ＣＴＲＬ）とが設けられており、こ こにおいてそれぞれの探索領域は行および列から成っており、 前記探索領域メモリはその語幅が、前記プロセッサ／レジスタセルフィールドに システムクロック（ＣＫＬ）毎にその都度、その都度の探索領域の完全な列の画 素のデータが並列に供給されるように、編成されており、 前記プロセッサ／レジスタセルフィールドにおいて、前記現画素ブロックに対す るデータと、前記その都度の探索領域によって制限される、比較画像の部分の画 素のデータとの差から絶対値和基準（Ｎ）が形成されかつ 前記制御ユニットおいて、システムクロック（ＣＬＫ）毎に並列に、データ流制 御信号（ＤＦＣ）、前記ブロックメモリのアドレス指定のためのアドレス（ＡＤ Ｒ１）、前記その都度の探索領域メモリのアドレス指定のための別のアドレス（ ＡＤＲ２）を送出する制御 シーケンスが記憶されている ことを特徴とする画素ブロックの比較のためのプロセッサ（ブロック・マッチン グ・プロセッサ）。 ２．前記制御ユニット（ＣＴＲＬ）は外部制御データ（ＣＤ）によってプログ ラミングされかつ 前記システムクロック（ＣＬＫ）によってタイミング制御されるシフトレジスタ が設けられており、該シフトレジスタに、前記制御データ（ＣＤ）によって、そ の都度の比較法（ブロック・マッチング・アルゴリズム）に依存している、フレ キシブルな制御シーケンスが書き込まれ、該制御シーケンスは、前記制御ユニッ トの出力信号（ＤＦＣ，ＡＤＲ１，ＡＤＲ２、場合によりＶＤ）を、その都度の 比較法に依存している、現画素ブロックと比較画像の探索領域のブロックとの間 の原理的に生じ得るすべての変位の部分のみが比較される（不完全な探索）よう に発生する 請求項１記載のプロセッサ。 ３．前記プロセッサ／レジスタセルフィールドに最小値を確定するためのユニ ット（ＭＩＮ）が後置接続されており、該ユニットにおいて絶対値和基準（Ｎ） から最小基準（ＮＭＩＮ）が求められ、 付加的に推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）が設けら れており、 前記絶対値和基準（Ｎ）が前記最小基準（ＮＭＩＮ）に相応するとき、前記制御 ユニット（ＣＴＲＬ）の出 力信号（ＤＦＣないしＶＤ）の部分から、前記推定変位ベクトル（ＤＶ）が発生 される 請求項１または２記載のプロセッサ。 ４．前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は変位 ベクトルのそれぞれの要素に対して計数器を含んでおり、該計数器にはデータ流 制御信号（ＤＦＣ）が供給され、かつ 前記計数器にそれぞれ保持素子が後置接続されており、該保持素子において、前 記計数器の出力側に現れるその都度の変位ベクトルが、その都度の絶対値和基準 （Ｎ）がその都度の最小基準（ＮＭＩＮ）に相応する限り、記憶される 請求項３記載のプロセッサ。 ５．前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）に、ベ クトルメモリが設けられており、該ベクトルメモリは前記制御ユニットの出力信 号（ＶＤ）の部分によってアドレス指定されかつ 前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は推定ベクト ルのそれぞれの要素に対して１つの保持素子を含んでおり、該保持素子に、その 都度の変位ベクトルが、その都度の絶対値和基準（Ｎ）がその都度の最小基準（ ＮＭＩＮ）に相応する限り、記憶される 請求項３記載のプロセッサ。 ６．前記推定変位ベクトル（ＤＶ）を形成するため のユニット（ＶＵ）に、前記制御ユニットの出力信号（ＶＤ）の部分が直接供給 され、その際前記出力信号の部分はその都度の変位ベクトル自体に相応しかつ 前記推定変位ベクトル（ＤＶ）を形成するためのユニット（ＶＵ）は推定ベクト ルのそれぞれの要素に対して１つの保持素子を含んでおり、該保持素子に、その 都度の変位ベクトルが、その都度の絶対値和基準（Ｎ）がその都度の最小基準（ ＮＭＩＮ）に相応する限り、記憶される 請求項３記載のプロセッサ。 ７．当該プロセッサは半導体チップ上にモノリシックに集積されている 請求項１から６までのいずれか１項記載のプロセッサ。