JPH09500749A

JPH09500749A - 低電力アナログ絶対差分回路および構造

Info

Publication number: JPH09500749A
Application number: JP7510837A
Authority: JP
Inventors: ロベルトグエリエリ; アレンクレイマー
Original assignee: THE REGENTS OF THE UNIVERSITY OF CARIFORNIA
Current assignee: THE REGENTS OF THE UNIVERSITY OF CARIFORNIA
Priority date: 1993-10-04
Filing date: 1994-09-22
Publication date: 1997-01-21
Also published as: EP0722630A4; US5530393A; WO1995010139A1; US5438293A; AU7877294A; EP0722630A1

Abstract

(57)【要約】低出力アナログ絶対差分回路（６０）および構造について開示する。回路（６０）が、共通積分線（６３）に接続される入力ノードを伴う積分増幅器（６５）を含む。共通積分線（６３）は、アナログ比較回路のセット（６２）に接続され、アナログベクトル絶対差分回路の行を形成する。アナログ比較回路（６２）の各々が、第１アナログ信号と第２アナログ信号を比較して、絶対差分信号を作る。各アナログ比較回路（６２）からの絶対差分信号が、共通積分線（６３）から電荷の形態で送信される。積分増幅器（６５）が、絶対差分信号の合計に対応する積分合計を作る。アナログ絶対差分構造が、絶対差分回路（６０）のマトリックスを含む。

Description

【発明の詳細な説明】低電力アナログ絶対差分回路および構造技術分野本発明は、一般にアナログ信号を比較する回路に関する。特に、本発明は、信号処理およびパターン認識等のアプリケーションで共通して利用される入力ベクトル信号間のマンハッタン距離を計算する、低電力アナログ回路および関連する機構に関する。発明の背景ベクトル間のマンハッタン距離の計算は、信号処理からパターン認識にわたる異なるフィールドにおける共通の計算であり、として定義され、ここでＮはベクトルの次元数を表す。この関数が移動システムに組み込まれるとき、その計算に関する電力消費を低減することが非常に望ましい。実際には、ほとんどの移動システムがデジタルであり、結果として、任意のアプリケーションにおけるマンハッタン距離が、デジタル的に計算される。電力消費を低減するように、マンハッタン距離のデジタル計算を最適化することは困難である。発明の概要本発明は、低電力アナログ絶対差分回路および構造である。本回路は、共通の積分線に接続される入力ノードを有する積分増幅器を含む。共通の積分線は、一組のアナログ比較回路に接続され、アナログベクトル絶対差分回路の行を形成する。アナログ比較回路の各々が、第１アナログ信号と第２アナログ信号を比較し、絶対差分信号を生成する。各アナログ比較回路からの絶対差分信号が、共通の積分線から導かれる電荷の形態で伝送される。積分増幅器が、絶対差分信号の合計に対応する積分合計を生成する。アナログ絶対差分構造が、一組の並べられたアナログベクトル絶対差分回路の行を含み、アナログ絶対差分計算アレイを作る。アナログ絶対差分計算アレイは、データブロック入力アレイおよびデータフレーム入力アレイでロードされる。データブロック入力アレイが、データの第１組に対応するアナログ信号の第１組を入力する。データフレーム入力アレイが、データの第２組に対応するアナログ信号の第２組を入力する。アナログ絶対差分計算アレイのアナログベクトル絶対差分回路の行の積分増幅器が、距離積分アレイを構成する。距離評価ブロックが、入力として距離積分アレイにより計算される距離の組を受入れ、これらの距離を評価して、通常は距離積分アレイの１行のアドレスである一つの出力を作る。図面の簡単な説明本発明の本質および目的を理解するために、添付図面に関連して以下の詳細な説明を参照されたい。図１は、デジタルデータ処理環境に組み込まれる本発明のアナログ絶対差分構造を示す。図２Ａおよび２Ｂは、データフレームと、データフレームのサブセットを表すデータブロックとを示し、データフレームは、ビデオ処理状況における本発明の動作を示すのに使用される。図３は、本発明のアナログ絶対差分構造を記号的に示す。図４は、本発明のアナログ絶対差分構造の一部を形成するアナログ絶対差分の行を簡易に表す。図５は、共通の積分線で結合される複数のアナログ絶対差分回路を含んで、アナログ絶対差分の行を表す。図６は、ローディング回路を有する本発明のアナログ絶対差分回路を示す。図７は、本発明に従って使用されるアナログ絶対差分回路の別の実施例である。図８は、距離積分アレイを形成する距離積分回路に結合される複数の水平な共通積分線を有する本発明のアナログ絶対差分計算アレイを簡易に表す。図９は、データブロック値をロードする複数の垂直ロード線を含んだ本発明のアナログ絶対差分計算アレイを簡易に表す。図１０は、本発明に従って使用できる入力バッファアレイである。図１１は、データフレーム値をロードする複数の斜行ロード線を含んだ、本発明のアナログ絶対差分計算アレイを簡易に表す。符号は、複数の図面を通して、対応する部分を参照する。発明の詳細な説明図１は、デジタル環境に組み込まれる本発明のアナログ絶対差分構造２０を示す。デジタルデータプロセッサ２２が、第１デジタルデータセット２４と、第２デジタルデータセット２６を生成する。各々のデジタルデータセット２４、２６は、デジタル／アナログコンバータ２８、３０に運ばれる。デジタル／アナログコンバータからのアナログ出力値が、以下に説明されるように、本発明のアナログ絶対差分構造２０により処理される。アナログ絶対差分構造は、第２デジタルデータプロセッサ３６により処理される選択デジタルデータ３４を生成する。前述の要素は、好ましくは単一の集積回路に組み込まれる。しかしながら、その要素は、個別に形成できることにも留意すべきである。本発明のアナログ絶対差分構造が、完全なアナログの環境において利用可能であることを、当業者は理解するであろう。それにもかかわらず、本発明は、デジタル環境に関連してこれから開示される。特に、本発明は、まずデジタルビデオデータ処理環境に関連して開示される。多くのビデオアプリケーションが、データ圧縮を利用する。特に、多くのビデオアプリケーションが、離散コサイン変換（ＤＣＴ）フォーマットを含む変換コード圧縮形ドメインフォーマット（“変換ドメイン”フォーマットと呼ぶ）と、ＤＣＴフォーマットに関連して使用されることが可能な動き補償（ＭＣ）アルゴリズムのようなフレーム内部の予測コードフォーマット、およびハイブリッド圧縮形フォーマットを利用する。ＤＣＴフォーマットは、静止画像ＪＰＥＧ（標準草案(Standard Draft)、JPEG-9-R7 、1991年２月）の圧縮標準に用いられる。動き補償と離散コサイン変換圧縮アルゴリズムの組合せ（ＭＣ／ＤＣＴ）が、動画像の圧縮標準（ＭＰＥＧ−標準草案(standard Draft)、ＭＰＥＧビデオ委員会草案、1990年12月、ＭＰＥＧ90/176 Rev.2）、ビデオ標準会議（ＣＣＩＴＴ−勧告 (Recommendation)H.261, px64kbits/s での視聴覚サービスのビデオ符号化）、および高画質テレビの提案を含んだ多くの標準において使用される。ＭＣ／ＤＣＴアルゴリズムは、ビデオシーケンスで時間冗長度を利用し、一つの位置から別の位置に転送されなければならないデータ量を低減する。新しいビデオフレームの各々に対して全てのビデオデータを転送する代わりに、動き補償アルゴリズムは、ビデオ送信機が動きベクトルデータおよび誤差予測データを送信することだけを要求する。ＭＣアルゴリズムが、動き領域と呼ばれる一定の大きさの領域にわたるサーチを必要とし、現在のビデオフレームの中でブロックに対して像を構成するために使用可能な、前のビデオフレームにおける最適基準ブロックを識別する。言い換えると、前のビデオフレームにおける基準ブロックが、二つの像における冗長性により、現在のビデオフレームで使用するために識別される。ＭＣアルゴリズムの下で転送される予測誤差は、基準ブロックと現在のブロックの間の像内容の違いを定める。図２Ａが、データフレーム４０Ａを示す。データフレーム４０Ａは、現在のビデオフレームに対して像ブロックを構成するために使用される、前のビデオフレームとして示されている。この単純な例においては、ビデオフレームが、８×８のマトリックスである。図２Ａは、またデータブロック４２Ａを表す４×４のマトリックスを示す。この例において、データブロック４２Ａは、現在のビデオフレームの一部を含む整合ブロックとみなされる。現在のビデオフレームの整合ブロックが、前のビデオフレーム、ビデオフレームの全体、またはそのセグメントと比較され、転送される予測誤差を生成するために利用可能な、前のビデオフレームにおける基準ブロックを識別する。図２Ｂは、データブロック４２Ａの元の位置から４列右方に置き換えられたデータブロック４２Ｂを示す。この例によると、データブロック４２Ｂの位置が、選択された基準ブロックであるとみなされる。ＭＣ／ＤＣＴフォーマットにおいて、移動ベクトルが、現在のフレームにおけるデータブロックの位置と、前のフレームにおける基準ブロックの位置との間の差を定める。前述のように、ＭＣ／ＤＣＴフォーマットに従うと、ビデオフレームに関連するビデオデータの全てを転送する代わりに、予測誤差とともに、移動ベクトルが転送される。このように、ＭＣ／ＤＣＴアルゴリズムの重要な特徴が、基準ブロックを識別することであることを理解されるであろう。基準ブロックを識別する工程は、データフレームのセグメントにおける値と、対応するデータブロックにおける値の差の絶対値の合計を最小に決定する工程とみなすことが可能である。例えば、図２Ａに戻ると、データフレーム４０Ａのデータフレーム要素（１，１）の値が、データブロック４２Ａのピクセル値１である現在のビデオフレームのピクセル値と比較される、前のビデオフレームのピクセル値である。同様に、データフレーム要素（１，２）が、データブロック要素２と比較され、以下も同じである。データフレームとデータブロックの対応する値の差の絶対値の総計が、二つの像セグメントの間の差異を表示するものである。差の絶対値の総計が小さければ小さいほど、像は互いに近似するものとなる。本発明は、二つのアナログ値を比較する新規な回路を提供する。前述の例に関連して使用されると、本発明のアナログ絶対差分回路が、データフレームとデータブロックからのピクセル値を比較する。さらに、本発明が、比較されるアナログ値の１セットを加える新規な回路を提供する。最後に、本発明は、上述の回路を利用する構造を提供する。図１を再び参照すると、本発明を利用する具体的な例が示されている。デジタルプロセッサ２２が、データブロック４２に相当する第１のデジタルデータセット２４と、データフレーム４０に相当する第２のデジタルデータセット２６を生成するものとみなされることができる。デジタル／アナログコンバータ２８、３０が、各々の信号をアナログ値に変換した後、本発明のアナログ絶対差分構造が、データブロック４２に最も近似するデータフレーム４０内の値のブロックを識別する。データのこのブロックは、ＭＣ／ＤＣＴアルゴリズムで利用される基準ブロックを表す。この基準ブロックに対応するデジタル行アドレスは、デジタルデータプロセッサ３６により処理される選択されたデジタルデータ３４である。この例において、デジタルデータプロセッサ３６が、この基準ブロックを利用して、転送して離れた場所で処理するための移動ベクトル、および予測誤差を生成する。これまでは、本発明のトップレベルの機能的なアプリケーションが説明されてきたが、これから本発明に関する実動化の詳細に注意を向ける。図３が、本発明のアナログ絶対差分構造２０を記号的に示す。本発明のアナログ絶対差分構造が、データブロック値をロードするデータブロック入力アレイ４４を含む。構造２０は、またデータフレーム値をロードするデータフレーム入力アレイ４６を含む。データブロック値とデータフレーム値の各々は、アナログ絶対差分計算アレイ４８に送られ、アレイ４８は、アナログ絶対差分回路のマトリックス６２を含むものである。各アナログ絶対差分回路６２が、二つのアナログ信号値を比較し、アナログ絶対差分信号を作る。アナログ絶対差分計算アレイ４８は、アナログ絶対差分信号の行を合計する距離積分アレイ５０に接続される。最後に、構造２０が距離評価ブロック５２を有し、距離評価ブロック５２が、入力ピクセルデータ（基準ブロック）に最も調和するデータフレーム位置に対応して、アナログ絶対差分値の合計を最小にする行のデジタルアドレスを選択して出力する。図４を参照すると、本発明のアナログベクトル絶対差分回路６０が示される。アナログベクトル絶対差分回路６０が、以下に示すように、複数のアナログ絶対差分回路６２を含む。アナログ絶対差分回路６２Ａが、２つの入力ＤＦ＿１とＤＢ＿１を有する。例えば、入力値ＤＦ＿１が、図２Ａのデータフレーム位置（１，１）に対応し、入力値ＤＢ＿１が、図２Ａのデータブロック値１に対応する。入力値ＤＦ＿Ｎが、図２Ａのデータフレーム位置（４，４）に対応し、入力値ＤＢ＿Ｎが、図２Ａのデータブロック値１６に対応する。各アナログ絶対差分回路６２が共通の積分線６３に接続されることに気付かれたい。距離積分回路６４は、図５に関連して説明されるように、共通積分線６３上のアナログ絶対差分回路６２の荷電値を合計する。本発明のアナログ絶対差分回路６２および距離積分回路６４が、図５に関連して説明される。先ず、回路の全てのコンデンサが放電され、ゲート電圧Ｖ１とＶ２がゼロであり、トランジスタｍ１とｍ２をオフに保つと仮定する。本発明は、プリチャージおよび計算段階を利用する。プリチャージ段階において、電圧Ｖ_re _s がトランジスタｍｒのゲートに印加され、そのトランジスタをオンにする。同時に、Ｖ１またはＶ２の最大入力可能電圧より低いスレッショルド電圧より高い電圧Ｖ_ref（即ち、Ｖ_ref＞Ｖ_max−ｖt）が、オペアンプ６５の正の入力に印加される。トランジスタｍｒを通って与えられるフィードバックループが、電圧出力および共通積分線６３をＶ_ref値に向かわせる。第１の入力値ＤＦ＿１が、それからＶ１に与えられ、第２の入力値ＤＢ＿１がＶ２に与えられる。Ｖ_refが、Ｖ１−ＶｔおよびＶ２−Ｖｔの両方よりも大きいため、印加される電圧が、両方のトランジスタをオンにし、電荷がコンデンサＣ１およびＣ２を流れるようにする。対応するトランジスタのゲート電圧より低いスレッショルド電圧値に達するまで、この電荷の流れが、コンデンサ上に蓄えられる電圧を増加すると、その点で、トランジスタｍ１およびｍ２の各々が、カットオフして、オフ状態に変わる。すなわち、コンデンサＣ１が、Ｖ１−Ｖｔ＿ｍｌの電圧値にプリチャージされ、コンデンサＣ２が、Ｖ２−Ｖｔ＿ｍ２の電圧値にプリチャージされる。コンデンサＣ１およびＣ２の荷電が、プリチャージ段階を終了させる。隣接するアナログ絶対差分回路６２Ｂ−６２Ｎの類似するコンデンサが、プリチャージ段階の間に、適当な電圧にプリチャージする。計算ステージにおいて、トランジスタｍｒが遮断される。その後、Ｖ１およびＶ２に対する入力が反対にされる。すなわち、ＤＦ＿１がＶ２に印加され、ＤＢ＿１がＶ１に印加される。ＤＢ＿１＞ＤＦ＿１と仮定する。この場合、トランジスタｍ２のゲート電圧が、前よりも小さくなり、トランジスタがオフ状態を保ち、電荷がコンデンサＣ２に流れることはない。一方、トランジスタｍ１のゲート電圧は、前よりも大きくなり、それによってトランジスタｍ１がオン状態になり、さらに電荷がコンデンサＣ１に流れるようになる。この電荷が流れると、Ｃ１に蓄えられる電圧は、Ｖ１−Ｖｔの値に達するまで増加し、この点で、トランジスタｍ１が再びカットオフして、オフ状態に変わり、さらに電荷がコンデンサＣ１に流れるのを妨げる。この過渡の間、Ｖ１−Ｖ２に比例する電荷が、ＣｒからＣ１に流れる。ＤＢ＿１≦ＤＦ＿１の場合、Ｖ２−Ｖ１に比例するネット電荷がＣｒからＣ２に流れるという同じ推論が示される。従って、全ての場合において、ＣｒからＣ１およびＣ２に流れる複合電荷が、｜Ｖ１−Ｖ２｜に比例し、アナログ絶対差分回路６０が、２つのアナログ信号（ＤＢ＿１，ＤＢ＿２）の平均絶対差を提供する。絶対差は、コンデンサＣｒの外に流れる電荷として表される。アナログ絶対差分回路６２への全ての電荷が、コンデンサＣｒから共通積分線６３を通って運ばれる。オペアンプ６５とコンデンサＣｒの組合せが、共通の既知の積分器として役立ち、出力電圧（Ｖ_out）がコンデンサＣｒ上に蓄えられた電荷の関数であり、その電荷は、入力線６３により積分された電荷に等しい。同じトランジスタ（前述の例ではｍ１）が、プリチャージ段階および計算段階の両方に対して有用であることに気付かれたい。結果として、スレッショルド電圧における広がりが、本質的に補償され、大きさが最小のトランジスタの使用が可能となる。情報が電荷により運ばれるため、コンデンサＣｒが電荷の流れの和を与えながら、並列して作動するアナログ絶対差分回路６２の数が増加する場合、同じ理屈が当てはまる。従って、アナログベクトル絶対差分回路６０のグローバルな機能は、２つのアナログ電圧ベクトル信号の平均絶対差を提供することである。図６が、本発明のアナログ絶対差分回路６２で利用可能なローディング回路６６を示す。ローディング回路６６は、各アナログ入力値を、アナログ絶対差分回路６２の各絶対差分トランジスタ（ｍ１，ｍ２）に加える。特に、ローディング回路６６が、プリチャージ段階の間、２つのアナログ入力値を２つの絶対差分トランジスタに加え、計算段階の間に、反対のアナログ入力値を２つの絶対差分トランジスタに加える。プリチャージ段階の間、プリチャージ線７０の高い信号が、トランジスタＴ１およびＴ３をオンに変える。このことにより、Ｖ１上の電圧が、ｍ１のゲートに印加され、Ｖ２上の電圧が、ｍ２のゲートに印加される。計算段階の間、計算線７２上の高い信号が、トランジスタＴ２およびＴ４をオンにする。このことにより、Ｖ１上の電圧がｍ２のゲートに印加され、Ｖ２上の電圧がｍ１のゲートに印加される。２つのアナログ信号の差の絶対値に関連するプリチャージ段階および計算段階が、信号のシーケンスに対して繰り返される。前述のように、コンデンサＣｒが、プリチャージステップの間に放電される。コンデンサＣ１およびＣ２は、プリチャージステップの前に放電されるべきである。これは、既知の従来技術により達成される。例えば、トランジスタｍ１およびｍ２のゲート入力を、（Ｖｔより）高い値に上げ、それらをオン状態に変えることができる。低いリセット電圧値が、共通線６３に印加されることが可能である。後に、トランジスタｍ１およびｍ２のゲート入力は、共通線上の電圧をＶ_refまで再び上げる前に、再び低い値にされ、それらをシャットオフする。図７は、本発明のアナログベクトル絶対差分回路６０に関連して用いられることができるアナログ絶対差分回路７４の別の実施例である。本回路７４は、トランジスタｍ３のゲートに接続される第１電圧プリチャージ入力線８０と、トランジスタｍ４のゲートに接続される第１電圧計算入力線８２を有する。トランジスタｍ３およびｍ４のソースは、共通してコンデンサＣ３に接続される。第２電圧プリチャージ入力線８４が、トランジスタｍ５のゲートに接続され、第２電圧計算入力線８６が、トランジスタｍ６のゲートに接続される。共通積分線６３が、トランジスタｍ３，ｍ４，ｍ５，ｍ６の各々のドレインに接続される。前述の例によると、入力値ＤＦ＿１およびＤＢ＿１の各々が、第１電圧プリチャージ入力線８０および第２電圧プリチャージ入力線８４に与えられ、トランジスタｍ３およびｍ５をオン状態にし（一方で、ｍ４およびｍ６はオフ状態に保たれ）、コンデンサＣ３およびＣ４の各々に電荷を蓄える。その後、ＤＦ＿１およびＤＢ＿１が、それぞれ第２電圧計算入力線８６および第１電圧計算入力線８２に与えられるようにスイッチする方法で、入力値が計算入力に与えられる。結果として、ｍ３およびｍ５がオフ状態に変わり、再びＤＢ＿１＞ＤＦ＿１と仮定すると、トランジスタｍ６がオフ状態を維持し、一方で、コンデンサＣ３の電圧が、トランジスタｍ４のゲート電圧からスレッショルド電圧を減じたものに等しくなるまで、トランジスタｍ４をオン状態に変える。この過渡の間、共通積分線６３にわたって、｜ＤＢ＿１−ＤＦ＿１｜に比例して、ＣｒからＣ３（又はＣ４）に電荷の流れが生じる。この方法の欠点は、例えばｍ３とｍ４のようなトランジスタ対のスレッショルドにおける不整合さが、回路の計算の精度を損なうことである。当業者であれば、図６および７のローディング回路が、時間多重方法において実施されることを理解するだろう。そのような実施例において、記されたローディング回路の半分（例えば、図６の線Ｖ１、コンデンサＣ１およびトランジスタｍ１、Ｔ１およびＴ２；図７の線８０、８２、コンデンサＣ３およびトランジスタｍ３およびｍ４）だけが、必要とされる。２つの差（Ｖ１−Ｖ２とＶ２−Ｖ１）を同時に計算する代わりに、操作が順に同一の半分の回路で実行される。この実施例によると、回路がより小さくなる。単一のコンデンサが両方の差の計算のために用いられるため、この回路は正確なものとなり、誤差の要因を除くことになる。この技術の欠点は、タイミング機構がより複雑となり、計算を行う総時間が増加することである。本発明のアナログベクトル絶対差分回路６０についてこれまで充分に開示してきた。当業者であれば、その動作により電力の散逸が最小となることに気付くであろう。結果として、移動データ処理アプリケーションに対して理想的になる。値を回路にロードするために用いられるアナログ計算構造に注意を向ける。図２Ａおよび２Ｂに関連して説明された信号処理の例が、１６ブロックのデータブロック（一辺当たりＮユニットで、ここではＮ＝４）と、６４ブロックのデータフレーム（Ｍ＝２Ｎ）を含んでいた。好ましくは、全体のデータフレームおよびデータブロックをアナログ絶対差分計算アレイ４８に表し、１サイクルの全てのマンハッタン距離を計算することによって、並行性が利用される。これを達成するために、アナログ絶対差分回路６２のＮ²×（Ｎ＋１）²のアレイが、アナログ絶対差分計算アレイ４８に与えられる。この機構において、アレイの各行が、データブロック（整合されるべきブロック）と、特定の候補ブロック（全体のデータフレーム又はビデオフレームのセグメント）間の計算を実行する。アレイ４８は、アナログ絶対差分回路６２の１６（４²）×２５（５²）のマトリックスである。１つの行の絶対差分回路６２の各々が、共通積分線６３に接続され、その端部で、距離積分回路６４に接続される。距離積分回路６４の列が、距離積分アレイ５０を画定する。アレイ４８が、データブロック（整合ブロック）のＮ²のピクセル値と、データフレーム（サーチウィンドウ）の４Ｎ²のピクセル値を、入力として受け取る。アレイ４８におけるＮ²×（Ｎ＋１）²の計算要素への入力を適切にルーチングすることが、アレイの領域を最小とするのに重要である。整合ブロックにおけるＮ²のピクセル値が、図９に示されるように、１列当たり、直線９０を伴うＮ²の計算要素の（Ｎ＋１）²行の各々にルーチングされる。図１０に示されるように、データブロック入力アレイ４４を利用することによって、データがアレイに入力される。Ｎ本の入力線（ｄ１，ｄ２，ｄ３，ｄ４）が、Ｎ個の値をサイクル毎にロードさせる。パストランジスタ９２が、ゲート駆動線９４によりイネーブルされる。例えば、第１のサイクルの間、ゲート駆動線９４Ａが、電圧をトランジスタ９２Ａ−９２Ｄのゲートに印加し、入力線（ｄ１，ｄ２，ｄ３，ｄ４）上の信号がトランジスタ９２Ａ−９２Ｄにより通過させられる。データブロック入力アレイ４４が、４つのサイクルにおいてロードされることが理解されるであろう。アナログ絶対差分計算アレイ４８が、アレイ４８に対する全てのデータが４サイクルにおいてロードされる場合において、好ましくは４つのデータブロック入力アレイ４４を提供される。図９は、データブロック（整合ブロック）４２をアナログ絶対差分計算アレイ４８の各行にロードする機構を示す。各行は、データフレーム（サーチウィンドウ）４０の選択されたブロックに対応するデータを必要とする。例えば、アレイの第１行が、図２Ａのブロック４２Ａのデータブロック値（１から１６）を受け取る。同じ行が、図２Ａのデータフレーム４０Ａの（１，１）〜（１，４）から（４，１）〜（４，４）までのデータフレーム値を受け取る。アレイの第２行が、図２Ａのブロック４２Ａの同じデータブロック値（１から１６）を受け取る。しかしながら、第２行は、１列だけずれたデータフレーム値、すなわち、（１，２）〜（１，５）から（４，２）〜（４，５）までのデータフレーム値を受け取る。このパーティショニングは、アレイの各行に対して続く。図１１が、アナログ絶対差分計算アレイ４８にデータフレーム値をロードするための効率的なワイヤ機構を示す。アレイの第１行が、図２Ａのデータフレーム４０Ａの（１，１）〜（１，４）から（４，１）〜（４，４）までのデータフレーム値を受け取ることに気付かれたい。第２行が、１列だけずれたデータフレーム値、すなわち、（１，２）〜（１，５）から（４，２）〜（４，５）までのデータフレーム値を受け取る。アレイの第５行が、図２Ｂの４２Ｂに示されるように、４列ずれたデータフレーム値、すなわち（１，５）〜（１，８）から（４，５）〜（４，８）を受け取る。理論的なレベルにおいて、アレイの第１（Ｎ＋１）行が、データフレーム（サーチウィンドウ）の上部に沿った候補ブロックのセットに対応し、ここで行ｉは、ｉピクセル右に移動したものである。インデックスｉを伴うこれらの行は、右にｉシフトされた第１行と同じワイヤを必要とする。アレイのＮ＋２行は、サーチウィンドウの最左ブロックである候補ブロックのピクセルを上部から１つ下方にずらしたものに対応する。これらのワイヤは、２Ｎシフトされる第１行のワイヤである。一般に、アレイのｉ番目の行は、サーチウィンドウの左上コーナーの上部からＹ＝int((i-1)/(N+1))ピクセル分下がり、右方にＸ＝rem((i-1)/(N+1))ピクセル分移動した左上コーナーの候補ブロックに対応し、２ＮＹ＋Ｘだけシフトしたアレイの第１行と同じワイヤを必要とする。アナログ絶対分計算アレイに対して開示されるルーチングフォーマットが、非常に有効である。アレイにおける計算要素の数は、Ｎ²（Ｎ＋１）²＝Ｎ⁴＋２Ｎ³ ＋Ｎ²である。ルーチングに必要な領域は、２(２Ｎ²((Ｎ＋１)²＋Ｎ(Ｎ−１))) ＝８Ｎ⁴＋４Ｎ³＋４Ｎ²である。従って、定数以外は、計算要素を含むに必要とされる範囲を越えて、ルーチングのオーバーヘッド領域が存在しない。図１１に示される斜めのルーチングが、図９に示される垂直方向ルーチングよりも、異なる内部接続層（すなわち、ポリ、金属＿１、金属＿２）上に形成される。図１１は、データフレーム入力アレイ４６を示す。図２Ａおよび２Ｂに示されるブロック番号に対応する入力パッドが、データフレーム入力アレイ内に存在する。データフレーム入力アレイ４６によりロードされる値が、図１０のバッファ構造を利用することに気付かれたい。図３を参照すると、本発明のアナログ絶対差分構造の全ての要素が、距離評価ブロック５２を除いて、記載されてきた。距離評価ブロックにより実施される可能な評価機能が、セットの最小の距離を伴う行アドレス（ルーザーテイクオール (loser-take-all)) を識別して出力し、セットの最大の距離を伴う行アドレス（ウィナーテイクオール(winner-take-all)）を識別して出力し、あるいは、ベクトルの各クラスがそのクラスに対応する行の距離により重みづけられてきた値を有する分類ベクトルを、通常逆の重みを用いて出力する。ルーザーテイクオール機構の場合、距離評価ブロック５２が、距離積分アレイブロック内のアナログ絶対差の値の最小の合計をもつ行のデジタルアドレスを選択し出力する。この値は、入力ピクセルデータに良く適合して、データフレーム位置に対応する。評価機能は、従来において既知のものである。米国特許第 5,059,814号および第5,04 9,758号が、本発明で使用されるウィナーテイクオール評価構造を教示する。これらの２つの特許が、本明細書で参考として組み込まれている。本発明で使用されるために、ウィナーテイクオール構造が、ルーザーテイクオール機能を実施するように僅かに変更される。機能のこの変化は、ウィナーテイクオール回路への入力値を単に反転することによって容易に達成される。近似する単純な変更が、信頼される。前述のように、距離評価ブロック５２が、距離積分アレイ５０内の最小値を識別する。アナログ絶対差計算アレイ４８の各行、および距離評価ブロックにおける各々の対応する行が、データフレーム４０内の値のブロックに対応する。例えば、第１行が、図２Ａのデータフレーム４０Ａのデータフレーム値（１，１）〜（１，４）から（４，１）〜（４，４）に対応し、一方で、アレイの第２行が、データフレーム値（１，２）〜（１，５）から（４，２）〜（４，５）に対応する。本発明のアナログベクトル絶対差分回路６０の、画像圧縮のブロックマッチングに対するアプリケーションが示されてきた。回路６０の別のアプリケーションが、相関、ベクトル量子化、およびニューラルネットワークの計算に対する信号処理を含む。相関計算は、画像のような二次元の信号の代わりに、音のような一次元の信号で作動するものを除いて、ブロックマッチングに非常に近似する。その概念は、長い信号を通して短い信号をスイープすることであり、２つの信号がどこで非常に正確に相関するかを決定する。この計算を実行するための全体の構造は、ブロックマッチングに対するものと非常に似ている。短い信号が、データブロック入力アレイ４４を通して距離積分アレイ５０に供給され、一方で長居信号は、データフレーム入力アレイ４６を通して供給される。元の入力が２次元というよりはむしろ１次元であるため、ワイヤリングが単純化され、従って、適切なアレイのスペーシングを得るために、ダミー行とダミー列は必要でない。言い換えると、４Ｎ²×４Ｎ²アレイが使用され、異なる内部接続層上の垂直リードが、値をロードするために用いられる。一次元の信号相関法のアプリケーションが、全地球測位システム（ＧＰＳ）を含む。このアプリケーションにおいて、最初のレシーバ位置が、ノイジーな入力信号を、可能な全ての位置における可能な全ての衛生から受信されると予期される信号と相関することによって決定される。本発明のアナログ絶対差分回路に対する別のアプリケーションは、ベクトルの量子化である。ベクトル量子化は、計算であって、新しい可能なノイジー信号が、所定の可能性の１セットの一番近いものに量子化される。この計算を行うアナログ絶対差分構造３０は、前述のアプリケーションに似ている。しかしながら、このアプリケーションにおいて、１つの行と次の行の値の間には、何の関係もない。そのために、斜めのワイヤ９６の単一のセットを使用して全ての行の値を並列に与える代わりに、このアプリケーションに対して、いくらかローカルメモリの形態を用いて、行ベクトルの各々を順にロードしなければならない。この機構において、異なる金属層上の垂直ワイヤの第２のセット（図９参照）が、図１１の斜めのワイヤ９６の代わりに用いられることが可能である。全体のタイミングが、継続的なロード段階を含み、全ての行の値がローカルメモリにロードされ、その後、一連の並列のプリチャージ段階および計算段階が続き、データフレーム４０内のマッチブロック４２を識別する。使用されるメモリのタイプと、行われる正確な計算に依存して、ローカルメモリが、リフレッシュされるまで、あるいは別の値でロードされるまで、プリチャージ、計算段階が繰り返される。ベクトル量子化を使用するアプリケーションが、手書きされた文字の認識タスクのような分類タスクと同様に、デジタル通信における誤差補正を含む。本発明のアナログ絶対差分構造が、ニューラルネットワークアプリケーションにおいて用いられる。最も一般的なニューラルネットワーク構造において、ネットワークの一つの層の全ての出力が、次の層への入力として用いられる。本発明によると、距離積分アレイ５０の距離出力を、入力ベクトルとして別のアレイに給送される等の一次元のアナログベクトル値としてみなすことが可能である。ほとんどのニューラルネットワーク構造が、計算される関数として、ローカル重みベクトルとグローバル入力ベクトルのドット積について注目するが、多くの場合、本発明の回路により計算されるようなマンハッタン距離を利用するものである。ローカルメモリに対する必要性と、別の斜めのバスを使用する可能性のような実動化の詳細は、実施される正確なネットワークの計算に大きく依存する。ほとんどのネットワークが、重みベクトル間に規則性を有さず、ベクトル量子化構造のように、ローカルメモリを必要とするが、“重み付けシェアリング”を利用するものは、多くの規則性を示す。文字認識に使用されるような大きな利用性あるネットワークの多くが、規則性を導入するために重み付けシェアリングを利用する。実施例に記載した事項は、本発明の説明および例示の目的のために記載されたものである。それらの事項は、本発明を開示した形態そのものに限定する意図ではなく、多くの変更および修正が、上述の教示した事項から明らかに可能となる。実施例は、本発明の原理およびその実際の応用を説明するために選択されて記載されたものであり、それによって、当業者が、本発明および様々な変更を伴う実施例を、予期される特別な使用に適合するように、最適に利用することが可能となる。本発明の範囲は、以下の請求の範囲およびそれらの均等によって画定される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者クレイマーアレンアメリカ合衆国カリフォルニア州 94705 バークレイフルトンストリート 2716

Claims

【特許請求の範囲】１．アナログベクトル絶対差分回路であって、比較回路の線形アレイを備え、前記線形アレイの前記比較回路の各々が、絶対差分信号を作るために、第１アナログ信号値と第２アナログ信号値を比較する手段を含み、前記線形アレイは、それによって複数の絶対差分信号を作り、また、前記比較回路の前記線形アレイに接続される共通積分線を含み、前記共通積分線は、前記複数の絶対差分信号を受け取り、更に、前記積分線に接続され、前記絶対差分信号を合計して差分の合計を作る手段とを含むアナログベクトル絶対差分回路。２．前記比較する手段が、第１トランジスタと第２トランジスタを含み、前記第１トランジスタのソースが第１コンデンサに接続され、前記第１トランジスタのドレインが前記共通積分線に接続され、前記第１トランジスタのゲートが第１アナログ信号入力ノードに接続されており、前記第２トランジスタのソースが第２コンデンサに接続され、前記第２トランジスタのドレインが前記共通積分線に接続され、前記第２トランジスタのゲートが第２アナログ信号入力ノードに接続されており、プリチャージステップの間、第１アナログ信号が、前記第１アナログ信号値に対応して前記第１コンデンサに蓄えられ、第２アナログ信号が、前記第２アナログ信号値に対応して前記第２コンデンサに蓄えられ、計算ステップの間、前記第１アナログ信号値が、前記第２アナログ信号入力ノードに供給され、前記第２アナログ信号値が、前記第１アナログ信号入力ノードに供給され、前記絶対差分信号を生成することを特徴とする請求項１に記載のアナログベクトル絶対差分回路。３．前記比較する手段が、ローディング回路を備え、前記ローディング回路が、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタを含み；前記第３トランジスタのソースが第１アナログ信号入力線に接続され、前記第３トランジスタのドレインが前記第１アナログ信号入力ノードに接続され、前記第３トランジスタのゲートプリチャージイネーブル線に接続されており、前記第４トランジスタのソースが第２アナログ信号入力線に接続され、前記第４トランジスタのドレインが前記第２アナログ信号入力ノードに接続され、前記第４トランジスタのゲートが前記プリチャージイネーブル線に接続されており、前記第５トランジスタのソースが前記第２アナログ信号入力線に接続され、前記第５トランジスタのドレインが前記第１アナログ信号入力ノードに接続され、前記第５トランジスタのゲートが計算イネーブル線に接続されており、前記第６トランジスタのソースが前記第１アナログ信号入力線に接続され、前記第６トランジスタのドレインが前記第２アナログ信号入力ノードに接続され、前記第６トランジスタのゲートが前記計算イネーブル線に接続されており、前記プリチャージステップが、前記プリチャージイネーブル線に供給されるプリチャージイネーブル信号で実行され、前記計算ステップが、前記計算イネーブル線に供給される計算ステップイネーブル信号で実行されることを特徴とする請求項２に記載のアナログベクトル絶対差分回路。