JPH0945100A - Method and equipment for testing nonvolatile memory - Google Patents
Method and equipment for testing nonvolatile memoryInfo
- Publication number
- JPH0945100A JPH0945100A JP19084695A JP19084695A JPH0945100A JP H0945100 A JPH0945100 A JP H0945100A JP 19084695 A JP19084695 A JP 19084695A JP 19084695 A JP19084695 A JP 19084695A JP H0945100 A JPH0945100 A JP H0945100A
- Authority
- JP
- Japan
- Prior art keywords
- value
- expected
- memory
- under test
- memory under
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性メモリの
試験方法及びその試験装置に関するものであり、特に、
マスクＲＯＭ，ＥＰＲＯＭ及びＥ2 ＰＲＯＭ等のデータ
読出し試験を行う方法及び装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory test method and test apparatus therefor, and
The present invention relates to a method and apparatus for performing a data read test on a mask ROM, EPROM, E 2 PROM and the like.
【０００２】[0002]
【従来の技術】近年、マスクＲＯＭ，ＥＰＲＯＭ及びＥ
2 ＰＲＯＭ等の不揮発性メモリの大容量化に伴い、デー
タ読出し試験においては期待値として用いるデータ量が
膨大になっている。その一方で、顧客への製品供給に関
しては短納期化が強く要望されている。このため、不揮
発性メモリのデータ読出し試験では、様々なモードの不
良を検出するため、あるいは、試験時間の短縮化を図る
ために、複数の異なるアドレスパターンを用いて効率良
く試験を行うことが必要となる。2. Description of the Related Art Recently, mask ROM, EPROM and E
2 With the increase in capacity of non-volatile memories such as PROMs, the amount of data used as expected values in data read tests has become enormous. On the other hand, there is a strong demand for shortening the delivery period for supplying products to customers. Therefore, in the data read test of the non-volatile memory, it is necessary to efficiently perform the test using a plurality of different address patterns in order to detect defects in various modes or to shorten the test time. Becomes
【０００３】図４は、従来例に係るＲＯＭテスタの構成
図を示している。図４において、300 はＲＯＭテスタで
あり、１は期待値データを格納する期待値データメモリ
である。２はアドレスパターンを発生するアドレスパタ
ーン発生器であり、３は被試験メモリ１８の読出しデー
タ（ＤＡＴＡ）の「０」又は「１」を判定する０／１判
定器であり、４は期待値データと読出しデータとを比較
する比較器であり、５は比較器４の出力信号から被試験
メモリ１８の良否を判定する判定器である。６は期待値
データメモリ１やアドレスパターン発生器２の入出力を
制御するＣＰＵ（中央演算装置）である。FIG. 4 is a block diagram of a ROM tester according to a conventional example. In FIG. 4, 300 is a ROM tester, and 1 is an expected value data memory for storing expected value data. 2 is an address pattern generator for generating an address pattern, 3 is a 0/1 judging device for judging "0" or "1" of read data (DATA) of the memory under test 18, and 4 is expected value data. Is a comparator that compares the read data with the read data. Reference numeral 5 is a determiner that determines the quality of the memory under test 18 from the output signal of the comparator 4. Reference numeral 6 denotes a CPU (central processing unit) that controls the input / output of the expected value data memory 1 and the address pattern generator 2.
【０００４】メモリ１には被試験メモリ１８への書込み
値の格納番地を特定の順序で指定したときに、被試験メ
モリ１８から読み出しが期待される値を１アドレス単位
に対比させた期待値データが格納されている。例えば、
期待値データはあるアドレス＃Ｘを指定したときに読み
出されるであろう値であり、被試験メモリ１８をプログ
ラムしたときに、そのアドレス＃Ｘに書き込んだ値に等
しい。In the memory 1, when the storage addresses of the values to be written in the memory under test 18 are designated in a specific order, expected value data obtained by comparing the values expected to be read from the memory under test 18 in units of one address. Is stored. For example,
The expected value data is a value that will be read when a certain address #X is designated, and is equal to the value written to the address #X when the memory under test 18 is programmed.
【０００５】次に、ＲＯＭテスタの動作を説明する。ま
ず、ＲＯＭテスタ300 のアドレス出力端子と被試験メモ
リ１８のアドレス入力端子とを接続し、被試験メモリ１
８のデータ出力端子とＲＯＭテスタ300 のデータ入力端
子とをそれぞれ接続した状態で、ＣＰＵ６の制御命令に
より、アドレスパターン発生器２はアドレスパターン
（ＡDD），例えば、＃0000〜＃FFFF…を発生する。そし
て、発生器２からアドレス＃0000が被試験メモリ１８に
指定され、ＣＰＵ６は期待値データメモリ１のアドレス
（ＡDD）＃0000をポインタによって指示する。Next, the operation of the ROM tester will be described. First, the address output terminal of the ROM tester 300 and the address input terminal of the memory under test 18 are connected, and the memory under test 1
In the state where the data output terminal 8 and the data input terminal of the ROM tester 300 are respectively connected, the address pattern generator 2 generates an address pattern (ADD), for example, # 0000 to #FFFF, by a control command of the CPU 6. . Then, the generator 2 specifies the address # 0000 in the memory under test 18, and the CPU 6 indicates the address (ADD) # 0000 of the expected value data memory 1 by the pointer.
【０００６】また、被試験メモリ１８から読み出された
データは、０／１判定器３によって、各出力ビット毎に
「０」又は「１」が判定され、そのデータ，例えば「＃
00」が比較器４に出力される。比較器４ではアドレス＃
0000の期待値データ，例えば、「＃00」と読出しデータ
＝「＃00」とが比較される。この比較はアドレス単位に
逐次実行され、その結果は判定器５によって判定され
る。これにより、被試験メモリ１８の良否が判定され
る。Further, the data read from the memory under test 18 is judged by the 0/1 judging device 3 to be "0" or "1" for each output bit, and the data, for example, "#".
00 ”is output to the comparator 4. Address # in comparator 4
The expected value data of 0000, for example, “# 00” and read data = “# 00” are compared. This comparison is sequentially executed for each address, and the result is judged by the judging device 5. As a result, the quality of the memory under test 18 is determined.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、読出し
データと期待値データとをアドレス単位に逐次比較する
方法では、不揮発性メモリの大容量化に伴い、データ比
較回数が膨大になるので試験時間が増加する。また、メ
モリ１には被試験メモリ１８の全アドレス分の期待値デ
ータを格納しなくてはならないので、被試験メモリ１８
の容量と同じの容量のものを用意する必要がある。被試
験メモリ１８のメモリ容量の増大は期待値データメモリ
１の増加を余儀無くする。However, in the method of sequentially comparing read data and expected value data in address units, the number of data comparisons becomes enormous as the capacity of the non-volatile memory increases, so the test time increases. To do. Further, since the expected value data for all the addresses of the memory under test 18 must be stored in the memory 1, the memory under test 18
It is necessary to prepare the same capacity as the capacity of. An increase in the memory capacity of the memory under test 18 necessitates an increase in the expected value data memory 1.
【０００８】従って、被試験メモリの容量分の期待値デ
ータメモリが準備できない場合、被試験メモリ１８のア
ドレス領域を分割し、複数回に分けてデータ読出し試験
を実施せざるを得なくなり、試験工程及び試験コストの
増大、強いては顧客への製品納期の遅延を招くという問
題が生じる。本発明は、かかる従来例の問題点に鑑み創
作されたものであり、読出しデータと期待値データとを
アドレス単位に逐次比較することなく、短時間かつ簡易
に読出し試験を行うことが可能となる不揮発性メモリの
試験方法及びその試験装置の提供を目的とする。Therefore, when the expected value data memory corresponding to the capacity of the memory under test cannot be prepared, the address area of the memory under test 18 must be divided and the data read test must be carried out in plural times. Also, there arises a problem that the test cost increases and, in the worst case, the delivery of the product to the customer is delayed. The present invention was created in view of the problems of the conventional example, and it becomes possible to easily perform a read test in a short time without sequentially comparing read data and expected value data in address units. An object of the present invention is to provide a non-volatile memory test method and a test apparatus therefor.
【０００９】[0009]
【課題を解決するための手段】本発明の不揮発性メモリ
の第１の試験方法は、被試験メモリへの書込み値の格納
番地を特定順序で指定したときに順次読み出しが期待さ
れる値を特定の計算によってまとめた期待値を予め作成
して置き、前記被試験メモリの試験時には、前記期待値
を作成したときと同じ特定順序で被試験メモリの格納番
地を指定することによって順次読み出される値を特定の
計算によりまとめて実際値を作成し、前記期待値と実際
値とを比較して前記被試験メモリへの書込み値の正否を
判定することを特徴とする。According to a first method of testing a nonvolatile memory of the present invention, when a storage address of a write value to a memory under test is specified in a specific order, a value expected to be sequentially read is specified. The expected values summarized by the calculation are prepared in advance, and at the time of testing the memory under test, the values sequentially read out by designating the storage addresses of the memory under test in the same specific order as when the expected values were created. It is characterized in that an actual value is collectively created by a specific calculation, and the expected value and the actual value are compared with each other to judge the correctness of the written value to the memory under test.
【００１０】本発明の不揮発性メモリの第２の試験方法
は、前記被試験メモリの格納番地を指定する順序を何種
類かに変更して、予め、複数の期待値を作成して置き、
前記被試験メモリの試験時には、前記複数の期待値の中
から１つの期待値を選択し、前記選択された期待値を作
成したときと同じ特定順序で前記被試験メモリの格納番
地を指定することによって順次読み出される値を特定の
計算によりまとめて実際値を作成し、前記選択された期
待値と前記作成された実際値とを比較することを特徴と
する。A second method for testing a non-volatile memory according to the present invention is to change the order of designating the storage address of the memory under test to some kind and prepare and place a plurality of expected values in advance.
During the test of the memory under test, one expected value is selected from the plurality of expected values, and the storage address of the memory under test is specified in the same specific order as when the selected expected value was created. It is characterized in that the values sequentially read out by are combined by a specific calculation to create an actual value, and the selected expected value and the created actual value are compared.
【００１１】本発明の不揮発性メモリの第１及び第２の
試験方法において、前記特定の計算が、好ましくは、加
算、減算、乗算又は除算もしくはこれら算術の組み合わ
せのいずれかにより行うことを特徴とする。本発明の不
揮発性メモリの試験装置は、その実施の形態を図１に示
すように、被試験メモリへの書込み値の格納番地を特定
順序で指定したときに順次読み出しが期待される値を特
定の計算によってまとめた期待値を格納する記憶手段
と、前記特定順序で被試験メモリの格納番地を指定する
指定手段と、前記指定手段によって指定された格納番地
から順次読み出される値を特定の計算によってまとめた
実際値を作成する演算手段と、前記記憶手段からの期待
値と前記演算手段からの実際値とを比較する比較手段
と、前記比較手段の出力結果から前記被試験メモリに書
き込まれた値の正否を判定する手段とを備えていること
を特徴とする。In the first and second testing methods of the non-volatile memory according to the present invention, the specific calculation is preferably performed by any one of addition, subtraction, multiplication or division or a combination of these arithmetics. To do. As shown in FIG. 1, a nonvolatile memory test apparatus of the present invention specifies a value expected to be sequentially read when a storage address of a write value to a memory under test is specified in a specific order. The storage means for storing the expected value summarized by the calculation of, the designating means for designating the storage address of the memory under test in the specific order, and the value sequentially read from the storage address designated by the designating means by the specific calculation. A calculating means for creating a combined actual value, a comparing means for comparing an expected value from the storing means with an actual value from the calculating means, and a value written in the memory under test from an output result of the comparing means. And a means for determining whether the item is correct or not.
【００１２】本発明の不揮発性メモリの第２の試験装置
は、その実施の形態を図３に示すように被試験メモリの
格納番地を指定する順序を何種類かに変更した複数の期
待値を格納する記憶手段と、前記記憶手段から期待値の
１つを選択する選択手段とを設けていることを特徴と
し、上記目的を達成する。本発明の第１の試験方法で
は、予め、被試験メモリに書き込んだ値の正否判定基準
を用意するために、まず、被試験メモリから順次読み出
しが期待される値を特定の計算によってまとめた期待値
を作成する。このときの特定の計算は加算、減算、乗算
又は除算もしくはこれら算術の組み合わせのいずれかに
より行う。また、被試験メモリの格納番地は特定順序で
指定する。A second test apparatus for a non-volatile memory according to the present invention has a plurality of expected values obtained by changing the order of designating a storage address of a memory under test to several kinds as shown in FIG. The above-described object is achieved by providing storage means for storing and selection means for selecting one of the expected values from the storage means. In the first test method of the present invention, in order to prepare in advance whether the value written in the memory under test is right or wrong, first, the expected values that are expected to be sequentially read from the memory under test are summarized by a specific calculation. Create a value. The specific calculation at this time is performed by any of addition, subtraction, multiplication or division, or a combination of these arithmetics. The storage addresses of the memory under test are specified in a specific order.
【００１３】そして、被試験メモリを試験するときに
は、先の期待値を作成したときと同じ特定順序で試験対
象となる実際の被試験メモリに対して格納番地を指定
し、この指定によって順次読み出される値を特定の計算
によりまとめて実際値を作成する。その後、先の期待値
とこの実際値とを比較して被試験メモリへの書込み値の
正否を判定する。When testing the memory under test, the storage addresses are specified for the actual memory under test in the same specific order as when the expected value was created, and the addresses are read sequentially by this specification. Create an actual value by combining the values with a specific calculation. Then, the previous expected value and this actual value are compared to determine whether the value written to the memory under test is correct.
【００１４】このように本発明の試験方法によれば、被
試験メモリから特定順序で読み出しが期待される値を特
定の計算によってまとめた期待値と、実際の被試験メモ
リから期待値と同じ順序で逐次読み出された値を特定の
計算によってまとめた実際値とを比較しているので、従
来例のように格納番地毎に逐次指定して読み出した１つ
の値と、これに期待する１つの期待値とを比較すること
なく、格納番地群単位にまとめた値同士を一度に比較で
きるようになる。従って、比較回数が大幅に削減できる
ので、被試験メモリの容量が増大した場合であっても、
短い時間でマスクＲＯＭ，ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ等
の簡易なデータ読出し試験を行うことができる。As described above, according to the test method of the present invention, an expected value obtained by summing the values expected to be read from the memory under test in a specific order by a specific calculation and the same order as the expected value from the actual memory under test. Since the values sequentially read out in step 1 are compared with the actual values collected by a specific calculation, one value sequentially specified and read out for each storage address as in the conventional example and one expected value It becomes possible to compare values grouped in storage address group units at once without comparing with expected values. Therefore, since the number of comparisons can be significantly reduced, even if the capacity of the memory under test increases,
A simple data read test for mask ROM, EPROM, E 2 PROM, etc. can be performed in a short time.
【００１５】また、本発明の第２の試験方法では、被試
験メモリの格納番地を指定する順序を何種類かに変更し
たときの複数の期待値が作成され、この複数の期待値の
中から１つの期待値を選択し、この期待値を作成したと
きの格納番地の指定順序で、被試験メモリの格納番地を
指定している。このため、被試験メモリの格納番地を単
一の特定順序で指定する場合に比べて、被試験メモリの
格納番地を指定する順序を変更することによって、被試
験メモリの格納番地を複数の異なる順序で指定できるの
で、ユーザの使用状況に模した試験ができる。この結
果、被試験メモリのアドレス指定順序に依存したデバイ
ス特性、例えば、読出し速度及び電源マージン等を考慮
に入れたデータ読出し試験を行うことができる。Further, in the second test method of the present invention, a plurality of expected values are created when the order of designating the storage address of the memory under test is changed to several types, and the expected values are selected from the plurality of expected values. One expected value is selected, and the storage address of the memory under test is designated in the designated order of the storage address when the expected value is created. Therefore, compared with the case where the storage addresses of the memory under test are specified in a single specific order, the storage addresses of the memory under test are changed in a plurality of different order by changing the order of specifying the storage addresses of the memory under test. Since it can be specified with, a test that mimics the usage situation of the user can be performed. As a result, it is possible to perform the data read test in consideration of the device characteristics depending on the addressing order of the memory under test, for example, the read speed and the power supply margin.
【００１６】さらに、本発明の試験装置によれば、被試
験メモリから読み出しが期待される値を特定の計算で求
めた期待値を格納するメモリ容量を確保すれば良いの
で、従来例に比べて記憶手段の容量が低減できる。この
メモリ容量の低減化によって、試験装置が低廉化でき
る。Further, according to the test apparatus of the present invention, since it is sufficient to secure a memory capacity for storing an expected value obtained by a specific calculation of a value expected to be read from the memory under test, as compared with the conventional example. The capacity of the storage means can be reduced. By reducing the memory capacity, the cost of the test apparatus can be reduced.
【００１７】[0017]
【発明の実施の形態】次に、図を参照しながら本発明の
実施の形態について説明をする。図１〜３は、本発明の
実施の形態に係る不揮発性メモリの試験方法及びその試
験装置の説明図である。 （１）第１の実施の形態 図１は、本発明の第１の実施の形態に係るＲＯＭテスタ
の構成図であり、図２（Ａ）は、そのアドレスパターン
とチェックサム期待値との関係説明図をそれぞれ示して
いる。図１において、１１は被試験メモリ１８から読み
出しが期待される値を予め加算したチェックサム期待値
Ｄ１を格納するチェックサム期待値メモリであり、記憶
手段の一例である。チェックサム期待値Ｄ１は被試験メ
モリ１８に書き込んだ値「０」又は「１」の正否判定基
準となるものである。Next, an embodiment of the present invention will be described with reference to the drawings. 1 to 3 are explanatory views of a non-volatile memory test method and a test apparatus therefor according to an embodiment of the present invention. (1) First Embodiment FIG. 1 is a configuration diagram of a ROM tester according to a first embodiment of the present invention, and FIG. 2A shows a relationship between an address pattern and an expected checksum value. Explanatory drawing is shown respectively. In FIG. 1, reference numeral 11 is a checksum expected value memory for storing a checksum expected value D1 to which a value expected to be read from the memory under test 18 is added in advance, and is an example of a storage means. The checksum expected value D1 is a criterion for determining whether the value “0” or “1” written in the memory under test 18 is correct.
【００１８】本実施の形態では、チェックサム期待値Ｄ
１は図２（Ａ）に示すように、例えば、「＃3FFFFF」で
ある。この値「＃3FFFFF」は、被試験メモリ１８への各
ビット毎の書込み値「０」又は「１」の格納番地、例え
ば、メモリ容量が２５６Ｋ（６４Ｋワード×８ビット）
の場合でアドレス＃0000〜＃FFFFを特定の順序で指定し
たときに、被試験メモリ１８から読み出しが期待される
各出力ビット毎の値「０」又は「１」を予め全指定アド
レス分加算したものである。「＃3FFFFF」は１６進数で
表示した値であり、２進数で示すと、「0011 1111 1111
1111 1111 1111 」である。チェックサム期待値は、被
試験メモリ１８から各出力ビット毎に読み出しが期待さ
れる値「０」又は「１」の加算値の１の補数又は２の補
数を採ったものである。In the present embodiment, the expected checksum value D
As shown in FIG. 2A, 1 is, for example, “# 3FFFFF”. This value "# 3FFFFF" is the storage address of the write value "0" or "1" for each bit in the memory under test 18, for example, the memory capacity is 256K (64K words x 8 bits).
In this case, when the addresses # 0000 to #FFFF are designated in a specific order, the value “0” or “1” for each output bit expected to be read from the memory under test 18 is added in advance for all designated addresses. It is a thing. “# 3FFFFF” is a value displayed in hexadecimal, and when expressed in binary, “0011 1111 1111
1111 1111 1111 ”. The checksum expected value is the one's complement or the two's complement of the addition value of the value "0" or "1" expected to be read from the memory under test 18 for each output bit.
【００１９】１２は特定の順序で被試験メモリ１８の格
納番地を指定するアドレスパターン発生器であり、指定
手段の一例である。発生器１２は例えば、図２（Ａ）の
順序のアドレスパターンを発生する。１３は被試験メモ
リ１８の読出しデータ（ＤＡＴＡ）の「０」又は「１」
を各出力ビット毎に判定する０／１判定器であり、１４
はアドレスパターン発生器１２によって指定された被試
験メモリ１８の格納番地からの値（読出しデータ）を逐
次加算してチェックサム値Ｄｘを出力するチェックサム
値演算器であり、加算手段の一例である。Reference numeral 12 is an address pattern generator for designating the storage addresses of the memory under test 18 in a specific order, and is an example of the designating means. The generator 12 generates, for example, the address pattern in the order of FIG. 13 is "0" or "1" of the read data (DATA) of the memory under test 18.
Is a 0/1 discriminator for discriminating
Is a checksum value calculator that sequentially adds the values (readout data) from the storage addresses of the memory under test 18 designated by the address pattern generator 12 and outputs a checksum value Dx, which is an example of an adding means. .
【００２０】１５はチェックサム期待値Ｄ１とチェック
サム値Ｄｘとを比較する比較器であり、比較手段の一例
である。１６は比較器１５の出力信号から被試験メモリ
１８の良否を判定する判定器であり、判定手段の一例で
ある。１７はチェックサム期待値メモリ１１やアドレス
パターン発生器１２の入出力を制御するＣＰＵ（中央演
算装置）である。ＣＰＵ１７は，例えば、アドレスパタ
ーン発生器１２には指定開始を起動する制御信号Ｓ１を
出力し、チェックサム期待値メモリ１１には読出し許可
をする制御信号Ｓ２を出力し、比較器１５には出力を許
可する制御信号Ｓ３を出力し、判定器１６には判定を許
可する制御信号Ｓ４をそれぞれ出力する。Reference numeral 15 is a comparator for comparing the checksum expected value D1 and the checksum value Dx, which is an example of comparison means. Reference numeral 16 is a judging device for judging the quality of the memory under test 18 from the output signal of the comparator 15, and is an example of a judging means. Reference numeral 17 denotes a CPU (central processing unit) that controls input / output of the checksum expected value memory 11 and the address pattern generator 12. The CPU 17 outputs, for example, a control signal S1 for activating designation start to the address pattern generator 12, a control signal S2 for permitting reading to the checksum expected value memory 11, and an output to the comparator 15. The control signal S3 for permitting is output, and the control signal S4 for permitting the determination is output to the determiner 16.
【００２１】次に、本実施の形態に係るＲＯＭの試験方
法について試験装置の動作を説明する。まず、被試験メ
モリ１８に書き込んだ値「０」又は「１」の正否判定基
準となるチェックサム期待値Ｄ１をメモリ１１に格納し
た状態で、ＣＰＵ１７からの制御信号Ｓ１によって、ア
ドレスパターン発生器１２はアドレス＃0000〜＃FFFFを
図２（Ａ）の順序で発生し、チェックサム期待値Ｄ１を
作成したときと同じように、このアドレスアドレス＃00
00〜＃FFFFを順次、実際の被試験メモリ１８に対して指
定する。これによって被試験メモリ１８から逐次読み出
されたデータ（ＤＡＴＡ）が各ビット毎に０／１判定器
１３によって判定され、ここで判定された読出しデータ
「０」又は「１」は演算器１４に出力される。Next, the operation of the test apparatus will be described for the ROM test method according to the present embodiment. First, with the checksum expected value D1 serving as the correctness determination standard of the value “0” or “1” written in the memory under test 18 stored in the memory 11, the address signal generator 12 is controlled by the control signal S1 from the CPU 17. Generates addresses # 0000 to #FFFF in the order of FIG. 2A, and this address address # 00 is generated in the same manner as when the checksum expected value D1 is created.
00 to #FFFF are sequentially designated for the actual memory under test 18. As a result, the data (DATA) sequentially read from the memory under test 18 is judged for each bit by the 0/1 judging device 13, and the read data “0” or “1” judged here is stored in the arithmetic unit 14. Is output.
【００２２】演算器１４ではアドレス＃0000〜＃FFFFの
指定によって順次読み出されるデータが全て加算され、
この加算値はチェックサム値Ｄｘとして比較器１５に出
力される。また、比較器１５ではＣＰＵ１７からの制御
信号Ｓ２によって、先のチェックサム期待値Ｄ１がメモ
リ１１から読み出され、このチェックサム期待値Ｄ１と
チェックサム値Ｄｘとが一致するか否かが比較される。
この比較はＣＰＵ１７からの制御信号Ｓ３によって全指
定アドレスに対して１回のみ実行され、その結果はＣＰ
Ｕ１７からの制御信号Ｓ４によって判定器１６により判
定される。In the arithmetic unit 14, all the data read sequentially by the designation of addresses # 0000 to #FFFF are added,
This added value is output to the comparator 15 as the checksum value Dx. The comparator 15 reads the expected checksum value D1 from the memory 11 by the control signal S2 from the CPU 17, and compares the checksum expected value D1 with the checksum value Dx. It
This comparison is executed only once for all designated addresses by the control signal S3 from the CPU 17, and the result is CP.
It is judged by the judging device 16 according to the control signal S4 from U17.
【００２３】例えば、チェックサム期待値Ｄ１とチェッ
クサム値Ｄｘとが一致する場合には、被試験メモリ１８
は「良」と判定され、Ｄ１とＤｘが一致しない場合には
「不良」と判定される。これにより、被試験メモリ１８
に書き込まれた値「０」又は「１」の正否が総合的に判
定できる。このようにして、本発明の第１の実施の形態
に係るＲＯＭテスタでは、被試験メモリ１８から読み出
しが期待される値を加算したチェックサム期待値Ｄ１
と、実際の被試験メモリ１８から逐次読み出された値を
加算したチェックサム値Ｄｘとを比較しているので、従
来例のように格納番地毎に逐次指定して読み出した１つ
の読出しデータと、これに期待する１つの期待値データ
とを個々に比較することなく、全指定アドレス毎にまと
めた総和値同士が比較できる。For example, when the checksum expected value D1 and the checksum value Dx match, the memory under test 18
Is determined to be “good”, and if D1 and Dx do not match, it is determined to be “defective”. As a result, the memory under test 18
Whether or not the value “0” or “1” written in is correct can be comprehensively determined. In this way, in the ROM tester according to the first embodiment of the present invention, the checksum expected value D1 obtained by adding the values expected to be read from the memory under test 18 is added.
And the checksum value Dx obtained by adding the values sequentially read from the actual memory under test 18 are compared, so that one read data is sequentially specified and read for each storage address as in the conventional example. It is possible to compare sum total values collected for all designated addresses without individually comparing with one expected value data to be expected.
【００２４】従って、被試験メモリ１８の容量が増大し
た場合であっても、短い時間でマスクＲＯＭ，ＥＰＲＯ
Ｍ，Ｅ2 ＰＲＯＭ等の簡易なデータ読出し試験を行うこ
とができる。さらに、本実施の形態の装置によれば、チ
ェックサム期待値Ｄ１を格納するメモリ容量を確保すれ
ば良いので、従来例に比べてメモリが低減でき、試験装
置が低廉化できる。Therefore, even if the capacity of the memory under test 18 is increased, the mask ROM, EPRO can be processed in a short time.
A simple data read test of M, E 2 PROM, etc. can be performed. Further, according to the apparatus of the present embodiment, since it is sufficient to secure the memory capacity for storing the checksum expected value D1, it is possible to reduce the memory and the cost of the test apparatus as compared with the conventional example.
【００２５】（２）第２の実施の形態 図３は本発明の第２の実施の形態に係るＲＯＭテスタの
構成図であり、図２（Ｂ）は、そのチェックサム期待値
メモリの内容説明図をそれぞれ示している。第２の実施
の形態では第１の実施の形態と異なり、予めｎ種類のチ
ェックサム期待値を用意して置き、それを選択して被試
験メモリ１８のデータ読出し試験を行うものである。(2) Second Embodiment FIG. 3 is a block diagram of a ROM tester according to a second embodiment of the present invention, and FIG. 2B shows the contents of the checksum expected value memory. Each figure is shown. In the second embodiment, unlike the first embodiment, n kinds of checksum expected values are prepared in advance and selected, and the data read test of the memory under test 18 is performed by selecting them.
【００２６】図３において、200 は第２のＲＯＭテスタ
であり、２１はｎ種類のチェックサム期待値Ｄ１〜Ｄｎ
を格納するチェックサム期待値メモリであり、記憶手段
の一例である。本実施の形態では、チェックサム期待値
Ｄ１は図２（Ｂ）に示すように、「＃1FFFFF」であり、
アドレス＃0000〜＃FFFFの順序で指定したときに、被試
験メモリ１８から読み出しが期待される各ビット毎の値
「０」又は「１」を予め全指定アドレス分加算したもの
である。In FIG. 3, 200 is a second ROM tester, and 21 is n kinds of checksum expected values D1 to Dn.
Is a checksum expectation value memory for storing and is an example of a storage unit. In the present embodiment, the checksum expected value D1 is “# 1FFFFF”, as shown in FIG.
When the addresses # 0000 to #FFFF are designated in this order, the value “0” or “1” for each bit expected to be read from the memory under test 18 is added in advance for all designated addresses.
【００２７】チェックサム期待値Ｄ２は，例えば、「＃
3FFFFF」であり、第１の実施の形態と同じ順序で、アド
レス＃0000〜＃FFFFを指定したときに、被試験メモリ１
８から各ビット毎に読み出しが期待される値「０」又は
「１」を予め全指定アドレス分加算したものである。チ
ェックサム期待値Ｄ３は先頭アドレス＃0000と最終アド
レス＃FFFFを指定し、再び、アドレス＃0000を指定し、
続いて次のアドレス＃0001を指定し、順次、このような
アドレスの指定関係で指定したときに、被試験メモリ１
８から各ビット毎に読み出しが期待される値「０」又は
「１」を予め全指定アドレス分加算したものである。こ
のようにアドレスの指定を変更してチェックサム期待値
Ｄ１〜Ｄｎを作成して置く。この期待値Ｄ１〜Ｄｎはメ
モリ２１に格納する。The checksum expected value D2 is, for example, "#
3FFFFF ”, and when the addresses # 0000 to #FFFF are designated in the same order as in the first embodiment, the memory under test 1
The value "0" or "1" expected to be read for each bit from 8 is added in advance for all designated addresses. The checksum expected value D3 specifies the start address # 0000 and the end address #FFFF, and again specifies the address # 0000,
Then, when the next address # 0001 is designated and the addresses are sequentially designated in this way, the memory under test 1
The value "0" or "1" expected to be read for each bit from 8 is added in advance for all designated addresses. In this way, the address designation is changed and the checksum expected values D1 to Dn are created and placed. The expected values D1 to Dn are stored in the memory 21.
【００２８】２２はチェックサム期待値メモリ２１から
チェックサム期待値の１つを選択するセレクタであり、
選択手段の一例である。例えば、セレクタ２２は制御信
号Ｓ２に応じてｎ種類のチェックサム期待値Ｄ１〜Ｄｎ
から１つのチェックサム期待値を選択する。制御信号Ｓ
２はＣＰＵ２８から出力され、信号Ｓ２は制御信号Ｓ１
と相互に関連したものである。ＣＰＵ２８は，例えば、
チェックサム期待値Ｄ１を選択する場合には、アドレス
＃0000〜＃FFFFを順次指定するような制御信号Ｓ１をア
ドレスパターン発生器２３に出力する。なお、第１の実
施の形態と同じ名称のものは同じ機能を有するため、そ
の説明を省略する。Reference numeral 22 is a selector for selecting one of the checksum expected values from the checksum expected value memory 21,
It is an example of a selection means. For example, the selector 22 determines the n kinds of checksum expected values D1 to Dn according to the control signal S2.
Select one checksum expected value from Control signal S
2 is output from the CPU 28, and the signal S2 is the control signal S1.
Are interrelated with. The CPU 28 is, for example,
When selecting the checksum expected value D1, the control signal S1 for sequentially designating the addresses # 0000 to #FFFF is output to the address pattern generator 23. Note that the same names as those in the first embodiment have the same functions, and thus the description thereof will be omitted.
【００２９】次に、本実施の形態に係るＲＯＭの試験方
法について試験装置の動作を説明する。例えば、ｎ種類
のチェックサム期待値Ｄ１〜Ｄｎからチェックサム期待
値Ｄ３を選択してデータ読出し試験を行う場合、まず、
被試験メモリ１８に書き込んだ値「０」又は「１」の正
否判定基準となるチェックサム期待値Ｄ１〜Ｄｎをメモ
リ２１に格納した状態で、ＣＰＵ２８からの制御信号Ｓ
１によって、アドレスパターン発生器２３は被試験メモ
リ１８に対してチェックサム期待値Ｄ３を作成したとき
と同じように、実際の被試験メモリ１８に対してアドレ
スを指定する。これによって被試験メモリ１８から逐次
読み出されたデータ（ＤＡＴＡ）が０／１判定器２４に
よって各ビット毎に判定され、ここで判定された読出し
データ「０」又は「１」は演算器２５に出力される。Next, the operation of the test apparatus will be described for the ROM test method according to the present embodiment. For example, when the checksum expected value D3 is selected from the n types of checksum expected values D1 to Dn and the data read test is performed, first,
In a state where the checksum expected values D1 to Dn, which are the correctness determination criteria of the value “0” or “1” written in the memory under test 18, are stored in the memory 21, the control signal S from the CPU 28 is stored.
By 1, the address pattern generator 23 designates an address to the actual memory under test 18 in the same manner as when the checksum expected value D3 is created for the memory under test 18. As a result, the data (DATA) sequentially read from the memory under test 18 is judged for each bit by the 0/1 judging device 24, and the read data “0” or “1” judged here is sent to the calculator 25. Is output.
【００３０】演算器２５ではアドレスの指定によって順
次読み出されるデータが全て加算され、この加算値はチ
ェックサム値Ｄｘとして比較器２６に出力される。ま
た、ＣＰＵ２８からの制御信号Ｓ２によって、セレクタ
２２はチェックサム期待値Ｄ３をメモリ２１から選択
し、この期待値Ｄ３を比較器２６に出力する。比較器２
６では、このチェックサム期待値Ｄ３とチェックサム値
Ｄｘとが一致するか否かが比較される。この比較はＣＰ
Ｕ２８からの制御信号Ｓ３によって全指定アドレスに対
して１回のみ実行され、その結果はＣＰＵ２８からの制
御信号Ｓ４によって判定器１６により判定される。In the arithmetic unit 25, all the data sequentially read out by the designation of the address are added, and the added value is output to the comparator 26 as a checksum value Dx. Further, the selector 22 selects the checksum expected value D3 from the memory 21 by the control signal S2 from the CPU 28, and outputs this expected value D3 to the comparator 26. Comparator 2
At 6, it is compared whether or not the checksum expected value D3 and the checksum value Dx match. This comparison is CP
It is executed only once for all designated addresses by the control signal S3 from U28, and the result is judged by the judging device 16 by the control signal S4 from the CPU 28.
【００３１】例えば、選択されたチェックサム期待値Ｄ
３と演算したチェックサム値Ｄｘとが一致する場合に
は、被試験メモリ１８は「良」と判定され、Ｄ３とＤｘ
が一致しない場合には「不良」と判定される。これによ
り、被試験メモリ１８に書き込まれた値「０」又は
「１」の正否が総合的に判定できる。このようにして、
本発明の第２の実施の形態に係るＲＯＭテスタでは、被
試験メモリ１８の格納番地を指定する順序を変更したと
きのｎ種類のチェックサム期待値Ｄ１〜Ｄｎの中から１
つのチェックサム期待値を選択し、このチェックサム期
待値を作成したときの格納番地の指定順序で、被試験メ
モリ１８の格納番地を指定している。For example, the selected checksum expected value D
When the calculated checksum value Dx is equal to 3, the memory under test 18 is determined to be “good”, and D3 and Dx
If the two do not match, it is determined to be “defective”. As a result, whether the value “0” or “1” written in the memory under test 18 is correct can be comprehensively determined. In this way,
In the ROM tester according to the second embodiment of the present invention, 1 out of n kinds of checksum expected values D1 to Dn when the order of designating the storage address of the memory under test 18 is changed.
One checksum expected value is selected, and the storage address of the memory under test 18 is designated in the designated order of the storage addresses when the checksum expected value is created.
【００３２】このため、単一のチェックサム期待値Ｄ１
を用いて試験する場合に比べて、例えば、チェックサム
期待値Ｄ１〜Ｄｎを用いて試験する場合では、被試験メ
モリ１８の格納番地が異なる複数の順序で指定できるの
で、いつも同じ順序でデータを読み出すとは限らないユ
ーザの使用状況を模した試験ができる。この結果、被試
験メモリ１８のアドレスパターンに依存したデバイス特
性、例えば、読出し速度及び電源マージン等を考慮に入
れたデータ読出し試験を行うことができる。また、従来
例のように全アドレス分の期待値データを保持すること
なく、複数のアドレスパターンを使用して被試験メモリ
１８の良否が判定できる。Therefore, a single checksum expected value D1
In comparison with the case where the test is performed using the checksum expected values D1 to Dn, the storage addresses of the memory under test 18 can be specified in a plurality of different orders. It is possible to perform a test that imitates the usage status of the user, which is not always read out. As a result, it is possible to perform a data read test in consideration of device characteristics depending on the address pattern of the memory under test 18, such as a read speed and a power supply margin. Further, it is possible to judge the quality of the memory under test 18 by using a plurality of address patterns without holding the expected value data for all addresses as in the conventional example.
【００３３】なお、本実施の形態ではＣＰＵ２８からの
制御信号Ｓ２に応じてチェックサム期待値をメモリ２１
から選択する方法について説明したが、アドレスパター
ン発生器２３からセレクタ２２へ識別信号Ｓ５を転送し
て、それに対応したチェックサム期待値をメモリ２１か
ら選択しても良い。この識別信号Ｓ５はどのアドレスパ
ターンを印加したか否かを識別する信号であり、図２
（Ｂ）に示すように、予め、アドレスパターンとチェッ
クサム期待値とを対応付けて置く必要がある。In this embodiment, the checksum expected value is stored in the memory 21 according to the control signal S2 from the CPU 28.
Although the method of selecting from the memory 21 has been described, the identification signal S5 may be transferred from the address pattern generator 23 to the selector 22 and the checksum expected value corresponding thereto may be selected from the memory 21. The identification signal S5 is a signal for identifying which address pattern is applied, and
As shown in (B), it is necessary to associate the address pattern with the checksum expected value in advance.
【００３４】また、本発明の各実施の形態では被試験メ
モリ１８の全格納番地を特定順序で指定したときに読み
出されるであろう全値を加算したチェックサム期待値を
用いて試験を行う場合について説明したが、その格納番
地を分割して指定したときに読み出されるであろう部分
値を加算したチェックサム部分期待値を用いてメモリセ
ルのブロック毎に試験を行うことも可能である。Further, in each of the embodiments of the present invention, when the test is carried out using the checksum expected value obtained by adding all the values that will be read when all the storage addresses of the memory under test 18 are specified in a specific order. However, it is also possible to carry out a test for each block of memory cells using a checksum partial expected value obtained by adding partial values that will be read when the storage address is divided and designated.
【００３５】さらに、本発明の各実施の形態では特定の
計算に付き、加算の場合について説明をしたが、これに
限らず、減算、乗算又は除算もしくはこれら算術の組み
合わせのいずれかにより行っても良い。Furthermore, in each of the embodiments of the present invention, the case of addition is explained for a specific calculation, but the present invention is not limited to this, and any of subtraction, multiplication or division or a combination of these arithmetic operations may be performed. good.
【００３６】[0036]
【発明の効果】以上説明したように、本発明の不揮発性
メモリの試験方法では、特定順序で読み出しが期待され
る値を特定の計算によってまとめた期待値と、同じ順序
で、実際に読み出された値を特定の計算によってまとめ
た実際値とを比較しているので、従来例のように被試験
メモリの格納番地毎に逐次指定して読み出した１つの値
と、これに期待する１つの期待値とを個々に比較するこ
となく、格納番地群単位にまとめた値同士が一度に比較
できる。従って、比較回数が大幅に削減できるので、被
試験メモリの容量が増大した場合であっても、短い時間
でデータ読出し試験ができる。As described above, in the non-volatile memory testing method of the present invention, the values expected to be read in a specific order are actually read in the same order as the expected values obtained by a specific calculation. Since the calculated value is compared with the actual value collected by a specific calculation, one value that is sequentially designated and read for each storage address of the memory under test as in the conventional example and one value that is expected for this value. The values summarized in storage address group units can be compared at once without comparing the expected values individually. Therefore, since the number of comparisons can be significantly reduced, the data read test can be performed in a short time even when the capacity of the memory under test increases.
【００３７】また、本発明の試験方法では、被試験メモ
リの格納番地を指定する順序を変更したときの複数の期
待値の中から１つの期待値を選択し、この選択された期
待値を作成したときと同じ順序で、被試験メモリの格納
番地を指定できるので、ユーザの使用状況を模した試験
ができるし、アドレスパターンに依存した不良を検出す
ることもできる。Further, in the test method of the present invention, one expected value is selected from a plurality of expected values when the order of designating the storage address of the memory under test is changed, and the selected expected value is created. Since the storage address of the memory under test can be specified in the same order as when it was done, it is possible to perform a test imitating the usage status of the user, and it is also possible to detect a defect depending on the address pattern.
【００３８】さらに、本発明の試験装置では、被試験メ
モリから特定順序で読み出しが期待される値を特定の計
算によってまとめた期待値を格納すれば良いので、記憶
手段のメモリ容量が低減できる。従って、大容量のマス
クＲＯＭ，ＥＰＲＯＭ及びＥ 2 ＰＲＯＭ等のデータ読出
し試験を可能とする簡易かつ安価な試験装置が提供でき
る。Further, in the test apparatus of the present invention, the device under test is
The value that is expected to be read out in a specific order from the memory
Since it is sufficient to store the expected value that has been summarized by arithmetic,
The memory capacity of the means can be reduced. Therefore, a large mass
ROM, EPROM and E 2Read data from PROM etc.
We can provide a simple and inexpensive test device that enables
You.
【図１】本発明の第１の実施の形態に係るＲＯＭテスタ
の構成図である。FIG. 1 is a configuration diagram of a ROM tester according to a first embodiment of the present invention.
【図２】本発明の各実施の形態に係るアドレスパターン
とチェックサム期待値メモリとの関係説明図である。FIG. 2 is an explanatory diagram of a relationship between an address pattern and a checksum expected value memory according to each embodiment of the present invention.
【図３】本発明の第２の実施の形態に係るＲＯＭテスタ
の構成図である。FIG. 3 is a configuration diagram of a ROM tester according to a second embodiment of the present invention.
【図４】従来例に係るＲＯＭテスタの構成図である。FIG. 4 is a configuration diagram of a ROM tester according to a conventional example.
１…期待値データメモリ、１１，２１…チェックサム期
待値メモリ、２，１２，２３…アドレスパターン発生
器、３，１３，２４…０／１判定器、４，１４，２５…
加算器、１５，２６…比較器、５，１６，２７…判定
器、６，１７，２８…ＣＰＵ、100 ，200 ，300 …ＲＯ
Ｍテスタ。1 ... Expected value data memory, 11, 21 ... Checksum expected value memory, 2, 12, 23 ... Address pattern generator, 3, 13, 24 ... 0/1 decision device, 4, 14, 25 ...
Adder, 15, 26 ... Comparator, 5, 16, 27 ... Judgment device, 6, 17, 28 ... CPU, 100, 200, 300 ... RO
M tester.
Claims (5)
特定順序で指定したときに順次読み出しが期待される値
を特定の計算によってまとめた期待値を予め作成して置
き、 前記被試験メモリの試験時には、前記期待値を作成した
ときと同じ特定順序で被試験メモリの格納番地を指定す
ることによって順次読み出される値を特定の計算により
まとめて実際値を作成し、 前記期待値と実際値とを比較して前記被試験メモリへの
書込み値の正否を判定することを特徴とする不揮発性メ
モリの試験方法。1. An expected value in which values expected to be sequentially read when a storage address of a write value to the memory under test is specified in a specific order is created in advance by a specific calculation, and is set in advance. At the time of the test, the actual value is created by collecting the values sequentially read by designating the storage addresses of the memory under test in the same specific order as when the expected value is created, and creating the actual value and the expected value. A method for testing a non-volatile memory, characterized in that the correctness of the write value to the memory under test is determined by comparing
順序を何種類かに変更して、予め、複数の期待値を作成
して置き、 前記被試験メモリの試験時には、前記複数の期待値の中
から１つの期待値を選択し、前記選択された期待値を作
成したときと同じ特定順序で前記被試験メモリの格納番
地を指定することによって順次読み出される値を特定の
計算によりまとめて実際値を作成し、 前記選択された期待値と前記作成された実際値とを比較
することを特徴とする請求項１記載の不揮発性メモリの
試験方法。2. A plurality of expected values are created and stored in advance by changing the order of designating the storage addresses of the memory under test, and the plurality of expected values are stored when the memory under test is tested. One expected value is selected from among the specified expected values, and the storage addresses of the memory under test are specified in the same specific order as when the selected expected value was created. 2. The method for testing a non-volatile memory according to claim 1, wherein a value is created, and the selected expected value and the created actual value are compared.
は除算もしくはこれら算術の組み合わせのいずれかによ
り行うことを特徴とする請求項１及び２記載のいずれか
の不揮発性メモリの試験方法。3. The method for testing a nonvolatile memory according to claim 1, wherein the specific calculation is performed by any one of addition, subtraction, multiplication, division or a combination of these arithmetics.
特定順序で指定したときに順次読み出しが期待される値
を特定の計算によってまとめた期待値を格納する記憶手
段と、 前記特定順序で被試験メモリの格納番地を指定する指定
手段と、 前記指定手段によって指定された格納番地から順次読み
出される値を特定の計算によりまとめて実際値を作成す
る演算手段と、 前記記憶手段からの期待値と前記演算手段からの実際値
とを比較する比較手段と、 前記比較手段の出力結果から前記被試験メモリへの書込
み値の正否を判定する手段とを備えていることを特徴と
する不揮発性メモリの試験装置。4. Storage means for storing an expected value, which is obtained by summing the values expected to be sequentially read out by a specific calculation when the storage addresses of the write values to the memory under test are specified in the specific order, and in the specific order. Designating means for designating the storage address of the memory under test, computing means for compiling the values sequentially read from the storage address designated by the designating means by a specific calculation to create an actual value, and the expected value from the storage means And a means for comparing the actual value from the arithmetic means with each other, and a means for judging the correctness of the value written in the memory under test from the output result of the comparing means. Test equipment.
を何種類かに変更した複数の期待値を格納する記憶手段
と、前記記憶手段から期待値の１つを選択する選択手段
とを設けていることを特徴とする請求項４記載の不揮発
性メモリの試験装置。5. A storage means for storing a plurality of expected values in which the order of designating the storage address of the memory under test is changed to several types, and a selection means for selecting one of the expected values from the storage means. The non-volatile memory testing device according to claim 4, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19084695A JP3558746B2 (en) | 1995-07-26 | 1995-07-26 | Nonvolatile memory test method and test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19084695A JP3558746B2 (en) | 1995-07-26 | 1995-07-26 | Nonvolatile memory test method and test apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945100A true JPH0945100A (en) | 1997-02-14 |
| JP3558746B2 JP3558746B2 (en) | 2004-08-25 |
Family
ID=16264753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19084695A Expired - Lifetime JP3558746B2 (en) | 1995-07-26 | 1995-07-26 | Nonvolatile memory test method and test apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558746B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334937A (en) * | 2001-05-10 | 2002-11-22 | Matsushita Electric Ind Co Ltd | Id mountable lsi, secret key mounting method, lsi test method, and lsi-developing method |
| JP2008257850A (en) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | Flash memory device and method for driving the same |
| JP2011060386A (en) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | Nonvolatile memory test method and memory test device |
-
1995
- 1995-07-26 JP JP19084695A patent/JP3558746B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334937A (en) * | 2001-05-10 | 2002-11-22 | Matsushita Electric Ind Co Ltd | Id mountable lsi, secret key mounting method, lsi test method, and lsi-developing method |
| US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
| JP2008257850A (en) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | Flash memory device and method for driving the same |
| JP2011060386A (en) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | Nonvolatile memory test method and memory test device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3558746B2 (en) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5410687A (en) | Analyzing device for saving semiconductor memory failures | |
| US4310901A (en) | Address mapping for memory | |
| US5646949A (en) | Method and apparatus for generating instructions for use in testing a microprocessor | |
| US6925521B2 (en) | Scheme for implementing breakpoints for on-chip ROM code patching | |
| JPH0945100A (en) | Method and equipment for testing nonvolatile memory | |
| US5337045A (en) | Pattern generator | |
| US6021359A (en) | Method and apparatus for determining an inspection schedule for a production line | |
| US5704033A (en) | Apparatus and method for testing a program memory for a one-chip microcomputer | |
| US6421773B1 (en) | Sequence control circuit | |
| JP2865035B2 (en) | Test method for semiconductor memory device | |
| KR0166791B1 (en) | Program memory testing device and method for one chip microcomputer | |
| EP0432292A1 (en) | Logic IC tester | |
| JPH0258800A (en) | Circuit and system for on-chip test for semiconductor memory | |
| JPS6177943A (en) | Program pass address tracing device | |
| JP2673602B2 (en) | Control device | |
| JPH08172361A (en) | Method for compressing data and method for checking data | |
| JPH0625925B2 (en) | Sequential logic unit | |
| CN115617653A (en) | Test case optimization method, device, storage medium and program product | |
| JPH1186593A (en) | Integrated circuit test device | |
| JP2837615B2 (en) | Microcomputer with test facilitation circuit | |
| JPH07280893A (en) | Semiconductor memory test system | |
| JP4135533B2 (en) | Tester device | |
| JP4922506B2 (en) | Semiconductor memory test equipment | |
| CN117151610A (en) | Workflow engine-based flow configuration method and system | |
| JPH06201778A (en) | Semiconductor inspecting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |