JPH0936730A - Inverter circuit - Google Patents
Inverter circuitInfo
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- JPH0936730A JPH0936730A JP7205167A JP20516795A JPH0936730A JP H0936730 A JPH0936730 A JP H0936730A JP 7205167 A JP7205167 A JP 7205167A JP 20516795 A JP20516795 A JP 20516795A JP H0936730 A JPH0936730 A JP H0936730A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、インバータ回路に関
し、特に複数のＣ−ＭＯＳインバータを利用したインバ
ータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter circuit, and more particularly to an inverter circuit utilizing a plurality of C-MOS inverters.
【０００２】[0002]
【従来の技術】従来から、集積回路内では、ｐＭＯＳ型
ＦＥＴとｎＭＯＳ型ＦＥＴとを直列に接続して構成され
るＣ−ＭＯＳインバータが用いられている。2. Description of the Related Art Conventionally, in an integrated circuit, a C-MOS inverter constructed by connecting a pMOS type FET and an nMOS type FET in series has been used.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来のインバータを１個用いて構成されるインバータ
回路は、インバータを構成するＦＥＴの性能のバラツキ
により、閾値電圧等の設定にバラツキが生じ、安定的な
性能を保証できないという問題がある。However, in the inverter circuit constructed by using one conventional inverter described above, the variation in the performance of the FETs forming the inverter causes variation in the setting of the threshold voltage and the like, and the stability is stable. However, there is a problem that the performance cannot be guaranteed.
【０００４】[0004]
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、個々のインバータの特性値
のバラツキに影響されることなく、安定した性能を実現
できるインバータ回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and provides an inverter circuit capable of realizing stable performance without being affected by variations in characteristic values of individual inverters. The purpose is to
【０００５】[0005]
【課題を解決するための手段】この発明にかかるインバ
ータ回路は、上記の目的を達成させるため、入力端子と
出力端子との間に、複数の単位インバータ回路を並列に
設けたことを特徴とする。In order to achieve the above object, an inverter circuit according to the present invention is characterized in that a plurality of unit inverter circuits are provided in parallel between an input terminal and an output terminal. .
【０００６】[0006]
【実施例】以下、この発明にかかるインバータ回路の実
施例を説明する。実施例のインバータ回路は、図１に示
すように、入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間
に、複数の単位インバータＩＮＶ１、ＩＮＶ２、…、Ｉ
ＮＶｎが並列に接続されて構成されている。Embodiments of the inverter circuit according to the present invention will be described below. In the inverter circuit of the embodiment, as shown in FIG. 1, a plurality of unit inverters INV1, INV2, ..., I are provided between the input terminal Vin and the output terminal Vout.
NVn are connected in parallel.
【０００７】それぞれの単位インバータは、図２に示し
たようにｐＭＯＳ型ＦＥＴとｎＭＯＳ型ＦＥＴとを直列
に接続して構成されるＣ−ＭＯＳインバータである。単
一のＣ−ＭＯＳインバータの閾値電圧Ｖｉｎは、ｐＭＯ
Ｓ型ＦＥＴに印加されるソース電圧をＶDD、ｐＭＯＳ型
ＦＥＴの閾値電圧をＶtp、ｎＭＯＳ型ＦＥＴの閾値電圧
をＶtnとして、以下の式(１)で表される。一方、ｎ個の
インバータが並列に接続された場合には、その閾値電圧
Ｖｉｎは以下の式(２)で与えられる。Each unit inverter is a C-MOS inverter constructed by connecting a pMOS type FET and an nMOS type FET in series as shown in FIG. The threshold voltage Vin of a single C-MOS inverter is pMO
The source voltage applied to the S-type FET is VDD, the threshold voltage of the pMOS type FET is Vtp, and the threshold voltage of the nMOS type FET is Vtn. On the other hand, when n inverters are connected in parallel, the threshold voltage Vin is given by the following equation (2).
【０００８】[0008]
【数１】 [Equation 1]
【０００９】ただし、βp、βnは、それぞれｐＭＯＳ型
ＦＥＴとｎＭＯＳ型ＦＥＴとにおける電子の易動度をμ
p、μn、単位面積当たりのゲート酸化膜の誘電率及び厚
さをそれぞれε、ｔox、チャネル幅をＷp、Ｗn、チャネ
ル長をＬp、Ｌnとして、以下の式(３)、(４)で表される
係数である。However, βp and βn are electron mobilities in the pMOS type FET and the nMOS type FET, respectively.
p, μn, dielectric constant and thickness of the gate oxide film per unit area are ε, tox, channel widths are Wp, Wn, channel lengths are Lp, Ln, and are expressed by the following equations (3) and (4). Is a coefficient that is
【００１０】[0010]
【数２】 [Equation 2]
【００１１】閾値のバラツキはβの値により正規分布と
して現れるが、式（２）には２項のβが含まれるため、
この式を解析的に解くことはできない。しかしながら、
バイポーラ型のトランジスタを並列接続すると性能が向
上することは従来から知られており、一般的に素子を並
列接続した場合には互いの特性が平均されて統計的に見
れば安定した性能が実現できることが予測される。The variation of the threshold appears as a normal distribution depending on the value of β, but since the expression (2) includes β of two terms,
This equation cannot be solved analytically. However,
It has been known that performance is improved when bipolar transistors are connected in parallel. Generally, when elements are connected in parallel, their characteristics are averaged and stable performance can be achieved statistically. Is predicted.
【００１２】この予測は実験により確認されている。シ
ミュレーション実験によると、式（１）で表される閾値
電圧Ｖｉｎの分散Ｖ１（Ｖｉｎ）は、式（２）で表され
る閾値電圧Ｖｉｎの分散Ｖ２（Ｖｉｎ）より大きいこと
が判明した。This prediction has been confirmed experimentally. According to the simulation experiment, it is found that the variance V1 (Vin) of the threshold voltage Vin expressed by the formula (1) is larger than the variance V2 (Vin) of the threshold voltage Vin expressed by the formula (2).
【００１３】図３は、２つの単位インバータを並列接続
したインバータ回路の電圧特性を示すグラフである。グ
ラフ中の□−□線で表されるのは入力端子Ｖinへの印加
電圧、△−△線、▽−▽線で表されるのは、それぞれの
単位インバータの特性であり、○−○線で示されるのが
２つの単位インバータを並列接続したインバータ回路の
特性である。FIG. 3 is a graph showing the voltage characteristics of an inverter circuit in which two unit inverters are connected in parallel. In the graph, the □-□ line represents the voltage applied to the input terminal Vin, the ∆- △ line, and the ▽-▽ line represent the characteristics of each unit inverter. The characteristic of an inverter circuit in which two unit inverters are connected in parallel is shown by.
【００１４】図３から理解できるように、２つの単位イ
ンバータを並列接続することにより、それぞれのインバ
ータの特性を平均した特性が得られる。このことは、例
えば単位インバータの数を３以上にした場合にも同様で
ある。したがって、複数の単位インバータを並列接続す
ることにより、単一の場合よりも閾値の精度を統計的に
向上させることができる。As can be understood from FIG. 3, by connecting two unit inverters in parallel, the characteristics obtained by averaging the characteristics of the respective inverters can be obtained. This also applies to the case where the number of unit inverters is three or more, for example. Therefore, by connecting a plurality of unit inverters in parallel, the accuracy of the threshold value can be statistically improved as compared with the case of a single case.
【００１５】図４は２グループの複数の単位インバータ
を用いて２個のインバータ回路を構成するための単位イ
ンバータの配列を示す。図５は各インバータ回路を明確
にするための図４の等価回路であり、各インバータ回路
は１２個の単位インバータａ１〜ａ１２、ｂ１〜ｂ１２
を並列接続してなり、ａ１〜ａ１２入力出力端子はＶｉ
ｎ１、Ｖｏｕｔ１を出力し、ｂ１〜ｂ１２の入力出力端
子はＶｉｎ２、Ｖｏｕｔ２である。FIG. 4 shows an arrangement of unit inverters for constructing two inverter circuits using two groups of unit inverters. FIG. 5 is an equivalent circuit of FIG. 4 for clarifying each inverter circuit, and each inverter circuit includes 12 unit inverters a1 to a12 and b1 to b12.
Are connected in parallel, and a1-a12 input / output terminals are Vi
n1 and Vout1 are output, and the input and output terminals of b1 to b12 are Vin2 and Vout2.
【００１６】図４の配列において、一方のインバータ回
路の単位インバータと他方のインバータ回路の単位イン
バータとが交互に直線的に配列され、これによって両イ
ンバータ回路の対応する単位インバータ、例えばａ１と
ｂ１、ａ２とｂ２が隣接配置されている。一般にＬＳＩ
内において、同一パターンで作成されかつ近接配置され
た素子は実質的に同一特性となるため、これらの単位イ
ンバータ対は実質的に同一特性となる。このような略同
一特性の単位インバータを並列させることにより、第
１、第２のインバータ回路の特性は極めて近似したもの
となり、ばらつき解消の効果とあいまって、設計値との
誤差もわずかとなる。In the arrangement of FIG. 4, the unit inverters of one inverter circuit and the unit inverters of the other inverter circuit are arranged in an alternating linear fashion, whereby the corresponding unit inverters of both inverter circuits, eg a1 and b1, a2 and b2 are arranged adjacent to each other. LSI in general
In the above, since the elements formed in the same pattern and arranged in close proximity have substantially the same characteristics, these unit inverter pairs have substantially the same characteristics. By arranging such unit inverters having substantially the same characteristics in parallel, the characteristics of the first and second inverter circuits become extremely close to each other, and together with the effect of eliminating variations, the error from the design value becomes small.
【００１７】図６は、３段インバータ回路を接合キャパ
シタンスを介して２段階接続した回路を２系統構成する
ための単位インバータの配置を示す。図７の等価回路に
おいて、その第１の系統は、第１の３段インバータにお
いて、単位インバータａ１１、ａ１２、ａ１３、ａ１４
を並列接続した第１段、単位インバータｂ１１、ｂ１
２、ｂ１３、ｂ１４を並列接続した第２段、単位インバ
ータｃ１１、ｃ１２、ｃ１３、ｃ１４を並列接続した第
３段を直列接続している。また第２の３段インバータで
は、単位インバータｄ１１、ｄ１２、ｄ１３、ｄ１４を
並列接続した第１段、単位インバータｅ１１、ｅ１２、
ｅ１３、ｅ１４を並列接続した第２段、単位インバータ
ｆ１１、ｆ１２、ｆ１３、ｆ１４を並列接続した第３段
を直列接続し、第１の３段インバータの出力を接合キャ
パシタンスＣＣ１を介して第２の３段インバータに接続
している。一方第２系統においては、並列単位インバー
タａ２１、ａ２２、ａ２３、ａ２４による第１段、ｂ２
１、ｂ２２、ｂ２３、ｂ２４による第２段、ｃ２１、ｃ
２２、ｃ２３、ｃ２４による第３段を直列接続して第１
の３段インバータを構成し、並列単位インバータｄ２
１、ｄ２２、ｄ２３、ｄ２４による第１段、ｅ２１、ｅ
２２、ｅ２３、ｅ２４による第２段、ｆ２１、ｆ２２、
ｆ２３、ｆ２４による第３段を直列接続して第２の３段
インバータを構成している。そして第１の３段インバー
タは接合キャパシタンスＣＣ２を介して第２の３段イン
バータに接続されている。ここに図６では、接合キャパ
シタンスは図示せず、接合キャパシタンスＣＣ１への接
続端子Ｃ１１、Ｃ１２、およびＣＣ２への接続端子Ｃ２
１、Ｃ２２のみ図示している。なお第１系統の入出力端
子はＶｉｎ１、Ｖｉｎ２、第２系統の入出力端子はＶｉ
ｎ２、Ｖｏｕｔ２である。FIG. 6 shows an arrangement of unit inverters for forming two systems of circuits in which three-stage inverter circuits are connected in two stages via junction capacitances. In the equivalent circuit of FIG. 7, the first system is the unit inverters a11, a12, a13, a14 in the first three-stage inverter.
First-stage unit inverters b11, b1 in which the two are connected in parallel
A second stage in which 2, b13 and b14 are connected in parallel and a third stage in which unit inverters c11, c12, c13 and c14 are connected in parallel are connected in series. In the second three-stage inverter, the unit inverters d11, d12, d13, and d14 are connected in parallel in the first stage, unit inverters e11, e12,
The second stage in which e13 and e14 are connected in parallel and the third stage in which unit inverters f11, f12, f13, and f14 are connected in parallel are connected in series, and the output of the first three-stage inverter is connected to the second via the junction capacitance CC1. It is connected to a 3-stage inverter. On the other hand, in the second system, parallel unit inverters a21, a22, a23, a24 are used for the first stage, b2.
1st, 2nd stage by b22, b23, b24, c21, c
Connect the 3rd stage of 22, c23 and c24 in series
Of the parallel unit inverter d2
1, d22, d23, d24, first stage, e21, e
22, e23, e24 second stage, f21, f22,
The third stage of f23 and f24 is connected in series to form a second three-stage inverter. The first three-stage inverter is then connected to the second three-stage inverter via the junction capacitance CC2. In FIG. 6, the junction capacitance is not shown, the connection terminals C11, C12 to the junction capacitance CC1 and the connection terminal C2 to CC2.
Only 1 and C22 are shown. The first system input / output terminals are Vin1 and Vin2, and the second system input / output terminals are Vi.
n2 and Vout2.
【００１８】以上の回路を構成するための図６の配列に
おいて、第１の３段インバータにおける第１段のインバ
ータ回路は、第１系統の単位インバータａ１１〜ａ１４
と、第２系統の単位インバータａ２１〜ａ２４とが交互
に配列され、対応単位インバータが隣接配置されてい
る。またａ１１〜ａ１４、およびａ２１〜ａ２４入出力
がそれぞれ並列接続され、特性ばらつきが抑制されてい
る。第２段においては、第１系統と第２系統の順序を逆
転しつつ、両系統の単位インバータを交互に配列してい
る。すなわち第２系統の単位インバータｂ２１〜ｂ２４
と、第１系統の単位インバータｂ１１〜ｂ１４が交互に
配列され、対応単位インバータの隣接配置と、複数単位
インバータの並列接続が行われている。第３段では第１
系統と第２系統の関係が第１段の状態に戻り、従って全
体としては、第１、第２系統の単位インバータが千鳥配
列されている。このような構成によっても、図４の構成
と同様の効果を奏することができる。第２の３段インバ
ータにおいても、第１の３段インバータと同様の交互配
列および千鳥配列が行われ、第１の３段インバータと同
様に、両系統の特性均一化、高精度化が実現されてい
る。In the arrangement of FIG. 6 for forming the above circuit, the first-stage inverter circuit in the first three-stage inverter is the unit inverters a11 to a14 of the first system.
And the unit inverters a21 to a24 of the second system are alternately arranged, and the corresponding unit inverters are arranged adjacent to each other. Further, the inputs and outputs of a11 to a14 and a21 to a24 are respectively connected in parallel, and the characteristic variation is suppressed. In the second stage, the order of the first system and the second system is reversed, and the unit inverters of both systems are alternately arranged. That is, the unit inverters b21 to b24 of the second system
And the unit inverters b11 to b14 of the first system are alternately arranged, the corresponding unit inverters are arranged adjacent to each other, and a plurality of unit inverters are connected in parallel. 1st in 3rd stage
The relationship between the system and the second system returns to the state of the first stage, so that the unit inverters of the first and second systems are arranged in a staggered manner as a whole. With such a configuration, the same effect as that of the configuration of FIG. 4 can be obtained. Also in the second three-stage inverter, the alternating arrangement and the zigzag arrangement similar to those of the first three-stage inverter are performed, and as in the first three-stage inverter, uniform characteristics of both systems and high accuracy are realized. ing.
【００１９】図８は４系統の３段インバータを構成する
ための単位インバータの配列を示す。図９の等価回路に
おいて、その第１の系統は、単位インバータａ１１、ａ
１２、ａ１３、ａ１４を並列接続した第１段、単位イン
バータｂ１１、ｂ１２、ｂ１３、ｂ１４を並列接続した
第２段、単位インバータｃ１１、ｃ１２、ｃ１３、ｃ１
４を並列接続した第３段を直列接続し、第２系統におい
ては、並列単位インバータａ２１、ａ２２、ａ２３、ａ
２４による第１段、ｂ２１、ｂ２２、ｂ２３、ｂ２４に
よる第２段、ｃ２１、ｃ２２、ｃ２３、ｃ２４による第
３段を直列接続し、第３系統においては、並列単位イン
バータａ３１、ａ３２、ａ３３、ａ３４による第１段、
ｂ３１、ｂ３２、ｂ３３、ｂ３４による第２段、ｃ３
１、ｃ２３、ｃ３３、ｃ３４による第３段を直列接続
し、第４系統においては、並列単位インバータａ４１、
ａ４２、ａ４３、ａ４４による第１段、ｂ４１、ｂ４
２、ｂ４３、ｂ４４による第２段、ｃ４１、ｃ４２、ｃ
４３、ｃ４４による第３段を直列接続してなる。ここに
第１、第２、第３、第４系統の入出力端子は、それぞれ
Ｖｉｎ１、Ｖｉｎ１、Ｖｉｎ２、Ｖｏｕｔ２、Ｖｉｎ
３、Ｖｏｕｔ３、Ｖｉｎ４、Ｖｏｕｔ４である。FIG. 8 shows an arrangement of unit inverters for constructing four-system three-stage inverters. In the equivalent circuit of FIG. 9, the first system is a unit inverter a11, a
12, a13, a14 connected in parallel to the first stage, unit inverters b11, b12, b13, b14 connected in parallel to the second stage, unit inverters c11, c12, c13, c1
In the second system, the parallel unit inverters a21, a22, a23, and a are connected in series.
The first stage by 24, the second stage by b21, b22, b23, b24, and the third stage by c21, c22, c23, c24 are connected in series, and in the third system, parallel unit inverters a31, a32, a33, a34. By the first stage,
Second stage by b31, b32, b33, b34, c3
The third stage consisting of 1, c23, c33, and c34 is connected in series, and in the fourth system, the parallel unit inverter a41,
1st stage by a42, a43, a44, b41, b4
2, b43, b44 second stage, c41, c42, c
The third stage of 43 and c44 is connected in series. Here, the input / output terminals of the first, second, third, and fourth systems are Vin1, Vin1, Vin2, Vout2, Vin, respectively.
3, Vout3, Vin4, Vout4.
【００２０】以上の回路を構成するための図９の配列に
おいて、第１段のインバータ回路においては、第１、第
２系統の単位インバータａ１１〜ａ１４と、ａ２１〜ａ
２４とが直線的に交互に配列され、また第３、第４系統
の単位インバータａ３１〜ａ３４と、ａ４１〜ａ４４が
直線的に交互に配列されている。そして第１、第２系統
の列と、第３、第４系統の列は隣接配置され、対応する
単位インバータ、例えばａ１１、ａ２１、ａ３１、ａ４
１は上下左右の位置関係で近接配置されている。そし
て、第２段、第３段についても同様の位置関係の配列が
行われている。すなわち全体として、異なる系列の対応
単位インバータの近接配置による特性均一化、複数単位
インバータの並列化による精度向上が実現されている。In the arrangement of FIG. 9 for constructing the above circuit, in the first stage inverter circuit, the unit inverters a11 to a14 of the first and second systems and a21 to a21 are used.
24 are linearly and alternately arranged, and the unit inverters a31 to a34 of the third and fourth systems and a41 to a44 are linearly and alternately arranged. The columns of the first and second systems and the columns of the third and fourth systems are arranged adjacent to each other, and corresponding unit inverters, for example, a11, a21, a31, a4.
1 are arranged close to each other in a vertical and horizontal positional relationship. The same positional relationship is arranged in the second and third stages. That is, as a whole, uniform characteristics are achieved by arranging corresponding unit inverters of different series close to each other, and accuracy improvement is realized by parallelizing a plurality of unit inverters.
【００２１】[0021]
【発明の効果】以上説明したように、この発明によれ
ば、複数の単位インバータを並列接続して用いることに
より、個々の単位インバータの性質のバラツキを吸収し
て統計的に安定した性能のインバータ回路を実現するこ
とができ、また異なるインバータ回路の対応単位オイン
バータを近接配置することにより、インバータ回路の特
性均一化を図ることができる。As described above, according to the present invention, by using a plurality of unit inverters connected in parallel, variations in the properties of individual unit inverters are absorbed and statistically stable performance is achieved. It is possible to realize a circuit, and by arranging corresponding units and inverters of different inverter circuits in close proximity, it is possible to make the characteristics of the inverter circuit uniform.
【図１】 この発明にかかるインバータ回路の実施例を
示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of an inverter circuit according to the present invention.
【図２】 図１の回路に用いられる単位インバータの回
路図である。FIG. 2 is a circuit diagram of a unit inverter used in the circuit of FIG.
【図３】 ２個の単位インバータの電圧特性と、これら
を並列接続したインバータ回路の電圧特性とを示すグラ
フである。FIG. 3 is a graph showing the voltage characteristics of two unit inverters and the voltage characteristics of an inverter circuit in which they are connected in parallel.
【図４】 ２個のインバータ回路のための単位インバー
タの配列を示す回路図（平面図）である。FIG. 4 is a circuit diagram (plan view) showing an array of unit inverters for two inverter circuits.
【図５】 図４の回路の等価回路を示す回路図である。5 is a circuit diagram showing an equivalent circuit of the circuit of FIG.
【図６】 ２個の３段インバータ回路を直列した回路を
２系統構成するための単位インバータの配列を示す回路
図（平面図）である。FIG. 6 is a circuit diagram (plan view) showing an array of unit inverters for forming two systems of circuits in which two three-stage inverter circuits are connected in series.
【図７】 図６の回路の等価回路を示す回路図である。FIG. 7 is a circuit diagram showing an equivalent circuit of the circuit of FIG.
【図８】 ４系統の３段インバータ回路を構成するため
の単位インバータの配列を示す回路図（平面図）であ
る。FIG. 8 is a circuit diagram (plan view) showing an arrangement of unit inverters for forming a four-system three-stage inverter circuit.
【図９】 図８の回路の等価回路を示す回路図である。9 is a circuit diagram showing an equivalent circuit of the circuit of FIG.
ＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎ … インバータ Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４ …
入力端子 Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏ
ｕｔ４ … 出力端子 ａ１１〜ａ１４、ａ２１〜ａ２４、ａ３１〜ａ３４、ａ
４１〜ａ４４、ｂ１１〜ｂ１４、ｂ２１〜ｂ２４、ｂ３
１〜ｂ３４、ｂ４１〜ｂ４４、ｃ１１〜ｃ１４、ｃ２１
〜ｃ２４、ｃ３１〜ｃ３４、ｃ４１〜ｃ４４、ｄ１１〜
ｄ１４、ｄ２１〜ｄ２４、ｄ３１〜ｄ３４、ｄ４１〜ｄ
４４、ｅ１１〜ｅ１４、ｅ２１〜ｅ２４、ｅ３１〜ｅ３
４、ｅ４１〜ｅ４４、ｆ１１〜ｆ１４、ｆ２１〜ｆ２
４、ｆ３１〜ｆ３４、ｆ４１〜ｆ４４ … 単位キャパ
シタンス。========================================
============ 1995-07-18 16:10:01 <<Start>> A:\JSDOC\PATENT\YZN95010\明細書.DOC << End >> A:\JSDOC\PATENT\YZN95010\明細書.DOC __________________________________________________
______________________ <<Start>> A:\JSDOC\PATENT\YZN95010\要約書.DOC << End >> A:\JSDOC\PATENT\YZN95010\要約書.DOC __________________________________________________
______________________INV1, INV2, ..., INVn ... Inverters Vin, Vin1, Vin2, Vin3, Vin4 ...
Input terminals Vout, Vout1, Vout2, Vout3, Vo
ut4 ... Output terminals a11 to a14, a21 to a24, a31 to a34, a
41-a44, b11-b14, b21-b24, b3
1 to b34, b41 to b44, c11 to c14, c21
~ C24, c31 to c34, c41 to c44, d11 to
d14, d21 to d24, d31 to d34, d41 to d
44, e11 to e14, e21 to e24, e31 to e3
4, e41 to e44, f11 to f14, f21 to f2
4, f31 to f34, f41 to f44 ... Unit capacitance. ========================================
============ 1995-07-18 16:10:01 << Start >> A: \ JSDOC \ PATENT \ YZN95010 \ Statement .DOC << End >> A: \ JSDOC \ PATENT \ YZN95010 \ Specification.DOC __________________________________________________
______________________ << Start >> A: \ JSDOC \ PATENT \ YZN95010 \ Summary.DOC << End >> A: \ JSDOC \ PATENT \ YZN95010 \ Summary.DOC __________________________________________________
______________________
【手続補正書】[Procedure amendment]
【提出日】平成７年１１月２４日[Submission date] November 24, 1995
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of sign
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【符号の説明】 ＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎ … インバータ Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４ …
入力端子 Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏ
ｕｔ４ … 出力端子 ａ１１〜ａ１４、ａ２１〜ａ２４、ａ３１〜ａ３４、ａ
４１〜ａ４４、ｂ１１〜ｂ１４、ｂ２１〜ｂ２４、ｂ３
１〜ｂ３４、ｂ４１〜ｂ４４、ｃ１１〜ｃ１４、ｃ２１
〜ｃ２４、ｃ３１〜ｃ３４、ｃ４１〜ｃ４４、ｄ１１〜
ｄ１４、ｄ２１〜ｄ２４、ｄ３１〜ｄ３４、ｄ４１〜ｄ
４４、ｅ１１〜ｅ１４、ｅ２１〜ｅ２４、ｅ３１〜ｅ３
４、ｅ４１〜ｅ４４、ｆ１１〜ｆ１４、ｆ２１〜ｆ２
４、ｆ３１〜ｆ３４、ｆ４１〜ｆ４４ … 単位キャパ
シタンス。Description of Codes INV1, INV2, ..., INVn ... Inverters Vin, Vin1, Vin2, Vin3, Vin4 ...
Input terminals Vout, Vout1, Vout2, Vout3, Vo
ut4 ... Output terminals a11 to a14, a21 to a24, a31 to a34, a
41-a44, b11-b14, b21-b24, b3
1 to b34, b41 to b44, c11 to c14, c21
~ C24, c31 to c34, c41 to c44, d11 to
d14, d21 to d24, d31 to d34, d41 to d
44, e11 to e14, e21 to e24, e31 to e3
4, e41 to e44, f11 to f14, f21 to f2
4, f31 to f34, f41 to f44 ... Unit capacitance.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Nao Takatori 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayama Building Takayamauchi Co., Ltd.
Claims (3)
位インバータ回路を並列に設けたことを特徴とするイン
バータ回路。1. An inverter circuit comprising a plurality of unit inverter circuits provided in parallel between an input terminal and an output terminal.
たｐＭＯＳ型ＦＥＴとｎＭＯＳ型ＦＥＴとから構成され
たＣ−ＭＯＳインバータよりなることを特徴とする請求
項１に記載のインバータ回路。2. The inverter circuit according to claim 1, wherein the unit inverter circuit comprises a C-MOS inverter composed of a pMOS type FET and an nMOS type FET connected in series.
ための単位インバータ回路を近接させつつ２次元的に配
列し、異なるインバータ回路における対応位置の単位イ
ンバータを相互に隣接配置してある請求項１記載のイン
バータ回路。3. A unit inverter circuit for a plurality of inverter circuits is two-dimensionally arranged on an LSI substrate while being close to each other, and unit inverters at corresponding positions in different inverter circuits are arranged adjacent to each other. The described inverter circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205167A JPH0936730A (en) | 1995-07-19 | 1995-07-19 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205167A JPH0936730A (en) | 1995-07-19 | 1995-07-19 | Inverter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936730A true JPH0936730A (en) | 1997-02-07 |
Family
ID=16502537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205167A Pending JPH0936730A (en) | 1995-07-19 | 1995-07-19 | Inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936730A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308052A (en) * | 1998-03-27 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | Driving circuit for semiconductor display device and semiconductor display device |
| US7173458B2 (en) | 2003-09-03 | 2007-02-06 | Seiko Epson Corporation | Semiconductor device |
-
1995
- 1995-07-19 JP JP7205167A patent/JPH0936730A/en active Pending
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| US9262978B2 (en) | 1998-03-27 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| JP2016213863A (en) * | 1998-03-27 | 2016-12-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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