JPH09331482A - Integration circuit - Google Patents
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- JPH09331482A JPH09331482A JP15194496A JP15194496A JPH09331482A JP H09331482 A JPH09331482 A JP H09331482A JP 15194496 A JP15194496 A JP 15194496A JP 15194496 A JP15194496 A JP 15194496A JP H09331482 A JPH09331482 A JP H09331482A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力信号を所定期
間ごとに積分して出力する積分回路に係り、たとえば固
体撮像素子などから高速に出力される出力信号を処理す
るのに適した積分回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrator circuit which integrates and outputs an input signal every predetermined period, and is suitable for processing an output signal output at high speed from a solid-state image pickup device or the like. It is about.
【０００２】[0002]
【従来の技術】たとえば、CCD(Charge Coupled Device)
などの固体撮像素子から出力される出力信号を処理する
信号処理回路では、CCD 内のフォローティング・ディフ
ュージョン・アンプ(FDA) にて発生するリセットノイズ
や1/f ノイズを除去するために相関二重サンプリング(C
DS) 法が採用されている。しかし、FDA で発生する高域
ノイズが、CDS 回路におけるサンプリング動作によって
低域に折り返ってしまうためCDS 回路の出力信号のS/N
比(signal to noise ratio) を劣化させている。2. Description of the Related Art For example, CCD (Charge Coupled Device)
In signal processing circuits that process output signals output from solid-state imaging devices such as, the correlation doubler is used to remove reset noise and 1 / f noise generated in the floating diffusion amplifier (FDA) in the CCD. Sampling (C
DS) method is adopted. However, the high frequency noise generated by FDA is folded back to the low frequency range by the sampling operation in the CDS circuit, so the S / N of the output signal of the CDS circuit is reduced.
It deteriorates the signal to noise ratio.
【０００３】このような高域ノイズの折り返りを防ぐた
めに、CCD の出力信号をサンプリングに先立って積分す
る方式が、たとえば、実開昭61-149473 号、特開昭61-3
4798号および特開昭62-230268 号にて提案されている。In order to prevent such aliasing of high frequency noise, a method of integrating the CCD output signal prior to sampling is disclosed in, for example, Japanese Utility Model Laid-Open No. 61-149473 and Japanese Patent Laid-Open No. 61-3.
4798 and JP-A-62-230268.
【０００４】[0004]
【発明が解決しようとする課題】しかし、これらの方式
を実用的に実現するためには、ローノイズで高速動作が
可能な積分回路が要求され、また、IC化の容易な積分回
路が必要となる。However, in order to practically realize these methods, an integrating circuit capable of operating at high speed with low noise is required, and an integrating circuit which can be easily integrated into an IC is required. .
【０００５】たとえば、図６に示すような電圧／電流変
換回路gmの出力が積分コンデンサをチャージし、その電
位を定電位Vrに充放電させるリセットスイッチを備えた
積分回路が考えられる。このような構成は、容易にIC化
することができ、高速パルスにて安定にリセットするこ
とができ、高速な動作が見込まれる。For example, an integrator circuit having a reset switch as shown in FIG. 6 may be considered, in which the output of the voltage / current converter circuit gm charges an integrating capacitor and the potential thereof is charged / discharged to a constant potential Vr. Such a structure can be easily integrated into an IC, can be stably reset by a high-speed pulse, and is expected to operate at high speed.
【０００６】しかし、電圧／電流変換回路gmを構成する
各トランジスタには信号電流以上のバイアス電流Ieを必
要とし、このバイアスにより各トランジスタでは、ショ
ット雑音が発生し、このノイズが出力電流に混入するこ
ととなって、出力信号のS/N比が劣化するという問題が
あった。このためバイアス電流Ieをさらに大きくして信
号電流Ioを相対的に大きくし、この結果S/N 比を稼ぐこ
とが考えられる。しかしこの場合、消費電流が増大する
のでむやみに信号電流Ioを増すことができなかった。However, each transistor forming the voltage / current conversion circuit gm requires a bias current Ie that is higher than the signal current, and this bias causes shot noise in each transistor, and this noise is mixed in the output current. As a result, there is a problem that the S / N ratio of the output signal deteriorates. Therefore, it is considered that the bias current Ie is further increased and the signal current Io is relatively increased, and as a result, the S / N ratio is increased. However, in this case, since the current consumption increases, the signal current Io cannot be increased unnecessarily.
【０００７】このようなS/N 劣化の問題を解決するた
め、たとえば、図８に示すようなオペアンプを用いて入
力(Vi+) と入力(Vi-) との差信号を1/抵抗R で電流変換
した出力を積分コンデンサＣに充電し、これをリセット
する帰還型の積分回路を構成することがある。このよう
な回路では、抵抗R にて電圧／電流変換された信号電流
がトランジスタを介すことなく積分コンデンサＣを充電
するので出力信号におけるS/N 比の劣化を少なくするこ
とができる。In order to solve the problem of such S / N deterioration, for example, an operational amplifier as shown in FIG. 8 is used to calculate the difference signal between the input (Vi +) and the input (Vi-) with a current 1 / resistor R. In some cases, a feedback-type integrating circuit that charges the converted output in the integrating capacitor C and resets it is configured. In such a circuit, since the signal current converted into the voltage / current by the resistor R charges the integrating capacitor C without passing through the transistor, deterioration of the S / N ratio in the output signal can be suppressed.
【０００８】この場合、リセットスイッチとして、MOS
スイッチを使用すると容易に構成することができる。し
かし、その他の信号処理の回路はバイポーラトランジス
タにて構成されることが多いため、１つのチップにIC化
することが困難である。また、Bi-CMOS プロセスを用い
るとIC化は可能であるが、ICのコストが高くなってしま
うという問題がある。In this case, a MOS is used as the reset switch.
It can be easily configured by using a switch. However, since other signal processing circuits are often composed of bipolar transistors, it is difficult to integrate them into one chip. In addition, if the Bi-CMOS process is used, it can be integrated into an IC, but there is a problem that the cost of the IC becomes high.
【０００９】また、積分出力をリセットするリセットス
イッチとして、図10(a),(b) に示すようにオン／オフ可
能なバッファアンプを使用し、図９に示すように構成す
ることができる。しかしリセット回路の入出力で位相シ
フトが発生するために安定して高速リセットを行なうこ
とができないという問題があった。また、安定して高速
リセットを行なうために電圧／電流変換する際の帯域を
狭くすれば安定化に寄与するが、この場合、積分動作、
リセット動作ともに遅くなってしまい、CCD から出力さ
れるような信号を高速に積分およびリセットすることが
困難であった。Further, as a reset switch for resetting the integrated output, a buffer amplifier capable of being turned on / off as shown in FIGS. 10 (a) and 10 (b) is used, and it can be configured as shown in FIG. However, there is a problem that stable high-speed reset cannot be performed because a phase shift occurs at the input and output of the reset circuit. In addition, narrowing the band for voltage / current conversion for stable high-speed reset contributes to stabilization, but in this case, the integration operation,
The reset operation was delayed, and it was difficult to integrate and reset the signal output from the CCD at high speed.
【００１０】本発明はこのような従来技術の欠点を解消
し、安定して高速動作を行なうことができS/N 比のよい
積分回路を提供することを目的とする。An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to provide an integrating circuit which can stably operate at high speed and has a good S / N ratio.
【００１１】[0011]
【課題を解決するための手段】本発明は上述の課題を解
決するために、入力信号を所定の積分期間ごとに積分し
て出力する積分回路において、この回路は、入力信号を
抵抗を介して第１の入力に入力し、第２の入力との差を
増幅する差動増幅器と、差動増幅器の出力に応じた積分
出力を出力する第１のバッファアンプと、差動増幅器の
出力に接続され、制御入力に入力されるリセット信号に
応動してオンまたはオフし、このリセット信号がリセッ
ト期間を表わすときに積分出力をリセットする第２のバ
ッファアンプであって、第２のバッファアンプの出力が
差動増幅器の第１の入力に接続された第２のバッファア
ンプと、第１のバッファアンプの出力と差動増幅器の第
１の入力との間に接続され、積分期間に抵抗を流れる信
号電流を蓄電する積分コンデンサとを有し、第２のバッ
ファアンプは、リセット信号に応動して差動増幅器の出
力をリセットし、積分コンデンサに蓄電された電荷を第
１のバッファアンプおよび第２のバッファアンプの出力
端より放電させることを特徴とする。In order to solve the above-mentioned problems, the present invention provides an integrating circuit which integrates an input signal for each predetermined integration period and outputs the integrated signal. Connected to a differential amplifier that inputs to the first input and amplifies the difference from the second input, a first buffer amplifier that outputs an integrated output according to the output of the differential amplifier, and an output of the differential amplifier A second buffer amplifier which is turned on or off in response to a reset signal input to the control input, and resets the integrated output when the reset signal represents a reset period, the output of the second buffer amplifier Is connected between the second buffer amplifier connected to the first input of the differential amplifier and the output of the first buffer amplifier and the first input of the differential amplifier, and a signal flowing through the resistor during the integration period. Store current The second buffer amplifier resets the output of the differential amplifier in response to the reset signal, and charges the electric charge stored in the integration capacitor to the outputs of the first buffer amplifier and the second buffer amplifier. It is characterized by discharging from the end.
【００１２】この場合、第２のバッファアンプは、差動
増幅器の出力をベースに入力し、この出力に応じて動作
する互いに伝導型の異なる第１および第２のトランジス
タと、第１および第２のトランジスタのエミッタに、ベ
ースがそれぞれ接続された第３および第４のトランジス
タであって、それぞれのエミッタが互いに接続されて第
１および第２のトランジスタの動作に応じた出力を形成
する第３および第４のトランジスタとを含むダイヤモン
ドバッファと、リセット信号に応動して、リセット期間
にはダイヤモンドバッファをオン状態に制御し、積分期
間にはダイヤモンドバッファをオフ状態に制御する制御
回路とを含むとよい。In this case, the second buffer amplifier inputs the output of the differential amplifier to the base, and operates according to the output, the first and second transistors having different conductivity types from each other, and the first and second transistors. Third and fourth transistors whose bases are connected to the emitters of the respective transistors, the respective emitters being connected to each other to form outputs according to the operations of the first and second transistors. A diamond buffer including a fourth transistor and a control circuit which responds to the reset signal and controls the diamond buffer to be in an on state during a reset period and to be in an off state during an integration period may be included. .
【００１３】この場合さらに、制御回路は、互いに反転
するリセット信号を入力してそれぞれオン／オフする差
動動作を行なう１組のトランジスタと、１組のトランジ
スタのそれぞれのオン／オフに応動してダイヤモンドバ
ッファをオン／オフさせる導電型の異なる２つのトラン
ジスタとを含むとよい。In this case, the control circuit further responds to turning on / off of one set of transistors which perform differential operation of turning on / off by inputting mutually inverted reset signals. It is preferable to include two transistors having different conductivity types that turn on / off the diamond buffer.
【００１４】また、本発明は上述の課題を解決するため
に、第１および第２の入力に入力される入力信号を所定
の積分期間ごとに積分して出力する積分回路において、
この回路は、第２の入力に入力される入力信号に応じて
出力する第１のバッファアンプであって、このバッファ
アンプの出力が第１の入力に接続された第１のバッファ
アンプと、第１のバッファアンプの出力電流を検出し、
この電流に応じた出力を形成するカレントミラー回路
と、カレントミラー回路の出力に接続され、この出力に
応じて出力する第２のバッファアンプとを含む電流帰還
型オペアンプと、第１の入力に接続され、入力信号を入
力して第１の入力に供給する抵抗と、カレントミラー回
路の出力を一定電位にリセットするリセット回路と、第
２のバッファアンプの出力と第１の入力との間に接続さ
れ、抵抗を流れる信号電流を蓄電する積分コンデンサと
を含むことを特徴とする。In order to solve the above-mentioned problems, the present invention provides an integrating circuit for integrating and outputting an input signal input to the first and second inputs for each predetermined integration period,
This circuit is a first buffer amplifier that outputs according to an input signal input to a second input, and the output of the buffer amplifier is a first buffer amplifier connected to the first input, and The output current of the buffer amplifier of 1 is detected,
A current feedback operational amplifier including a current mirror circuit that forms an output according to this current, and a second buffer amplifier that is connected to the output of the current mirror circuit and outputs according to this output, and is connected to the first input. Connected between the output of the second buffer amplifier and the first input, the resistor that receives the input signal and supplies it to the first input, the reset circuit that resets the output of the current mirror circuit to a constant potential And an integrating capacitor that stores a signal current flowing through the resistor.
【００１５】この場合、リセット回路は、一定電位をベ
ースに入力する互いに伝導型の異なる第１および第２の
トランジスタと、第１および第２のトランジスタのエミ
ッタに、ベースがそれぞれ接続された第３および第４の
トランジスタであって、それぞれのエミッタが互いに接
続されて第１および第２のトランジスタの動作に応じて
一定電位の出力を形成する第３および第４のトランジス
タとを含むダイヤモンドバッファと、互いに反転するリ
セット信号を入力してそれぞれオン／オフする差動動作
を行なう１組のトランジスタと、この１組のトランジス
タのそれぞれのオン／オフに応動してダイヤモンドバッ
ファをオン／オフさせる導電型の異なる２つのトランジ
スタとを含むとよい。In this case, in the reset circuit, the first and second transistors having different conductivity types for inputting a constant potential to the base, and the third transistor having the bases connected to the emitters of the first and second transistors, respectively. And a fourth transistor, the third and fourth transistors having respective emitters connected to each other to form a constant potential output in response to the operation of the first and second transistors, and a diamond buffer, A pair of transistors that perform a differential operation of turning on / off by inputting mutually inverted reset signals, and a conductive type that turns on / off the diamond buffer in response to on / off of each of the pair of transistors It is preferable to include two different transistors.
【００１６】また、リセット回路は、第１および第２の
トランジスタがオンされるリセット動作に応動してカレ
ントミラー回路の動作を抑制し、カレントミラー回路の
出力電流を低下させる抑制手段を含むとよい。Further, the reset circuit may include a suppressing unit that suppresses the operation of the current mirror circuit in response to the reset operation in which the first and second transistors are turned on and reduces the output current of the current mirror circuit. .
【００１７】この場合、抑制手段は、カレントミラー回
路の動作を停止させて、この回路の出力電流を遮断させ
るとよい。In this case, the suppressing means may stop the operation of the current mirror circuit to cut off the output current of this circuit.
【００１８】[0018]
【発明の実施の形態】次に添付図面を参照して本発明に
よる積分回路の実施例を詳細に説明する。図１を参照す
ると本発明が適用された積分回路の一実施例が示されて
いる。この積分回路10は、入力信号を所定期間ごとにそ
れぞれ積分して出力する積分回路であり、たとえば、CC
D 撮像素子から高速に読み出される画素信号を積分して
出力する。なお、以下の説明において本発明に直接関係
のない部分は、図示およびその説明を省略し、また、信
号の参照符号はその現われる接続線の参照番号で表わ
す。BEST MODE FOR CARRYING OUT THE INVENTION Next, an embodiment of an integrating circuit according to the present invention will be described in detail with reference to the accompanying drawings. Referring to FIG. 1, there is shown an embodiment of an integrating circuit to which the present invention is applied. The integrator circuit 10 is an integrator circuit that integrates and outputs an input signal for each predetermined period.
D Integrates and outputs pixel signals that are read out at high speed from the image sensor. In the following description, parts not directly related to the present invention are not shown and described, and reference numerals of signals are represented by reference numerals of connection lines in which the signals appear.
【００１９】同図に示すように本実施例における積分回
路10の入力(P1)は、抵抗(R)12 を介して差動増幅器14の
反転入力(-)100に接続され、積分回路10の入力(P2)は差
動増幅器14の非反転入力(+)102に接続されている。差動
増幅器14の出力(Q)104は、バッファアンプ(B1)16に接続
されるとともにリセット回路(B2)18に接続されている。
リセット回路18は、制御入力105 に入力されるリセット
信号（リセットパルス）のハイ(ON)またはロー(OFF) 状
態に応動してオン（動作）またはオフ（非動作）するバ
ッファ回路である。リセット回路18の出力は差動増幅器
14の反転入力100 に接続されている。As shown in the figure, the input (P 1 ) of the integrating circuit 10 in this embodiment is connected to the inverting input (-) 100 of the differential amplifier 14 via the resistor (R) 12, and the integrating circuit 10 (P 2 ) is connected to the non-inverting input (+) 102 of the differential amplifier 14. The output (Q) 104 of the differential amplifier 14 is connected to the buffer amplifier (B1) 16 and the reset circuit (B2) 18.
The reset circuit 18 is a buffer circuit that turns on (operating) or off (non-operating) in response to a high (ON) or low (OFF) state of a reset signal (reset pulse) input to the control input 105. The output of the reset circuit 18 is a differential amplifier
Connected to 14 inverting inputs 100.
【００２０】これによりリセット回路18がオン状態とな
るリセット時に、差動増幅器14の出力104 がその反転入
力100 に接続され帰還回路が形成される。リセット回路
の出力100 は積分コンデンサ20の一方の端子にも接続さ
れ、積分コンデンサ20の他方の端子106 はバッファアン
プ(B1)16の出力に接続されるとともに、積分回路10の出
力を構成している。This causes the output 104 of the differential amplifier 14 to be connected to its inverting input 100 at the time of resetting when the reset circuit 18 is turned on to form a feedback circuit. The output 100 of the reset circuit is also connected to one terminal of the integration capacitor 20, and the other terminal 106 of the integration capacitor 20 is connected to the output of the buffer amplifier (B1) 16 and also configures the output of the integration circuit 10. There is.
【００２１】このような構成により積分回路10は、入力
(P2)に一定電圧VP2 が印加され入力(P1)に電圧VP1(信号
Vin+VP2)が印加されると、積分期間には(Vin/R) の信号
電流が抵抗(R)12 に流れ、この信号電流が全て積分コン
デンサ20に充電され、積分電圧が出力(Vout)106 から出
力される。たとえば図２に示すように入力(P1)と入力(P
2)との差信号(VP1-VP2) を抵抗(R)12 によって電流変換
し(IQ=(VP1-VP2)/R)、リセット回路18がオフ状態となる
積分期間Ｔには、信号電流IQが積分コンデンサ(C)20 に
蓄積される。この場合、入力信号が直接積分コンデンサ
20に蓄積されるので、入力信号電流が高S/N 比にて積分
される。With such a configuration, the integrating circuit 10 has the input
(P 2) to a constant voltage VP 2 is applied an input (P 1) to the voltage VP 1 (signal
Vin + VP 2 ) is applied, a signal current of (Vin / R) flows through the resistor (R) 12 during the integration period, all this signal current is charged in the integration capacitor 20, and the integrated voltage is output (Vout ) 106 is output. For example, input (P 1 ) and input (P 1
2 ) and the difference signal (VP 1 -VP 2 ) is converted to current by the resistor (R) 12 (I Q = (VP 1 -VP 2 ) / R), and the reset circuit 18 is turned off during the integration period T. , The signal current IQ is stored in the integrating capacitor (C) 20. In this case, the input signal is a direct integration capacitor
Since it is stored at 20, the input signal current is integrated at a high S / N ratio.
【００２２】次いでリセット期間には積分回路10は、リ
セット回路18がオンとなって帰還回路が形成され、積分
コンデンサ(C)20 に蓄電された信号電荷をリセット回路
(B2)18およびバッファアンプ(B1)16の各低インピーダン
ス出力によって直接高速放電させる。また、この帰還回
路は差動増幅器14の出力から直接形成されており、バッ
ファアンプ(B1)16を含まない構成であるため、バッファ
アンプ(B1)16による位相シフトの発生を考慮することが
ない。したがって、差動増幅器(A1)14にて帯域制限を加
える位相補償の量を最小限に低減させることができる。
この結果、高速動作を行なうことができるように積分回
路10が構成される。Next, in the reset period, in the integrating circuit 10, the reset circuit 18 is turned on to form a feedback circuit, and the signal charge accumulated in the integrating capacitor (C) 20 is reset circuit.
(B2) 18 and buffer amplifier (B1) 16 each have low impedance output to directly discharge at high speed. Further, since this feedback circuit is formed directly from the output of the differential amplifier 14 and does not include the buffer amplifier (B1) 16, the generation of the phase shift by the buffer amplifier (B1) 16 is not considered. . Therefore, it is possible to minimize the amount of phase compensation that limits the band in the differential amplifier (A1) 14.
As a result, the integrating circuit 10 is configured so that high speed operation can be performed.
【００２３】この積分回路10の詳細構成例を図３に示す
と、差動増幅器(A1)14は、トランジスタQ300,Q302,Q30
4,Q306 と、定電流源i308,i310,i312と、抵抗R314と、
コンデンサC316とを含む。FIG. 3 shows an example of a detailed configuration of the integrating circuit 10. The differential amplifier (A1) 14 includes transistors Q300, Q302, Q30.
4, Q306, constant current sources i308, i310, i312, resistor R314,
Including capacitor C316.
【００２４】まず、差動増幅器14の非反転入力(+)102
は、トランジスタQ300のベースに接続され、また、反転
入力(-)100は、トランジスタQ302のベースと積分コンデ
ンサ20とに接続されている。トランジスタQ300,Q302,Q3
04のコレクタは電源Vcc に接続され、トランジスタQ306
のコレクタは、抵抗314 とコンデンサ316 とを並列に接
続して電源Vcc に接続されている。トランジスタQ300お
よびQ302のエミッタは、差動回路を構成するトランジス
タQ304およびQ306のベースにそれぞれ接続され、さらに
定電流源i308およびi312によりバイアスされている。ま
た、トランジスタQ304およびQ306のエミッタは共に接続
され、さらに定電流源i310によりバイアスされている。First, the non-inverting input (+) 102 of the differential amplifier 14
Is connected to the base of the transistor Q300, and the inverting input (−) 100 is connected to the base of the transistor Q302 and the integrating capacitor 20. Transistors Q300, Q302, Q3
The collector of 04 is connected to the power supply Vcc and transistor Q306
The collector of is connected to the power supply Vcc by connecting a resistor 314 and a capacitor 316 in parallel. The emitters of the transistors Q300 and Q302 are connected to the bases of the transistors Q304 and Q306, respectively, which form a differential circuit, and are further biased by the constant current sources i308 and i312. The emitters of transistors Q304 and Q306 are connected together and are further biased by a constant current source i310.
【００２５】このように、差動増幅器14はトランジスタ
Q300,Q302 間のベース電圧が差動増幅されてトランジス
タQ304,Q306 のコレクタ電流が変化するように構成され
ている。トランジスタQ306のコレクタに接続された抵抗
R314およびコンデンサ(C)316は、その出力信号の帯域を
制限し、位相補償する位相補償素子である。この位相補
償素子による位相補償量は後述するように最小限の補正
量でよい。このコンデンサ(C)316の接続端子104 は、バ
ッファアンプ(B1)16とリセット回路(B2)18とに接続され
るとともに差動増幅器(A1)14の出力104 を構成してい
る。As described above, the differential amplifier 14 is a transistor.
The base voltage between Q300 and Q302 is differentially amplified to change the collector current of the transistors Q304 and Q306. Resistor connected to collector of transistor Q306
The R314 and the capacitor (C) 316 are phase compensation elements that limit the band of the output signal and compensate the phase. The amount of phase compensation by this phase compensation element may be a minimum amount of correction as described later. The connection terminal 104 of the capacitor (C) 316 is connected to the buffer amplifier (B1) 16 and the reset circuit (B2) 18 and constitutes the output 104 of the differential amplifier (A1) 14.
【００２６】バッファアンプ(B1)16は、トランジスタQ3
18,Q320,Q322,Q324 と、定電流源i326,i328 とを含む。
差動増幅器14の出力104 がトランジスタQ318,Q320 のベ
ースに接続され、PNP トランジスタQ318のエミッタはト
ランジスタQ322のベースに接続されるとともに定電流源
i326に接続されバイアスされている。また、トランジス
タQ320のエミッタは、PNP トランジスタQ324のベースに
接続されるとともに定電流源i328に接続されバイアスさ
れている。トランジスタQ322とQ324とのエミッタは共に
接続され、さらにそれぞれのコレクタは電源Vcc および
グランドGND に接続されている。トランジスタQ322,Q32
4 の各エミッタの接続点106 は積分コンデンサ20の他方
の端子に接続されるとともに、バッファアンプ(B1)16の
出力106を構成している。このような接続によりバッフ
ァアンプ16には入力104 に入力される入力信号をその出
力に形成するダイヤモンドバッファが構成されている。The buffer amplifier (B1) 16 comprises a transistor Q3
Includes 18, Q320, Q322, Q324 and constant current sources i326, i328.
The output 104 of the differential amplifier 14 is connected to the bases of the transistors Q318 and Q320, the emitter of the PNP transistor Q318 is connected to the base of the transistor Q322, and the constant current source is connected.
Connected to i326 and biased. The emitter of the transistor Q320 is connected to the base of the PNP transistor Q324 and also connected to the constant current source i328 and biased. The emitters of the transistors Q322 and Q324 are connected together, and their respective collectors are connected to the power supply Vcc and the ground GND. Transistors Q322, Q32
The connection point 106 of each emitter of 4 is connected to the other terminal of the integrating capacitor 20 and constitutes the output 106 of the buffer amplifier (B1) 16. With such a connection, the buffer amplifier 16 constitutes a diamond buffer that forms the input signal input to the input 104 at its output.
【００２７】リセット回路(B2)18は、ハイ状態・ロー状
態が互いに反転するリセット信号(Rp)105aおよび(Rn)10
5bを各ベースに入力しこのリセット信号に応じてオフ／
オンまたはオン／オフするトランジスタQ330,Q332 と、
トランジスタQ330,Q332 のオフ／オンに応動してリセッ
ト期間にオフ状態となり積分期間にはオン状態となるト
ランジスタQ3,Q4 と、トランジスタQ3,Q4 がオフのとき
にオン状態となってダイヤモンドバッファを形成するト
ランジスタQ1,Q2,Q5,Q6 と、定電流源i334,i336,i338
と、抵抗R340,R342,R344とを含む。トランジスタQ1,Q2
の各ベースには差動増幅器14の出力104 が接続され、ベ
ース電位に応じてそのエミッタ電位をトランジスタQ5,Q
6 のベースに与える。The reset circuit (B2) 18 has reset signals (Rp) 105a and (Rn) 10 whose high state and low state are mutually inverted.
Input 5b to each base and turn it off / off according to this reset signal
Transistors Q330 and Q332 that turn on or off,
Transistors Q330 and Q332 are turned on / off to be turned off during the reset period and turned on during the integration period, and transistors Q3 and Q4 are turned on when transistors Q3 and Q4 are turned off to form a diamond buffer. Transistors Q1, Q2, Q5, Q6 and constant current sources i334, i336, i338
And resistors R340, R342, R344. Transistors Q1, Q2
The output 104 of the differential amplifier 14 is connected to each base of the
Give to the base of 6.
【００２８】PNP トランジスタQ1のコレクタはグランド
GND に接続され、そのエミッタは定電流源i334によって
バイアスされ、さらにトランジスタQ4のエミッタとトラ
ンジスタQ5のベースとに接続されている。また、トラン
ジスタQ2のコレクタは電源Vcc に接続され、そのエミッ
タは電流源i336によってバイアスされ、さらにトランジ
スタQ3のエミッタとPNP トランジスタQ6のベースとに接
続されている。The collector of the PNP transistor Q1 is ground
It is connected to GND, its emitter is biased by a constant current source i334, and is also connected to the emitter of transistor Q4 and the base of transistor Q5. The collector of the transistor Q2 is connected to the power source Vcc, its emitter is biased by the current source i336, and further connected to the emitter of the transistor Q3 and the base of the PNP transistor Q6.
【００２９】トランジスタQ3のベースはトランジスタQ3
30のコレクタと抵抗R340の一方の端子に接続され、PNP
トランジスタQ4のベースはトランジスタQ332のコレクタ
と抵抗R342の一方の端子に接続されている。抵抗R340,R
342 の他方の端子は抵抗R344を介して電源Vcc に接続さ
れている。また、トランジスタQ330,Q332 のエミッタは
それぞれ定電流源i338に接続され差動回路を形成してい
る。The base of the transistor Q3 is the transistor Q3
Connected to the collector of 30 and one terminal of resistor R340, PNP
The base of the transistor Q4 is connected to the collector of the transistor Q332 and one terminal of the resistor R342. Resistance R340, R
The other terminal of 342 is connected to the power supply Vcc via a resistor R344. The emitters of the transistors Q330 and Q332 are connected to the constant current source i338 to form a differential circuit.
【００３０】このように本実施例におけるリセット回路
18は、ダイヤモンドバッファを形成するとともに、この
低インピーダンス出力を、リセット信号(Rp)および(Rn)
の状態に従ってオンまたはオフさせる制御用のトランジ
スタQ3,Q4,Q330,Q332 を含むように構成されている。つ
まり、リセット信号(Rp)がロー状態、リセット信号(Rn)
がハイ状態の積分期間Ｔのときには、トランジスタQ330
がオフ、トランジスタQ332がオンとなってトランジスタ
Q3,Q4 がそれぞれオンする。このためトランジスタQ1,Q
2 がそれぞれオフとなるとともにトランジスタQ5のベー
ス電位が低下しトランジスタQ6のベース電位が上昇す
る。この結果、トランジスタQ5,Q6 がオフとなってその
エミッタの接続点、つまりリセット回路18の出力100 は
オープン状態となる。Thus, the reset circuit in this embodiment
18 forms a diamond buffer and provides this low impedance output with reset signals (Rp) and (Rn).
It is configured to include control transistors Q3, Q4, Q330, Q332 which are turned on or off according to the state of. That is, the reset signal (Rp) is low, and the reset signal (Rn) is
Is in the high state during the integration period T, the transistor Q330
Is off and transistor Q332 is on
Q3 and Q4 turn on respectively. Therefore, transistors Q1 and Q
As the transistors 2 are turned off, the base potential of the transistor Q5 drops and the base potential of the transistor Q6 rises. As a result, the transistors Q5 and Q6 are turned off, and the connection point of their emitters, that is, the output 100 of the reset circuit 18 is opened.
【００３１】また、リセット信号(Rp)がハイ状態、リセ
ット信号(Rn)がロー状態のリセット期間は、トランジス
タQ330がオン、トランジスタQ332がオフとなってトラン
ジスタQ3,Q4 がそれぞれオフする。この結果、バッファ
アンプ16と同様にトランジスタQ1,Q2,Q5,Q6 がそれぞれ
オン状態となってダイヤモンドバッファが形成され、リ
セット回路18はバッファとして機能する。そこで差動増
幅器14の出力がリセット回路18の出力に現われ、それと
ともに、積分コンデンサ20に蓄積された電荷が、リセッ
ト回路(B2)18の出力端とバッファアンプ16の出力端との
各低インピーダンス出力により急速に放電される。この
リセット回路18がバッファとして機能し帰還回路が形成
されるリセット時には、このリセット回路18にて付加的
な位相シフトが発生しないので、差動増幅器14のコンデ
ンサ(C)316の位相補償容量Ccを最小限に設定することが
でき、このため高速動作が可能な積分回路となる。Further, during the reset period in which the reset signal (Rp) is in the high state and the reset signal (Rn) is in the low state, the transistor Q330 is on, the transistor Q332 is off, and the transistors Q3 and Q4 are off. As a result, similarly to the buffer amplifier 16, the transistors Q1, Q2, Q5, Q6 are turned on to form a diamond buffer, and the reset circuit 18 functions as a buffer. Therefore, the output of the differential amplifier 14 appears at the output of the reset circuit 18, and at the same time, the electric charge accumulated in the integrating capacitor 20 causes low impedance at the output end of the reset circuit (B2) 18 and the output end of the buffer amplifier 16. The output causes a rapid discharge. At the time of resetting when the reset circuit 18 functions as a buffer to form a feedback circuit, an additional phase shift does not occur in the reset circuit 18, so the phase compensation capacitance Cc of the capacitor (C) 316 of the differential amplifier 14 is set. The integration circuit can be set to the minimum, and therefore the integration circuit can operate at high speed.
【００３２】また、このリセット回路18は、出力トラン
ジスタQ4,Q5 に対し1/hFE のベース電流で駆動すること
ができるので、わずかな動作電流で大電流を充放電させ
ることができる。この結果、低消費電力で高速動作が可
能な積分回路10が提供される。Further, since the reset circuit 18 can drive the output transistors Q4 and Q5 with the base current of 1 / h FE , a large operating current can be charged and discharged. As a result, the integrating circuit 10 with low power consumption and high speed operation is provided.
【００３３】次に、本発明が適用された第２の実施例を
図４を参照して説明すると、積分回路40は、バッファア
ンプ42(B3)、カレントミラー回路44,46 およびバッファ
アンプ(B4)48を含む電流帰還型オペアンプ50と、リセッ
ト回路52と、抵抗(R)54 と積分コンデンサ(C)56 とを含
み、リセット回路52は、リセット期間にカレントミラー
回路44,46 の出力を停止または小さくする機能を有す
る。Next, a second embodiment to which the present invention is applied will be described with reference to FIG. 4. The integrating circuit 40 includes a buffer amplifier 42 (B3), current mirror circuits 44 and 46 and a buffer amplifier (B4 ) 48 including a current feedback operational amplifier 50, a reset circuit 52, a resistor (R) 54 and an integrating capacitor (C) 56, the reset circuit 52 stops the output of the current mirror circuits 44 and 46 during the reset period. Or it has a function of reducing the size.
【００３４】本実施例における積分回路40の詳細構成例
をさらに説明すると、図５に示すように、バッファアン
プ(B3)42,(B4)48 は、図３に示したダイヤモンドバッフ
ァを構成するバッファアンプ(B1)とほぼ同様の構成でよ
く、同じ構成は同一の参照符号で示している。バッファ
アンプ42は、入力P2に現われる入力信号(Vin+)をPNPト
ランジスタQ318およびNPN トランジスタQ320のベース40
0 に入力し、また、入力P1に現われる入力信号(Vin-)を
抵抗54を直列に介して、トランジスタQ324とQ322とが接
続されたエミッタ402 に入力する。この接続点(S1) 402
は積分コンデンサ56の一方の端子にも接続され、他方の
端子はバッファアンプ48の出力(Vout)404 に接続され積
分回路40の出力を構成している。The detailed configuration example of the integrating circuit 40 in the present embodiment will be further described. As shown in FIG. 5, the buffer amplifiers (B3) 42 and (B4) 48 are the buffers constituting the diamond buffer shown in FIG. The amplifier (B1) may have almost the same structure, and the same structure is denoted by the same reference numeral. The buffer amplifier 42 receives the input signal (Vin +) appearing at the input P2 from the base 40 of the PNP transistor Q318 and NPN transistor Q320.
Further, the input signal (Vin−) appearing at the input P1 is input to the emitter 402 to which the transistors Q324 and Q322 are connected via the resistor 54 in series. This connection point (S1) 402
Is also connected to one terminal of the integrating capacitor 56, and the other terminal is connected to the output (Vout) 404 of the buffer amplifier 48 and constitutes the output of the integrating circuit 40.
【００３５】とくに本実施例におけるトランジスタQ322
のコレクタにはカレントミラー回路44が接続されてい
る。カレントミラー回路44は、バッファアンプ42のトラ
ンジスタQ322のコレクタにそのコレクタおよびベースが
接続されたPNP トランジスタQ500と、同様にベースが接
続されたPNP トランジスタQ502とから形成され、各トラ
ンジスタQ500,Q502 のエミッタはそれぞれ抵抗R504,R50
6 を介して電源Vcc に接続されている。In particular, the transistor Q322 in this embodiment
A current mirror circuit 44 is connected to the collector of the. The current mirror circuit 44 is composed of a PNP transistor Q500 whose collector and base are connected to the collector of the transistor Q322 of the buffer amplifier 42, and a PNP transistor Q502 whose base is similarly connected. Are resistors R504 and R50, respectively.
Connected to power supply Vcc through 6.
【００３６】また、トランジスタQ324のコレクタにはカ
レントミラー回路46が接続され、カレントミラー回路46
は、バッファアンプ42のトランジスタQ324のコレクタに
そのコレクタおよびベースが接続されたトランジスタQ5
08と、同様にベースが接続されたトランジスタQ510とか
ら形成されている。各トランジスタQ508,Q510 のエミッ
タはそれぞれ抵抗R512,R514 を介してグランドGND に接
続されている。トランジスタQ502,Q510 の各コレクタは
ともに接続され、さらにこの接続点(Q)516は、コンデン
サ(Cc)518 とバッファ回路48とリセット回路18とに接続
されている。The current mirror circuit 46 is connected to the collector of the transistor Q324.
Is a transistor Q5 whose collector and base are connected to the collector of the transistor Q324 of the buffer amplifier 42.
08 and a transistor Q510 whose bases are similarly connected. The emitters of the transistors Q508 and Q510 are connected to the ground GND via resistors R512 and R514, respectively. The collectors of the transistors Q502 and Q510 are connected together, and the connection point (Q) 516 is connected to the capacitor (Cc) 518, the buffer circuit 48, and the reset circuit 18.
【００３７】バッファ回路48は、入力516 に現われる信
号電圧をその出力(Vout)404 に出力するダイヤモンドバ
ッファ回路である。この出力404 は積分コンデンサ56の
他方の端子に接続され、積分コンデンサ56には、抵抗
(R)54 を流れる信号電流が充電され、バッファアンプ48
の出力(Vout)404 からはその積分値が出力される。The buffer circuit 48 is a diamond buffer circuit which outputs the signal voltage appearing at the input 516 to its output (Vout) 404. This output 404 is connected to the other terminal of the integration capacitor 56, which
The signal current flowing through (R) 54 is charged and the buffer amplifier 48
The integrated value is output from the output (Vout) 404 of.
【００３８】リセット回路18もまた、図３に示したリセ
ット回路と同様の構成でよく、特に本実施例におけるリ
セット回路18は、トランジスタQ1,Q2 のベースに一定電
圧Vrを供給する定電圧源VRを含み、リセット期間に接続
点(Q)516の電位を入力VRの電位に制御する機能を有す
る。また、トランジスタQ1,Q2 の各コレクタは、それぞ
れカレントミラー回路44,46 におけるトランジスタQ50
2,Q510 の各エミッタに接続され、トランジスタQ1,Q2
のオン／オフに応じてカレントミラー回路44,46 の動作
を制御するように構成されている。The reset circuit 18 may have the same configuration as that of the reset circuit shown in FIG. 3, and in particular, the reset circuit 18 in this embodiment has a constant voltage source VR for supplying a constant voltage Vr to the bases of the transistors Q1 and Q2. And has a function of controlling the potential of the connection point (Q) 516 to the potential of the input VR during the reset period. The collectors of the transistors Q1 and Q2 are connected to the transistor Q50 in the current mirror circuits 44 and 46, respectively.
Connected to each emitter of 2, Q510, and connected to transistors Q1, Q2
The operation of the current mirror circuits 44 and 46 is controlled according to the ON / OFF state of the.
【００３９】このような構成により、リセット回路18
は、バッファアンプ(B3)42の出力がカレントミラー回路
44,46 を介して出力される接続点(Q)516の電位を、リセ
ット期間には定電位Vrとするとともに、トランジスタQ
1,Q2 がオンすることによってカレントミラー回路44,46
の動作が停止され、バッファアンプ(B3)42の出力電流
が接続点(Q)516に流入しないように制御する。With this configuration, the reset circuit 18
The output of the buffer amplifier (B3) 42 is a current mirror circuit.
The potential of the connection point (Q) 516 output via 44 and 46 is set to a constant potential Vr during the reset period, and
Current mirror circuit 44,46 when 1, Q2 is turned on
Is controlled so that the output current of the buffer amplifier (B3) 42 does not flow into the connection point (Q) 516.
【００４０】積分時は、図３に示した実施例と同様に、
リセット回路18がオフ状態となって抵抗R54 を流れるVi
n/R の信号電流によって、その大部分が積分コンデンサ
56に充電され、積分回路40の出力(Vout)404 からは積分
された電圧が出力される。このときごく一部の電流が接
続点402 から、位相補償用のコンデンサ518 を充電する
ための電流が流入する。しかしこの電流は、コンデンサ
518 の容量(Cc)が積分コンデンサの容量(C) と較べてき
わめて小さい値であるので極わずかである。At the time of integration, as in the embodiment shown in FIG.
The reset circuit 18 is turned off and Vi flowing through the resistor R54
Due to the n / R signal current, most of it is an integrating capacitor.
After being charged to 56, the integrated voltage is output from the output (Vout) 404 of the integrating circuit 40. At this time, a very small amount of current flows from the connection point 402 to the current for charging the capacitor 518 for phase compensation. But this current is
Since the capacitance (Cc) of 518 is extremely small compared to the capacitance (C) of the integrating capacitor, it is extremely small.
【００４１】リセット時には、リセット回路18がオン状
態となってバッファ動作を行ない、図３に示した実施例
と同様に接続点(Q)516の電位を放電しリセットする。こ
のときカレントミラー回路44,46 の出力が定電圧Vrに固
定されてオペアンプ50による帰還動作が停止されるた
め、オペアンプの安定性とは無関係に、バッファアンプ
(B3)42,(B4)48 の各低インピーダンス出力端により積分
コンデンサ(C)56 の蓄電容量が高速に放電される。この
とき、バッファアンプ(B3)の出力端より積分コンデンサ
(C)56 を放電するために大電流が流れる。しかし、カレ
ントミラー回路44,46 の動作が抑制されているので接続
点(Q)516への電流は抑えられる。したがって、リセット
回路18は、比較的小さな充放電電流でリセットすること
ができるため高速動作が可能となる。At the time of reset, the reset circuit 18 is turned on to perform a buffer operation, and the potential at the connection point (Q) 516 is discharged and reset as in the embodiment shown in FIG. At this time, the outputs of the current mirror circuits 44 and 46 are fixed to the constant voltage Vr and the feedback operation by the operational amplifier 50 is stopped.
The storage impedance of the integrating capacitor (C) 56 is discharged at high speed by the low impedance output terminals of (B3) 42 and (B4) 48. At this time, from the output end of the buffer amplifier (B3) to the integration capacitor
A large current flows to discharge (C) 56. However, since the operations of the current mirror circuits 44 and 46 are suppressed, the current to the connection point (Q) 516 is suppressed. Therefore, the reset circuit 18 can be reset with a relatively small charging / discharging current, and thus can operate at high speed.
【００４２】ここで本発明と従来例とを比較すると、従
来例では、たとえば図６(a) に示すように、入力信号Vi
n を入力する電圧／電流変換部gmの出力に積分コンデン
サＣとリセットスイッチSWを接続し、その接続点をバッ
ファアンプに接続して図７に示すような積分出力Voを得
る構成があった。このような構成はIC化が比較的容易に
実現でき、高速パルスにて安定にリセットを実行して高
速動作が可能であるという利点がある反面、電圧／電流
変換部のS/N 比を良くすることができない。Comparing the present invention with the conventional example, in the conventional example, as shown in FIG.
There is a configuration in which the integration capacitor C and the reset switch SW are connected to the output of the voltage / current converter gm for inputting n, and the connection point is connected to the buffer amplifier to obtain the integrated output Vo as shown in FIG. Such a configuration has the advantage that it can be realized as an IC relatively easily and can perform high-speed operation by performing stable reset with a high-speed pulse, but the S / N ratio of the voltage / current converter is improved. Can not do it.
【００４３】具体的には、電圧／電流変換部gmの各トラ
ンジスタTr（図６(b),(c))には、信号電流(Vin/R) の最
大値以上のバイアス電流Ieを流す必要があり、この電流
により各トランジスタにて発生するショットノイズinの
増大が避けられない。雑音電流inの２乗平均値(in2)
は、次式にて与えられる。Specifically, it is necessary to flow a bias current Ie equal to or larger than the maximum value of the signal current (Vin / R) in each transistor Tr (FIGS. 6B and 6C) of the voltage / current converter gm. Therefore, an increase in shot noise in generated in each transistor due to this current is unavoidable. Root mean square value of noise current in (in 2 )
Is given by the following equation.
【００４４】[0044]
【数１】(in2)=2q×Ie×Δf ( q=1.6 ×10-19C , Δ
f ≒1/T ) このノイズ電流in2 は、各トランジスタTr1 〜Tr4 とバ
イアス電流源Ieとにて発生し、これらが合計されたノイ
ズが出力電流Ioに混入してS/N 比を劣化させていた。[Equation 1] (in 2 ) = 2q × Ie × Δf (q = 1.6 × 10 -19 C, Δ
This noise current in 2 is generated in each of the transistors Tr1 to Tr4 and bias current source Ie, and the noise summed up in these mixes with the output current Io to deteriorate the S / N ratio. Was there.
【００４５】このような回路でS/N 比をよくするために
は、抵抗Ｒの値を小さくし、バイアス電流Ieの値をさら
に大きくして信号電流Ioの値を相対的に大きくし、S/N
比(Io/in) を上げる必要がある。しかしこの場合、消費
電流が増大するので、むやみに信号電流Ioを増加させる
ことができない。In order to improve the S / N ratio in such a circuit, the value of the resistor R is reduced, the value of the bias current Ie is further increased, and the value of the signal current Io is relatively increased, and the S / N ratio is increased. / N
It is necessary to increase the ratio (Io / in). However, in this case, since the current consumption increases, the signal current Io cannot be unnecessarily increased.
【００４６】このような問題を改善する構成として図８
に示すような帰還型の積分回路を構成することが考えら
れる。この積分回路は、入力(Vi+) と入力(Vi-) との差
信号((Vi+)−(Vi-))を1/R で電流変換し、積分コンデン
サＣで積分することができる。このような回路では、電
圧／電流変換された信号電流がトランジスタを介するこ
となく直接に積分コンデンサＣを充電するため、S/N 比
の劣化を少なくすることができる。FIG. 8 shows a configuration for improving such a problem.
It is conceivable to construct a feedback type integrating circuit as shown in. This integrator circuit can convert the difference signal ((Vi +)-(Vi-)) between the input (Vi +) and the input (Vi-) into current with 1 / R and integrate it with the integrating capacitor C. In such a circuit, since the voltage / current converted signal current directly charges the integration capacitor C without passing through the transistor, deterioration of the S / N ratio can be suppressed.
【００４７】リセットスイッチとしては、MOS スイッチ
を使用すると容易に構成することができるが、その他の
回路はバイポーラトランジスタで構成されることが多
く、この場合、１チップにIC化することが困難である。
このときBi-CMOS プロセスを用いればIC化は可能となる
がICのコストが高くなってしまうという問題がある。A MOS switch can be easily used as the reset switch, but other circuits are often composed of bipolar transistors, and in this case, it is difficult to form an IC on one chip. .
At this time, if the Bi-CMOS process is used, it can be integrated into an IC, but there is a problem that the cost of the IC becomes high.
【００４８】図９および図10(a),(b) に示すようなリセ
ットスイッチ(SW)を使用することも可能である。しかし
リセットスイッチの入出力で位相シフトが発生し、この
ため安定して高速リセットを行なうことが困難である。
また差動増幅器(A2)の帯域を低くすれば安定化に寄与す
るのだが、この場合、積分、リセット動作ともに遅くな
って、たとえばCCD から高速に出力される信号に対応す
ることができない。It is also possible to use a reset switch (SW) as shown in FIGS. 9 and 10 (a), (b). However, a phase shift occurs at the input and output of the reset switch, which makes it difficult to perform stable high-speed reset.
Also, lowering the band of the differential amplifier (A2) contributes to stabilization, but in this case, both integration and reset operations are delayed, and it is not possible to deal with signals output from the CCD at high speed, for example.
【００４９】以上説明したように、図１および図３に示
した第１の実施例では、入力される差信号電圧を抵抗Ｒ
で電流変換し、この信号電流で積分コンデンサを充電す
る。このようにトランジスタ等を介さずに直接積分コン
デンサにて積分されるためS/N 比がよい。また、積分コ
ンデンサの信号電荷がバッファアンプ(B1)16とリセット
回路(B2)18の低インピーダンス出力端から高速に放電さ
せることができる。このとき形成される帰還回路はバッ
ファアンプ(B1)16を介さずに差動増幅器(A1)14の出力か
ら直接形成されるので、位相シフトに対する補償量を最
小限に押さえることができ、このため高速動作が可能で
ある。As described above, in the first embodiment shown in FIGS. 1 and 3, the difference signal voltage to be input is set to the resistance R.
The current is converted by and the integrating capacitor is charged by this signal current. In this way, the S / N ratio is good because it is directly integrated by the integrating capacitor without passing through a transistor or the like. Further, the signal charge of the integrating capacitor can be discharged from the low impedance output terminals of the buffer amplifier (B1) 16 and the reset circuit (B2) 18 at high speed. Since the feedback circuit formed at this time is formed directly from the output of the differential amplifier (A1) 14 without passing through the buffer amplifier (B1) 16, the compensation amount for the phase shift can be minimized. High speed operation is possible.
【００５０】また、図４および図５に示した第２の実施
例では、第１の実施例と同様に信号電流が直接積分コン
デンサに充電されるためS/N 比がよい。さらにリセット
期間は、積分コンデンサ56の信号電荷がバッファアンプ
(B3)42と(B4)48の低インピーダンス出力端から高速に放
電させることができる。このときカレントミラー回路44
および46の出力がリセット電位に固定されて帰還ループ
がオープンループとなるため、このリセット期間にはき
わめて高速に動作することができる。In the second embodiment shown in FIGS. 4 and 5, the S / N ratio is good because the signal current is directly charged in the integrating capacitor as in the first embodiment. Further, during the reset period, the signal charge of the integration capacitor 56 is
It is possible to discharge at high speed from the low impedance output terminals of (B3) 42 and (B4) 48. At this time, the current mirror circuit 44
Since the outputs of and 46 are fixed to the reset potential and the feedback loop becomes an open loop, it can operate at an extremely high speed during this reset period.
【００５１】[0051]
【発明の効果】このように本発明によれば、たとえばCC
D 撮像素子の出力信号を処理するのに最適な、高速な積
分動作およびリセット動作を安定して行なうことがで
き、かつS/N 比のよい積分回路を実現できる。また、こ
の積分回路はIC化が容易である。したがって、低コスト
でより低ノイズにて画像検出を行なうことのできる積分
回路が提供される。As described above, according to the present invention, for example, CC
A high-speed integration operation and reset operation that are optimal for processing the output signal of the D image sensor can be stably performed, and an integration circuit with a good S / N ratio can be realized. Moreover, this integration circuit is easy to be integrated into an IC. Therefore, an integrator circuit that can perform image detection at low cost and with less noise is provided.
【図１】本発明が適用された積分回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of an integrating circuit to which the present invention is applied.
【図２】図１に示した第１の実施例における積分動作を
説明する波形図である。FIG. 2 is a waveform diagram illustrating an integration operation in the first embodiment shown in FIG.
【図３】図１に示した第１の実施例の詳細構成例を示す
図である。FIG. 3 is a diagram showing a detailed configuration example of the first exemplary embodiment shown in FIG.
【図４】本発明が適用された積分回路の他の実施例を示
すブロック図である。FIG. 4 is a block diagram showing another embodiment of the integrating circuit to which the present invention is applied.
【図５】図４に示した第２の実施例の詳細構成例を示す
図である。5 is a diagram showing a detailed configuration example of the second exemplary embodiment shown in FIG.
【図６】従来技術における積分回路の一例を示す図であ
る。FIG. 6 is a diagram showing an example of an integrating circuit in a conventional technique.
【図７】積分動作を表わす波形図である。FIG. 7 is a waveform chart showing an integration operation.
【図８】従来技術における積分回路の一例を示す図であ
る。FIG. 8 is a diagram showing an example of an integrating circuit in a conventional technique.
【図９】従来技術における積分回路の一例を示す図であ
る。FIG. 9 is a diagram showing an example of an integrating circuit in a conventional technique.
【図１０】図９に示した積分回路のリセットスイッチの
構成例を示す図である。10 is a diagram showing a configuration example of a reset switch of the integrating circuit shown in FIG.
10 積分回路 12 抵抗 14 差動増幅器 16 バッファアンプ(B1) 18 リセット回路(B2) 20 積分コンデンサ(C) 10 Integrator circuit 12 Resistor 14 Differential amplifier 16 Buffer amplifier (B1) 18 Reset circuit (B2) 20 Integrator capacitor (C)
Claims (7)
て出力する積分回路において、該回路は、 前記入力信号を抵抗を介して第１の入力に入力し、第２
の入力との差を増幅する差動増幅器と、 該差動増幅器の出力に応じた積分出力を出力する第１の
バッファアンプと、 前記差動増幅器の出力に接続され、制御入力に入力され
るリセット信号に応動してオンまたはオフし、該リセッ
ト信号がリセット期間を表わすときに前記積分出力をリ
セットする第２のバッファアンプであって、該第２のバ
ッファアンプの出力が前記差動増幅器の第１の入力に接
続された第２のバッファアンプと、 前記第１のバッファアンプの出力と前記差動増幅器の第
１の入力との間に接続され、前記積分期間に前記抵抗を
流れる信号電流を蓄電する積分コンデンサとを有し、 前記第２のバッファアンプは、前記リセット信号に応動
して前記差動増幅器の出力をリセットし、前記積分コン
デンサに蓄電された電荷を前記第１のバッファアンプお
よび第２のバッファアンプの出力端より放電させること
を特徴とする積分回路。1. An integrating circuit for integrating and outputting an input signal for each predetermined integration period, the circuit inputting the input signal to a first input via a resistor,
Differential amplifier that amplifies the difference from the input of the differential amplifier, a first buffer amplifier that outputs an integrated output according to the output of the differential amplifier, and is connected to the output of the differential amplifier and input to the control input. A second buffer amplifier which is turned on or off in response to a reset signal and resets the integrated output when the reset signal represents a reset period, wherein the output of the second buffer amplifier is the differential amplifier. A second buffer amplifier connected to the first input; and a signal current connected between the output of the first buffer amplifier and the first input of the differential amplifier and flowing through the resistor during the integration period. The second buffer amplifier resets the output of the differential amplifier in response to the reset signal, and charges the electric charge stored in the integration capacitor to the second buffer amplifier. An integrating circuit which discharges from the output terminals of the first buffer amplifier and the second buffer amplifier.
記第２のバッファアンプは、 前記差動増幅器の出力をベースに入力し、該出力に応じ
て動作する互いに伝導型の異なる第１および第２のトラ
ンジスタと、該第１および第２のトランジスタのエミッ
タに、ベースがそれぞれ接続された第３および第４のト
ランジスタであって、それぞれのエミッタが互いに接続
されて前記第１および第２のトランジスタの動作に応じ
た出力を形成する第３および第４のトランジスタとを含
むダイヤモンドバッファと、 前記リセット信号に応動して、前記リセット期間には前
記ダイヤモンドバッファをオン状態に制御し、前記積分
期間には前記ダイヤモンドバッファをオフ状態に制御す
る制御回路とを含むことを特徴とする積分回路。2. The integrator circuit according to claim 1, wherein the second buffer amplifier inputs the output of the differential amplifier to a base and operates in accordance with the output. A second transistor and third and fourth transistors whose bases are respectively connected to the emitters of the first and second transistors, the respective emitters being connected to each other, A diamond buffer including third and fourth transistors that form an output according to the operation of the transistor, and in response to the reset signal, control the diamond buffer to be in an ON state during the reset period, and to perform the integration period. Includes a control circuit for controlling the diamond buffer to an off state.
記制御回路は、 互いに反転するリセット信号を入力してそれぞれオン／
オフする差動動作を行なう１組のトランジスタと、 該１組のトランジスタのそれぞれのオン／オフに応動し
て前記ダイヤモンドバッファをオン／オフさせる導電型
の異なる２つのトランジスタとを含むことを特徴とする
積分回路。3. The integrating circuit according to claim 2, wherein the control circuit inputs reset signals which are inverted from each other and is turned on / off respectively.
A pair of transistors that perform a differential operation of turning off, and two transistors of different conductivity types that turn on / off the diamond buffer in response to turning on / off of each of the transistors of the set. Integrator circuit.
信号を所定の積分期間ごとに積分して出力する積分回路
において、該回路は、 前記第２の入力に入力される入力信号に応じて出力する
第１のバッファアンプであって、該バッファアンプの出
力が前記第１の入力に接続された第１のバッファアンプ
と、該第１のバッファアンプの出力電流を検出し、該電
流に応じた出力を形成するカレントミラー回路と、該カ
レントミラー回路の出力に接続され、該出力に応じて出
力する第２のバッファアンプとを含む電流帰還型オペア
ンプと、 前記第１の入力に接続され、前記入力信号を入力して該
第１の入力に供給する抵抗と、 前記カレントミラー回路の出力を一定電位にリセットす
るリセット回路と、 前記第２のバッファアンプの出力と前記第１の入力との
間に接続され、前記抵抗を流れる信号電流を蓄電する積
分コンデンサとを含むことを特徴とする積分回路。4. An integrator circuit that integrates and outputs an input signal input to the first and second inputs for each predetermined integration period, the circuit including an input signal input to the second input. A first buffer amplifier which outputs in response to the first buffer amplifier whose output is connected to the first input; and an output current of the first buffer amplifier, Connected to the output of the current mirror circuit and a second buffer amplifier which outputs to the output of the current mirror circuit, and a current feedback type operational amplifier connected to the first input. A resistor for receiving the input signal and supplying it to the first input, a reset circuit for resetting the output of the current mirror circuit to a constant potential, an output of the second buffer amplifier and the first Is connected between the input, the integration circuit comprising an integration capacitor for storing electric signal current flowing through the resistor.
記リセット回路は、 前記一定電位をベースに入力する互いに伝導型の異なる
第１および第２のトランジスタと、該第１および第２の
トランジスタのエミッタに、ベースがそれぞれ接続され
た第３および第４のトランジスタであって、それぞれの
エミッタが互いに接続されて前記第１および第２のトラ
ンジスタの動作に応じて前記一定電位の出力を形成する
第３および第４のトランジスタとを含むダイヤモンドバ
ッファと、 互いに反転するリセット信号を入力してそれぞれオン／
オフする差動動作を行なう１組のトランジスタと、 該１組のトランジスタのそれぞれのオン／オフに応動し
て前記ダイヤモンドバッファをオン／オフさせる導電型
の異なる２つのトランジスタとを含むことを特徴とする
積分回路。5. The integrator circuit according to claim 4, wherein the reset circuit includes first and second transistors having different conductivity types from which the constant potential is input to the base, and the first and second transistors. Third and fourth transistors whose bases are respectively connected to the emitters of the respective transistors, the respective emitters being connected to each other to form the output of the constant potential according to the operation of the first and second transistors. A diamond buffer including a third transistor and a fourth transistor and a reset signal that is inverted from each other are input to turn on / off
A pair of transistors that perform a differential operation of turning off, and two transistors of different conductivity types that turn on / off the diamond buffer in response to turning on / off of each of the transistors of the set. Integrator circuit.
記リセット回路は、前記第１および第２のトランジスタ
がオンされるリセット動作に応動して前記カレントミラ
ー回路の動作を抑制し、該カレントミラー回路の出力電
流を低下させる抑制手段を含むことを特徴とする積分回
路。6. The integrating circuit according to claim 4, wherein the reset circuit suppresses the operation of the current mirror circuit in response to a reset operation in which the first and second transistors are turned on, An integrating circuit including a suppressing means for reducing the output current of the mirror circuit.
記抑制手段は、前記カレントミラー回路の動作を停止さ
せて、該回路の出力電流を遮断させることを特徴とする
積分回路。7. The integrating circuit according to claim 6, wherein the suppressing unit stops the operation of the current mirror circuit to cut off the output current of the circuit.
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| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557648B2 (en) | 2005-10-31 | 2009-07-07 | Nec Electronics Corporation | Operational amplifier, integrating circuit, feedback amplifier, and controlling method of the feedback amplifier |
| JP2016042634A (en) * | 2014-08-14 | 2016-03-31 | キヤノン株式会社 | Solid-state imaging apparatus and imaging system |
| CN113395469A (en) * | 2021-06-10 | 2021-09-14 | 成都善思微科技有限公司 | Integrating circuit for photoelectric conversion |
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1996
- 1996-06-13 JP JP15194496A patent/JP3810862B2/en not_active Expired - Fee Related
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| CN113395469B (en) * | 2021-06-10 | 2022-08-26 | 成都善思微科技有限公司 | Integrating circuit for photoelectric conversion |
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