JPH09325833A - 制御システム - Google Patents
制御システムInfo
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- JPH09325833A JPH09325833A JP8141671A JP14167196A JPH09325833A JP H09325833 A JPH09325833 A JP H09325833A JP 8141671 A JP8141671 A JP 8141671A JP 14167196 A JP14167196 A JP 14167196A JP H09325833 A JPH09325833 A JP H09325833A
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- input
- reset signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Safety Devices In Control Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 同一のハードウエア構成でかつ安価に、制御
手段が故障した場合に入出力手段の状態をクリア／保持
のいずれにも使用できるようにすることを目的とする。 【解決手段】 この発明に係る制御システムは、リセッ
ト信号を入出力手段２に出力するか否かを選択するスイ
ッチ３と、前記スイッチの選択により、制御手段１がリ
セット信号を出力するよう設定した場合は、入出力手段
に対してハイ有意のリセット信号をそのまま出力し、前
記スイッチの選択により、制御手段がリセット信号を出
力しないよう設定した場合は、リセット信号を強制的に
ロウに引き込むことにより、入出力手段に対してリセッ
ト信号を出力しないようにするリセット回路とを制御手
段に備えたものである。
手段が故障した場合に入出力手段の状態をクリア／保持
のいずれにも使用できるようにすることを目的とする。 【解決手段】 この発明に係る制御システムは、リセッ
ト信号を入出力手段２に出力するか否かを選択するスイ
ッチ３と、前記スイッチの選択により、制御手段１がリ
セット信号を出力するよう設定した場合は、入出力手段
に対してハイ有意のリセット信号をそのまま出力し、前
記スイッチの選択により、制御手段がリセット信号を出
力しないよう設定した場合は、リセット信号を強制的に
ロウに引き込むことにより、入出力手段に対してリセッ
ト信号を出力しないようにするリセット回路とを制御手
段に備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、システム全体を
制御する制御手段と、この制御手段からのリセット信号
により複数の入出力手段を備えた制御システムにおい
て、制御手段が入出力手段の制御をできない状態に陥っ
た場合に、入出力手段に対してリセット信号を出力する
か否かを選択するリセット回路を備えた制御システムに
関するものである。
制御する制御手段と、この制御手段からのリセット信号
により複数の入出力手段を備えた制御システムにおい
て、制御手段が入出力手段の制御をできない状態に陥っ
た場合に、入出力手段に対してリセット信号を出力する
か否かを選択するリセット回路を備えた制御システムに
関するものである。
【０００２】
【従来の技術】従来からプログラマブルコントローラの
ような制御システムの基本構成は、システム全体を制御
する制御手段、外部の入出力機器に対して制御手段との
インターフェースを行う入出力手段、制御手段や入出力
手段に５Ｖを供給する電源、制御手段や入出力手段を固
定して手段間の信号を接続するベースによって構成され
ている。
ような制御システムの基本構成は、システム全体を制御
する制御手段、外部の入出力機器に対して制御手段との
インターフェースを行う入出力手段、制御手段や入出力
手段に５Ｖを供給する電源、制御手段や入出力手段を固
定して手段間の信号を接続するベースによって構成され
ている。
【０００３】上記の制御システムにおいて、例えばシス
テム全体を制御する制御手段に故障が発生したり、制御
手段が制御を続行できないような故障を認識した場合、
入出力手段のすべての出力をクリアしたいケースと故障
する直前の状態を保持したいケースが考えられる。入出
力手段のすべての出力をクリアしたい場合としてはライ
ンの機械制御などがあり、入出力手段のすべての出力を
保持したい場合としては温度制御や空冷制御などがあ
る。
テム全体を制御する制御手段に故障が発生したり、制御
手段が制御を続行できないような故障を認識した場合、
入出力手段のすべての出力をクリアしたいケースと故障
する直前の状態を保持したいケースが考えられる。入出
力手段のすべての出力をクリアしたい場合としてはライ
ンの機械制御などがあり、入出力手段のすべての出力を
保持したい場合としては温度制御や空冷制御などがあ
る。
【０００４】図９は、従来の制御システムにおいて、シ
ステム全体を制御する制御手段に故障が発生したり、制
御手段が制御を続行できないような故障を認識した場
合、すべての出力をクリアするようなケースで使用可能
な制御手段と入出力手段のリセット回路例である。図９
において、７１は制御手段、７２は入出力手段、７３は
制御手段７１が正常時に入出力手段７２に対するリセッ
ト信号を引き込むトランジスタ、７４は制御手段７１よ
り出力され、すべての入出力手段７２にワイヤードオア
されたリセット信号、７５はプルアップ抵抗、７６はデ
ータを保持するための出力保持回路でフリップフロップ
で構成されている。
ステム全体を制御する制御手段に故障が発生したり、制
御手段が制御を続行できないような故障を認識した場
合、すべての出力をクリアするようなケースで使用可能
な制御手段と入出力手段のリセット回路例である。図９
において、７１は制御手段、７２は入出力手段、７３は
制御手段７１が正常時に入出力手段７２に対するリセッ
ト信号を引き込むトランジスタ、７４は制御手段７１よ
り出力され、すべての入出力手段７２にワイヤードオア
されたリセット信号、７５はプルアップ抵抗、７６はデ
ータを保持するための出力保持回路でフリップフロップ
で構成されている。
【０００５】また、図９中の７７はシステム全体の複数
の電源の内、１台でも立ち上がると５Ｖ電圧が確定する
５Ｖ出力（以降Σ５Ｖと省略する）であり、図１０のよ
うに制御手段と入出力手段のすべての電源の５Ｖ出力を
ダイオード７８で突き合わせた回路構成となっている。
の電源の内、１台でも立ち上がると５Ｖ電圧が確定する
５Ｖ出力（以降Σ５Ｖと省略する）であり、図１０のよ
うに制御手段と入出力手段のすべての電源の５Ｖ出力を
ダイオード７８で突き合わせた回路構成となっている。
【０００６】上記回路でソフトウエアリセット信号或い
はハードウエアリセット信号或いは電源リセット信号が
ロウになると、トランジスタ７３のベースはロウとな
り、プルアップ抵抗７５により、リセット信号７４はハ
イとなり入出力手段７２の内部の出力保持回路７６はリ
セットされるため、入出力手段７２の出力はすべてクリ
アされる。また、入出力手段７２の電源が制御手段７１
の電源より先に投入された場合においても、図１０によ
りΣ５Ｖ７７は５Ｖが確定しているため、プルアップ抵
抗７５により入出力手段７２内の出力保持回路７６はリ
セットされた状態になるため、出力保持回路７６の出力
が不定になることはない。
はハードウエアリセット信号或いは電源リセット信号が
ロウになると、トランジスタ７３のベースはロウとな
り、プルアップ抵抗７５により、リセット信号７４はハ
イとなり入出力手段７２の内部の出力保持回路７６はリ
セットされるため、入出力手段７２の出力はすべてクリ
アされる。また、入出力手段７２の電源が制御手段７１
の電源より先に投入された場合においても、図１０によ
りΣ５Ｖ７７は５Ｖが確定しているため、プルアップ抵
抗７５により入出力手段７２内の出力保持回路７６はリ
セットされた状態になるため、出力保持回路７６の出力
が不定になることはない。
【０００７】また、特開平５−３０３４４８号公報に示
された図においては、制御手段のリセット時に入出力手
段をクリアするか否かをソフトウエア処理にて選択でき
るようにした回路である。本回路では、信号出力回路モ
ジュールの中の出力バッファのゲートをアクティブ／イ
ンアクティブに選択するためのラッチ回路を持ち、その
ラッチ回路に対してソフトウエアにてリセットを有効に
するか否かを設定することにより、制御手段のリセット
時に出力をクリアするか保持するか選択できるようにす
る方法が提案されている。
された図においては、制御手段のリセット時に入出力手
段をクリアするか否かをソフトウエア処理にて選択でき
るようにした回路である。本回路では、信号出力回路モ
ジュールの中の出力バッファのゲートをアクティブ／イ
ンアクティブに選択するためのラッチ回路を持ち、その
ラッチ回路に対してソフトウエアにてリセットを有効に
するか否かを設定することにより、制御手段のリセット
時に出力をクリアするか保持するか選択できるようにす
る方法が提案されている。
【０００８】
【発明が解決しようとする課題】従来の制御システム
は、以上のように構成されており、図９のリセット回路
例の場合、例えばハードウエアリセット信号が出力され
た場合は、制御手段７１内のプルアップ抵抗７５が有意
になり入出力手段７２はすべてクリアするようになって
いるため、同一の制御手段のハードウエアを用いて入出
力手段をホールドすることはできない。このため、制御
手段が故障した場合にホールドする必要がある制御シス
テムでは使用できない。
は、以上のように構成されており、図９のリセット回路
例の場合、例えばハードウエアリセット信号が出力され
た場合は、制御手段７１内のプルアップ抵抗７５が有意
になり入出力手段７２はすべてクリアするようになって
いるため、同一の制御手段のハードウエアを用いて入出
力手段をホールドすることはできない。このため、制御
手段が故障した場合にホールドする必要がある制御シス
テムでは使用できない。
【０００９】また、特開平５−３０３４４８号公報に示
された回路例の場合、システム上のすべての入出力手段
に出力バッファのゲートをアクティブ／インアクティブ
に選択するラッチ回路が必要になるため、入出力手段の
ハードウエア回路が複雑になると同時に、１台の制御手
段に数十台以上の入出力手段が接続されるような場合に
はシステム全体のコストアップにもつながる。
された回路例の場合、システム上のすべての入出力手段
に出力バッファのゲートをアクティブ／インアクティブ
に選択するラッチ回路が必要になるため、入出力手段の
ハードウエア回路が複雑になると同時に、１台の制御手
段に数十台以上の入出力手段が接続されるような場合に
はシステム全体のコストアップにもつながる。
【００１０】この発明は上記のような問題点を解決する
ためになされたものであり、同一のハードウエア構成で
かつ安価に、制御手段が故障した場合に入出力手段の状
態をクリア／保持のいずれにも使用できるようにするこ
とを目的とする。
ためになされたものであり、同一のハードウエア構成で
かつ安価に、制御手段が故障した場合に入出力手段の状
態をクリア／保持のいずれにも使用できるようにするこ
とを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る制御シス
テムは、システム全体を制御する制御手段と、外部の入
出力機器に対して前記制御手段とのインターフェースを
行う複数の入出力手段とを備え、前記制御手段からのリ
セット信号により前記複数の入出力手段をリセットする
制御システムにおいて、リセット信号を前記入出力手段
に出力するか否かを選択するスイッチと、前記スイッチ
の選択により、前記制御手段がリセット信号を出力する
よう設定した場合は、前記入出力手段に対してハイ有意
のリセット信号をそのまま出力し、前記スイッチの選択
により、前記制御手段がリセット信号を出力しないよう
設定した場合は、リセット信号を強制的にロウに引き込
むことにより、前記入出力手段に対してリセット信号を
出力しないようにするリセット回路とを前記制御手段に
備えたものである。
テムは、システム全体を制御する制御手段と、外部の入
出力機器に対して前記制御手段とのインターフェースを
行う複数の入出力手段とを備え、前記制御手段からのリ
セット信号により前記複数の入出力手段をリセットする
制御システムにおいて、リセット信号を前記入出力手段
に出力するか否かを選択するスイッチと、前記スイッチ
の選択により、前記制御手段がリセット信号を出力する
よう設定した場合は、前記入出力手段に対してハイ有意
のリセット信号をそのまま出力し、前記スイッチの選択
により、前記制御手段がリセット信号を出力しないよう
設定した場合は、リセット信号を強制的にロウに引き込
むことにより、前記入出力手段に対してリセット信号を
出力しないようにするリセット回路とを前記制御手段に
備えたものである。
【００１２】また、一方の制御手段が制御系になってお
り、他方の制御手段が待機系となっている二台の制御手
段と、入出力手段へのバスをどちらか一方の制御手段に
接続するバス切換手段とをベースに接続して備え、前記
制御手段のスイッチの設定を無効とし、前記バス切換手
段に対してリセット信号を必ず出力するものである。
り、他方の制御手段が待機系となっている二台の制御手
段と、入出力手段へのバスをどちらか一方の制御手段に
接続するバス切換手段とをベースに接続して備え、前記
制御手段のスイッチの設定を無効とし、前記バス切換手
段に対してリセット信号を必ず出力するものである。
【００１３】また、システム全体を制御し、一方が制御
系になっており、他方が待機系となっている二台の制御
手段と、この二台の制御手段からのリセット信号により
前記二台の制御手段の制御権を切り換えるバス切換手段
と、外部の入出力機器に対して前記バス切換手段により
接続された方の前記制御手段とのインターフェースを行
う複数の入出力手段とを備えた制御システムにおいて、
リセット信号を前記入出力手段に出力するか否かを選択
するスイッチと、このスイッチをリセット信号を出力す
るよう設定した場合は、前記入出力手段に対してハイ有
意のリセット信号をそのまま出力し、前記スイッチをリ
セット信号を出力しないように設定した場合は、リセッ
ト信号を強制的にロウに引き込むことにより、前記入出
力手段に対してリセット信号を出力しないようにするリ
セット回路とを前記バス切換手段に備えたものである。
系になっており、他方が待機系となっている二台の制御
手段と、この二台の制御手段からのリセット信号により
前記二台の制御手段の制御権を切り換えるバス切換手段
と、外部の入出力機器に対して前記バス切換手段により
接続された方の前記制御手段とのインターフェースを行
う複数の入出力手段とを備えた制御システムにおいて、
リセット信号を前記入出力手段に出力するか否かを選択
するスイッチと、このスイッチをリセット信号を出力す
るよう設定した場合は、前記入出力手段に対してハイ有
意のリセット信号をそのまま出力し、前記スイッチをリ
セット信号を出力しないように設定した場合は、リセッ
ト信号を強制的にロウに引き込むことにより、前記入出
力手段に対してリセット信号を出力しないようにするリ
セット回路とを前記バス切換手段に備えたものである。
【００１４】また、制御手段の電源がダウンした場合、
もしくは複数の入出力手段のいずれか１つの電源がダウ
ンした場合に、前記制御手段の電源が復旧し、かつ前記
複数の入出力手段の電源がすべて復旧しシステムの制御
が行える状態になった時に、前記入出力手段の電源の立
ち上がり時に前記入出力手段に対してリセット信号を出
力するリセット回路を備えたものである。
もしくは複数の入出力手段のいずれか１つの電源がダウ
ンした場合に、前記制御手段の電源が復旧し、かつ前記
複数の入出力手段の電源がすべて復旧しシステムの制御
が行える状態になった時に、前記入出力手段の電源の立
ち上がり時に前記入出力手段に対してリセット信号を出
力するリセット回路を備えたものである。
【００１５】また、入出力手段の電源がダウンした状態
から復旧した場合、前記入出力手段の電源の立ち上がり
時に前記入出力手段に対してリセット信号を出力するリ
セット回路を入出力手段を装着するベースに備えたもの
である。
から復旧した場合、前記入出力手段の電源の立ち上がり
時に前記入出力手段に対してリセット信号を出力するリ
セット回路を入出力手段を装着するベースに備えたもの
である。
【００１６】
実施の形態１．図１は２台の制御手段による二重化制御
システムの一構成例である。図１において、制御手段Ａ
及び制御手段Ｂはどちらか一方の制御手段が制御系にな
っており、どちらか一方が制御系の制御手段が故障した
場合に引き続き制御を続行するための待機系となってい
る。また、バス切換手段は入出力手段へのバスをどちら
か一方の制御手段に接続するようになっている。また制
御手段やバス切換手段や電源装置はベースに接続するこ
とにより、各々の手段および装置との信号のやり取りが
可能となっている。
システムの一構成例である。図１において、制御手段Ａ
及び制御手段Ｂはどちらか一方の制御手段が制御系にな
っており、どちらか一方が制御系の制御手段が故障した
場合に引き続き制御を続行するための待機系となってい
る。また、バス切換手段は入出力手段へのバスをどちら
か一方の制御手段に接続するようになっている。また制
御手段やバス切換手段や電源装置はベースに接続するこ
とにより、各々の手段および装置との信号のやり取りが
可能となっている。
【００１７】図２は１台の制御手段により入出力手段を
制御するような制御システム（以下一重化制御システム
と略す。）の一構成例である。この構成では１台の制御
手段により入出力手段の制御を行っており、信頼性の面
では図１の制御システムには及ばないが、制御手段が１
台であるため安価にシステムが構成できるメリットがあ
る。このため、図１と図２のシステム構成を必要に応じ
て使い分ける場合がほとんどであり、制御手段や電源装
置についても保守性を考慮すると共通のハードウエア及
びソフトウエアにて構成できるのが望ましい。
制御するような制御システム（以下一重化制御システム
と略す。）の一構成例である。この構成では１台の制御
手段により入出力手段の制御を行っており、信頼性の面
では図１の制御システムには及ばないが、制御手段が１
台であるため安価にシステムが構成できるメリットがあ
る。このため、図１と図２のシステム構成を必要に応じ
て使い分ける場合がほとんどであり、制御手段や電源装
置についても保守性を考慮すると共通のハードウエア及
びソフトウエアにて構成できるのが望ましい。
【００１８】次に、図３は、この発明の実施の形態１に
係る制御システムを示す構成図である。図３において、
１は制御手段、２は入出力手段、３は制御手段１がリセ
ット信号出力した場合に入出力手段２をクリアするか保
持するか設定するためのスイッチでＯＮにて保持状態の
スイッチ、４はスイッチ３をＯＮした場合にリセット信
号をロウに引き込むためのトランジスタ、５はリセット
信号を駆動するためのトランジスタ、６はΣ５Ｖ、７は
プルアップ抵抗、８は入出力手段２の状態を保持するた
めの出力保持回路、９はベースとの接続コネクタで二重
化制御システム用ベースに接続した時にのみロウにクラ
ンプされるため、トランジスタ４のベースがロウとな
る。１０，１１は定電圧を確保するためのツェナーダイ
オード、１２，１３は逆電流防止用のダイオード、１
４，１５はトランジスタのベース−エミッタ間のバイパ
ス抵抗である。
係る制御システムを示す構成図である。図３において、
１は制御手段、２は入出力手段、３は制御手段１がリセ
ット信号出力した場合に入出力手段２をクリアするか保
持するか設定するためのスイッチでＯＮにて保持状態の
スイッチ、４はスイッチ３をＯＮした場合にリセット信
号をロウに引き込むためのトランジスタ、５はリセット
信号を駆動するためのトランジスタ、６はΣ５Ｖ、７は
プルアップ抵抗、８は入出力手段２の状態を保持するた
めの出力保持回路、９はベースとの接続コネクタで二重
化制御システム用ベースに接続した時にのみロウにクラ
ンプされるため、トランジスタ４のベースがロウとな
る。１０，１１は定電圧を確保するためのツェナーダイ
オード、１２，１３は逆電流防止用のダイオード、１
４，１５はトランジスタのベース−エミッタ間のバイパ
ス抵抗である。
【００１９】図３によれば、一重化制御システム用ベー
スに装着し、スイッチ３がＯＦＦの状態で、ソフトウエ
ア、ハードウエアのリセット信号及び電源リセット信号
を出力した場合、トランジスタ５のベースはロウにな
り、プルアップ抵抗７により出力保持回路８のリセット
がかかるため、外部機器に対する出力はクリアされる。
スに装着し、スイッチ３がＯＦＦの状態で、ソフトウエ
ア、ハードウエアのリセット信号及び電源リセット信号
を出力した場合、トランジスタ５のベースはロウにな
り、プルアップ抵抗７により出力保持回路８のリセット
がかかるため、外部機器に対する出力はクリアされる。
【００２０】次に一重化制御システム用ベースに制御手
段１を装着し、スイッチ３がＯＮの状態ではトランジス
タ４のベースがハイになり、トランジスタ４のコレクタ
がロウに引き込まれる。これにより、いかなるリセット
信号を出力した場合でも外部リセット信号はロウのまま
であり、出力保持回路８の状態は保持されたままとな
る。
段１を装着し、スイッチ３がＯＮの状態ではトランジス
タ４のベースがハイになり、トランジスタ４のコレクタ
がロウに引き込まれる。これにより、いかなるリセット
信号を出力した場合でも外部リセット信号はロウのまま
であり、出力保持回路８の状態は保持されたままとな
る。
【００２１】上記回路構成においては、従来の制御シス
テムにおける図９の回路構成に比べスイッチ３，トラン
ジスタ４，ツェナーダイオード１１，バイパス抵抗１５
を追加することにより、ソフトウエアの変更なしで制御
手段１のリセット信号を入出力手段２に出力する制御シ
ステムと出力しない制御システムのどちらにも適用する
ことができる。また、入出力手段２ではなく制御手段１
にのみリセット信号の出力をするか否かの回路があるた
め、制御手段１に対して複数の入出力手段２がある場合
においても、入出力手段２にはリセットするか否かを選
択する回路がないため、トータルコストを安くすること
ができる。
テムにおける図９の回路構成に比べスイッチ３，トラン
ジスタ４，ツェナーダイオード１１，バイパス抵抗１５
を追加することにより、ソフトウエアの変更なしで制御
手段１のリセット信号を入出力手段２に出力する制御シ
ステムと出力しない制御システムのどちらにも適用する
ことができる。また、入出力手段２ではなく制御手段１
にのみリセット信号の出力をするか否かの回路があるた
め、制御手段１に対して複数の入出力手段２がある場合
においても、入出力手段２にはリセットするか否かを選
択する回路がないため、トータルコストを安くすること
ができる。
【００２２】実施の形態２．図４は、この発明の実施の
形態２に係る制御システムを示す構成図である。この図
４と図３により、制御手段を２台用い、複数の入出力手
段が１組の待機冗長方式の制御システムに適用する場合
について説明する。図４において、２１，２２は図３に
示すＨ／Ｗ構成の制御手段であり、一方が入出力手段を
制御している制御系、一方が待機系となっている。ま
た、２３は入出力手段に対していずれか一方の制御手段
とバスを接続し、制御手段がリセット信号を出力すると
待機系の制御手段にバスを切り換えるバス切換手段であ
る。
形態２に係る制御システムを示す構成図である。この図
４と図３により、制御手段を２台用い、複数の入出力手
段が１組の待機冗長方式の制御システムに適用する場合
について説明する。図４において、２１，２２は図３に
示すＨ／Ｗ構成の制御手段であり、一方が入出力手段を
制御している制御系、一方が待機系となっている。ま
た、２３は入出力手段に対していずれか一方の制御手段
とバスを接続し、制御手段がリセット信号を出力すると
待機系の制御手段にバスを切り換えるバス切換手段であ
る。
【００２３】２４は２台の制御手段２１、２２がリセッ
ト信号を出力した場合に、入出力手段２３をクリアする
か保持するかを設定するためのスイッチで、ＯＮにて保
持状態のスイッチ、２５はスイッチ２４をＯＮした場合
にリセット信号をロウに引き込むためのトランジスタ、
２６はリセット信号を駆動するためのトランジスタ、２
７はΣ５Ｖ、２８はプルアップ抵抗、２９はバスのバッ
ファリングＩＣ、３０は逆電流防止用のダイオード、３
１はスイッチ２４がＯＦＦの場合にコレクタ側をロウに
引き込むトランジスタ、３２は制御手段２１、２２のト
ランジスタが共にハイになった時にコレクタ側をロウに
引き込むトランジスタ、３３は定電圧を確保するための
ツェナーダイオード、３４はトランジスタのベース−エ
ミッタ間のバイパス抵抗である。
ト信号を出力した場合に、入出力手段２３をクリアする
か保持するかを設定するためのスイッチで、ＯＮにて保
持状態のスイッチ、２５はスイッチ２４をＯＮした場合
にリセット信号をロウに引き込むためのトランジスタ、
２６はリセット信号を駆動するためのトランジスタ、２
７はΣ５Ｖ、２８はプルアップ抵抗、２９はバスのバッ
ファリングＩＣ、３０は逆電流防止用のダイオード、３
１はスイッチ２４がＯＦＦの場合にコレクタ側をロウに
引き込むトランジスタ、３２は制御手段２１、２２のト
ランジスタが共にハイになった時にコレクタ側をロウに
引き込むトランジスタ、３３は定電圧を確保するための
ツェナーダイオード、３４はトランジスタのベース−エ
ミッタ間のバイパス抵抗である。
【００２４】ここで、制御手段２１は図１のような２台
の制御手段による二重化制御システムのベースに装着さ
れた場合、図３に示すように、ベースとの接続コネクタ
９はロウにクランプされ、スイッチ３の状態によらずに
トランジスタ４のベースはロウとなるため、図４の制御
手段２１、２２からバス切換手段２３に対してリセット
信号が出力される。このため、各制御手段と同期して制
御を止めたい入出力手段は本リセット信号を取り込むこ
とによりクリアされる。
の制御手段による二重化制御システムのベースに装着さ
れた場合、図３に示すように、ベースとの接続コネクタ
９はロウにクランプされ、スイッチ３の状態によらずに
トランジスタ４のベースはロウとなるため、図４の制御
手段２１、２２からバス切換手段２３に対してリセット
信号が出力される。このため、各制御手段と同期して制
御を止めたい入出力手段は本リセット信号を取り込むこ
とによりクリアされる。
【００２５】次にバス切換手段２３の動作について説明
する。待機冗長方式の場合、２台の制御手段２１、２２
が共に制御できない状態になった場合に初めて入出力手
段は保持もしくはクリア状態となる。例えば図４におい
て、制御手段２１が制御を続行できない状態になり、制
御手段２１より入出力手段をクリアするためにリセット
信号がハイとなった場合、制御手段２２が引き続き制御
可能ならば、制御手段２２からのリセット信号はロウの
ため、ダイオード２６のアノード側の電圧レベルはロウ
となる。よってトランジスタ２６のコレクタ側はロウに
引き込まれ、スイッチ２４の状態によらず、バス切換手
段２３から入出力手段に対してリセット信号が出力され
ずに、アドレスバスとデータバスを制御手段２２と接続
することにより入出力手段を継続制御する。
する。待機冗長方式の場合、２台の制御手段２１、２２
が共に制御できない状態になった場合に初めて入出力手
段は保持もしくはクリア状態となる。例えば図４におい
て、制御手段２１が制御を続行できない状態になり、制
御手段２１より入出力手段をクリアするためにリセット
信号がハイとなった場合、制御手段２２が引き続き制御
可能ならば、制御手段２２からのリセット信号はロウの
ため、ダイオード２６のアノード側の電圧レベルはロウ
となる。よってトランジスタ２６のコレクタ側はロウに
引き込まれ、スイッチ２４の状態によらず、バス切換手
段２３から入出力手段に対してリセット信号が出力され
ずに、アドレスバスとデータバスを制御手段２２と接続
することにより入出力手段を継続制御する。
【００２６】さらに制御手段２１からのリセット信号が
ハイの状態で制御手段２２が制御を続行できない状態に
なった場合について説明する。このとき、制御手段２２
からのリセット信号はロウからハイに変化するため、ダ
イオード３０のアノード側の電圧はハイとなり、トラン
ジスタ３２のコレクタはロウに引き込まれる。よって、
バス切換手段２３内のスイッチ２４がＯＦＦの場合、ト
ランジスタ２６はロウに引き込まれずにプルアップ抵抗
２８が働き、外部にリセットハイの信号が出力される。
また、スイッチ２４がＯＮの場合はトランジスタ２５の
コレクタはロウに引き込まれ、２台の制御手段２１、２
２からリセット信号が出力されても入出力手段に対して
はリセットがかからない。
ハイの状態で制御手段２２が制御を続行できない状態に
なった場合について説明する。このとき、制御手段２２
からのリセット信号はロウからハイに変化するため、ダ
イオード３０のアノード側の電圧はハイとなり、トラン
ジスタ３２のコレクタはロウに引き込まれる。よって、
バス切換手段２３内のスイッチ２４がＯＦＦの場合、ト
ランジスタ２６はロウに引き込まれずにプルアップ抵抗
２８が働き、外部にリセットハイの信号が出力される。
また、スイッチ２４がＯＮの場合はトランジスタ２５の
コレクタはロウに引き込まれ、２台の制御手段２１、２
２からリセット信号が出力されても入出力手段に対して
はリセットがかからない。
【００２７】尚、制御手段２１からのリセット信号が出
力されている状態から、制御手段２１と２２の両方から
リセット信号が出力されている状態に至るまでに、制御
手段２１のリセットが解除された場合は、制御手段２２
からのリセット信号出力により制御手段２１が入出力手
段を継続制御する。また、上記実施の形態２において、
制御手段２１と２２が入れ替わった場合についても上記
と同様の動作となる。
力されている状態から、制御手段２１と２２の両方から
リセット信号が出力されている状態に至るまでに、制御
手段２１のリセットが解除された場合は、制御手段２２
からのリセット信号出力により制御手段２１が入出力手
段を継続制御する。また、上記実施の形態２において、
制御手段２１と２２が入れ替わった場合についても上記
と同様の動作となる。
【００２８】上記回路構成では、制御手段のリセット信
号を入出力手段に出力する制御システムと出力しない制
御システムのどちらにも応用でき、入出力手段ではなく
バス切換手段にリセットするか否かの回路があり、制御
手段が複数の入出力手段を制御する場合においてもコス
トを安くすることができる。また、実施の形態１のシス
テム構成に適用する場合と制御手段の共用化を図ること
ができる。
号を入出力手段に出力する制御システムと出力しない制
御システムのどちらにも応用でき、入出力手段ではなく
バス切換手段にリセットするか否かの回路があり、制御
手段が複数の入出力手段を制御する場合においてもコス
トを安くすることができる。また、実施の形態１のシス
テム構成に適用する場合と制御手段の共用化を図ること
ができる。
【００２９】実施の形態３．図５は、この発明の実施の
形態３に係る制御システムのリセット回路を示す構成
図、図６は、図５のリセット回路の動作タイミングを示
す図である。図５において、４０，４１は入力がハイに
なると一定のディレイ時間をおいてハイとなるリセット
ＩＣ、４２は電源のリセット信号がハイとなるとリセッ
トＩＣ４０への入力信号をロウに引き込むトランジス
タ、４３はリセットＩＣ４０の出力がハイになるとコレ
クタがロウに引き込まれるトランジスタ、４４はトラン
ジスタ４３のコレクタがハイになるとリセットＩＣ４１
の入力信号をロウに引き込むトランジスタである。
形態３に係る制御システムのリセット回路を示す構成
図、図６は、図５のリセット回路の動作タイミングを示
す図である。図５において、４０，４１は入力がハイに
なると一定のディレイ時間をおいてハイとなるリセット
ＩＣ、４２は電源のリセット信号がハイとなるとリセッ
トＩＣ４０への入力信号をロウに引き込むトランジス
タ、４３はリセットＩＣ４０の出力がハイになるとコレ
クタがロウに引き込まれるトランジスタ、４４はトラン
ジスタ４３のコレクタがハイになるとリセットＩＣ４１
の入力信号をロウに引き込むトランジスタである。
【００３０】また、４５はトランジスタ４３のコレクタ
とリセットＩＣ４１の出力が共にロウの場合以外の時
に、コレクタがロウに引き込まれるトランジスタ、４６
はトランジスタ４５を受けてリセット信号をロウに引き
込むトランジスタ、４７はΣ５Ｖ、４８は制御手段の５
Ｖ、４９は逆電流防止用のダイオード、５０は定電圧を
確保するためのツェナーダイオード、５１は制限抵抗、
５２はトランジスタのベース−エミッタ間のバイパス抵
抗、５３はプルアップ抵抗、５４，５５はリセットＩＣ
の検出レベルを決めるための抵抗である。また、トラン
ジスタ４２のベースに接続される電源のリセット信号
は、すべての入出力手段の電源の５Ｖが確定すると解除
される信号である。
とリセットＩＣ４１の出力が共にロウの場合以外の時
に、コレクタがロウに引き込まれるトランジスタ、４６
はトランジスタ４５を受けてリセット信号をロウに引き
込むトランジスタ、４７はΣ５Ｖ、４８は制御手段の５
Ｖ、４９は逆電流防止用のダイオード、５０は定電圧を
確保するためのツェナーダイオード、５１は制限抵抗、
５２はトランジスタのベース−エミッタ間のバイパス抵
抗、５３はプルアップ抵抗、５４，５５はリセットＩＣ
の検出レベルを決めるための抵抗である。また、トラン
ジスタ４２のベースに接続される電源のリセット信号
は、すべての入出力手段の電源の５Ｖが確定すると解除
される信号である。
【００３１】図６において、制御手段の５Ｖが立ち上が
り電源のリセット信号が解除されると、図５のリセット
ＩＣ４０の出力は一定のディレイ時間をおいてハイとな
る。このとき、トランジスタ４３及び４４は図６のよう
になり、リセットＩＣ４１の出力が一定のディレイ時間
をおいてハイとなる。よってトランジスタ４５のベース
にはトランジスタ４３とリセットＩＣ４１が共にロウの
時にのみベース電流が流れないため、この時のみコレク
タがハイとなり、トランジスタ４６のコレクタは図６の
ような波形となる。
り電源のリセット信号が解除されると、図５のリセット
ＩＣ４０の出力は一定のディレイ時間をおいてハイとな
る。このとき、トランジスタ４３及び４４は図６のよう
になり、リセットＩＣ４１の出力が一定のディレイ時間
をおいてハイとなる。よってトランジスタ４５のベース
にはトランジスタ４３とリセットＩＣ４１が共にロウの
時にのみベース電流が流れないため、この時のみコレク
タがハイとなり、トランジスタ４６のコレクタは図６の
ような波形となる。
【００３２】次に図５に示すリセット回路を図３に示す
トランジスタ４のベースにパラに接続した場合について
説明する。図３の回路構成の場合、スイッチ３をＯＮに
接続した状態で制御手段１の電源をＯＮすると、トラン
ジスタ４によりリセット信号がロウに引き込まれ、入出
力手段２内の出力保持回路８にリセットがかかからない
ため、出力保持回路８の出力が不定となる。このため電
源投入時においてはスイッチ３はＯＦＦの状態にしてお
かなければならない。これに対して、図５のリセット回
路が図３のトランジスタ４のベースにパラに接続された
場合は、入出力手段２の電源の立ち上がりと同時にトラ
ンジスタ４６がロウの間はトランジスタ４によりリセッ
ト信号がロウに引き込まれなくなるため、入出力手段２
の出力保持回路８に対してリセットをすることができ
る。
トランジスタ４のベースにパラに接続した場合について
説明する。図３の回路構成の場合、スイッチ３をＯＮに
接続した状態で制御手段１の電源をＯＮすると、トラン
ジスタ４によりリセット信号がロウに引き込まれ、入出
力手段２内の出力保持回路８にリセットがかかからない
ため、出力保持回路８の出力が不定となる。このため電
源投入時においてはスイッチ３はＯＦＦの状態にしてお
かなければならない。これに対して、図５のリセット回
路が図３のトランジスタ４のベースにパラに接続された
場合は、入出力手段２の電源の立ち上がりと同時にトラ
ンジスタ４６がロウの間はトランジスタ４によりリセッ
ト信号がロウに引き込まれなくなるため、入出力手段２
の出力保持回路８に対してリセットをすることができ
る。
【００３３】同様に、図４のバス切換手段２３のトラン
ジスタ２５のベースに図５に示すリセット回路をパラに
接続した場合も、図６に示すリセット信号が入出力手段
の出力保持回路に対して出力される。
ジスタ２５のベースに図５に示すリセット回路をパラに
接続した場合も、図６に示すリセット信号が入出力手段
の出力保持回路に対して出力される。
【００３４】これにより、上記図５のリセット回路構成
を図３及び図４の回路構成と組合せることにより、電源
投入時にスイッチ３及びスイッチ２４の状態を意識せず
に、システムを立ち上げることができる。
を図３及び図４の回路構成と組合せることにより、電源
投入時にスイッチ３及びスイッチ２４の状態を意識せず
に、システムを立ち上げることができる。
【００３５】実施の形態４．図７は、この発明の実施の
形態４に係る制御システムのリセット回路を示す構成図
で、入出力手段に５Ｖを供給するための電源が複数存在
する制御システムに適用できる。図８は、図７のリセッ
ト回路のタイミングを示す図である。図７において、６
０は入力がハイとなると、一定のディレイ時間をおいて
ロウとなるリセットＩＣ、６１、６２はトランジスタ、
６３は逆電流防止用のダイオード、６４はΣ５Ｖ、６５
は本回路が組み込まれた手段の電源５Ｖ、６６はプルア
ップ抵抗、６７はトランジスタのベース−エミッタ間の
バイパス抵抗である。また、リセットＩＣ６０の入力信
号には電源投入時ロウからハイとなる入力をいれるもの
とし、制御手段からのリセット信号には、図３の制御手
段１のトランジスタ５のコレクタからの信号のようなリ
セット信号を入力するものとする。
形態４に係る制御システムのリセット回路を示す構成図
で、入出力手段に５Ｖを供給するための電源が複数存在
する制御システムに適用できる。図８は、図７のリセッ
ト回路のタイミングを示す図である。図７において、６
０は入力がハイとなると、一定のディレイ時間をおいて
ロウとなるリセットＩＣ、６１、６２はトランジスタ、
６３は逆電流防止用のダイオード、６４はΣ５Ｖ、６５
は本回路が組み込まれた手段の電源５Ｖ、６６はプルア
ップ抵抗、６７はトランジスタのベース−エミッタ間の
バイパス抵抗である。また、リセットＩＣ６０の入力信
号には電源投入時ロウからハイとなる入力をいれるもの
とし、制御手段からのリセット信号には、図３の制御手
段１のトランジスタ５のコレクタからの信号のようなリ
セット信号を入力するものとする。
【００３６】次に、図８により図６のリセット回路の動
作について説明する。各入出力手段の電源が投入される
とリセット信号がハイとなり電源のリセットが解除され
る。これによりリセットＩＣ６０は一定のディレイ時間
をおいてロウとなる。これによりトランジスタ６１及び
６２のコレクタは図８のようなタイミングで変化する。
作について説明する。各入出力手段の電源が投入される
とリセット信号がハイとなり電源のリセットが解除され
る。これによりリセットＩＣ６０は一定のディレイ時間
をおいてロウとなる。これによりトランジスタ６１及び
６２のコレクタは図８のようなタイミングで変化する。
【００３７】ここで図３の入出力手段２ａ、２ｂの５Ｖ
が別々の電源より供給されているような制御システムに
ついて、図３と図７を用いて説明する。電源が複数存在
する場合において、図３のスイッチ３をＯＦＦで制御手
段１と入出力手段２ａの電源がＯＮして、入出力手段２
ｂの電源がＯＦＦした場合はプルアップ抵抗７により出
力保持回路８にリセットがかかる。
が別々の電源より供給されているような制御システムに
ついて、図３と図７を用いて説明する。電源が複数存在
する場合において、図３のスイッチ３をＯＦＦで制御手
段１と入出力手段２ａの電源がＯＮして、入出力手段２
ｂの電源がＯＦＦした場合はプルアップ抵抗７により出
力保持回路８にリセットがかかる。
【００３８】次にスイッチ３がＯＮで制御手段１と入出
力手段２ａの電源をＯＮして、入出力手段２ｂの電源が
ＯＦＦした状態では、図５中の電源のリセット信号は解
除されず、出力保持回路にリセットがかからないため出
力が不定となる。よって、電源手段の電源をＯＮする場
合はすべて同時にＯＮするか、スイッチ３をＯＦＦにし
て電源を投入する必要がある。
力手段２ａの電源をＯＮして、入出力手段２ｂの電源が
ＯＦＦした状態では、図５中の電源のリセット信号は解
除されず、出力保持回路にリセットがかからないため出
力が不定となる。よって、電源手段の電源をＯＮする場
合はすべて同時にＯＮするか、スイッチ３をＯＦＦにし
て電源を投入する必要がある。
【００３９】次に、図７のリセット回路が図３のＡの箇
所に入った制御システムについて説明する。このとき、
図７のトランジスタ６２のコレクタが入出力手段の出力
保持回路に接続されているため、すべての電源が投入さ
れて図５のリセット回路が動作しなくても、各入出力手
段の電源が投入されることにより、スイッチ３の状態に
よらず、電源が投入された入出力手段に対してリセット
信号が出力される。
所に入った制御システムについて説明する。このとき、
図７のトランジスタ６２のコレクタが入出力手段の出力
保持回路に接続されているため、すべての電源が投入さ
れて図５のリセット回路が動作しなくても、各入出力手
段の電源が投入されることにより、スイッチ３の状態に
よらず、電源が投入された入出力手段に対してリセット
信号が出力される。
【００４０】以上より、図３の制御システムと図５と図
７のリセット回路を組み合わせることにより、複数の入
出力手段の電源を時間差をおいて投入した場合も、すべ
ての入出力手段の出力保持回路に対してリセットをする
ことができ、出力が不定になることはない。また、図３
の制御システムの代わりに図４の制御システムと組み合
わせても使用できる。
７のリセット回路を組み合わせることにより、複数の入
出力手段の電源を時間差をおいて投入した場合も、すべ
ての入出力手段の出力保持回路に対してリセットをする
ことができ、出力が不定になることはない。また、図３
の制御システムの代わりに図４の制御システムと組み合
わせても使用できる。
【００４１】
【発明の効果】以上のように、この発明によれば、シス
テム全体を制御する制御手段と、外部の入出力機器に対
して制御手段とのインターフェースを行う複数の入出力
手段とを備え、制御手段からのリセット信号により複数
の入出力手段をリセットする制御システムにおいて、リ
セット信号を入出力手段に出力するか否かを選択するス
イッチと、スイッチの選択により、制御手段がリセット
信号を出力するよう設定した場合は、入出力手段に対し
てハイ有意のリセット信号をそのまま出力し、スイッチ
の選択により、制御手段がリセット信号を出力しないよ
う設定した場合は、リセット信号を強制的にロウに引き
込むことにより、入出力手段に対してリセット信号を出
力しないようにするリセット回路とを制御手段に備えた
ことにより、ソフトウエアの変更なしで制御手段のリセ
ット信号を入出力手段に出力する制御システムと出力し
ない制御システムのどちらにも応用できる効果がある。
また、入出力手段ではなく制御手段にのみリセットする
か否かのリセット回路があるため、１台の制御手段に対
して複数の入出力手段がある場合においても安価に制御
システムを構成できる効果がある。
テム全体を制御する制御手段と、外部の入出力機器に対
して制御手段とのインターフェースを行う複数の入出力
手段とを備え、制御手段からのリセット信号により複数
の入出力手段をリセットする制御システムにおいて、リ
セット信号を入出力手段に出力するか否かを選択するス
イッチと、スイッチの選択により、制御手段がリセット
信号を出力するよう設定した場合は、入出力手段に対し
てハイ有意のリセット信号をそのまま出力し、スイッチ
の選択により、制御手段がリセット信号を出力しないよ
う設定した場合は、リセット信号を強制的にロウに引き
込むことにより、入出力手段に対してリセット信号を出
力しないようにするリセット回路とを制御手段に備えた
ことにより、ソフトウエアの変更なしで制御手段のリセ
ット信号を入出力手段に出力する制御システムと出力し
ない制御システムのどちらにも応用できる効果がある。
また、入出力手段ではなく制御手段にのみリセットする
か否かのリセット回路があるため、１台の制御手段に対
して複数の入出力手段がある場合においても安価に制御
システムを構成できる効果がある。
【００４２】また、一方の制御手段が制御系になってお
り、他方の制御手段が待機系となっている二台の制御手
段と、入出力手段へのバスをどちらか一方の制御手段に
接続するバス切換手段とをベースに接続して備え、制御
手段のスイッチの設定を無効とし、バス切換手段に対し
てリセット信号を必ず出力することにより、各制御手段
と同期して制御を止めたい入出力手段は前記リセット信
号を取り込むことによりクリアされる。
り、他方の制御手段が待機系となっている二台の制御手
段と、入出力手段へのバスをどちらか一方の制御手段に
接続するバス切換手段とをベースに接続して備え、制御
手段のスイッチの設定を無効とし、バス切換手段に対し
てリセット信号を必ず出力することにより、各制御手段
と同期して制御を止めたい入出力手段は前記リセット信
号を取り込むことによりクリアされる。
【００４３】また、システム全体を制御し、一方が制御
系になっており、他方が待機系となっている二台の制御
手段と、この二台の制御手段からのリセット信号により
二台の制御手段の制御権を切り換えるバス切換手段と、
外部の入出力機器に対してバス切換手段により接続され
た方の制御手段とのインターフェースを行う複数の入出
力手段とを備えた制御システムにおいて、リセット信号
を入出力手段に出力するか否かを選択するスイッチと、
このスイッチをリセット信号を出力するよう設定した場
合は、入出力手段に対してハイ有意のリセット信号をそ
のまま出力し、スイッチをリセット信号を出力しないよ
うに設定した場合は、リセット信号を強制的にロウに引
き込むことにより、入出力手段に対してリセット信号を
出力しないようにするリセット回路とをバス切換手段に
備えたことにより、制御手段のリセット信号を入出力手
段に出力するシステムと出力しないシステムのどちらに
も応用でき、入出力手段ではなくバス切換手段にのみリ
セットするか否かの回路があり、各々の制御手段が、複
数の入出力手段を処理する場合においても安価に制御シ
ステムを構成できる効果がある。
系になっており、他方が待機系となっている二台の制御
手段と、この二台の制御手段からのリセット信号により
二台の制御手段の制御権を切り換えるバス切換手段と、
外部の入出力機器に対してバス切換手段により接続され
た方の制御手段とのインターフェースを行う複数の入出
力手段とを備えた制御システムにおいて、リセット信号
を入出力手段に出力するか否かを選択するスイッチと、
このスイッチをリセット信号を出力するよう設定した場
合は、入出力手段に対してハイ有意のリセット信号をそ
のまま出力し、スイッチをリセット信号を出力しないよ
うに設定した場合は、リセット信号を強制的にロウに引
き込むことにより、入出力手段に対してリセット信号を
出力しないようにするリセット回路とをバス切換手段に
備えたことにより、制御手段のリセット信号を入出力手
段に出力するシステムと出力しないシステムのどちらに
も応用でき、入出力手段ではなくバス切換手段にのみリ
セットするか否かの回路があり、各々の制御手段が、複
数の入出力手段を処理する場合においても安価に制御シ
ステムを構成できる効果がある。
【００４４】また、制御手段の電源がダウンした場合、
もしくは複数の入出力手段のいずれか１つの電源がダウ
ンした場合に、制御手段の電源が復旧し、かつ複数の入
出力手段の電源がすべて復旧しシステムの制御が行える
状態になった時に、入出力手段の電源の立ち上がり時に
入出力手段に対してリセット信号を出力するリセット回
路を備えたことにより、電源投入時に、制御手段又は、
バス切換手段のリセット信号を入出力手段に出力するか
否かを選択するスイッチの状態を意識せずに、制御シス
テムを立ち上げることができる。
もしくは複数の入出力手段のいずれか１つの電源がダウ
ンした場合に、制御手段の電源が復旧し、かつ複数の入
出力手段の電源がすべて復旧しシステムの制御が行える
状態になった時に、入出力手段の電源の立ち上がり時に
入出力手段に対してリセット信号を出力するリセット回
路を備えたことにより、電源投入時に、制御手段又は、
バス切換手段のリセット信号を入出力手段に出力するか
否かを選択するスイッチの状態を意識せずに、制御シス
テムを立ち上げることができる。
【００４５】また、入出力手段の電源がダウンした状態
から復旧した場合、入出力手段の電源の立ち上がり時に
入出力手段に対してリセット信号を出力するリセット回
路を入出力手段を装着するベースに備えたことにより、
複数の入出力手段の電源を時間差をおいて投入した場合
も、すべての入出力手段に対してリセットをすることが
でき、出力が不定になることがない。
から復旧した場合、入出力手段の電源の立ち上がり時に
入出力手段に対してリセット信号を出力するリセット回
路を入出力手段を装着するベースに備えたことにより、
複数の入出力手段の電源を時間差をおいて投入した場合
も、すべての入出力手段に対してリセットをすることが
でき、出力が不定になることがない。
【図１】 ２台の制御手段を有する二重化制御システム
を示す構成図である。
を示す構成図である。
【図２】 １台の制御手段により入出力手段を制御する
制御システムを示す構成図である。
制御システムを示す構成図である。
【図３】 この発明の実施の形態１に係る制御システム
を示す構成図である。
を示す構成図である。
【図４】 この発明の実施の形態２に係る制御システム
を示す構成図である。
を示す構成図である。
【図５】 この発明の実施の形態３に係る制御システム
のリセット回路を示す構成図である。
のリセット回路を示す構成図である。
【図６】 図５のリセット回路の動作タイミングを示す
図である。
図である。
【図７】 この発明の実施の形態４に係る制御システム
のリセット回路を示す構成図である。
のリセット回路を示す構成図である。
【図８】 図７のリセット回路のタイミングを示す図で
ある。
ある。
【図９】 従来の制御システムを示す構成図である。
【図１０】 制御手段のΣ５Ｖ電源の回路構成を示す図
である。
である。
１、２１、２２、７１ 制御手段 ２、７２ 入出力手段 ３、２４ スイッチ ４、５、２５、２６、３１、３２、４２、４３、４４、
４５、４６、６１、６２、７３ トランジスタ ６、２７、４７、６４、７７ Σ５Ｖ電源 ７、１４、１５、２８、３４、５１、５２、５３、５
４、５５、６６、６７、７５、７９、８０ 抵抗 ８、７６ 出力保持回路 ９ ベースコネクタ １０、１１、３３、５０ ツェナーダイオード １２、１３、３０、４９、６３ ダイオード ２３ バス切換手段 ２９ バッファリングＩＣ ４０、４１、６０ リセットＩＣ ４８、６５ ５Ｖ電源。
４５、４６、６１、６２、７３ トランジスタ ６、２７、４７、６４、７７ Σ５Ｖ電源 ７、１４、１５、２８、３４、５１、５２、５３、５
４、５５、６６、６７、７５、７９、８０ 抵抗 ８、７６ 出力保持回路 ９ ベースコネクタ １０、１１、３３、５０ ツェナーダイオード １２、１３、３０、４９、６３ ダイオード ２３ バス切換手段 ２９ バッファリングＩＣ ４０、４１、６０ リセットＩＣ ４８、６５ ５Ｖ電源。
Claims (5)
- 【請求項１】 システム全体を制御する制御手段と、外
部の入出力機器に対して前記制御手段とのインターフェ
ースを行う複数の入出力手段とを備え、前記制御手段か
らのリセット信号により前記複数の入出力手段をリセッ
トする制御システムにおいて、リセット信号を前記入出
力手段に出力するか否かを選択するスイッチと、前記ス
イッチの選択により、前記制御手段がリセット信号を出
力するよう設定した場合は、前記入出力手段に対してハ
イ有意のリセット信号をそのまま出力し、前記スイッチ
の選択により、前記制御手段がリセット信号を出力しな
いよう設定した場合は、リセット信号を強制的にロウに
引き込むことにより、前記入出力手段に対してリセット
信号を出力しないようにするリセット回路とを前記制御
手段に備えたことを特徴とする制御システム。 - 【請求項２】 一方の制御手段が制御系になっており、
他方の制御手段が待機系となっている二台の制御手段
と、入出力手段へのバスをどちらか一方の制御手段に接
続するバス切換手段とをベースに接続して備え、前記制
御手段のスイッチの設定を無効とし、前記バス切換手段
に対してリセット信号を必ず出力することを特徴とする
請求項１に記載の制御システム。 - 【請求項３】 システム全体を制御し、一方が制御系に
なっており、他方が待機系となっている二台の制御手段
と、この二台の制御手段からのリセット信号により前記
二台の制御手段の制御権を切り換えるバス切換手段と、
外部の入出力機器に対して前記バス切換手段により接続
された方の前記制御手段とのインターフェースを行う複
数の入出力手段とを備えた制御システムにおいて、リセ
ット信号を前記入出力手段に出力するか否かを選択する
スイッチと、このスイッチをリセット信号を出力するよ
う設定した場合は、前記入出力手段に対してハイ有意の
リセット信号をそのまま出力し、前記スイッチをリセッ
ト信号を出力しないように設定した場合は、リセット信
号を強制的にロウに引き込むことにより、前記入出力手
段に対してリセット信号を出力しないようにするリセッ
ト回路とを前記バス切換手段に備えたことを特徴とする
制御システム。 - 【請求項４】 制御手段の電源がダウンした場合、もし
くは複数の入出力手段のいずれか１つの電源がダウンし
た場合に、前記制御手段の電源が復旧し、かつ前記複数
の入出力手段の電源がすべて復旧しシステムの制御が行
える状態になった時に、前記入出力手段の電源の立ち上
がり時に前記入出力手段に対してリセット信号を出力す
るリセット回路を備えたことを特徴とする請求項１乃至
請求項３のいずれかに記載の制御システム。 - 【請求項５】 入出力手段の電源がダウンした状態から
復旧した場合、前記入出力手段の電源の立ち上がり時に
前記入出力手段に対してリセット信号を出力するリセッ
ト回路を入出力手段を装着するベースに備えたことを特
徴とする請求項４に記載の制御システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14167196A JP3582230B2 (ja) | 1996-06-04 | 1996-06-04 | 制御システム |
| US08/747,967 US6487466B1 (en) | 1996-06-04 | 1996-11-12 | Control system with selectable reset circuit |
| DE19648968A DE19648968C2 (de) | 1996-06-04 | 1996-11-26 | Steuersystem |
| KR1019960062329A KR100211892B1 (ko) | 1996-06-04 | 1996-12-06 | 제어 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14167196A JP3582230B2 (ja) | 1996-06-04 | 1996-06-04 | 制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09325833A true JPH09325833A (ja) | 1997-12-16 |
| JP3582230B2 JP3582230B2 (ja) | 2004-10-27 |
Family
ID=15297494
Family Applications (1)
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