JPH09312270A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、積層構造の電極
（配線）に特徴があり、良好な不純物拡散防止性能を有
する半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which is characterized by an electrode (wiring) having a laminated structure and has a good impurity diffusion preventing performance, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体装置の電極や配線の材料と
して、多結晶シリコンが広く使用されている。しかし、
半導体装置の高集積化、高速化に伴い、電極や配線の抵
抗による信号伝達の遅延が重大な問題になってきてい
る。2. Description of the Related Art In recent years, polycrystalline silicon has been widely used as a material for electrodes and wiring of semiconductor devices. But,
With the high integration and high speed of semiconductor devices, delay of signal transmission due to resistance of electrodes and wiring has become a serious problem.
【０００３】この種の遅延は電極や配線の低抵抗化によ
り抑制できる。例えば、ＭＯＳトランジスタ等のゲート
電極の場合であれば、金属シリサイド膜と多結晶シリコ
ン膜との２層構造のポリサイドゲートの採用により抑制
できる。This type of delay can be suppressed by reducing the resistance of the electrodes and wiring. For example, in the case of a gate electrode of a MOS transistor or the like, it can be suppressed by adopting a polycide gate having a two-layer structure of a metal silicide film and a polycrystalline silicon film.
【０００４】しかし、ゲート長０．２５μｍ世代以降で
は、ポリサイドゲートよりも低抵抗のゲート電極が求め
られ、最近、高融点金属膜と反応障壁層と多結晶シリコ
ン膜との積層構造のポリメタルゲートが注目されてい
る。However, after the generation of the gate length of 0.25 μm, a gate electrode having a resistance lower than that of the polycide gate is required, and recently, a polymetal having a laminated structure of a refractory metal film, a reaction barrier layer, and a polycrystalline silicon film. The gate is receiving attention.
【０００５】高融点金属としてタングステン（Ｗ）を用
いれば、タングステンの比抵抗はタングステンシリサイ
ド（ＷＳｉx ）に比べ約１桁小さいので、ＲＣ遅延時間
の大幅な短縮が可能である。タングステンは多結晶シリ
コンと６００℃程度の加熱処理で容易に反応する材料で
あるが、Ｗ膜と多結晶シリコン膜との間に反応障壁層が
挟まれているので問題にはならない。[0005] The use of tungsten (W) as a high melting point metal, the resistivity of tungsten because about one order of magnitude smaller than the tungsten silicide (WSi x), it is possible to significantly reduce the RC delay time. Tungsten is a material that easily reacts with polycrystalline silicon by heat treatment at about 600 ° C. However, since the reaction barrier layer is sandwiched between the W film and the polycrystalline silicon film, there is no problem.
【０００６】また、将来的にはポリメタルゲートではな
く高融点金属単層のメタルゲートが有望とされている。
このようにゲート電極の低抵抗化には高融点金属の採用
が必須である。Further, in the future, a metal gate of a high melting point metal single layer will be promising instead of a polymetal gate.
As described above, it is essential to use a refractory metal to reduce the resistance of the gate electrode.
【０００７】しかし、タングステンをはじめとする高融
点金属は非常に酸化され易く、例えば、タングステンは
４００℃程度で酸化される。タングステンの酸化物は絶
縁体であり、さらにタングステンは酸化とともに体積膨
張を引き起こす。However, refractory metals such as tungsten are very easily oxidized, and, for example, tungsten is oxidized at about 400.degree. The oxide of tungsten is an insulator, and tungsten causes volume expansion together with oxidation.
【０００８】一般に、ＬＳＩ製造工程においては、ゲー
ト電極パターンを形成した後にゲート酸化膜などの酸化
膜の信頼性向上を目的とした再酸化を行う工程が必要と
される。例えば、多結晶シリコンゲートの場合、シリコ
ン基板上に多結晶シリコン膜を形成し、これをパターニ
ングしてゲート電極を形成した後、ゲート酸化膜端部に
バーズビークと呼ばれる膜厚の酸化部分が形成される。
この結果、ゲート電極の下部端部が丸められ、ゲート部
の電界が緩和されるので、素子の特性や信頼性の向上が
図られる。以降この工程を後酸化と称する。この種の後
酸化を金属シリサイドとしてＷＳｉx を用いたポリサイ
ドゲートに適用すると、ＷＳｉx としては、通常、正規
組成ｘ＝２．０よりもＳｉリッチのものが用いられるた
め、後酸化工程で、ＷＳｉx 中の余剰シリコンが酸化さ
れ、ＷＳｉx 表面にもＳｉＯ2 が形成され、結晶シリコ
ンと同様の酸化方法で同様の絶縁効果を得ることができ
る。Generally, in the LSI manufacturing process, a step of performing reoxidation for the purpose of improving reliability of an oxide film such as a gate oxide film after forming a gate electrode pattern is required. For example, in the case of a polycrystalline silicon gate, after forming a polycrystalline silicon film on a silicon substrate and patterning it to form a gate electrode, an oxidized portion called bird's beak is formed at the edge of the gate oxide film. It
As a result, the lower end portion of the gate electrode is rounded and the electric field in the gate portion is relaxed, so that the characteristics and reliability of the device can be improved. Hereinafter, this step is referred to as post-oxidation. When the oxide after this kind applied to polycide gate using WSi x as metal silicide, as the WSi x, usually, since the used ones Si richer of stoichiometry x = 2.0, in a subsequent oxidation step , Excess silicon in WSi x is oxidized, SiO 2 is also formed on the surface of WSi x , and the same insulating effect can be obtained by the same oxidation method as that of crystalline silicon.
【０００９】一方、この種の後酸化を高融点金属として
Ｗを用いたポリメタルゲートに適用すると、Ｗは通常の
酸化工程でも酸化されるため、通常の酸化工程でＷＯ3
が形成される。このとき、大きな体積膨張を伴うため、
膜の剥離等が起こり、以後の工程を続けることができな
くなる。On the other hand, if this kind of post-oxidation is applied to a polymetal gate using W as a refractory metal, W is also oxidized in a normal oxidation step, so that WO 3 in a normal oxidation step is used.
Is formed. At this time, because of the large volume expansion,
The peeling of the film or the like occurs, and the subsequent steps cannot be continued.
【００１０】また、大気から混入するＯ2 やＨ2 Ｏなど
の酸化剤により、酸化工程を開始する前に、Ｗの酸化が
起こり、同様の問題が発生する可能性がある。したがっ
て、ポリメタルゲートの場合には、高融点金属を酸化せ
ずシリコンのみを酸化する技術（選択酸化技術）が、後
酸化工程で必要になる。Further, an oxidizing agent such as O 2 or H 2 O mixed from the atmosphere may oxidize W before starting the oxidation step, and the same problem may occur. Therefore, in the case of a polymetal gate, a technique (selective oxidation technique) of oxidizing only silicon without oxidizing the refractory metal is required in the post-oxidation step.
【００１１】ポリメタルゲートの場合のように、同一基
板上にシリコンの露出部分とＷ等の高融点金属の露出す
る部分が混在する場合において、高融点金属の露出部分
を酸化せずシリコンのみを選択的に酸化する選択酸化法
が知られている（特開昭６０−９１６６）。When an exposed portion of silicon and an exposed portion of a refractory metal such as W coexist on the same substrate as in the case of a polymetal gate, the exposed portion of the refractory metal is not oxidized and only silicon is exposed. A selective oxidation method of selectively oxidizing is known (JP-A-60-9166).
【００１２】この選択酸化法は、酸化剤であるＨ2 Ｏと
還元剤であるＨ2 との混合雰囲気中で酸化を行なう際
に、Ｈ2 Ｏ／Ｈ2 の分圧比を一定範囲に設定して行なう
というものである。[0012] The selective oxidation method, when performing oxidation in a mixed atmosphere of H 2 is between H 2 O reducing agent is an oxidizing agent, to set the partial pressure ratio of H 2 O / H 2 in a predetermined range It is to do it.
【００１３】この技術の適用例として、Ｗ単層のメタル
ゲートをＨ2 ／Ｈ2 Ｏ雰囲気中で酸化した報告がある
（R.F.Kwasnick et al., J.Electrochem.Soc., Vol 13
5, pp176 (1988)）。報告者らの実験結果によると、厚
さ５ｎｍの薄いシリコン酸化膜（ゲート酸化膜）上に厚
さ２００ｎｍのＷ膜（ゲート電極）を積層した試料を用
い、Ｈ2 ／Ｈ2 Ｏ雰囲気中で９００℃３０分間程度の酸
化を行った結果、Ｗ膜直下のシリコン酸化膜は２０ｎｍ
まで厚くなった。As an application example of this technique, there is a report of oxidizing a metal gate of W single layer in an H 2 / H 2 O atmosphere (RFKwasnick et al., J. Electrochem. Soc., Vol 13).
5, pp176 (1988)). According to the experiment results of the reporters, a sample in which a W film (gate electrode) having a thickness of 200 nm is stacked on a thin silicon oxide film (gate oxide film) having a thickness of 5 nm is used in an H 2 / H 2 O atmosphere. As a result of performing oxidation at 900 ° C. for about 30 minutes, the silicon oxide film immediately below the W film has a thickness of 20 nm.
Became thicker.
【００１４】この現象は、酸化剤がＷ膜の粒界を通じて
拡散することに因る。つまり、上記選択酸化技術は、確
かにＷ膜は酸化しないが、Ｗ膜直下のシリコン酸化膜中
のシリコンは酸化される。したがって、上記選択酸化を
メタルゲートに適用すると、ゲート酸化膜の膜厚が増加
することになるので、トランジスタの駆動力が低下する
という致命的な問題が生じる。This phenomenon is due to the fact that the oxidizing agent diffuses through the grain boundaries of the W film. That is, the selective oxidation technique does not oxidize the W film, but oxidizes the silicon in the silicon oxide film immediately below the W film. Therefore, when the above-mentioned selective oxidation is applied to the metal gate, the film thickness of the gate oxide film is increased, which causes a fatal problem that the driving force of the transistor is reduced.
【００１５】また、上記選択酸化をＷ膜と多結晶シリコ
ン膜との積層構造のポリメタルゲートに適用することを
考えると、Ｗ膜直下の多結晶シリコン膜が同様に酸化さ
れることが容易に推測できる。Ｗ膜と多結晶シリコン膜
との界面における多結晶シリコン膜の酸化は、この界面
におけるコンタクト抵抗の上昇を招き、これによりＲＣ
遅延が増大するという問題が生じる。Considering that the selective oxidation described above is applied to a polymetal gate having a laminated structure of a W film and a polycrystalline silicon film, it is easy for the polycrystalline silicon film immediately below the W film to be similarly oxidized. I can guess. Oxidation of the polycrystalline silicon film at the interface between the W film and the polycrystalline silicon film causes an increase in contact resistance at this interface, which causes RC.
The problem of increased delay arises.
【００１６】上述のように、ゲート電極の抵抗を下げる
には、電導度の大きい金属を多結晶シリコンと積層し
て、ゲート絶縁膜や基板との高い整合性と、高い導電性
とを兼ね備えた電極構造を用いればよいが、通常の金属
との組み合わせではＬＳＩの製造工程中の高温度に耐え
ることができない。特に最近素子の微細化、高速化と共
に導入された、ゲート電極をマスクとするセルフアライ
ンイオン注入技術では、不純物注入後の活性化熱処理を
ゲート電極形成後に行う必要があるので、ゲート電極に
対して高い耐熱性が要求される。As described above, in order to reduce the resistance of the gate electrode, a metal having a high electric conductivity is laminated with polycrystalline silicon so as to have both high compatibility with the gate insulating film and the substrate and high conductivity. Although an electrode structure may be used, a combination with an ordinary metal cannot withstand a high temperature during the manufacturing process of an LSI. In particular, in the self-aligned ion implantation technique using a gate electrode as a mask, which has been recently introduced along with miniaturization and speedup of elements, it is necessary to perform activation heat treatment after impurity implantation after the gate electrode is formed. High heat resistance is required.
【００１７】さらに、上記後酸化工程も含んだ８００〜
９００℃のイオン注入後の高温熱処理において、多結晶
シリコンからＳｉ原子または添加不純物原子が、高融点
金属またはそのシリサイド中に熱拡散することにより、
シリコン中の不純物濃度低下によるゲートの空乏化が生
じたり、ＣＭＯＳ（相補型ＭＯＳ）において、不純物が
上記高融点金属またはシリサイドを通って、ｎ，ｐ領域
を相互拡散することにより、仕事関数が変化し、閾値電
圧が変動する等の問題を生じていた。Further, 800-including the above post-oxidation step
In the high temperature heat treatment after the ion implantation at 900 ° C., Si atoms or additional impurity atoms are thermally diffused from the polycrystalline silicon into the refractory metal or the silicide thereof,
The depletion of the gate occurs due to the decrease of the impurity concentration in silicon, and in the CMOS (complementary MOS), the impurity diffuses through the refractory metal or silicide to mutually diffuse the n and p regions to change the work function. However, there has been a problem that the threshold voltage fluctuates.
【００１８】[0018]
【発明が解決しようとする課題】上述のごとく、従来の
ポリメタルゲートでは後酸化の工程でポリメタルゲート
を構成する高融点金属膜下の多結晶シリコンが酸化さ
れ、ＲＣ遅延が増大するという問題があった。また、従
来のメタルゲートでは後酸化の工程でメタルゲートであ
る高融点金属下のゲート酸化膜が酸化されて厚膜化さ
れ、トランジスタの駆動能力が低下するという問題があ
った。As described above, in the conventional polymetal gate, the polycrystalline silicon under the refractory metal film forming the polymetal gate is oxidized in the post-oxidation step, and the RC delay increases. was there. Further, in the conventional metal gate, there is a problem that the gate oxide film under the refractory metal, which is the metal gate, is oxidized and thickened in the post-oxidation step, and the driving capability of the transistor is lowered.
【００１９】本発明は、上記事情を考慮して為されたも
ので、その目的とするところは、高融点金属を用いた電
極や配線における前記高融点膜下の半導体膜の酸化を抑
制できる半導体装置およびその製造方法を提供すること
にある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor capable of suppressing the oxidation of the semiconductor film below the high melting point film in the electrode or wiring using the high melting point metal. An object is to provide a device and a manufacturing method thereof.
【００２０】[0020]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わる半導体装置（請求項１）は、半導体
基板と、前記半導体基板上に絶縁的に設けられた積層膜
とを具備し、前記積層膜は、半導体膜と、前記半導体膜
上に設けられた高融点金属からなる金属膜と、前記金属
膜と前記半導体膜との間に設けられ、これら膜の界面に
おける前記半導体膜の酸化を防止するための導電性の酸
化防止膜と、前記半導体膜の側面に形成され、かつ前記
半導体膜の上下端部にバーズビーク状に食い込むように
形成された酸化膜とを有することを特徴とする。To achieve the above object, a semiconductor device according to the present invention (claim 1) comprises a semiconductor substrate and a laminated film provided on the semiconductor substrate in an insulating manner. The laminated film is provided between a semiconductor film, a metal film made of a refractory metal provided on the semiconductor film, the metal film and the semiconductor film, and the semiconductor film at an interface between these films. And a conductive anti-oxidation film for preventing the oxidation of the semiconductor film, and an oxide film formed on the side surfaces of the semiconductor film so as to bite into the upper and lower ends of the semiconductor film in a bird's beak manner. And
【００２１】本発明に係わる他の半導体装置（請求項
２）は、基板に設けられた半導体領域と、前記半導体領
域上に形成された絶縁膜と、前記絶縁膜上に設けられた
高融点金属からなる金属膜と、前記金属膜と前記絶縁膜
との間に設けられ、前記絶縁膜と前記半導体領域との界
面における前記半導体領域の酸化を防止するための導電
性の酸化防止膜とを具備し、前記酸化防止膜の側端部下
の前記半導体領域にバーズビーク状に食い込むように酸
化膜が形成されていることを特徴とする。Another semiconductor device according to the present invention (claim 2) is a semiconductor region provided on a substrate, an insulating film formed on the semiconductor region, and a refractory metal provided on the insulating film. And a conductive anti-oxidation film that is provided between the metal film and the insulating film and that prevents oxidation of the semiconductor region at the interface between the insulating film and the semiconductor region. However, the oxide film is formed so as to bite into the semiconductor region below the side end portion of the antioxidant film in a bird's beak manner.
【００２２】本発明に係わる他の半導体装置（請求項
３）は、上記半導体装置（請求項１、請求項２）におい
て、前記酸化防止膜が、窒素および炭素の少なくとも一
方と、高融点金属と、シリコンとを含むことを特徴とす
る。Another semiconductor device according to the present invention (claim 3) is the same as the semiconductor device (claims 1 and 2), wherein the antioxidant film comprises at least one of nitrogen and carbon, and a refractory metal. , And silicon.
【００２３】本発明に係わる他の半導体装置（請求項
４）は、上記半導体装置（請求項１、請求項２）におい
て、前記半導体膜若しくは半導体領域がシリコンからな
る膜若しくは領域であり、前記高融点金属が、その窒化
物および炭化物の少なくとも一方を形成する際に生じる
ギブスの自由エネルギーの低下値から、シリコンの窒化
物および炭化物の少なくとも一方を形成する際に生じる
ギブスの自由エネルギーの低下値を引いた値が負となる
金属であることを特徴とする。Another semiconductor device according to the present invention (claim 4) is the above semiconductor device (claim 1, claim 2), wherein the semiconductor film or semiconductor region is a film or region made of silicon, From the decrease value of the Gibbs free energy that occurs when the melting point metal forms at least one of its nitride and carbide, the decrease value of the Gibbs free energy that occurs when forming at least one of the nitride and carbide of silicon. It is characterized by being a metal whose minus value is negative.
【００２４】本発明に係わる他の半導体装置（請求項
５）は、上記半導体装置（請求項１、請求項２）におい
て、前記高融点金属が、Ｍｏ，Ｗ，Ｃｒ，Ｚｎ，Ｃｏの
少なくとも１つであることを特徴とする。Another semiconductor device (Claim 5) according to the present invention is the same as the semiconductor device (Claims 1 and 2), wherein the refractory metal is at least one of Mo, W, Cr, Zn and Co. It is characterized by being one.
【００２５】本発明に係わる半導体装置の製造方法（請
求項６）は、基板上にシリコン膜を形成する工程と、高
融点金属として、その窒化物および炭化物の少なくとも
一方を形成する際に生じるギブスの自由エネルギーの低
下値から、シリコンからその窒化物および炭素物の少な
くとも一方を形成する際に生じるギブスの自由エネルギ
ーの低下値を引いた値が負となる金属を用いて、前記シ
リコン膜上に窒素および炭素の少なくとも一方と前記高
融点金属とを含む膜を形成する工程と、熱処理により、
前記膜を前記高融点金属からなる金属膜に変えるととも
に、前記金属膜と前記シリコン膜との界面に、窒素およ
び炭素の少なくとも一方と前記高融点金属とシリコンと
を含む導電性の酸化防止膜を形成して、前記金属膜、前
記酸化防止膜および前記シリコン膜の積層膜を含む電極
および配線の少なくとも一方を形成する工程と、前記シ
リコン膜に酸化処理を施す工程とを有することを特徴と
する。A method for manufacturing a semiconductor device according to the present invention (claim 6) comprises a step of forming a silicon film on a substrate and a Gibbs formed when forming at least one of a nitride and a carbide thereof as a refractory metal. The value obtained by subtracting the decrease value of the Gibbs free energy generated when forming at least one of the nitride and the carbon compound from silicon from the decrease value of the free energy of is negative, and a metal is formed on the silicon film. By a step of forming a film containing at least one of nitrogen and carbon and the refractory metal, and heat treatment,
The film is changed to a metal film made of the refractory metal, and a conductive antioxidant film containing at least one of nitrogen and carbon, the refractory metal and silicon is provided at the interface between the metal film and the silicon film. And a step of forming at least one of an electrode and a wiring including a laminated film of the metal film, the antioxidant film, and the silicon film, and a step of subjecting the silicon film to an oxidation treatment. .
【００２６】本発明に係わる他の半導体装置の製造方法
（請求項７）は、基板上に半導体膜を形成する工程と、
前記半導体膜上に導電性の酸化防止膜を形成する工程
と、前記酸化防止膜上に高融点金属からなる金属膜を形
成する工程と、前記金属膜、前記酸化防止膜および前記
半導体膜から成る積層膜をエッチングして、前記積層膜
を含む電極および配線の少なくとも一方を形成する工程
と、前記半導体膜に酸化処理を施す工程とを有すること
を特徴とする。Another method of manufacturing a semiconductor device according to the present invention (claim 7) comprises a step of forming a semiconductor film on a substrate,
A step of forming a conductive anti-oxidation film on the semiconductor film; a step of forming a metal film made of a refractory metal on the anti-oxidation film; and a step of forming the metal film, the anti-oxidation film and the semiconductor film. The method is characterized by including a step of etching the laminated film to form at least one of an electrode and a wiring including the laminated film, and a step of subjecting the semiconductor film to an oxidation treatment.
【００２７】本発明に係わる他の半導体装置の製造方法
（請求項８）は、半導体領域上に絶縁膜を形成する工程
と、前記絶縁膜上に導電性の酸化防止膜を形成する工程
と、前記酸化防止膜上に高融点金属からなる金属膜を形
成する工程と、前記金属膜、前記酸化防止膜から成る積
層膜をエッチングして、前記積層膜を含む電極および配
線の少なくとも一方を形成する工程と、前記半導体領域
に酸化処理を施す工程とを有することを特徴とする。Another method of manufacturing a semiconductor device according to the present invention (claim 8) comprises the step of forming an insulating film on the semiconductor region, and the step of forming a conductive antioxidant film on the insulating film. Forming a metal film made of a refractory metal on the antioxidant film, and etching the laminated film made of the metal film and the antioxidant film to form at least one of an electrode and a wiring including the laminated film. And a step of subjecting the semiconductor region to an oxidation treatment.
【００２８】本発明に係わる他の半導体装置の製造方法
（請求項９）は、上記半導体装置の製造方法（請求項
６、請求項７、請求項８）において、前記酸化処理を施
す工程は、水素、水を含む雰囲気下で行われることを特
徴とする。Another semiconductor device manufacturing method (claim 9) according to the present invention is the same as the semiconductor device manufacturing method (claim 6, claim 7, claim 8), It is characterized in that it is carried out in an atmosphere containing hydrogen and water.
【００２９】本発明に係わる他の半導体装置の製造方法
（請求項１０）は、上記半導体装置の製造方法（請求項
６、請求項７、請求項８）において、前記高融点金属
は、Ｍｏ，Ｗ，Ｃｒ，Ｚｎ，Ｃｏの少なくとも１つであ
ることを特徴とする。Another method of manufacturing a semiconductor device according to the present invention (claim 10) is the method of manufacturing a semiconductor device described above (claims 6, 7, and 8), wherein the refractory metal is Mo, It is characterized in that it is at least one of W, Cr, Zn, and Co.
【００３０】本発明の半導体装置（請求項１）によれ
ば、高融点金属からなる金属膜と半導体膜との間に導電
性の酸化防止膜を設けた構造の電極（配線）を採用して
いるので、後酸化工程における金属膜と半導体膜との界
面における該半導体膜の酸化を防止でき、コンタクト抵
抗の上昇を抑制できる。したがって、高融点金属を用い
た利点が十分に発揮でき、微細化が進んでもＲＣ遅延を
抑制できるようになる。According to the semiconductor device of the present invention (claim 1), an electrode (wiring) having a structure in which a conductive antioxidant film is provided between a metal film made of a refractory metal and a semiconductor film is adopted. Therefore, the oxidation of the semiconductor film at the interface between the metal film and the semiconductor film in the post-oxidation step can be prevented, and the increase in contact resistance can be suppressed. Therefore, the advantage of using the high melting point metal can be fully exerted, and the RC delay can be suppressed even if the miniaturization progresses.
【００３１】なお、後酸化の際に半導体膜の側面の上下
端部にバーズビーク状に食い込んだ酸化膜が形成される
が、金属膜と半導体膜との界面における該半導体膜の酸
化の場合とは異なり、コンタクト抵抗の上昇はほとんど
起こらない。During post-oxidation, an oxide film that bites into a bird's beak is formed at the upper and lower ends of the side surface of the semiconductor film, but this is not the case when the semiconductor film is oxidized at the interface between the metal film and the semiconductor film. In contrast, almost no increase in contact resistance occurs.
【００３２】本発明の他の半導体装置（請求項２）によ
れば、高融点金属からなる金属膜の下に導電性の酸化防
止膜電極を設けた構造の電極（配線）を採用しているの
で、後酸化の工程における電極（配線）下の半導体領域
の酸化を防止でき、該絶縁膜の厚膜化による素子特性の
劣化を防止できる。したがって、高融点金属を用いた利
点が十分に発揮でき、微細化が進んでもＲＣ遅延を抑制
できるようになる。According to another semiconductor device of the present invention (claim 2), an electrode (wiring) having a structure in which a conductive anti-oxidation film electrode is provided under a metal film made of a refractory metal is adopted. Therefore, it is possible to prevent the oxidation of the semiconductor region under the electrode (wiring) in the post-oxidation step, and to prevent the deterioration of the element characteristics due to the thickening of the insulating film. Therefore, the advantage of using the high melting point metal can be fully exerted, and the RC delay can be suppressed even if the miniaturization progresses.
【００３３】また、本発明者等は、高融点金属膜とシリ
コン膜との間に設ける反応防止膜の研究する過程におい
て、窒素および炭素の少なくとも一方と、高融点金属
と、シリコンとからなる膜が、高融点金属膜とシリコン
膜との間の反応を防止するだけではなく、酸化剤が高融
点金属膜を通ってシリコン酸化膜に拡散するのを防止す
る機能も有することを見いだした。これにより、高融点
金属からなる金属膜の下地のシリコンを含む膜（シリコ
ン膜、シリコン酸化膜）において、後酸化におけるシリ
コンを含む膜の酸化および該膜と金属膜との反応を防止
できるようになる。 また、本発明者等の研究によれ
ば、高融点金属として、高融点金属の窒化物（炭化物）
を形成する際に生じるギブスの自由エネルギー低下値か
ら、シリコンの窒化物（炭化物）を形成する際に生じる
ギブスの自由エネルギー低下値を差し引いた値が負とな
るものを用いれば、容易に高融点金属と窒素（炭素）と
シリコンとからなる酸化防止膜を形成できることが分か
った。具体的には、Ｍｏ、Ｗ、Ｃｒ、Ｚｎ、Ｃｏ等の高
融点金属を用いることが好ましい。また、上述した条件
が満たされていれば、酸化防止膜内に酸素が２０％程度
含まれていても良いことも分かった。Further, the inventors of the present invention, in the process of studying the reaction preventive film provided between the refractory metal film and the silicon film, made up of a film composed of at least one of nitrogen and carbon, a refractory metal and silicon. However, it has been found that not only the reaction between the refractory metal film and the silicon film is prevented, but also the oxidizing agent has a function of preventing the oxidant from diffusing into the silicon oxide film through the refractory metal film. Thus, in the film containing silicon (silicon film, silicon oxide film) underlying the metal film made of a refractory metal, the oxidation of the film containing silicon and the reaction between the film and the metal film in post-oxidation can be prevented. Become. Further, according to the research conducted by the present inventors, the refractory metal is a nitride (carbide) of the refractory metal.
If the value obtained by subtracting the Gibbs free energy decrease value that occurs when forming a silicon nitride (carbide) from the Gibbs free energy decrease value that occurs when forming a Ni is negative, it is easy to obtain a high melting point. It was found that an antioxidant film composed of metal, nitrogen (carbon) and silicon can be formed. Specifically, it is preferable to use refractory metals such as Mo, W, Cr, Zn, and Co. It was also found that about 20% of oxygen may be contained in the antioxidant film as long as the above-mentioned conditions are satisfied.
【００３４】なお、上記発明におけるシリコンの選択酸
化を安全に実施する半導体装置の製造方法は、処理容器
内にシリコンの露出部分を有する被処理基体を収容し、
前記処理容器内にＨ2 ガス、Ｈ2 ＯガスおよびＨ2 ガス
とは異なる非酸化性ガスを導入するとともに、前記処理
容器内の前記Ｈ2 ガスの分圧を４％未満に設定し、かつ
前記被処理基体の温度を６００℃以上に設定して、前記
シリコンの露出部分を選択的に酸化するのが望ましい。In the method of manufacturing a semiconductor device according to the present invention for safely performing selective oxidation of silicon, the substrate to be processed having the exposed portion of silicon is housed in the processing container,
H 2 gas, H 2 O gas, and a non-oxidizing gas different from H 2 gas are introduced into the processing container, and the partial pressure of the H 2 gas in the processing container is set to less than 4%, and It is desirable to set the temperature of the substrate to be processed to 600 ° C. or higher to selectively oxidize the exposed portion of the silicon.
【００３５】また、上記選択酸化を行う半導体製造装置
は、被処理基板を収容して酸化処理を行なう処理容器
と、この処理容器内にＨ2 ガス、Ｈ2 ＯガスおよびＨ2
ガスとは異なる非酸化性ガスを導入するガス導入手段
と、前記処理容器内の前記Ｈ2 ガスの分圧を４％未満に
設定する分圧制御手段と、前記被処理基板を６００℃以
上の温度で加熱する加熱手段を備えているとよい。Further, the semiconductor manufacturing apparatus for performing the selective oxidation described above includes a processing container for accommodating a substrate to be processed and performing an oxidation process, and H 2 gas, H 2 O gas and H 2 gas in the processing container.
Gas introduction means for introducing a non-oxidizing gas different from the gas, partial pressure control means for setting the partial pressure of the H 2 gas in the processing container to less than 4%, and the substrate to be processed at 600 ° C. or higher. A heating means for heating at a temperature may be provided.
【００３６】さらに、上記半導体装置の製造方法、半導
体製造装置は以下のような特徴を備えていることが望ま
しい。Further, it is desirable that the semiconductor device manufacturing method and the semiconductor manufacturing device have the following features.
【００３７】（１）処理容器内の圧力を酸化処理を大気
圧よりも負圧に保ちながら酸化処理を行なう。(1) Oxidation treatment is performed while keeping the pressure in the treatment container at a negative pressure lower than atmospheric pressure.
【００３８】（２）処理容器内を一旦１Ｐａ以下に減圧
した後、酸化処理を行なう。(2) The inside of the processing container is once depressurized to 1 Pa or less, and then the oxidation processing is performed.
【００３９】本発明の望ましい半導体装置の製造方法に
よれば、基体温度を酸化限界以上の６００℃以上の温度
に設定した状態で、Ｈ2 ガスの分圧を爆発限界以下の低
圧力（低濃度）に設定しているので、安全にシリコンの
選択酸化を行なえるようになる。According to the preferred method of manufacturing a semiconductor device of the present invention, the partial pressure of H 2 gas is set to a low pressure (low concentration) below the explosion limit while the substrate temperature is set to a temperature of 600 ° C. or higher above the oxidation limit. Since it is set to), it is possible to safely perform selective oxidation of silicon.
【００４０】また、本発明の望ましい半導体製造装置に
よれば、Ｈ2 ガスの分圧を爆発限界以下の低圧力（低濃
度）に設定できるので、Ｈ2 ガスを不活性ガスと同じよ
うに扱うことができる。したがって、装置構成の複雑
化、高価格を招かずに、安全にシリコンの選択酸化を行
なうことができる。Further, according to the semiconductor manufacturing device preferably of the present invention, since the partial pressure of H 2 gas can be set to explosion limit or lower pressure (low density), dealing with the H 2 gas like an inert gas be able to. Therefore, the selective oxidation of silicon can be safely performed without complicating the device structure and increasing the cost.
【００４１】本発明の応用として、高融点金属を用いた
電極や配線において、この高融点金属中に、その下の半
導体膜からの不純物の拡散を抑制できる半導体装置およ
び製造方法を提供することができる。As an application of the present invention, in an electrode or wiring using a refractory metal, it is possible to provide a semiconductor device and a manufacturing method capable of suppressing the diffusion of impurities from the semiconductor film thereunder into the refractory metal. it can.
【００４２】この目的に係わる半導体装置は、少なくと
も多結晶シリコンから成る第１の層と、前記第１の層上
に形成され、金属および金属シリサイドのうちの１つか
ら成る第２の層と、前記第１の層と前記第２の層との間
に形成され、少なくともタングステン、シリコンおよび
窒素を含む合金から成る第３の層とを具備し、前記第３
の層は前記第１の層に含まれる不純物の前記第２の層へ
の拡散を抑制する。A semiconductor device for this purpose comprises a first layer made of at least polycrystalline silicon and a second layer formed on the first layer and made of one of metal and metal silicide. A third layer formed between the first layer and the second layer, the third layer being made of an alloy containing at least tungsten, silicon and nitrogen;
Layer suppresses diffusion of impurities contained in the first layer into the second layer.
【００４３】また、この半導体装置の製造方法は、シリ
コン基板上に多結晶シリコン層を堆積する第１の工程
と、前記多結晶シリコン層上に、少なくともタングステ
ン、シリコンおよび窒素を含む合金から成り、前記多結
晶シリコン層からの不純物拡散を抑制する不純物拡散抑
制層を形成する第２の工程と、前記不純物拡散抑制層上
に金属および金属シリサイド層のうちの１つを形成する
第３の工程と、少なくとも前記第１ないし第３の工程に
より得られた積層構造を、パターニングする工程とを具
備する。Further, this semiconductor device manufacturing method comprises a first step of depositing a polycrystalline silicon layer on a silicon substrate, and an alloy containing at least tungsten, silicon and nitrogen on the polycrystalline silicon layer. A second step of forming an impurity diffusion suppressing layer for suppressing impurity diffusion from the polycrystalline silicon layer, and a third step of forming one of a metal and a metal silicide layer on the impurity diffusion suppressing layer. And patterning at least the laminated structure obtained by the first to third steps.
【００４４】上記の半導体装置およびその製造方法によ
れば、ポリサイドまたはポリメタル構造の電極または配
線において、多結晶シリコン中の不純物の金属または金
属シリサイド中への拡散を抑制することができるので、
電気的特性に優れ、かつ信頼性の高い半導体装置とその
製造方法を得ることができる。According to the above semiconductor device and the manufacturing method thereof, it is possible to suppress the diffusion of impurities in the polycrystalline silicon into the metal or metal silicide in the electrode or wiring having the polycide or polymetal structure.
It is possible to obtain a semiconductor device having excellent electrical characteristics and high reliability, and a manufacturing method thereof.
【００４５】[0045]
【発明の実施の形態】以下、図面を参照しながら実施形
態を説明する。 （第１の実施形態）本発明者等は次のような試料を作成
し、その評価を行なった。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) The present inventors made the following samples and evaluated them.
【００４６】まず、図１（ａ）に示すように、単結晶の
シリコン基板１上に、ＷをターゲットにＡｒとＮ2 をス
パッタリングガスとして用いた反応性スパッタリング法
によって、窒化タングステン膜２（膜厚５ｎｍ）を堆積
する。引き続いて、スパッタリング法によってタングス
テン膜３（膜厚１００ｎｍ）を堆積する。First, as shown in FIG. 1A, a tungsten nitride film 2 (film) is formed on a single crystal silicon substrate 1 by a reactive sputtering method using W as a target and Ar and N 2 as a sputtering gas. 5 nm thick) is deposited. Subsequently, a tungsten film 3 (film thickness 100 nm) is deposited by the sputtering method.
【００４７】次に図１（ｂ）に示すように、Ｎ2 ／Ｈ2
／Ｈ2 Ｏ雰囲気中において１０００℃の温度範囲で３０
分間の酸化処理をシリコン基板１に施して、シリコン基
板１と窒化タングステン膜２との界面に酸化膜４を形成
する。なお、酸化雰囲気の分圧比はＰ(N2 ) ／Ｐ(H2 )
／Ｐ(H2 O)＝０．９９５１／０．０４０／０．００９
［ａｔｍ］である。Next, as shown in FIG. 1B, N 2 / H 2
/ H 2 O in the temperature range of 1000 ° C for 30
The silicon substrate 1 is subjected to an oxidization treatment for a minute to form an oxide film 4 at the interface between the silicon substrate 1 and the tungsten nitride film 2. The partial pressure ratio of the oxidizing atmosphere is P (N 2 ) / P (H 2 )
/ P (H 2 O) = 0.9951 / 0.040 / 0.009
[Atm].
【００４８】最後に、タングステン膜（Ｗ膜）３および
窒化タングステン膜（ＷＮX 膜）２を硫酸と過酸化水素
水との混合液によって剥離する。このようにして得られ
た試料の、各酸化温度におけるＷ膜３／ＷＮX 膜２直下
の酸化膜４の膜厚（酸化膜厚）を、エリプソメトリー法
を用いて測定した。Finally, the tungsten film (W film) 3 and the tungsten nitride film (WN x film) 2 are peeled off with a mixed solution of sulfuric acid and hydrogen peroxide solution. The film thickness (oxide film thickness) of the oxide film 4 immediately below the W film 3 / WN x film 2 at each oxidation temperature of the sample thus obtained was measured by an ellipsometry method.
【００４９】図２に、その測定結果（図中の白丸）を示
す。また、比較例として、表面に何も形成していないシ
リコン基板１を同じ条件で酸化した場合の酸化膜厚の測
定結果（図中の黒丸）も示してある。図２から、Ｗ膜３
／ＷＮX 膜２を形成した試料は比較例に比べて酸化膜厚
をかなり薄くでき、８００℃でほとんど酸化されないこ
とが分かる。FIG. 2 shows the measurement results (white circles in the figure). In addition, as a comparative example, the measurement results (black circles in the figure) of the oxide film thickness when the silicon substrate 1 having nothing formed on the surface is oxidized under the same conditions are also shown. From FIG. 2, the W film 3
It can be seen that the sample on which the / WN x film 2 is formed can have a much smaller oxide film thickness than the comparative example, and is hardly oxidized at 800 ° C.
【００５０】前述のように、Ｈ2 ／Ｈ2 Ｏ雰囲気中の酸
化についてはＷ単層メタルゲートに適用した報告例があ
る（J.Electrochem.Soc., Vol 135, pp176 (1988)）。
この論文の報告者 R.F.Kwasnick 等の報告によれば、シ
リコン基板上に薄いシリコン酸化膜を形成し、その上に
Ｗ膜を積層した試料を用い、Ｈ2 ／Ｈ2 Ｏ雰囲気中で酸
化を行った場合、Ｗ膜直下の薄いシリコン酸化膜は厚く
なる。これは、酸化剤がＷ膜の粒界を通じて拡散するた
めである。As described above, there is a report of applying the W single layer metal gate to the oxidation in the H 2 / H 2 O atmosphere (J. Electrochem. Soc., Vol 135, pp176 (1988)).
According to a report by RFKwasnick et al., The author of this paper, a thin silicon oxide film was formed on a silicon substrate, and a W film was laminated on the thin silicon oxide film, and oxidation was performed in an H 2 / H 2 O atmosphere. In this case, the thin silicon oxide film just below the W film becomes thick. This is because the oxidant diffuses through the grain boundaries of the W film.
【００５１】ここで、我々の実験がこれと異なる点は、
ＷＮX 膜２をＷ膜３とシリコン基板１との間に挿入して
いることにある。ＷＮX 膜２はＷ膜３とシリコン基板１
との反応防止を目的としているが、８００℃程度の加熱
処理によってＷＮX 膜２中の窒素はほとんど脱離する。
したがって、上記加熱処理後はＷＮX 膜２はＷ膜とほぼ
同じになり反応防止膜としての機能は低くなる。Here, the difference between our experiment and this is that
The WN x film 2 is inserted between the W film 3 and the silicon substrate 1. WN x film 2 is W film 3 and silicon substrate 1
Although the purpose is to prevent the reaction with, the nitrogen in the WN x film 2 is almost desorbed by the heat treatment at about 800 ° C.
Therefore, after the above heat treatment, the WN x film 2 becomes almost the same as the W film, and the function as the reaction preventing film becomes low.
【００５２】加熱処理後のＷ膜３とシリコン基板１と間
の界面（Ｗ／Ｓｉ界面）をエネルギー分散型Ｘ線分光
（ＥＤＸ）法により観察した結果、堆積直後には存在し
たＷＮX 膜２はＷ膜へと変化し、極薄（１０オングスト
ローム程度）のＷＳｉＮ膜がＷ／Ｓｉ界面に形成される
ことが分かった。As a result of observing the interface (W / Si interface) between the W film 3 and the silicon substrate 1 after the heat treatment by the energy dispersive X-ray spectroscopy (EDX) method, the WN X film 2 existing immediately after the deposition was observed. Was changed to a W film, and it was found that an ultrathin (about 10 Å) WSiN film was formed at the W / Si interface.
【００５３】本発明者等はこのＷＳｉＮ膜がＷ膜３とシ
リコン基板１との反応を防止する反応防止層として機能
すると考えている（１９９４年 第５５回応用物理学会
学術連合会）。The present inventors believe that this WSiN film functions as a reaction preventive layer for preventing the reaction between the W film 3 and the silicon substrate 1 (1994, 55th Academic Society of Applied Physics, Japan).
【００５４】さらに、ＥＤＸ分析の結果、ＷＳｉＮ層の
組成は、Ｗ：Ｓｉ＝１：５〜６、厚さは１ｎｍあるいは
それ未満であることが分かった。一方ＷとＮの比は、例
えばＷ：Ｎ＝１：１であった。As a result of EDX analysis, it was found that the composition of the WSiN layer was W: Si = 1: 5 to 6 and the thickness was 1 nm or less. On the other hand, the ratio of W and N was, for example, W: N = 1: 1.
【００５５】一般に、反応性スパッタリング法により窒
化チタン膜をＳｉ基板上に堆積した場合、Ｎ2 プラズマ
放電によってＳｉ基板表面が窒化され、成膜段階で窒化
チタン膜直下に窒化シリコン膜が形成される。よって、
窒化タングステン膜でも同様な現象が起きる。特に、窒
化タングステン膜の場合、例え窒素雰囲気中でも８００
℃以上の加熱処理を行うと、膜中のＮ原子は脱離し、タ
ングステン膜になってしまう。そのため、そもそもバリ
ア層の役目を果たすのは、ＷＳｉＮではなく、プラズマ
窒化によるＳｉＮ膜の可能性がある。Generally, when a titanium nitride film is deposited on a Si substrate by the reactive sputtering method, the surface of the Si substrate is nitrided by N 2 plasma discharge, and a silicon nitride film is formed immediately below the titanium nitride film at the film forming stage. . Therefore,
A similar phenomenon occurs in the tungsten nitride film. Particularly, in the case of a tungsten nitride film, even in a nitrogen atmosphere, 800
When heat treatment is performed at a temperature of higher than or equal to ° C, N atoms in the film are released and a tungsten film is formed. Therefore, it is possible that not the WSiN but the SiN film formed by plasma nitriding plays the role of the barrier layer.
【００５６】そこで、タングステン膜／窒化タングステ
ン膜／シリコン基板の積層試料を用い、窒素雰囲気中で
８００℃３０分間の加熱処理を行い、その後に硫酸と過
酸化酸素水の混合液によりタングステン膜（および窒化
タングステン膜）を剥離した表面を、光電子分光（ＸＰ
Ｓ）法を用いて評価した。Therefore, using a laminated sample of tungsten film / tungsten nitride film / silicon substrate, heat treatment is performed at 800 ° C. for 30 minutes in a nitrogen atmosphere, and thereafter, a tungsten film (and a mixed solution of sulfuric acid and oxygenated oxygen water is used. The surface from which the tungsten nitride film has been peeled off is subjected to photoelectron spectroscopy (XP
Evaluation was performed using the S) method.
【００５７】図１４にその結果を示すが、実線が加熱処
理前、点線が加熱処理後の試料から得られたＷ４ｆ（図
１４（ａ））およびＳｉ２ｐ（図１４（ｂ））のナロー
スペクトルを示す。どちらの表面からも、２％程度のＷ
が検出されたが、その結合状態に大きな違いが見られ
る。The results are shown in FIG. 14, in which the solid lines represent the narrow spectra of W4f (FIG. 14 (a)) and Si2p (FIG. 14 (b)) obtained from the sample before the heat treatment and the dotted line after the heat treatment. Show. About 2% W from both surfaces
Was detected, but there is a big difference in the binding state.
【００５８】まず、Ｗ４ｆのスペクトルでは、加熱処理
前の方はＷ−Ｏ（３６ｅＶと３８ｅＶ位置のピーク）や
金属結合（３１ｅＶと３３ｅＶ位置のピーク）等が混在
し、かなりブロードなピークであるのに対し、加熱処理
後の方は金属結合のピークがはっきりと判る。この金属
結合はＷ−Ｗ結合もしくはＷ−Ｓｉ結合のピークであ
る。先に示したＥＤＸ分析の結果から、ＷＳｉＮ層の組
成がＳｉリッチであることが判っており、このことか
ら、この金属結合はＷ−Ｓｉ結合であると考えられる。First, in the W4f spectrum, before the heat treatment, W--O (peaks at 36 eV and 38 eV positions), metal bonds (peaks at 31 eV and 33 eV positions) and the like are mixed, and the peak is considerably broad. On the other hand, the peak of the metal bond can be clearly seen after the heat treatment. This metal bond is a peak of WW bond or W-Si bond. From the result of the EDX analysis shown above, it is known that the composition of the WSiN layer is Si-rich, and from this, it is considered that this metal bond is a W-Si bond.
【００５９】また、Ｓｉ２ｐのスペクトルでは、基板か
らのＳｉ−Ｓｉ結合（９９．６ｅＶ）を除くと、加熱処
理前の方はＳｉ−Ｏ結合（１０３．７ｅＶ）のブロード
なピークであるのに対し、加熱処理後の方は鋭いＳｉ−
Ｎ結合（１０２ｅＶ）のピークが観察される。Further, in the spectrum of Si2p, when the Si-Si bond (99.6 eV) from the substrate is removed, the one before the heat treatment has a broad peak of the Si-O bond (103.7 eV). , After the heat treatment is sharper Si-
A peak of N-bond (102 eV) is observed.
【００６０】つまり、ＷＳｉＮ層の形成は、窒化タング
ステン膜成膜時のプラズマ変化にはよらず、加熱処理に
伴う窒化タングステン膜中の窒素原子の再分布によるも
のと言える。That is, it can be said that the formation of the WSiN layer does not depend on the plasma change at the time of forming the tungsten nitride film but on the redistribution of nitrogen atoms in the tungsten nitride film accompanying the heat treatment.
【００６１】このように、Ｗ／Ｓｉ界面におけるＷＳｉ
Ｎ膜の形成は、ＷＮx 膜２中の窒素の再分布によるもの
と考えられる。そのメカニズムを要約すると以下の通り
である。Thus, WSi at the W / Si interface is
The formation of the N film is considered to be due to the redistribution of nitrogen in the WN x film 2. The mechanism is summarized as follows.
【００６２】タングステンから窒化タングステンが形成
されるときのギブスの自由エネルギーの低下値は、シリ
コンから窒化シリコンが形成されるときのそれより小さ
い。このため、ＷＮX 膜２とシリコン基板１とが接触し
ている状態では、窒素の化学的ポテンシャルはシリコン
基板１側の方が小さい。この結果、ＷＮX 膜２中の窒素
はシリコン基板１側へ移動（外方拡散）する。このよう
にして、Ｗ／Ｓｉ界面にＷＮX 膜２中の窒素が偏析し、
ＷＳｉＮ膜が形成される。The lowering value of the Gibbs free energy when forming tungsten nitride from tungsten is smaller than that when forming silicon nitride from silicon. Therefore, in the state where the WN x film 2 and the silicon substrate 1 are in contact with each other, the chemical potential of nitrogen is smaller on the silicon substrate 1 side. As a result, nitrogen in the WN x film 2 moves (outwardly diffuses) to the silicon substrate 1 side. In this way, nitrogen in the WN x film 2 segregates at the W / Si interface,
A WSiN film is formed.
【００６３】界面に偏析した窒素は、シリコンの未結合
手（ダングリングボンド）と結合し、Ｓｉ−Ｎ結合層を
形成する。窒素とシリコンの面密度はおよそ５×１０17
／ｃｍ2 以上であった。このために、Ｗ／Ｓｉ間の原子
の行き来が抑制されるものと考えられる。このとき、窒
素が比較的自由に動くことができるということが重要と
なる。なぜなら、金属中に含まれる窒素がその金属と強
い結合を有する場合、界面まで拡散することができない
ため、上述したような偏析は起きない。The nitrogen segregated at the interface bonds with dangling bonds of silicon to form a Si-N bond layer. The surface density of nitrogen and silicon is approximately 5 × 10 17.
/ Cm 2 or more. Therefore, it is considered that the movement of atoms between W / Si is suppressed. At this time, it is important that nitrogen can move relatively freely. This is because when nitrogen contained in a metal has a strong bond with the metal, it cannot diffuse to the interface, so that the segregation as described above does not occur.
【００６４】よって、上記窒素の再分布による形成方法
でなく、予め成膜によりＷＳｉＮ膜を形成する場合に
は、このような点に留意すべきである。何故ならば、窒
化タングステンとは異なり、ＷＳｉＮ膜中に含まれる窒
素はＳｉ−Ｎ結合を有するため、自由に動くことができ
ず、Ｗ／Ｓｉ界面に再分布することができないからであ
る。Therefore, this point should be noted when the WSiN film is previously formed by film formation instead of the above-mentioned formation method by redistribution of nitrogen. This is because, unlike tungsten nitride, nitrogen contained in the WSiN film has a Si—N bond and therefore cannot move freely and cannot be redistributed at the W / Si interface.
【００６５】従って、ＷＳｉＮ膜を用いる場合、Ｗ／Ｓ
ｉ界面への窒素の再分布が期待できない。一方、その膜
中で酸素原子の拡散を抑えなければならない。このた
め、窒素とシリコンの面密度がおよそ５×１０17／ｃｍ
2 以上でなければならない。Therefore, when the WSiN film is used, W / S
Redistribution of nitrogen to the i interface cannot be expected. On the other hand, diffusion of oxygen atoms must be suppressed in the film. Therefore, the surface density of nitrogen and silicon is approximately 5 × 10 17 / cm.
Must be at least 2 .
【００６６】反応防止と同時に、Ｗ／Ｓｉ界面の酸化が
制御された原因は、ＷＳｉＮ膜が酸化剤の拡散防止の役
目を果たしたためと考えられる。その理由は、Ｓｉ−Ｎ
間の結合力はＳｉ−Ｏ間のそれよりも強く、窒素と酸素
とを置換えするのは容易ではないからであると考えられ
る。It is considered that the reason why the oxidation at the W / Si interface was controlled at the same time as the reaction was prevented was that the WSiN film played the role of preventing the diffusion of the oxidant. The reason is Si-N
It is considered that the bonding force between the two is stronger than that between Si and O, and it is not easy to replace nitrogen with oxygen.
【００６７】以上の結果から、ＷＳｉＮ膜を挿入した構
造を採用することにより、Ｗ膜３とシリコン基板１との
反応が防止されるだけでなく、Ｗ膜３とシリコン基板１
との界面にシリコン基板１の酸化も抑制されることが分
かった。From the above results, by adopting the structure in which the WSiN film is inserted, not only the reaction between the W film 3 and the silicon substrate 1 is prevented but also the W film 3 and the silicon substrate 1 are prevented.
It was found that the oxidation of the silicon substrate 1 was also suppressed at the interface with.
【００６８】（第２の実施形態）図３は、本発明の第２
の実施形態に係るゲート電極（ポリメタルゲート）の形
成方法を段階的に示す工程断面図である。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
6A to 6C are process cross-sectional views showing stepwise a method of forming a gate electrode (polymetal gate) according to the embodiment.
【００６９】まず、図３（ａ）に示すように、単結晶の
シリコン基板１０上にゲート酸化膜としての薄い酸化シ
リコン膜１１（膜厚５ｎｍ）を形成し、その上に化学的
気相成長（ＣＶＤ）法により多結晶シリコン膜１２（膜
厚１００ｎｍ）を堆積する。First, as shown in FIG. 3A, a thin silicon oxide film 11 (film thickness 5 nm) as a gate oxide film is formed on a single crystal silicon substrate 10, and chemical vapor deposition is performed thereon. A polycrystalline silicon film 12 (film thickness 100 nm) is deposited by the (CVD) method.
【００７０】続いて、多結晶シリコン膜１２上に反応性
スパッタリング法によって窒化タングステン膜１３（膜
厚５ｎｍ）を堆積し、引き続いて、その上にスパッタリ
ング法によってタングステン膜１４（膜厚１００ｎｍ）
を堆積する。Subsequently, a tungsten nitride film 13 (thickness: 5 nm) is deposited on the polycrystalline silicon film 12 by the reactive sputtering method, and subsequently, a tungsten film 14 (thickness: 100 nm) is deposited thereon by the sputtering method.
Is deposited.
【００７１】次に図３（ｂ）に示すように、８００℃程
度の加熱処理を行うことで、窒化タングステン膜１３中
の窒素を外方拡散させ、タングステン膜１４と多結晶シ
リコン膜１２との界面に極薄いＷＳｉＮ膜１５を形成す
る。このとき、窒化タングステン膜１３はタングステン
膜となり、タングステン膜１４と一体化される。Next, as shown in FIG. 3B, a heat treatment at about 800 ° C. is performed to diffuse nitrogen in the tungsten nitride film 13 outward, so that the tungsten film 14 and the polycrystalline silicon film 12 are separated from each other. An extremely thin WSiN film 15 is formed on the interface. At this time, the tungsten nitride film 13 becomes a tungsten film and is integrated with the tungsten film 14.
【００７２】続いて、タングステン膜１４上にＣＶＤ法
によりシリコン窒化膜１６（膜厚２００ｎｍ）を堆積す
る。なお、上記加熱処理は、８００℃程度の成膜温度を
有するシリコン窒化膜１６の成膜工程と兼ねても良い。Subsequently, a silicon nitride film 16 (film thickness 200 nm) is deposited on the tungsten film 14 by the CVD method. The heat treatment may also serve as a film forming process of the silicon nitride film 16 having a film forming temperature of about 800 ° C.
【００７３】さらに、シリコン窒化膜１６上にフォトレ
ジスト（膜厚１μｍ）をスピンコート法により塗布した
後、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．２５μｍ幅のフォトレジスト
パターン１７を形成する。Further, a photoresist (film thickness 1 μm) is applied on the silicon nitride film 16 by a spin coating method, and then this photoresist is exposed through a photomask and developed to, for example, a photoresist pattern having a width of 0.25 μm. Form 17.
【００７４】次に図３（ｃ）に示すように、ドライエッ
チング装置を用いて、フォトレジストパターン１７に沿
ってシリコン窒化膜１６をエッチングした後、残存した
フォトレジストパターン１７をＯ2 アッシングにより剥
離する。Next, as shown in FIG. 3C, the silicon nitride film 16 is etched along the photoresist pattern 17 using a dry etching device, and the remaining photoresist pattern 17 is removed by O 2 ashing. To do.
【００７５】次に図３（ｄ）に示すように、シリコン窒
化膜１６をエッチングマスクとして用いて、タングステ
ン膜１４、ＷＳｉＮ膜１５および多結晶シリコン膜１２
をエッチングする。Next, as shown in FIG. 3D, using the silicon nitride film 16 as an etching mask, the tungsten film 14, the WSiN film 15 and the polycrystalline silicon film 12 are formed.
Is etched.
【００７６】次に図３（ｅ）に示すように、多結晶シリ
コン膜１２のエッチング時に削られたゲート酸化膜１１
の回復と多結晶シリコン膜１２のコーナー部分１８を丸
めるために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの
選択酸化（後酸化）を行う。酸化条件は、例えば、分圧
比Ｐ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O) ＝０．９９５１／
０．０４０／０．００９［ａｔｍ］、酸化温度８００
℃、酸化時間３０分間である。Next, as shown in FIG. 3E, the gate oxide film 11 removed during the etching of the polycrystalline silicon film 12.
In order to recover the silicon and round the corner portion 18 of the polycrystalline silicon film 12, selective oxidation (post-oxidation) of silicon is performed in an N 2 / H 2 / H 2 O atmosphere. The oxidation conditions are, for example, partial pressure ratio P (N 2 ) / P (H 2 ) / P (H 2 O) = 0.9951 /
0.040 / 0.009 [atm], oxidation temperature 800
C., oxidation time 30 minutes.
【００７７】この選択酸化により、ゲート酸化膜１１は
元の膜厚まで回復し、また、図３（ｆ）の拡大図に示す
ように多結晶シリコン膜１２（ゲート部）のコーナー部
分１８が丸められる。この結果、ゲート電極のコーナー
部分１８における電界集中が避けられ、さらにはゲート
酸化膜１１の信頼性が向上する。By this selective oxidation, the gate oxide film 11 is restored to the original film thickness, and the corner portion 18 of the polycrystalline silicon film 12 (gate portion) is rounded as shown in the enlarged view of FIG. 3 (f). To be As a result, electric field concentration at the corner portion 18 of the gate electrode is avoided, and the reliability of the gate oxide film 11 is improved.
【００７８】このとき、図３（ｆ）に示すように、酸化
剤２０は矢印の方向に基板１０あるいは多結晶シリコン
膜１２の中に進入するが、タングステン膜１４と多結晶
シリコン膜１２との間のＷＳｉＮ膜１５が、酸化剤２０
の拡散を防止するため、酸化剤２０はタングステン膜１
４を経由してシリコン膜１２の上面から進入することは
できない。At this time, as shown in FIG. 3 (f), the oxidizer 20 enters the substrate 10 or the polycrystalline silicon film 12 in the direction of the arrow, but the tungsten film 14 and the polycrystalline silicon film 12 are separated from each other. The WSiN film 15 between
In order to prevent the diffusion of oxygen, the oxidizer 20 is used as the tungsten film 1.
4 cannot enter from the upper surface of the silicon film 12.
【００７９】したがって、タングステン膜１４と多結晶
シリコン膜１２との界面における多結晶シリコン膜１２
はほとんど酸化されないので、コンタクト抵抗の上昇を
防止でき、ＲＣ遅延を抑制できるようになる。Therefore, the polycrystalline silicon film 12 at the interface between the tungsten film 14 and the polycrystalline silicon film 12 is
Is hardly oxidized, the rise in contact resistance can be prevented and the RC delay can be suppressed.
【００８０】なお、酸化剤２０は多結晶シリコン膜１２
の側面からは拡散するので、多結晶シリコン膜１２の側
面にシリコン酸化膜１９が選択的に形成される。このシ
リコン酸化膜１９は、多結晶シリコン膜１２の側面の上
部および下部において中央に向かってバーズピーク状に
食い込んだ形状となる。このようなシリコン酸化膜１９
はＲＣ遅延等の問題とはならない。The oxidizing agent 20 is the polycrystalline silicon film 12
The silicon oxide film 19 is selectively formed on the side surface of the polycrystalline silicon film 12 because it diffuses from the side surface. This silicon oxide film 19 has a bird's peak-like shape that digs in toward the center of the upper and lower sides of the polycrystalline silicon film 12. Such a silicon oxide film 19
Does not cause problems such as RC delay.
【００８１】図４に、ＷＳｉＮ膜１５を形成しない従来
のゲート部の断面構造を示す。図４から分かるように、
酸化剤２０はタングステン膜１４側からも侵入するの
で、タングステン膜１４と多結晶シリコン膜１２との界
面における多結晶シリコン膜１２も酸化される。この結
果、多結晶シリコン膜１２の側面の他に上記界面にもシ
リコン酸化膜１９が形成される。したがって、タングス
テン膜１４と多結晶シリコン膜１２とのコンタクト抵抗
が上昇し、ＲＣ遅延が増大する。FIG. 4 shows a sectional structure of a conventional gate portion in which the WSiN film 15 is not formed. As can be seen from FIG.
Since the oxidant 20 also enters from the tungsten film 14 side, the polycrystalline silicon film 12 at the interface between the tungsten film 14 and the polycrystalline silicon film 12 is also oxidized. As a result, the silicon oxide film 19 is formed not only on the side surface of the polycrystalline silicon film 12 but also on the interface. Therefore, the contact resistance between the tungsten film 14 and the polycrystalline silicon film 12 increases, and the RC delay increases.
【００８２】かくして本実施例によれば、酸化防止層と
してのＷＳｉＮ膜１５をタングステン膜１４と多結晶シ
リコン膜１２との間に挿設することにより、Ｎ2 ／Ｈ2
／Ｈ2 Ｏ雰囲気中で選択酸化（後酸化）を行っても、タ
ングステン膜１４と多結晶シリコン膜１２との間のコン
タクト抵抗を上げることなく、シリコンの選択酸化によ
るゲート酸化膜１２の回復が可能となる。また、ＷＳｉ
Ｎ膜１５は反応防止膜としても機能するので、タングス
テン膜１４と多結晶シリコン膜１２との反応も防止でき
る。Thus, according to the present embodiment, by inserting the WSiN film 15 as the antioxidation layer between the tungsten film 14 and the polycrystalline silicon film 12, the N 2 / H 2 film is formed.
Even if the selective oxidation (post-oxidation) is performed in the / H 2 O atmosphere, the gate oxide film 12 can be recovered by the selective oxidation of silicon without increasing the contact resistance between the tungsten film 14 and the polycrystalline silicon film 12. It will be possible. Also, WSi
Since the N film 15 also functions as a reaction preventing film, the reaction between the tungsten film 14 and the polycrystalline silicon film 12 can be prevented.
【００８３】このようにして高融点金属であるタングス
テン膜１４を用いた利点が十分に発揮でき、ゲート長
０．２５μｍ世代以降でも、ＲＣ遅延によって動作速度
が律速されない高速のＭＯＳトランジスタが得られるよ
うになる。In this way, the advantages of using the tungsten film 14 which is a refractory metal can be fully exhibited, and a high-speed MOS transistor whose operation speed is not limited by RC delay can be obtained even after the gate length of 0.25 μm generation. become.
【００８４】なお、本実施例では、ＷＳｉＮ膜１５の形
成方法として、反応性スパッタリング法により窒化タン
グステン膜１３を成膜した後に加熱処理を施す方法につ
いて説明したが、最初からＷＳｉＮ膜を反応性スパッタ
リグ法によって形成しても良い。In this embodiment, as the method of forming the WSiN film 15, the method of performing the heat treatment after forming the tungsten nitride film 13 by the reactive sputtering method has been described. However, the WSiN film is formed by the reactive sputtering method from the beginning. It may be formed by a method.
【００８５】例えば、ＷＳｉX をターゲットに、Ａｒガ
スとＮ2 ガスとをスパッタガスとして用い、反応性スパ
ッタリグを行うことにより、ＷＳｉＮ膜１５を形成する
こともできる。For example, the WSiN film 15 can be formed by performing reactive sputtering rig using WSi X as a target and Ar gas and N 2 gas as sputtering gas.
【００８６】また、スパッタリング法に限らず、他の成
膜法、例えば、ＣＶＤ法によりＷＳｉＮ膜１５を形成し
ても良い。例えば、ＮのソースガスとしてのＷＦ6 、Ｗ
Ｃｌ6 、ＷＣｌ4 、またはＷ（ＣＯ）6 ガスと、Ｓｉの
ソースガスとしてのＳｉＨ4、ＳｉＨ2 Ｃｌ2 ガスと、
ＮのソースガスとしてのＮＨ3 またはＮ2 ガスとの混合
ガスを用いて、ＷＳｉＮ膜１５を形成しても良い。The WSiN film 15 may be formed not only by the sputtering method but also by another film forming method, for example, the CVD method. For example, WF 6 , W as N source gas
Cl 6 , WCl 4 or W (CO) 6 gas, SiH 4 and SiH 2 Cl 2 gas as Si source gas,
The WSiN film 15 may be formed using a mixed gas of NH 3 or N 2 gas as a source gas of N 2 .
【００８７】次に、比較例としてＷＳｉＮ膜の代わりに
窒化チタン膜を用いた場合について説明する。まず、図
１５（ａ）に示すように、単結晶シリコン基板９００上
に、熱酸化により薄いシリコン酸化膜９０１（膜厚５ｎ
ｍ）を形成し、その上に化学的気相成長法（ＣＶＤ）法
により、多結晶シリコン膜９０２（膜厚１００ｎｍ）を
堆積する。Next, a case where a titanium nitride film is used instead of the WSiN film will be described as a comparative example. First, as shown in FIG. 15A, a thin silicon oxide film 901 (film thickness 5n is formed on the single crystal silicon substrate 900 by thermal oxidation.
m) is formed, and a polycrystalline silicon film 902 (film thickness 100 nm) is deposited thereon by a chemical vapor deposition (CVD) method.
【００８８】さらに、Ｔｉをターゲットに、ＡｒとＮ2
をスパッタリングガスとして用い、反応性スパッタリン
グ法によって窒化チタン膜９０３（膜厚１０ｎｍ）を堆
積する。その上に、スパッタリング法によりタングステ
ン膜９０４（膜厚１００ｎｍ）を堆積する。Further, with Ti as a target, Ar and N 2
Is used as a sputtering gas to deposit a titanium nitride film 903 (10 nm thick) by a reactive sputtering method. A tungsten film 904 (film thickness 100 nm) is deposited thereon by a sputtering method.
【００８９】その後、ＣＶＤ法によりシリコン窒化膜９
０５（膜厚２００ｎｍ）を堆積し、その上にスピンコー
ト法により約１μｍの膜厚でフォトレジストを塗布し、
露光現像処理して０．１５μｍ幅のレジストパターン９
０６を形成する。Then, the silicon nitride film 9 is formed by the CVD method.
05 (film thickness 200 nm) is deposited, and a photoresist is applied thereon by a spin coating method to a film thickness of about 1 μm,
A resist pattern 9 having a width of 0.15 μm after being exposed and developed
06 is formed.
【００９０】次いで、図１５（ｂ）に示すように、レジ
ストパターン９０６をエッチングマスクとし、シリコン
窒化膜をエッチングする。その後、残存したレジストパ
ターン９０６を酸素プラズマアッシングを用いて除去
し、シリコン窒化膜からなるマスクパターン９０５を得
る。Next, as shown in FIG. 15B, the silicon nitride film is etched using the resist pattern 906 as an etching mask. After that, the remaining resist pattern 906 is removed using oxygen plasma ashing to obtain a mask pattern 905 made of a silicon nitride film.
【００９１】その後、図１５（ｃ）に示すように、シリ
コン窒化膜９０５をエッチングマスクとし、タングステ
ン膜９０４、窒化チタン膜９０３、多結晶シリコン膜９
０２をエッチングする。After that, as shown in FIG. 15C, the silicon nitride film 905 is used as an etching mask, and the tungsten film 904, the titanium nitride film 903, and the polycrystalline silicon film 9 are used.
02 is etched.
【００９２】この後、図１５（ｄ）に示すように、電極
パターン形成時に削られたゲート酸化膜の回復と多結晶
シリコン膜９０２のコーナー部分９０７の丸めのため
に、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択酸化
を行う。この雰囲気では、タングステン膜を酸化させず
に、基板シリコンおよび多結晶シリコン膜の側壁を酸化
することが可能となる。After that, as shown in FIG. 15D, N 2 / H 2 / for recovering the gate oxide film that was shaved during the electrode pattern formation and rounding the corner portion 907 of the polycrystalline silicon film 902. Selective oxidation of silicon is performed in an H 2 O atmosphere. In this atmosphere, the sidewalls of the substrate silicon and the polycrystalline silicon film can be oxidized without oxidizing the tungsten film.
【００９３】しかしながら、チタンはその酸化物の形成
に際し生じるギブスの自由エネルギーの低下値は、シリ
コンの酸化物の形成に際し生じるギブスの自由エネルギ
ーの低下値に比べ低い。よって、チタン原子を含む窒化
チタン膜を酸化させずに、シリコンを選択的に酸化させ
ることは熱力学的に不可能である。However, the lowering value of the Gibbs free energy generated in the formation of the oxide of titanium is lower than the lowering value of the Gibbs free energy generated in the formation of the silicon oxide. Therefore, it is thermodynamically impossible to selectively oxidize silicon without oxidizing the titanium nitride film containing titanium atoms.
【００９４】図１６に示すように、酸化剤はタングステ
ン膜９０４中も拡散するため、例え積層構造と言えど
も、窒化チタン膜９０３は側壁のみならず、タングステ
ン膜９０４との界面も酸化される。As shown in FIG. 16, since the oxidizer diffuses also in the tungsten film 904, the titanium nitride film 903 is oxidized not only in the side wall but also in the interface with the tungsten film 904 even in the laminated structure.
【００９５】従って、上記酸化工程において、高融点金
属膜と多結晶シリコン膜間に絶縁物である酸化チタン層
９０８が形成され、界面のコンタクト抵抗を著しく上昇
させる結果となる。最悪の場合、酸化チタン層形成に伴
う堆積膨張により高融点金属の膜剥がれが起き、電極と
しては機能しなくなる。Therefore, in the above-mentioned oxidation step, the titanium oxide layer 908, which is an insulator, is formed between the refractory metal film and the polycrystalline silicon film, resulting in a significant increase in the contact resistance at the interface. In the worst case, the film expansion of the refractory metal occurs due to the expansion of the deposition accompanying the formation of the titanium oxide layer, and the electrode does not function as an electrode.
【００９６】一般的に、窒化チタン膜は、金属とシリコ
ンの反応防止層、いわゆるバリアメタルとして用いられ
るが、上記酸化工程を必要とする半導体装置においては
使用することはできない。Generally, a titanium nitride film is used as a reaction preventing layer of metal and silicon, that is, a so-called barrier metal, but it cannot be used in a semiconductor device which requires the above-mentioned oxidation step.
【００９７】よって、高融点金属としては、その酸化物
を形成する際に生じるギブスの自由エネルギーの低下値
から、シリコンが酸化物を形成する際に生じるギブスの
自由エネルギーの低下値を引いた値が負となるものでな
ければならない。Therefore, as the refractory metal, a value obtained by subtracting the decrease value of the Gibbs free energy generated when silicon forms an oxide from the decrease value of the Gibbs free energy generated when the oxide is formed. Must be negative.
【００９８】（第３の実施形態）本発明者等は次のよう
な試料を作成し、その評価を行なった。(Third Embodiment) The present inventors prepared the following samples and evaluated them.
【００９９】すなわち、図５に示すように、単結晶のシ
リコン基板２０ａ上に薄いシリコン酸化膜２１（膜厚１
０ｎｍ）を形成し、その上に反応性スパッタリング法に
よって窒化タングステン膜２２（膜厚５ｎｍ）を堆積す
る。引き続いて、スパッタリング法によってタングステ
ン膜２３（膜厚１００ｎｍ）を堆積する。That is, as shown in FIG. 5, a thin silicon oxide film 21 (film thickness 1 is formed on the single crystal silicon substrate 20a.
0 nm), and a tungsten nitride film 22 (film thickness 5 nm) is deposited thereon by the reactive sputtering method. Subsequently, a tungsten film 23 (film thickness 100 nm) is deposited by the sputtering method.
【０１００】次にＮ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中において
８００℃〜１０００℃の温度範囲で３０分間の酸化処理
をシリコン基板２０ａに施す。なお、上記酸化雰囲気の
分圧比はＰ(N2 ) ／Ｐ(H2 ) ／Ｐ(H2 O) ＝０．９９５
１／０．０４０／０．００９［ａｔｍ］である。Next, the silicon substrate 20a is subjected to an oxidation treatment for 30 minutes in a temperature range of 800 ° C. to 1000 ° C. in an N 2 / H 2 / H 2 O atmosphere. The partial pressure ratio of the oxidizing atmosphere is P (N 2 ) / P (H 2 ) / P (H 2 O) = 0.995.
It is 1 / 0.040 / 0.009 [atm].
【０１０１】最後に、タングステン膜２３および窒化タ
ングステン膜２２を硫酸と過酸化水素水との混合液によ
って剥離する。このようにして得られた試料の各酸化温
度におけるタングステン膜２３と窒化タングステン膜２
２との積層膜（Ｗ膜２３／ＷＮX 膜２２）直下のシリコ
ン酸化膜（ＳｉＯ2 膜）２１の膜厚をエリプソメトリー
法を用いて測定した。Finally, the tungsten film 23 and the tungsten nitride film 22 are peeled off with a mixed solution of sulfuric acid and hydrogen peroxide solution. The tungsten film 23 and the tungsten nitride film 2 at each oxidation temperature of the sample thus obtained
The film thickness of the silicon oxide film (SiO 2 film) 21 immediately below the laminated film (W film 23 / WN x film 22) with 2 was measured by an ellipsometry method.
【０１０２】図６に、その測定結果（図中の白丸）を示
す。また、比較例として、Ｗ膜２２とシリコン酸化膜２
１の間にＷＮX 膜２２を形成してないシリコン基板１を
同じ条件で酸化した場合のＷ膜２３下の酸化膜２１の測
定結果（図中の黒丸）も示してある。FIG. 6 shows the measurement results (white circles in the figure). As a comparative example, the W film 22 and the silicon oxide film 2
The measurement results (black circles in the figure) of the oxide film 21 under the W film 23 when the silicon substrate 1 in which the WN x film 22 is not formed between 1 and 1 are oxidized under the same conditions are also shown.
【０１０３】図６からＷＮX 膜２２の有無に関わらず、
Ｗ膜２３、Ｗ膜２３／ＷＮX 膜２２下の酸化膜２１の膜
厚は酸化温度の上昇ともに増加し、さらにその傾向はＷ
ＮX膜２２の有無に関わらずと同等であることが分か
る。From FIG. 6, with or without the WN x film 22,
The film thickness of the oxide film 21 under the W film 23 and the W film 23 / WN x film 22 increases with the increase of the oxidation temperature, and the tendency is W
It can be seen that it is the same whether or not the N x film 22 is present.
【０１０４】そこで、酸化後のＷ膜２３／ＷＮX 膜２２
／ＳｉＯ2 膜２１界面をＥＤＸ法による元素分析を行っ
た結果、界面の窒素濃度は低く、上述したＷＳｉＮ膜は
形成されていないことが分かった。Therefore, the W film 23 / WN x film 22 after oxidation is formed.
As a result of elemental analysis of the / SiO 2 film 21 interface by the EDX method, it was found that the nitrogen concentration at the interface was low and the WSiN film was not formed.
【０１０５】このような結果は前述した窒素の再分布か
ら説明することができる。すなわち、タングステンから
窒化タングステンが形成される時のギブスの自由エネル
ギーの低下値は、シリコンから窒化シリコンが形成され
るときのそれよりは小さいが、酸化シリコンから窒化シ
リコンが形成される時のそれよりは大きいため、ＳｉＯ
2 膜２１上ではＷＳｉＮ膜を形成するには至らず、酸化
剤の拡散が抑えられなかったと考えられる。Such results can be explained from the redistribution of nitrogen described above. That is, the lowering value of the Gibbs free energy when tungsten is formed from tungsten is smaller than that when silicon nitride is formed from silicon, but is smaller than that when silicon nitride is formed from silicon oxide. Is large, so SiO
It is considered that the WSiN film was not formed on the second film 21 and the diffusion of the oxidant could not be suppressed.
【０１０６】そこで、図７に示すような試料を作成し
た。すなわち、シリコン基板３０上に薄いシリコン酸化
膜３１（膜厚１０ｎｍ）を形成し、その上に反応性スパ
ッタリング法によってＷＳｉＮ膜３２（膜厚１ｎｍ）を
堆積し、さらにその上にスパッタリング法によりＷ膜３
３（膜厚１００ｎｍ）を堆積して別の試料を作成した。Therefore, a sample as shown in FIG. 7 was prepared. That is, a thin silicon oxide film 31 (film thickness 10 nm) is formed on a silicon substrate 30, a WSiN film 32 (film thickness 1 nm) is deposited thereon by a reactive sputtering method, and a W film is further formed thereon by a sputtering method. Three
Another sample was prepared by depositing 3 (film thickness 100 nm).
【０１０７】次にＮ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中における
８００〜１０００℃の温度範囲で３０分間の酸化処理を
上記試料に施した。なお、分圧比は前述したものと同様
である。Next, the sample was subjected to an oxidation treatment in a temperature range of 800 to 1000 ° C. for 30 minutes in an N 2 / H 2 / H 2 O atmosphere. The partial pressure ratio is the same as that described above.
【０１０８】次に図５の試料の場合と同様に、このよう
にして得られた試料の各酸化温度におけるシリコン酸化
膜３１の膜厚を調べた。図８にその測定結果を白丸で示
す。また、比較例として、表面にＷＳｉＮ膜３２を形成
してないシリコン基板３１を同じ条件で酸化した場合の
Ｗ膜２３下のシリコン酸化膜３１の測定結果も黒丸で示
してある。Next, as in the case of the sample of FIG. 5, the film thickness of the silicon oxide film 31 at each oxidation temperature of the sample thus obtained was examined. The measurement results are shown by white circles in FIG. In addition, as a comparative example, the measurement results of the silicon oxide film 31 under the W film 23 when the silicon substrate 31 on which the WSiN film 32 is not formed are oxidized under the same conditions are also shown by black circles.
【０１０９】図８からからＷＳｉＮ膜３２／Ｗ膜２３を
形成した試料は比較例に比べてシリコン酸化膜３１の膜
厚増加は著しく抑制されていることが分かる。つまり、
ＷＳｉＮ膜３２を形成することにより、窒素の再分布に
伴う拡散防止機能を補うことが可能となる。It can be seen from FIG. 8 that in the sample having the WSiN film 32 / W film 23 formed, the increase in the thickness of the silicon oxide film 31 is significantly suppressed as compared with the comparative example. That is,
By forming the WSiN film 32, it becomes possible to supplement the diffusion prevention function associated with the redistribution of nitrogen.
【０１１０】以上の結果から、ＷＳｉＮ膜３２は酸化防
止層として極めて有効であり、Ｗ膜２３と薄いシリコン
酸化膜３１との間にＷＳｉＮ膜を介在させた構造を採用
することにより、後酸化によるシリコン酸化膜３１の膜
厚増加を効果的に防止できることが分かる。From the above results, the WSiN film 32 is extremely effective as an anti-oxidation layer, and by adopting the structure in which the WSiN film is interposed between the W film 23 and the thin silicon oxide film 31, it is possible to prevent the post-oxidation. It can be seen that the increase in the thickness of the silicon oxide film 31 can be effectively prevented.
【０１１１】（第４の実施形態）図９は、本発明の第４
の実施形態に係るゲート電極（メタルゲート）の形成方
法を段階的に示す工程断面図である。(Fourth Embodiment) FIG. 9 shows a fourth embodiment of the present invention.
6A to 6C are process cross-sectional views showing stepwise a method of forming a gate electrode (metal gate) according to the embodiment of FIG.
【０１１２】まず、図９（ａ）に示すように、単結晶の
シリコン基板４０上にゲート酸化膜としての薄いシリコ
ン酸化膜４１（膜厚４ｎｍ）を形成し、その上に反応性
スパッタリング法によってＷＳｉＮ膜４２（膜厚１ｎ
ｍ）を堆積する。First, as shown in FIG. 9A, a thin silicon oxide film 41 (having a thickness of 4 nm) as a gate oxide film is formed on a single crystal silicon substrate 40, and the thin silicon oxide film 41 is formed thereon by a reactive sputtering method. WSiN film 42 (film thickness 1n
m) is deposited.
【０１１３】続いて、スパッタリング法によってＷＳｉ
Ｎ膜４２上にタングステン膜４３（膜厚１００ｎｍ）を
堆積した後、その上にＣＶＤ法によりシリコン窒化膜４
４（膜厚２００ｎｍ）を堆積する。Then, WSi is formed by the sputtering method.
After depositing a tungsten film 43 (film thickness 100 nm) on the N film 42, a silicon nitride film 4 is formed thereon by a CVD method.
4 (film thickness 200 nm) is deposited.
【０１１４】さらに、シリコン窒化膜４４上にフォトレ
ジスト（膜厚１μｍ）をスピンコート法により塗布した
後、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．１５μｍ幅のフォトレジスト
パターン４５を形成する。Further, a photoresist (film thickness: 1 μm) is applied on the silicon nitride film 44 by a spin coating method, and then this photoresist is exposed through a photomask and developed to, for example, a photoresist pattern having a width of 0.15 μm. 45 is formed.
【０１１５】次に図９（ｂ）に示すように、ドライエッ
チング装置を用いて、レジストパターン４５に沿ってシ
リコン窒化膜４４をエッチングした後、残存したフォト
レジストパターン４５をＯ2 アッシングにより剥離す
る。Next, as shown in FIG. 9B, the silicon nitride film 44 is etched along the resist pattern 45 using a dry etching device, and the remaining photoresist pattern 45 is removed by O 2 ashing. .
【０１１６】次に図９（ｃ）に示すように、シリコン窒
化膜４４をエッチングマスクに用いて、タングステン膜
４３およびＷＳｉＮ膜４２をエッチングする。Next, as shown in FIG. 9C, the tungsten film 43 and the WSiN film 42 are etched using the silicon nitride film 44 as an etching mask.
【０１１７】次に図９（ｄ）に示すように、タングステ
ン膜４３およびＷＳｉＮ膜４２のエッチング時に削られ
たゲート部以外の薄い酸化シリコン膜４１の回復を行う
ために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコンの選択
酸化（後酸化）を行う。Next, as shown in FIG. 9D, in order to recover the thin silicon oxide film 41 other than the gate portion, which was removed by etching the tungsten film 43 and the WSiN film 42, N 2 / H 2 / Selective oxidation (post-oxidation) of silicon is performed in an H 2 O atmosphere.
【０１１８】酸化条件は、例えば、分圧比Ｐ(N2 ) ／Ｐ
(H2 ) ／Ｐ(H2 O) ＝０．９９５１／０．０４０／０．
００９［ａｔｍ］、酸化温度８００℃、酸化時間３０分
間である。このとき、タングステン膜４３と薄いシリコ
ン酸化膜４１との間のＷＳｉＮ膜４２が酸化剤の拡散を
妨げるため、酸化剤はタングステン膜４３側から進入す
ることはできない。したがって、タングステン膜４３下
に位置するゲート酸化膜であるシリコン酸化膜４１はほ
とんど酸化されず膜厚は増加しないので、ゲート酸化膜
の膜厚増加による駆動能力の低下は生じない。The oxidizing conditions are, for example, the partial pressure ratio P (N 2 ) / P
(H 2 ) / P (H 2 O) = 0.9951 / 0.040 / 0.
009 [atm], the oxidation temperature is 800 ° C., and the oxidation time is 30 minutes. At this time, the WSiN film 42 between the tungsten film 43 and the thin silicon oxide film 41 hinders the diffusion of the oxidizing agent, so that the oxidizing agent cannot enter from the tungsten film 43 side. Therefore, the silicon oxide film 41, which is the gate oxide film located under the tungsten film 43, is hardly oxidized and the film thickness does not increase, so that the driving capability does not decrease due to the increase in the film thickness of the gate oxide film.
【０１１９】なお、図９（ｅ）に示すように、酸化剤４
６はタングステン膜４３下に位置するシリコン酸化膜４
１の側面からは拡散するので、シリコン酸化膜４１のゲ
ートエッジ下の部分４７では、シリコン酸化膜４１はゲ
ート部の中央部に向かってバーズピーク状に食い込んだ
形状となるが特性上の問題はない。As shown in FIG. 9 (e), the oxidizer 4
6 is a silicon oxide film 4 located under the tungsten film 43
Since the silicon oxide film 41 is diffused from the side surface of the silicon oxide film 41, the silicon oxide film 41 has a bird's-peak shape that digs into the central portion of the gate portion at the portion 47 below the gate edge of the silicon oxide film 41. Absent.
【０１２０】（第５の実施形態）図１０は、本発明の第
５の実施形態に係るゲート電極（ポリメタルゲート）の
形成方法を段階的に示す断面図である。(Fifth Embodiment) FIG. 10 is a sectional view showing stepwise a method of forming a gate electrode (polymetal gate) according to a fifth embodiment of the present invention.
【０１２１】本実施形態が第１〜第４の実施形態と主と
して異なる点は、酸化防止膜の材料の一つである窒素の
代わりに、炭素を用いたことにある。すなわち、本実施
形態の酸化防止膜は、炭素とシリコンと高融点金属から
形成されている。The main difference of this embodiment from the first to fourth embodiments is that carbon is used instead of nitrogen which is one of the materials of the antioxidant film. That is, the antioxidant film of this embodiment is formed of carbon, silicon, and a refractory metal.
【０１２２】まず、図１０（ａ）に示すように、単結晶
のシリコン基板５０上にゲート酸化膜としての薄いシリ
コン酸化膜５１（膜厚５ｎｍ）を形成し、その上にＣＶ
Ｄ法により多結晶シリコン膜５２（膜厚１００ｎｍ）を
堆積する。First, as shown in FIG. 10A, a thin silicon oxide film 51 (thickness 5 nm) as a gate oxide film is formed on a single crystal silicon substrate 50, and CV is formed thereon.
A polycrystalline silicon film 52 (film thickness 100 nm) is deposited by the D method.
【０１２３】続いて、多結晶シリコン膜５２上に、例え
ばＷＳｉX をターゲットにＡｒガスとＣＨ4 ガスをスパ
ッタガスとして用い、反応性スパッタリング法によって
ＷＳｉＣ膜５３（膜厚２ｎｍ）を堆積し、引き続いて、
その上にスパッタリング法によってタングステン膜５４
（膜厚１００ｎｍ）を堆積した後、その上にＣＶＤ法に
よりシリコン窒化膜５５（膜厚２００ｎｍ）を堆積す
る。Then, a WSiC film 53 (thickness: 2 nm) is deposited on the polycrystalline silicon film 52 by reactive sputtering using Ar gas and CH 4 gas as a sputtering gas with WSi X as a target. hand,
A tungsten film 54 is formed thereon by a sputtering method.
After depositing (thickness 100 nm), a silicon nitride film 55 (thickness 200 nm) is deposited thereon by the CVD method.
【０１２４】さらに、シリコン窒化膜５５上にフォトレ
ジスト（膜厚１μｍ）をスピンコート法により塗布した
後、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．２５μｍ幅のフォトレジスト
パターン５６を形成する。Further, a photoresist (film thickness 1 μm) is applied on the silicon nitride film 55 by a spin coating method, and then this photoresist is exposed through a photomask and developed to, for example, a photoresist pattern having a width of 0.25 μm. 56 is formed.
【０１２５】次に図１０（ｂ）に示すように、ドライエ
ッチング装置を用いて、フォトレジストパターン５６に
沿ってシリコン窒化膜５５をエッチングした後、残存し
たフォトレジストパターン５６をＯ2 アッシングにより
剥離する。Next, as shown in FIG. 10B, the silicon nitride film 55 is etched along the photoresist pattern 56 using a dry etching apparatus, and the remaining photoresist pattern 56 is removed by O 2 ashing. To do.
【０１２６】次に図１０（ｃ）に示すように、シリコン
窒化膜５５をエッチングマスクに用いて、タングステン
膜５４、ＷＳｉＣ層５３および多結晶シリコン膜５２を
エッチングする。Next, as shown in FIG. 10C, the tungsten film 54, the WSiC layer 53 and the polycrystalline silicon film 52 are etched using the silicon nitride film 55 as an etching mask.
【０１２７】次に、図１０（ｄ）に示すように、多結晶
シリコン膜５２のエッチング時に削られたゲート酸化膜
５１の回復と多結晶シリコン膜５２のコーナー部分を酸
化するために、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気中でシリコン
の選択酸化（後酸化）を行う。Next, as shown in FIG. 10D, in order to recover the gate oxide film 51 that was shaved during the etching of the polycrystalline silicon film 52 and to oxidize the corner portions of the polycrystalline silicon film 52, N 2 Selective oxidation (post-oxidation) of silicon is performed in an atmosphere of / H 2 / H 2 O.
【０１２８】酸化条件は、例えば、分圧比Ｐ(N2 ) ／Ｐ
(H2 ) ／Ｐ(H2 O) ＝０．９９５１／０．０４０／０．
００９［ａｔｍ］、酸化温度８００℃、酸化時間３０分
間である。The oxidation conditions are, for example, the partial pressure ratio P (N 2 ) / P
(H 2 ) / P (H 2 O) = 0.9951 / 0.040 / 0.
009 [atm], the oxidation temperature is 800 ° C., and the oxidation time is 30 minutes.
【０１２９】この選択酸化により、ゲート酸化膜５１は
元の膜厚まで回復し、また、酸化膜５７により多結晶シ
リコン膜のコーナー部分が丸められる。この結果、ゲー
ト電極のコーナー部分における電界集中が避けられ、さ
らにはゲート酸化膜５１の信頼性が向上する。By this selective oxidation, the gate oxide film 51 is restored to the original film thickness, and the corner portion of the polycrystalline silicon film is rounded by the oxide film 57. As a result, electric field concentration at the corners of the gate electrode is avoided, and the reliability of the gate oxide film 51 is improved.
【０１３０】このとき、第１の実施形態の場合と同様
に、タングステン膜５４と多結晶シリコン膜５２との間
のＷＳｉＣ膜５３が、酸化剤の拡散を防止するため、酸
化剤はタングステン膜５４側から進入することはできな
い。At this time, as in the case of the first embodiment, since the WSiC film 53 between the tungsten film 54 and the polycrystalline silicon film 52 prevents the diffusion of the oxidizing agent, the oxidizing agent is used as the tungsten film 54. You cannot enter from the side.
【０１３１】したがって、タングステン膜５４と多結晶
シリコン膜５２との界面における多結晶シリコン膜５２
はほとんど酸化されないので、コンタクト抵抗の上昇を
防止でき、ＲＣ遅延を抑制できるようになる。その他、
本実施形態でも第１の実施形態と同じ効果が得られる。Therefore, the polycrystalline silicon film 52 at the interface between the tungsten film 54 and the polycrystalline silicon film 52.
Is hardly oxidized, the rise in contact resistance can be prevented and the RC delay can be suppressed. Other,
In this embodiment, the same effect as the first embodiment can be obtained.
【０１３２】なお、酸化剤は多結晶シリコン膜５２の側
壁からは拡散するので、多結晶シリコン膜５２の側面に
シリコン酸化膜５７が選択的に形成される。このシリコ
ン酸化膜５７は、多結晶シリコン膜５２の側面の上部お
よび下部において中央に向かってバーズピーク状に食い
込んだ形状となる。Since the oxidizing agent diffuses from the side wall of polycrystalline silicon film 52, silicon oxide film 57 is selectively formed on the side surface of polycrystalline silicon film 52. This silicon oxide film 57 has a bird's peak-like shape that digs into the center of the upper and lower sides of the polycrystalline silicon film 52.
【０１３３】なお、本実施形態ではＷＳｉＣ層の形成方
法として、ＷＳｉX をターゲットに用いた反応性スパッ
タリング法を選んだが、Ｗをターゲットに、Ａｒガスと
ＣＨ4 ガスをスパッタリングガスとして用い、反応性ス
パッタリング法により炭化タングステン（ＷＣ）膜を堆
積し、その後に加熱処理を施すことにより、ＷＳｉＣ膜
５３を形成しても良い。In this embodiment, the reactive sputtering method using WSi X as the target is selected as the method for forming the WSiC layer, but the reactivity is changed by using W as the target and Ar gas and CH 4 gas as the sputtering gas. The WSiC film 53 may be formed by depositing a tungsten carbide (WC) film by a sputtering method and then performing heat treatment.
【０１３４】また、成膜方法はスパッタリング法に限ら
ず、ＣＶＤ法によりＷＳｉＣ層５３を形成しても良い。
例えば、ＷＦ6 とＳｉＨ4 とＣＨ4 ガスを用いて、ＷＳ
ｉＣ層５３を形成しても良い。さらにまた、反応性スパ
ッタリング法、ＣＶＤ法において、炭素系のガスとして
ＣＨ4 ガスを選んだが、Ｃ2 Ｈ9 ，Ｃ3 Ｈ8 ，Ｃ2 Ｈ2
等でもよい。The film forming method is not limited to the sputtering method, and the WSiC layer 53 may be formed by the CVD method.
For example, using WF 6 , SiH 4, and CH 4 gas, WS
The iC layer 53 may be formed. Furthermore, in the reactive sputtering method and the CVD method, CH 4 gas was selected as the carbon-based gas, but C 2 H 9 , C 3 H 8 , and C 2 H 2 were selected.
And so on.
【０１３５】（第６の実施形態）図１１、図１２は、本
発明の第６の実施形態に係る電界効果型トランジスタ
（ＭＯＳＦＥＴ）の形成方法を段階的に示す工程断面図
である。(Sixth Embodiment) FIGS. 11 and 12 are process sectional views showing stepwise a method of forming a field effect transistor (MOSFET) according to a sixth embodiment of the present invention.
【０１３６】まず、図１１（ａ）に示すように、単結晶
のシリコン基板６０の表面に素子分離絶縁膜６１を形成
して素子分離を行なう。次いで、素子分離絶縁膜６１に
より囲まれたシリコン基板６０の表面にゲート酸化膜６
２（膜厚５ｎｍ）を形成した後、その上にＣＶＤ法によ
って多結晶シリコン膜６３（膜厚１００ｎｍ）を形成す
る。First, as shown in FIG. 11A, an element isolation insulating film 61 is formed on the surface of a single crystal silicon substrate 60 to perform element isolation. Then, the gate oxide film 6 is formed on the surface of the silicon substrate 60 surrounded by the element isolation insulating film 61.
After forming 2 (film thickness 5 nm), a polycrystalline silicon film 63 (film thickness 100 nm) is formed thereon by the CVD method.
【０１３７】続いて、多結晶シリコン膜６３上に反応性
スパッタリング法によって窒化タングステン膜６４（膜
厚５ｎｍ）を形成し、引き続き、反応性スパッタリング
法によって窒化タングステン膜６４上にタングステン膜
６５（膜厚１００ｎｍ）を形成する。Subsequently, a tungsten nitride film 64 (film thickness 5 nm) is formed on the polycrystalline silicon film 63 by a reactive sputtering method, and subsequently, a tungsten film 65 (film thickness is formed on the tungsten nitride film 64 by a reactive sputtering method. 100 nm) is formed.
【０１３８】次に図１１（ｂ）に示すように、８００℃
程度の加熱処理を行なうことで、タングステン膜６５と
多結晶シリコン膜６３との界面に極薄いＷＳｉＮ層６６
を形成する。次いで、ＣＶＤ法によりタングステン膜６
５上にシリコン窒化膜６７（膜厚２００ｎｍ）を形成す
る。なお、このシリコン窒化膜６７の成膜温度は８００
℃程度なので、予め上記加熱処理を行なわずに、この成
膜工程で上記加熱処理を兼ねても良い。Next, as shown in FIG. 11B, 800 ° C.
By performing the heat treatment to a certain degree, an extremely thin WSiN layer 66 is formed at the interface between the tungsten film 65 and the polycrystalline silicon film 63.
To form Then, the tungsten film 6 is formed by the CVD method.
A silicon nitride film 67 (film thickness 200 nm) is formed on the film 5. The film formation temperature of this silicon nitride film 67 is 800
Since the temperature is about ° C, the heat treatment may be performed in this film forming step without performing the heat treatment in advance.
【０１３９】次いで、シリコン窒化膜６７上にフォトレ
ジスト（膜厚１μｍ）をスピンコート法により塗布した
後、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．２５μｍ幅のレジストパター
ン６８を形成する。Next, a photoresist (film thickness 1 μm) is applied on the silicon nitride film 67 by a spin coat method, and then this photoresist is exposed through a photomask and developed to develop a resist pattern 68 having a width of, for example, 0.25 μm. To form.
【０１４０】次に、図１１（ｃ）に示すように、ドライ
エッチング装置を用いて、レジストパターン６８に沿っ
てシリコン窒化膜６７をエッチングする。この後、残存
したレジストパターン６８を０2 アッシングにより剥離
する。続いて、シリコン窒化膜６７をエッチングマスク
として用いて、タングステン膜６５、ＷＳｉＮ層６６、
多結晶シリコン膜６３を順次エッチングする。Next, as shown in FIG. 11C, the silicon nitride film 67 is etched along the resist pattern 68 using a dry etching apparatus. Thereafter, the resist pattern 68 remaining is removed by 0 2 ashing. Then, using the silicon nitride film 67 as an etching mask, the tungsten film 65, the WSiN layer 66,
The polycrystalline silicon film 63 is sequentially etched.
【０１４１】次に、図１１（ｄ）に示すように、多結晶
シリコン膜６３のエッチング時に削られた薄いゲート酸
化膜６２の膜厚を回復させるためと、多結晶シリコン膜
６３の底部のコーナー部分６９を丸めるために、Ｎ2 ／
Ｈ2 ／Ｈ2 Ｏ雰囲気中でそれぞれのガス分圧を制御しな
がら、７００〜９００℃の温度範囲でシリコンの選択酸
化を行なう。この酸化によりシリコンだけが酸化され、
またコーナー部分６９が丸められるため、この部分に電
界が集中することによるＦＥＴの信頼性の低下を防止で
きる。Next, as shown in FIG. 11D, in order to recover the film thickness of the thin gate oxide film 62 that was removed during the etching of the polycrystalline silicon film 63, the corners of the bottom of the polycrystalline silicon film 63 are used. To round part 69, N 2 /
Selective oxidation of silicon is performed in a temperature range of 700 to 900 ° C. while controlling the partial pressure of each gas in an H 2 / H 2 O atmosphere. This oxidation oxidizes only silicon,
Further, since the corner portion 69 is rounded, it is possible to prevent the reliability of the FET from being lowered due to the concentration of the electric field in this portion.
【０１４２】この酸化後に多結晶シリコン膜６３とタン
グステン膜６５との界面付近に酸化膜が形成されたり、
成長したりすることは見られず、ＷＳｉＮ層６６が外部
雰囲気からの酸化剤の内方拡散を防止していることが確
認された。After this oxidation, an oxide film is formed near the interface between the polycrystalline silicon film 63 and the tungsten film 65,
No growth was observed, and it was confirmed that the WSiN layer 66 prevented inward diffusion of the oxidant from the external atmosphere.
【０１４３】同様な効果は、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気
だけではなく、微量酸素中、微量水蒸気またはＨ2 とＯ
2 との混合ガス雰囲気や，ＣＯとＣＯ2 との混合ガス雰
囲気でも確認された。The same effect can be obtained not only in the N 2 / H 2 / H 2 O atmosphere but also in a small amount of oxygen, a small amount of water vapor or H 2 and O 2.
And a mixed gas atmosphere of 2 was also confirmed in a mixed gas atmosphere of CO and CO 2.
【０１４４】次に図１１（ｅ）に示すように、イオン注
入等により浅い不純物拡散層（ソース・ドレイン拡散
層）７０を形成した後、側壁絶縁膜として窒化シリコン
膜７１を形成する。その結果、タングステン膜６５は窒
化シリコン膜６７，７１によって囲まれるため、例えば
酸化雰囲気に曝してもタングステン膜６５が酸化される
ことはない。また、タングステン膜６５は、過酸化水素
等の溶液に可溶な物質であるが、本構造を採用すること
により溶液の侵入を防止できる。Next, as shown in FIG. 11E, after forming a shallow impurity diffusion layer (source / drain diffusion layer) 70 by ion implantation or the like, a silicon nitride film 71 is formed as a sidewall insulating film. As a result, since the tungsten film 65 is surrounded by the silicon nitride films 67 and 71, the tungsten film 65 is not oxidized even when exposed to an oxidizing atmosphere, for example. Further, although the tungsten film 65 is a substance soluble in a solution such as hydrogen peroxide, it is possible to prevent the solution from entering by adopting this structure.
【０１４５】次に図１２（ａ）に示すように、イオン注
入等により深い不純物拡散層（ソース・ドレイン拡散
層）７２を形成した後、この不純物拡散層７２上に金属
シリサイド層７３を形成する。Next, as shown in FIG. 12A, after forming a deep impurity diffusion layer (source / drain diffusion layer) 72 by ion implantation or the like, a metal silicide layer 73 is formed on this impurity diffusion layer 72. .
【０１４６】次に、図１２（ｂ）に示すように、全面に
層間絶縁膜７４を形成した後、化学的機械的研磨（ＣＭ
Ｐ）法等により、層間絶縁膜７４の表面を平坦化する。
次いで、層間絶縁膜７４にフォトレジスト（膜厚１μ
ｍ）をスピンコート法により塗布した後、このフォトレ
ジストをフォトマスクを通して露光し、現像して、例え
ば穴径０．３μｍレジストパターン７５を形成する。Next, as shown in FIG. 12B, after forming an interlayer insulating film 74 on the entire surface, chemical mechanical polishing (CM
The surface of the interlayer insulating film 74 is flattened by the method P) or the like.
Next, a photoresist (film thickness 1 μm is formed on the interlayer insulating film 74.
m) is applied by a spin coating method, the photoresist is exposed through a photomask and developed to form a resist pattern 75 having a hole diameter of 0.3 μm, for example.
【０１４７】次に、図１２（ｃ）に示すように、ドライ
エッチング装置を用いて、レジストパターン７５をエッ
チングマスクに用い、層間絶縁膜７４をエッチングし
て、コンタクトホールを開口した後、レジストパターン
７５を剥離する。このときのエッチング条件は、例え
ば、電力密度２．０Ｗ／ｃｍ2 、圧力４０ｍＴｏｒｒ、
流量Ｃ4 Ｆ3 ／ＣＯ／Ａｒ＝１０／１００／２００ＳＣ
ＣＭとする。Next, as shown in FIG. 12C, the dry etching apparatus is used to etch the interlayer insulating film 74 using the resist pattern 75 as an etching mask to open a contact hole, and then the resist pattern. 75 is peeled off. The etching conditions at this time are, for example, a power density of 2.0 W / cm 2 , a pressure of 40 mTorr,
Flow rate C 4 F 3 / CO / Ar = 10/100 / 200SC
CM.
【０１４８】この場合、層間絶縁膜７４は約４００ｎｍ
／分でエッチングされるのに対し、窒化シリコン膜６
７，７１は約１０ｎｍ／分でエッチングされるため、層
間絶縁膜７４の窒化シリコン膜６７，７１に対する選択
比は約４０となる。In this case, the interlayer insulating film 74 has a thickness of about 400 nm.
/ Min while the silicon nitride film 6 is etched
Since 7 and 71 are etched at about 10 nm / min, the selection ratio of the interlayer insulating film 74 to the silicon nitride films 67 and 71 is about 40.
【０１４９】したがって、レジストパターン７５の形成
工程において、穴の一部がタングステン膜６５、ＷＳｉ
Ｎ膜６６および多結晶シリコン膜６３からなる積層構造
のゲート電極にかかったとしても、窒化シリコン膜６
７，７１はエッチングされないので、ゲート電極の露出
を招かずに、不純物拡散層７２に対するコンタクトホー
ルを形成することができる。したがって、レジストパタ
ーン７５の位置精度のマージンが広くなる。Therefore, in the step of forming the resist pattern 75, a part of the hole is the tungsten film 65 and WSi.
Even if the gate electrode of the laminated structure composed of the N film 66 and the polycrystalline silicon film 63 is applied, the silicon nitride film 6
Since 7 and 71 are not etched, contact holes for the impurity diffusion layer 72 can be formed without exposing the gate electrode. Therefore, the margin of positional accuracy of the resist pattern 75 is widened.
【０１５０】次に図１２（ｄ）に示すように、選択ＣＶ
Ｄ法等の成膜法を用いて、コンタクトホール内にタング
ステン膜７７を選択的に形成する。このとき、窒化シリ
コン膜６７，７１がゲート電極を覆っているため、不純
物拡散層７２とゲート電極とが電気的に接触して、リー
ク電流が流れることはない。Next, as shown in FIG. 12D, the selected CV
A tungsten film 77 is selectively formed in the contact hole by using a film forming method such as the D method. At this time, since the silicon nitride films 67 and 71 cover the gate electrode, the impurity diffusion layer 72 and the gate electrode are not in electrical contact with each other, and no leak current flows.
【０１５１】以上述べたように、本実施形態によれば、
ゲート電極７６が窒化シリコン膜６７，７１によって囲
まれた構造を採用しているので、レジストパターン７５
の位置がゲート電極７６側にずれても、不純物拡散層７
２とゲート電極７６との間にリーク電流が流れることな
く、かつレジストパターン７５の位置合せのマージンは
広がる。As described above, according to this embodiment,
Since the gate electrode 76 has a structure surrounded by the silicon nitride films 67 and 71, the resist pattern 75
Even if the position of is shifted to the gate electrode 76 side, the impurity diffusion layer 7
2 does not flow a leak current between the gate electrode 76 and the gate electrode 76, and the alignment margin of the resist pattern 75 is widened.
【０１５２】一方、従来のＭＯＳＦＥＴは、不純物拡散
層７２の幅を広げ、レジストパターン７５の位置をゲー
ト電極７６から可能な限り離すことで、レジストパター
ン７５のずれに起因するトランジスタ特性の劣化を防い
でいるため、ＭＯＳＦＥＴのサイズは必然的に大きくな
る。すなわち、本実施例のようにゲート電極７６を窒化
シリコン膜６７，７１で囲む構造を採用すれば、素子サ
イズを従来に比べて縮小することができる。On the other hand, in the conventional MOSFET, by widening the width of the impurity diffusion layer 72 and separating the position of the resist pattern 75 from the gate electrode 76 as much as possible, deterioration of the transistor characteristics due to the shift of the resist pattern 75 is prevented. Therefore, the size of the MOSFET inevitably increases. That is, if the structure in which the gate electrode 76 is surrounded by the silicon nitride films 67 and 71 is adopted as in this embodiment, the device size can be reduced as compared with the conventional one.
【０１５３】（第７の実施形態）図１３は、本発明の第
７の実施形態に係るＥＥＰＲＯＭ用電界効果型トランジ
スタ（ＭＯＳＦＥＴ）の形成方法を段階的に示す工程断
面図である。(Seventh Embodiment) FIGS. 13A to 13C are process sectional views showing stepwise a method for forming an EEPROM field effect transistor (MOSFET) according to a seventh embodiment of the present invention.
【０１５４】まず、図１３（ａ）に示すように、単結晶
シリコンからなる基板８０上にトンネル酸化膜８１（膜
厚５ｎｍ）を形成し、その上に化学的気相成長（ＣＶ
Ｄ）法により多結晶シリコン膜８２（膜厚３００ｎｍ）
を堆積する。First, as shown in FIG. 13A, a tunnel oxide film 81 (film thickness: 5 nm) is formed on a substrate 80 made of single crystal silicon, and chemical vapor deposition (CV) is performed on the tunnel oxide film 81.
Polycrystalline silicon film 82 (thickness 300 nm) by method D)
Is deposited.
【０１５５】次に、多結晶シリコン膜８２上にＣＶＤ法
によりＯＮＯ（Oxide NitrideOxide）膜８３（膜厚１６
ｎｍ）を堆積し、その上に反応性スパッタリング法によ
ってＷＳｉＮ膜８４（膜厚２ｎｍ）を堆積し、引き続い
て、その上にスパッタリング法によってタングステン膜
８５（膜厚１００ｎｍ）を堆積する。Next, an ONO (Oxide Nitride Oxide) film 83 (film thickness: 16) is formed on the polycrystalline silicon film 82 by the CVD method.
nm), a WSiN film 84 (film thickness 2 nm) is deposited thereon by a reactive sputtering method, and a tungsten film 85 (film thickness 100 nm) is subsequently deposited thereon by a sputtering method.
【０１５６】次に図１３（ｂ）に示すように、タングス
テン膜８５上にＣＶＤ法によりシリコン窒化膜８６（膜
厚２００ｎｍ）を堆積した後、このシリコン窒化膜８６
上にフォトレジスト（膜厚１μｍ）をスピンコート法に
より塗布し、このフォトレジストをフォトマスクを通し
て露光し、現像して、例えば０．２５μｍ幅のレジスト
パターン８７を形成する。Next, as shown in FIG. 13B, after depositing a silicon nitride film 86 (thickness: 200 nm) on the tungsten film 85 by the CVD method, the silicon nitride film 86 is deposited.
A photoresist (film thickness 1 μm) is applied thereon by a spin coating method, and this photoresist is exposed through a photomask and developed to form a resist pattern 87 having a width of 0.25 μm, for example.
【０１５７】次に図１３（ｃ）に示すように、ドライエ
ッチング装置を用いて、レジストパターン８７に沿って
シリコン窒化膜８６をエッチングした後、残存したレジ
ストパターン８７をＯ2 アッシングにより剥離する。次
いで、シリコン窒化膜８６をエッチングマスクにして、
タングステン（Ｗ）８５、ＷＳｉＮ層８４、ＯＮＯ層８
３、そして多結晶シリコン膜８２をエッチングする。Next, as shown in FIG. 13C, the silicon nitride film 86 is etched along the resist pattern 87 using a dry etching device, and the remaining resist pattern 87 is removed by O 2 ashing. Then, using the silicon nitride film 86 as an etching mask,
Tungsten (W) 85, WSiN layer 84, ONO layer 8
3, and the polycrystalline silicon film 82 is etched.
【０１５８】次に図１３（ｄ）に示すように、Ｎ2 ／Ｈ
2 ／Ｈ2 Ｏ雰囲気中で各々のガス分圧を制御しながら、
７００〜９００℃でシリコンの選択酸化を行なう。これ
は、多結晶シリコン膜８２のエッチング時に削られたト
ンネル酸化シリコン膜８１の膜厚回復と多結晶シリコン
底部のコーナー部分８８を丸めるためである。この酸化
によりシリコンだけが酸化され、底部コーナー部分の電
界集中による信頼性の低下を防止できる。Next, as shown in FIG. 13D, N 2 / H
While controlling the partial pressure of each gas in the 2 / H 2 O atmosphere,
Selective oxidation of silicon is performed at 700 to 900 ° C. This is for recovering the film thickness of the tunnel silicon oxide film 81 scraped during the etching of the polycrystalline silicon film 82 and rounding the corner portion 88 at the bottom of the polycrystalline silicon film. As a result of this oxidation, only silicon is oxidized, and it is possible to prevent a decrease in reliability due to electric field concentration at the bottom corner portion.
【０１５９】この酸化後に多結晶シリコン８２の上部が
酸化されたり、ＯＮＯ膜８３の膜厚が増加したりするこ
とは見られず、ＷＳｉＮ層８４が外部雰囲気からの酸化
剤の内方拡散を防止していることが確認された。After this oxidation, neither the upper portion of the polycrystalline silicon 82 is oxidized nor the thickness of the ONO film 83 is increased, and the WSiN layer 84 prevents inward diffusion of the oxidant from the external atmosphere. It was confirmed that
【０１６０】同様な効果は、Ｎ2 ／Ｈ2 ／Ｈ2 Ｏ雰囲気
だけでなく、微量酸素中、微量水蒸気もしくはＨ2 とＯ
2 の混合ガス雰囲気やＣＯとＣＯ2 の混合ガス雰囲気で
も確認された。The same effect can be obtained not only in the N 2 / H 2 / H 2 O atmosphere but also in a small amount of oxygen, a small amount of water vapor or H 2 and O 2.
It was confirmed in a mixed gas atmosphere of a mixed gas atmosphere or CO and CO 2 in 2.
【０１６１】ＥＥＰＲＯＭに用いられるトランジスタで
は、コントロールゲート電極（タングステン膜８５）と
フローティングゲート電極（多結晶シリコン膜８２）と
の間にあるＯＮＯ膜が電荷蓄積用の絶縁膜に用いられて
いる。よって、ＯＮＯ膜の膜厚は、蓄積容量を規定して
おり、この膜厚が増加すると、蓄積容量が低下する。In the transistor used in the EEPROM, the ONO film between the control gate electrode (tungsten film 85) and the floating gate electrode (polycrystalline silicon film 82) is used as the charge storage insulating film. Therefore, the film thickness of the ONO film defines the storage capacity, and as the film thickness increases, the storage capacity decreases.
【０１６２】ここで、本実施形態によれば、ＯＮＯ膜上
に酸化防止膜を配置することにより、ＯＮＯ膜厚の増加
を防ぐことが可能となる。したがって、トランジスタ特
性を劣化することなく、かつトンネル酸化膜の信頼性を
向上することができる。Here, according to the present embodiment, it is possible to prevent the ONO film thickness from increasing by disposing the antioxidant film on the ONO film. Therefore, the reliability of the tunnel oxide film can be improved without deteriorating the transistor characteristics.
【０１６３】なお、本実施形態では、電荷蓄積用絶縁膜
としてＣＶＤ法により形成したＯＮＯ膜を用いたが、酸
素および窒素原子を含む雰囲気中で加熱処理によって形
成しても良い。さらには、ＣＶＤ法と加熱処理との組み
合わせにより形成しても良い。Although the ONO film formed by the CVD method is used as the charge storage insulating film in this embodiment, it may be formed by heat treatment in an atmosphere containing oxygen and nitrogen atoms. Further, it may be formed by a combination of a CVD method and a heat treatment.
【０１６４】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、酸化防
止膜に含まれる高融点金属としてタングステンを用いた
場合について説明したが、高融金属点の窒化物を形成す
る際に生じるギブスの自由エネルギーの低下値から、シ
リコンの窒化物を形成する際に生じるギブスの自由エネ
ルギーの低下値を差し引いた値が負となる高融点金属で
あれば、同様な効果が得られる。具体的には、Ｍｏ、Ｃ
ｒ、Ｚｎ、Ｃｏなどがあげられる。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the case where tungsten is used as the refractory metal contained in the antioxidant film has been described, but from the lowering value of the Gibbs free energy that occurs when forming the nitride of the high melting point, silicon The same effect can be obtained if the refractory metal has a negative value obtained by subtracting the lowering value of the Gibbs free energy generated when the nitride is formed. Specifically, Mo, C
r, Zn, Co, etc. may be mentioned.
【０１６５】また、酸化防止層は、窒素および炭素の両
方を含んでいても良い。Further, the antioxidant layer may contain both nitrogen and carbon.
【０１６６】また、上記実施例では、ゲート電極の場合
について説明したが、本発明は他の電極にも適用できる
し、さらに配線にも適用できる。特にワード配線等のＲ
Ｃ遅延が顕著な配線に適用すると良い。また、本発明
は、ＭＯＳトランジスタ以外の素子にも適用できる。Further, in the above-mentioned embodiment, the case of the gate electrode is explained, but the present invention can be applied to other electrodes and further to wiring. Especially R for word wiring
It may be applied to a wiring having a significant C delay. The present invention can also be applied to elements other than MOS transistors.
【０１６７】以上シリコンの選択酸化技術を応用したポ
リメタルゲート、メタルゲートにおいて、シリコンの望
ましくない酸化に基づくＲＣ遅延を抑制できるゲート構
造と、その製造方法を説明した。これ以降の実施形態で
は、ポリサイドやポリメタル等の積層ゲート構造におい
て、シリコン中の不純物が高融点金属あるいは高融点金
属シリサイドの中に熱拡散することを防止するゲート構
造とその製造方法について説明する。The gate structure capable of suppressing RC delay due to undesired oxidation of silicon in the polymetal gate and the metal gate to which the selective oxidation technique of silicon is applied, and the manufacturing method thereof have been described above. In the following embodiments, a gate structure for preventing impurities in silicon from thermally diffusing into refractory metal or refractory metal silicide in a laminated gate structure such as polycide or polymetal, and a manufacturing method thereof will be described.
【０１６８】（第８の実施形態）図１７、図１８は、本
発明の第８の実施形態における多層構造試料中の、不純
物拡散防止効果を示す２次イオン質量分析のデータであ
る。多層構造の試料の各層の厚さは、図１７（ａ）の上
部に、図の横軸に対応するスケールを設けて示してい
る。(Eighth Embodiment) FIGS. 17 and 18 are data of secondary ion mass spectrometry showing the effect of preventing impurity diffusion in the multilayer structure sample according to the eighth embodiment of the present invention. The thickness of each layer of the sample having the multilayer structure is shown by providing a scale corresponding to the horizontal axis of the figure at the upper part of FIG. 17A.
【０１６９】即ち、シリコン基板（スケールには示され
ていない）上に厚さ１００ｎｍのＳｉＯ2 層を成長し、
次に不純物としてＡｓまたはＢ（ボロン）を濃度１×１
０20／ｃｍ2 含んだ多結晶シリコン層を厚さ１００ｎｍ
成長した。その上に、混合比が１：１のＡｒとＮ2 の混
合ガス雰囲気中で、Ｗのターゲットをスパッタする反応
性スパッタ法を用いてＷを堆積するか、またはＷＳｉx
ターゲット（ｘ＝２〜３）を前記混合ガス雰囲気中で、
反応性スッパタ法を用いて堆積する方法により、厚さ５
ｎｍのＷＳｉx Ｎy からなる拡散防止層を堆積した。引
き続き最上層にスパッタ法を用いてＷを厚さ１００ｎｍ
堆積し、第８の実施例における多層構造試料を作成し
た。That is, a 100 nm thick SiO 2 layer is grown on a silicon substrate (not shown on the scale),
Next, As or B (boron) as an impurity has a concentration of 1 × 1.
Polycrystalline silicon layer containing 0 20 / cm 2 with a thickness of 100 nm
grown. Then, W is deposited by reactive sputtering in which a W target is sputtered in a mixed gas atmosphere of Ar and N 2 with a mixing ratio of 1: 1 or WSi x
Target (x = 2 to 3) in the mixed gas atmosphere,
By the method of depositing using the reactive sputter method, the thickness of 5
A diffusion barrier layer of nm WSi x N y was deposited. Successively, W is formed on the uppermost layer by sputtering to a thickness of 100 nm.
Deposition was performed to prepare a multilayer structure sample in the eighth example.
【０１７０】前記Ａｓを含む多結晶シリコン層を有する
試料中の不純物拡散効果を評価するため、この試料をＮ
2 雰囲気中で８００℃、３０分、または９５０℃、３０
分熱処理したときの、不純物の深さ方向の分布を図１７
に示す。図１７（ａ）の分析結果を詳細に説明すれば次
の通りである。In order to evaluate the impurity diffusion effect in the sample having the polycrystalline silicon layer containing As, this sample was subjected to N 2
2 800 ° C, 30 minutes in atmosphere, or 950 ° C, 30
FIG. 17 shows the distribution of impurities in the depth direction when the heat treatment is performed for a minute.
Shown in The analysis result of FIG. 17A will be described in detail below.
【０１７１】２次イオン質量分析では、１次イオンビー
ムを多層構造試料に照射してエッチングし、このとき放
出される２次イオンを質量分析することにより、材料の
組成を求める。このようにして、エッチングの深さと組
成との関係が得られる。図１７（ａ）の横軸はエッチン
グの深さであり、前記多層構造試料の各層の厚さの累積
値に相当する。縦軸は検出した２次イオンの強度であ
る。In the secondary ion mass spectrometry, the composition of the material is obtained by irradiating the multilayer structure sample with the primary ion beam to carry out etching, and mass-analyzing the secondary ions emitted at this time. In this way, the relationship between etching depth and composition is obtained. The horizontal axis of FIG. 17A is the etching depth, which corresponds to the cumulative value of the thickness of each layer of the multilayer structure sample. The vertical axis represents the detected secondary ion intensity.
【０１７２】図１７（ａ）に示すように、８００℃、３
０分の熱処理の後、Ｗ層からなる試料表面の１００ｎｍ
の範囲にＷのほかＷ＋ＮとＳｉが見られたが、多結晶シ
リコン中の不純物Ａｓは、Ｗと前記多結晶シリコンとの
界面にＷＳｉx Ｎy 拡散防止層が存在が存在するため、
表面部分を除いて、Ｗへの拡散が十分抑制されることが
分かった。なお、図１７（ａ）において、多結晶シリコ
ン層，ＳｉＯ2 層中にもＷやＷ＋Ｎ等が存在するように
見えるが、これは１次イオンビームによるエッチング形
状の裾引きによるみかけのものである。As shown in FIG. 17A, 800 ° C., 3
After heat treatment for 0 minutes, 100 nm of sample surface consisting of W layer
In the range of W, W + N and Si were found in addition to W. However, the impurity As in the polycrystalline silicon has a WSi x N y diffusion preventive layer at the interface between W and the polycrystalline silicon.
It was found that the diffusion to W was sufficiently suppressed except for the surface portion. In FIG. 17A, it seems that W, W + N, etc. exist in the polycrystalline silicon layer and the SiO 2 layer, but this is apparent due to the bottoming of the etching shape by the primary ion beam. .
【０１７３】多層構造の最上層に純粋なＷを形成すれば
多層構造の抵抗値を低減することができるが、ここに不
純物が拡散するとＷ下のＳｉ中の不純物濃度低下による
ゲート空乏化や、ＣＭＯＳ（相補型ＭＯＳ）における
ｎ，ｐ領域間の不純物相互拡散を生じる原因となる。Ｗ
とＳｉおよびＮは安定な化合物を形成するので、図１７
（ａ）に示す程度、これらの元素がＷ中に導入されて
も、抵抗増大の原因とはならず、膜質劣化を生ずる恐れ
もない。従って厚さ５ｎｍのＷＳｉx Ｎy 拡散防止層を
介在させれば、多層構造の信頼性の向上に大きく役立つ
ことが分かった。If pure W is formed in the uppermost layer of the multi-layer structure, the resistance value of the multi-layer structure can be reduced. However, if impurities are diffused here, gate depletion due to a decrease in the impurity concentration in Si under W, and This causes the mutual diffusion of impurities between n and p regions in CMOS (complementary MOS). W
17 and Si and N form a stable compound.
Even if these elements are introduced into W to the extent shown in (a), they do not cause an increase in resistance and there is no fear of deterioration of film quality. Therefore, it has been found that interposing the WSi x N y diffusion prevention layer having a thickness of 5 nm is very useful for improving the reliability of the multilayer structure.
【０１７４】同一試料を９５０℃において、３０分熱処
理したときの分析結果を図１７（ｂ）に示す。図１７
（ａ）に比べれば、Ｗ中のＡｓの量が約１桁増加した
が、この結果から換算されるＷ中のＡｓの濃度は１×１
０18／ｃｍ3 と、極めて微量の範囲内であるため、通常
行われるＬＳＩの熱工程においては、前記ＷＳｉx Ｎy
層の拡散防止効果は十分であると考えることができた。FIG. 17B shows the analysis result when the same sample was heat-treated at 950 ° C. for 30 minutes. FIG.
Compared to (a), the amount of As in W increased by about one digit, but the concentration of As in W converted from this result was 1 × 1.
Since it is in the extremely small range of 0 18 / cm 3 , the above-mentioned WSi x N y is used in the usual LSI thermal process.
It can be considered that the diffusion prevention effect of the layer is sufficient.
【０１７５】多結晶シリコン層に不純物として、Ｂを含
ませた場合の分析結果を図１８に示す。８００℃、およ
び９５０℃、各３０分の熱処理における、Ｗ中へのＢの
拡散は実用上無視し得るほど小さいことが分かった。ま
た、同様の効果は、多結晶シリコン中に添加された前記
Ａｓ、Ｂ以外の他のドナー、アクセプタ不純物に対して
も得られることがわかった。FIG. 18 shows the analysis result when B is contained as an impurity in the polycrystalline silicon layer. It was found that the diffusion of B into W during heat treatment at 800 ° C. and 950 ° C. for 30 minutes each was so small as to be practically negligible. It was also found that the same effect can be obtained for other donor and acceptor impurities other than As and B added to the polycrystalline silicon.
【０１７６】（第９の実施形態）次に、図１９に基づ
き、本発明の第９の実施形態を説明する。図１９（ａ）
〜図１９（ｃ）は本発明の多層構造を用いた半導体装置
の製造方法を示す断面図である。(Ninth Embodiment) Next, a ninth embodiment of the present invention will be described with reference to FIG. FIG. 19 (a)
19C are cross-sectional views showing a method for manufacturing a semiconductor device using the multilayer structure of the present invention.
【０１７７】図１９（ａ）に示すように、シリコン基板
５０１にＢをイオン注入し、引き続き熱拡散を行うこと
により、深さ約１μｍのｐ型領域５０２を形成する。次
に所定の領域に厚さ約６００ｎｍの素子分離用酸化膜５
０３を形成した後、厚さ約１０ｎｍの保護酸化膜５０４
を形成し、ＭＯＳＦＥＴの閾値を合わせるためのイオン
注入を行う（斜線部５０５）。As shown in FIG. 19 (a), B is ion-implanted into the silicon substrate 501 and then thermal diffusion is performed to form a p-type region 502 having a depth of about 1 μm. Next, a device isolation oxide film 5 having a thickness of about 600 nm is formed in a predetermined region.
03 is formed, a protective oxide film 504 having a thickness of about 10 nm is formed.
Are formed, and ion implantation for adjusting the threshold value of the MOSFET is performed (hatched portion 505).
【０１７８】次に、図１９（ｂ）に示すように、保護酸
化膜５０４を剥離した後、再び数ｎｍから数十ｎｍの酸
化を行い、ゲート酸化膜５０６を形成する。Next, as shown in FIG. 19B, after removing the protective oxide film 504, oxidation of several nm to several tens nm is performed again to form a gate oxide film 506.
【０１７９】引き続きＣＶＤ法により、非晶質シリコン
を厚さ１００ｎｍ堆積し、イオン注入により非晶質シリ
コン中にＰ（リン）を導入する。不純物元素の導入には
イオン注入のほか、気相または固相からの拡散を用いて
もよい。いずれの場合も不純物濃度は約２×１０20／ｃ
ｍ3 以上とする。非晶質シリコン中にイオン注入したＰ
の活性化熱処理は、８００℃で３０分行う。この熱処理
によって前記非晶質シリコンは多結晶シリコン５０７に
変化する。Subsequently, amorphous silicon is deposited to a thickness of 100 nm by the CVD method, and P (phosphorus) is introduced into the amorphous silicon by ion implantation. In addition to ion implantation, diffusion from a gas phase or a solid phase may be used to introduce the impurity element. In either case, the impurity concentration is about 2 × 10 20 / c
m 3 or more. Ion-implanted P in amorphous silicon
The activation heat treatment is performed at 800 ° C. for 30 minutes. By this heat treatment, the amorphous silicon is changed to polycrystalline silicon 507.
【０１８０】次に稀弗酸処理を行うことにより、多結晶
シリコン５０７上に生じた自然酸化膜を除去した後に、
Ｗターゲットを用いて、ＡｒとＮ2 の混合ガス中で反応
性スパッタを行うことにより、膜厚５ｎｍ程度のＷＳｉ
x Ｎy 膜５０８を形成する。引き続きＷのターゲットを
用いてＡｒ雰囲気中で反応性スパッタリングを行うか、
または、ＷＦ6 、ＳｉＨ4 ガスを用いたＣＶＤ法によ
り、厚さ約１００ｎｍのＷ膜５０９を形成する。Next, a dilute hydrofluoric acid treatment is performed to remove the natural oxide film formed on the polycrystalline silicon 507,
By performing reactive sputtering in a mixed gas of Ar and N 2 using a W target, WSi having a film thickness of about 5 nm is obtained.
An xNy film 508 is formed. If reactive sputtering is subsequently performed in an Ar atmosphere using a W target,
Alternatively, a W film 509 having a thickness of about 100 nm is formed by a CVD method using WF 6 and SiH 4 gas.
【０１８１】次にＳｉＨ2 Ｃｌ2 、ＮＨ3 ガスを用いた
成長温度８００℃、３０分のＬＰ（Low Pressure）ＣＶ
Ｄ法により、厚さ約２５０ｎｍのＳｉＮx 膜５１０を形
成する。Next, LP (Low Pressure) CV using SiH 2 Cl 2 and NH 3 gas for 30 minutes at a growth temperature of 800 ° C.
The SiN x film 510 having a thickness of about 250 nm is formed by the D method.
【０１８２】この８００℃、３０分程度のＳｉＮx 膜の
形成工程により、従来多結晶シリコン中に含まれる不純
物がＷ中に拡散し問題になっていたが、拡散防止膜とし
て本発明のＷＳｉx Ｎy 膜５０８を用いることにより、
多結晶シリコン膜５０７からＷ膜５０９への不純物拡散
を抑制することができる。By the step of forming the SiN x film at 800 ° C. for about 30 minutes, the impurity contained in the polycrystalline silicon has conventionally been diffused into W, which poses a problem. However, as a diffusion prevention film, WSi x of the present invention is used. By using the N y film 508,
Impurity diffusion from the polycrystalline silicon film 507 to the W film 509 can be suppressed.
【０１８３】次にレジストを用いて所望のゲート電極ま
たは配線のパターンを形成し、これをマスクとしてＳｉ
Ｎx 膜５１０をＲＩＥ法を用いて除去し、前記ＳｉＮx
膜をマスクとしてＷ膜５０９、ＷＳｉx Ｎy 膜５０８、
および多結晶シリコン膜５０７をＲＩＥ法を用いてパタ
ーニングし、多層構造のゲート電極または配線を形成す
る。Next, a desired gate electrode or wiring pattern is formed by using a resist, and using this as a mask, Si is formed.
The N x film 510 is removed by RIE to remove the SiN x film.
Using the film as a mask, a W film 509, a WSi x N y film 508,
Then, the polycrystalline silicon film 507 is patterned by using the RIE method to form a multi-layered gate electrode or wiring.
【０１８４】次に、Ｈ2 Ｏ、Ｈ2 ，Ｎ2 雰囲気中で８０
０℃、３０分の選択酸化を行って図１９（ｃ）に示す酸
化膜５１１を形成する。選択酸化によりＷを酸化するこ
となく、シリコンのみを酸化することができ、シリコン
基板表面およびゲート電極の多結晶シリコンの側面に酸
化膜を形成することができる。Next, in an atmosphere of H 2 O, H 2 , and N 2 , 80
Selective oxidation is performed at 0 ° C. for 30 minutes to form an oxide film 511 shown in FIG. Only silicon can be oxidized by the selective oxidation without oxidizing W, and an oxide film can be formed on the surface of the silicon substrate and the side surface of the polycrystalline silicon of the gate electrode.
【０１８５】次にソース／ドレイン領域に、加速電圧２
０ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件で、Ａｓ
が浅くイオン注され、ＬＤＤ（Lightly Doped Drain ）
領域５１２を形成する。引き続きゲート電極上に厚さ約
５０ｎｍのＳｉＮx を形成した後、ＲＩＥ法を用いて異
方性エッチングを行うことにより、図１９（ｃ）に示す
ようにゲート側壁にＳｉＮx 膜５１３が形成されたゲー
ト構造を得る。このように側壁を設けたゲートの上か
ら、加速電圧６０ｋｅＶ、ドーズ量７×１０15／ｃｍ2
でＡｓを深くイオン注入することにより、ソース／ドレ
イン領域５１４を形成する。Next, an acceleration voltage of 2 is applied to the source / drain regions.
As under the conditions of 0 keV and a dose amount of 5 × 10 14 / cm 2.
LDD (Lightly Doped Drain)
A region 512 is formed. Subsequently, SiN x having a thickness of about 50 nm is formed on the gate electrode, and then anisotropic etching is performed using the RIE method to form a SiN x film 513 on the side wall of the gate as shown in FIG. 19C. Get the gate structure. From the top of the gate thus provided with the side wall, an acceleration voltage of 60 keV and a dose of 7 × 10 15 / cm 2
Then, As is deeply ion-implanted, source / drain regions 514 are formed.
【０１８６】注入したＡｓを活性化するために、Ｎ2 雰
囲気中で温度９００℃、３０秒の熱処理を行った後、通
常の方法で層間絶縁膜の形成、Ａｌコンタクトおよび配
線等を行うことにより、ＷＳｉx Ｎy 拡散防止層を有す
るゲート電極を具備する、側壁絶縁膜付きセルフアライ
ンゲート構造のＭＯＳＦＥＴを得ることができる。In order to activate the implanted As, a heat treatment is performed at a temperature of 900 ° C. for 30 seconds in an N 2 atmosphere, and then an interlayer insulating film is formed and Al contacts and wirings are formed by a usual method. , A MOSFET having a self-aligned gate structure with a sidewall insulating film, which includes a gate electrode having a WSi x N y diffusion prevention layer can be obtained.
【０１８７】本発明の方法によれば、多層金属ゲート形
成後に行う前記８００℃、３０分の選択酸化処理、Ａｓ
不純物活性化の高温熱処理、およびＣＶＤ法を用いた層
間膜形成における８００℃、１時間程度の熱工程におい
ても、前記多層金属ゲートを構成する多結晶シリコン膜
５０７に２×１０20／ｃｍ3 の高濃度で含まれるＰがＷ
膜５０９に拡散することがなく、従って低抵抗でかつ信
頼性の高いゲート電極を具備するＭＯＳＦＥＴが得られ
る。According to the method of the present invention, the selective oxidation treatment at 800 ° C. for 30 minutes, which is performed after the formation of the multi-layer metal gate, is performed.
Even in the heat treatment at 800 ° C. for about one hour in the interlayer film formation using the CVD method and the high temperature heat treatment for activating the impurities, the polycrystalline silicon film 507 forming the multi-layer metal gate has a concentration of 2 × 10 20 / cm 3 . P contained in high concentration is W
A MOSFET having a gate electrode which does not diffuse into the film 509 and thus has low resistance and high reliability is obtained.
【０１８８】（第１０の実施形態）次に図２０を参照し
て、本発明の第１０の実施形態を説明する。図２０
（ａ）に示すように、シリコン基板６０１中にＢをイオ
ン注入し、熱拡散を行うことにより、深さ約１μｍのｐ
型領域６０２を形成する。所定の領域に厚さ約６００ｎ
ｍの素子分離酸化膜６０３を形成し、保護酸化膜（不図
示）を形成した後、ＭＯＳＦＥＴの閾値を合わせるため
のイオン注入を行う（斜線部６０５）。(Tenth Embodiment) Next, a tenth embodiment of the present invention will be described with reference to FIG. FIG.
As shown in (a), by ion-implanting B into the silicon substrate 601, and performing thermal diffusion, p of a depth of about 1 μm is obtained.
A mold region 602 is formed. Approximately 600n thickness in a predetermined area
After forming a device isolation oxide film 603 of m and a protective oxide film (not shown), ion implantation for adjusting the threshold value of the MOSFET is performed (hatched portion 605).
【０１８９】保護酸化膜を剥離した後、再び厚さ約１０
ｎｍの酸化を行いトンネル酸化膜６１５を形成する。引
き続きこの酸化膜６１５にＮＨ3 雰囲気中で１０００
℃、３０秒程度の窒化処理を行ない、さらに引き続き１
０００℃、３０秒程度の再酸化処理を行う。前記窒化お
よび再酸化処理は、トンネル酸化膜の界面準位や酸化膜
中のトラップを減少させる効果がある。After removing the protective oxide film, the thickness is about 10 again.
nm oxidation is performed to form a tunnel oxide film 615. Subsequently, the oxide film 615 is exposed to 1000 in an NH 3 atmosphere.
Perform nitriding treatment at ℃ for 30 seconds, and continue 1
Reoxidation treatment is performed at 000 ° C. for about 30 seconds. The nitriding and reoxidation treatments have the effect of reducing the interface states of the tunnel oxide film and the traps in the oxide film.
【０１９０】次に、多結晶シリコン膜６１６を約２００
ｎｍ堆積し、ＰＯＣｌ3 中で８５０℃、３０分の熱処理
を行うことにより、多結晶シリコン中にＰを導入する。
次に、多結晶シリコン上に厚さ約１０ｎｍの酸化膜６１
７を熱酸化により形成し、引き続きＬＰＣＶＤ法により
厚さ約１０ｎｍのＳｉＮx 膜６１８を形成後、そのＳｉ
Ｎx 膜表面を９００℃で３０分酸化し、酸化膜６１９を
形成する。その上に厚さ１００ｎｍの多結晶シリコン膜
６０７を堆積し，ＰＯＣｌ3 雰囲気中で８５０℃、６０
分の熱処理を行うことにより、多結晶シリコン６０７に
Ｐを導入する。Next, the polycrystalline silicon film 616 is formed to about 200.
nm is deposited and heat treatment is performed in POCl 3 at 850 ° C. for 30 minutes to introduce P into the polycrystalline silicon.
Next, an oxide film 61 having a thickness of about 10 nm is formed on the polycrystalline silicon.
7 is formed by thermal oxidation, and subsequently a SiN x film 618 having a thickness of about 10 nm is formed by the LPCVD method.
The surface of the N x film is oxidized at 900 ° C. for 30 minutes to form an oxide film 619. A polycrystalline silicon film 607 having a thickness of 100 nm is deposited thereon, and the film is deposited in a POCl 3 atmosphere at 850 ° C. and 60 ° C.
By performing heat treatment for a minute, P is introduced into the polycrystalline silicon 607.
【０１９１】その後、前記第９の実施形態と同様の工程
を経て多結晶シリコン６０７の上に、ＷＳｉx Ｎy 膜６
０８、Ｗ膜６０９、ＳｉＮx 膜６１０を図２０（ａ）に
示すように堆積し、図２０（ｂ）に示すようにレジスト
パターンを用いて多層構造のゲート電極をトンネル酸化
膜６１５の上に形成する。Then, the WSi x N y film 6 is formed on the polycrystalline silicon 607 through the same steps as those in the ninth embodiment.
08, W film 609, and SiN x film 610 are deposited as shown in FIG. 20A, and a gate electrode having a multilayer structure is formed on the tunnel oxide film 615 by using a resist pattern as shown in FIG. Form.
【０１９２】ソース／ドレイン領域にＡｓを加速電圧６
０ｋｅＶ，ドーズ量約１×１０16／ｃｍ2 でイオン注入
の後、注入した不純物を活性化するため９００℃、３０
分の熱処理を行う。その後層間膜形成とＡｌ配線等を形
成することにより、多結晶シリコン浮遊ゲート６１６
と、絶縁層６１７、６１８、６１９からなる３層の絶縁
層を介して形成された積層構造の制御ゲート（６０７−
６１０）を具備した、不揮発性メモリ用ＭＯＳＦＥＴ素
子が得られる。As is accelerated in the source / drain regions by an accelerating voltage of 6
After ion implantation at 0 keV and a dose of about 1 × 10 16 / cm 2 , 900 ° C. and 30 ° C. for activating the implanted impurities.
Heat treatment for a minute. After that, by forming an interlayer film and an Al wiring or the like, the polycrystalline silicon floating gate 616 is formed.
And a control gate (607-) having a laminated structure formed through three insulating layers of insulating layers 617, 618, and 619.
A MOSFET device for non-volatile memory having 610) is obtained.
【０１９３】このように制御ゲートにＷＳｉx Ｎy 膜６
０８を介在させることにより、前記制御ゲート形成後の
熱工程に対してゲート電極の耐熱性は著しく向上し、高
信頼性の不揮発性メモリ用ＭＯＳＦＥＴ素子を得ること
ができる。Thus, the WSi x N y film 6 is formed on the control gate.
By interposing 08, the heat resistance of the gate electrode is remarkably improved with respect to the heating process after the formation of the control gate, and a highly reliable MOSFET device for nonvolatile memory can be obtained.
【０１９４】（第１１の実施形態）次に図２１に基づき
本発明の第１１の実施形態を説明する。本実施例は第１
０の実施形態の変形例であり、前記ＷＳｉx Ｎy 膜６０
８を形成後、Ｗ膜６０９に替えてＷＳｉx 膜６２１を形
成する。前記ＷＳｉx Ｎy 膜６０８形成までの工程につ
いては、第１５の実施例と同じであるため説明を省略す
る。ＷＳｉx 膜６２１は、Ｗ5 Ｓｉ3 をターゲットとし
てＡｒ雰囲気中でスパッタするか、またはＷＦ6 ，Ｓｉ
Ｈ4 を原料ガスとするＣＶＤ法により、厚さ約３００ｎ
ｍに堆積される。(Eleventh Embodiment) Next, an eleventh embodiment of the present invention will be described with reference to FIG. This embodiment is the first
It is a modified example of the embodiment of No. 0, and the WSi x N y film 60.
8 is formed, a WSi x film 621 is formed instead of the W film 609. The steps up to the formation of the WSi x N y film 608 are the same as in the fifteenth embodiment, so a description thereof will be omitted. The WSi x film 621 is formed by sputtering W 5 Si 3 in an Ar atmosphere or by using WF 6 , Si.
The thickness is about 300n by the CVD method using H 4 as the source gas.
deposited in m.
【０１９５】レジストを用いてパターニングの後、シリ
コン膜６１６を選択酸化し、ソース／ドレイン領域へ加
速エネルギー６０ｋｅＶ、ドーズ量５×１０15／ｃｍ2
の条件でＡｓをイオン注入する。引き続き注入された不
純物の活性化を兼ねて，Ｏ2雰囲気中で９００℃、６０
分程度の酸化処理を行う。このときの酸化量はゲートに
要求される耐圧の大きさに応じて適宜に決定する。After patterning with a resist, the silicon film 616 is selectively oxidized to give an acceleration energy of 60 keV to the source / drain regions and a dose amount of 5 × 10 15 / cm 2.
As is ion-implanted under the condition of. Then, at 900 ° C. in an O 2 atmosphere at 60 ° C. for the purpose of activating the implanted impurities.
Oxidation treatment for about a minute is performed. The amount of oxidation at this time is appropriately determined according to the withstand voltage required for the gate.
【０１９６】この酸化処理工程において、前記Ａｓのイ
オン注入による酸化速度増大のため、ＷＳｉx 膜６２１
中のＳｉの消費が増加し、下地の多結晶シリコン膜６０
７からＳｉがＷＳｉx 膜６２１に供給されるようにな
る。このため、ＷＳｉx 膜６２１と多結晶シリコン膜６
０７との界面は、ＷＳｉx が多結晶シリコン中に食い込
んだ形となり、耐圧劣化の原因となることがわかった。In this oxidation treatment step, the WSi x film 621 is increased due to the increase in the oxidation rate due to the ion implantation of As.
The consumption of Si in the inside increases, and the underlying polycrystalline silicon film 60
Si is supplied to the WSi x film 621 from 7. Therefore, the WSi x film 621 and the polycrystalline silicon film 6
It was found that the interface with 07 is in a form in which WSi x bites into the polycrystalline silicon, which causes deterioration in breakdown voltage.
【０１９７】本発明によれば、多結晶シリコン膜６０７
とＷＳｉx 膜６２１との間に、ＷＳｉx Ｎy 拡散防止膜
６０８を形成したことにより、前記酸化処理工程中に、
多結晶シリコン中に高濃度に含まれる不純物がＷＳｉx
膜６２１中に拡散することが防止されると同時に、下地
多結晶シリコン膜６０７からＷＳｉx 膜６２１へのＳｉ
の吸い出しが抑制されるため、耐圧劣化は見られなかっ
た。According to the present invention, the polycrystalline silicon film 607
Since the WSi x N y diffusion prevention film 608 is formed between the WSi x film 621 and the WSi x film 621, during the oxidation treatment step,
Impurity contained in high concentration in polycrystalline silicon is WSi x
At the same time as preventing diffusion into the film 621, Si from the underlying polycrystalline silicon film 607 to the WSi x film 621 is prevented.
Since the sucking out was suppressed, no deterioration in pressure resistance was observed.
【０１９８】次に層間絶縁膜とＡｌ配線等を行うことに
より高信頼性の不揮発性メモリ用ＭＯＳＦＥＴ素子を得
ることができる。Next, a highly reliable non-volatile memory MOSFET element can be obtained by forming an interlayer insulating film and Al wiring.
【０１９９】（第１２の実施形態）図２２は本発明の第
１２の実施形態に係わる相補型ＭＯＳＦＥＴ（ＣＭＯＳ
ＦＥＴ）の構成を示す断面図である。各々のＭＯＳＦＥ
Ｔは、シリコン膜７０７または７０７’、Ｗ膜７０９を
含む積層ゲート構造を有している。(Twelfth Embodiment) FIG. 22 shows a complementary MOSFET (CMOS) according to a twelfth embodiment of the present invention.
FIG. 3 is a cross-sectional view showing the configuration of FET). Each MOSFE
T has a stacked gate structure including a silicon film 707 or 707 ′ and a W film 709.
【０２００】前述のように、ポリサイドやポリメタル等
の積層構造では、熱工程で熱の影響を受け易く、シリコ
ン中の不純物が熱拡散により高融点金属またはシリサイ
ド中に拡散してしまうという欠点がある。このような拡
散により、シリコン中の不純物濃度が低下し、ゲート電
圧を反転側に印加した場合には、図２３（ｂ）に示すよ
うにゲートシリコン８０２中に空乏層８０２’が現れ、
トランジスタの駆動能力を低下させる。この現象はゲー
ト空乏化として知られている。なお、図２３（ａ）はゲ
ート電圧が印加されない状態を表し、参照番号８０１は
シリコン基板、８０６はゲート絶縁膜、８０２はシリコ
ン膜、８０４はＷ膜、８０５はソース／ドレイン領域を
それぞれ表す。As described above, the laminated structure of polycide, polymetal, or the like has a drawback in that it is easily affected by heat in the heating process and impurities in silicon are diffused into refractory metal or silicide by thermal diffusion. . Due to such diffusion, the impurity concentration in silicon decreases, and when a gate voltage is applied to the inversion side, a depletion layer 802 ′ appears in the gate silicon 802 as shown in FIG.
The drive capability of the transistor is reduced. This phenomenon is known as gate depletion. 23A shows a state in which a gate voltage is not applied, reference numeral 801 indicates a silicon substrate, 806 indicates a gate insulating film, 802 indicates a silicon film, 804 indicates a W film, and 805 indicates source / drain regions.
【０２０１】また、ＣＭＯＳＦＥＴに上記の積層構造を
用いた場合、図２４（ａ），（ｂ）に模式的に示すよう
に、高融点金属（またはシリサイド）８０４中に拡散し
た不純物（矢印８１０で示す）がｐ型、ｎ型領域を相互
に拡散してゲートの仕事関数を変え、閾値電圧が変化す
るという問題がある。この現象は、一般にＣＭＯＳの不
純物相互拡散と呼ばれる問題である。When the above-mentioned laminated structure is used for the CMOSFET, as shown in FIGS. 24 (a) and 24 (b), impurities diffused in the refractory metal (or silicide) 804 (indicated by the arrow 810). There is a problem in that the threshold voltage changes due to the mutual diffusion of p-type and n-type regions to change the work function of the gate. This phenomenon is a problem generally called impurity interdiffusion of CMOS.
【０２０２】本実施例は、上記の不純物相互拡散を抑制
する構成を提供する実施例である。図２５ないし図２８
に示した製造プロセスに従って、本実施例の説明を行
う。The present embodiment is an embodiment which provides a structure for suppressing the above-mentioned impurity mutual diffusion. 25 to 28
This embodiment will be described according to the manufacturing process shown in FIG.
【０２０３】まず、フォトリソグラフィ技術を用いて所
定の領域にレジストパターンを形成し、これをマスクと
してシリコン基板にＢまたはＧａまたはＩｎをイオン注
入する。同様に所定の領域にＰまたはＡｓまたはＳｂを
イオン注入する。引き続き熱拡散を行って、深さ約１μ
ｍのｐ型領域７２２とｎ型領域７２２’を形成する（図
２５）。First, a resist pattern is formed in a predetermined region by using a photolithography technique, and using this as a mask, B, Ga or In is ion-implanted into a silicon substrate. Similarly, P, As, or Sb is ion-implanted into a predetermined region. Continue thermal diffusion to a depth of approximately 1μ
A p-type region 722 and an n-type region 722 ′ of m are formed (FIG. 25).
【０２０４】次に所定の領域に厚さ６００ｎｍの素子分
離用酸化膜７０３を形成する（図２６（ａ））。次に厚
さ１０ｎｍ程度の保護酸化膜形成後，ＭＯＳＦＥＴの閾
値を合わせるためのイオン注入を行い、前記保護酸化膜
を剥離した後再度厚さ約１０ｎｍのゲート酸化膜７０６
を形成する（図２６（ｂ））。引き続き厚さ約１００ｎ
ｍのシリコン膜７０７を堆積する。このときシリコン７
０７は非晶質または多結晶、またはシリコン基板と部分
的に接触させて、横方向エピタキシャル成長により、単
結晶としたものであってもよい。Next, an element isolation oxide film 703 having a thickness of 600 nm is formed in a predetermined region (FIG. 26A). Next, after forming a protective oxide film with a thickness of about 10 nm, ion implantation for adjusting the threshold value of the MOSFET is performed, the protective oxide film is removed, and then a gate oxide film 706 with a thickness of about 10 nm is formed again.
Are formed (FIG. 26B). Thickness of about 100n
m silicon film 707 is deposited. At this time silicon 7
07 may be amorphous or polycrystalline, or may be made into a single crystal by lateral contact with a silicon substrate and lateral epitaxial growth.
【０２０５】ｐ型領域７２２上のシリコン膜７０７のゲ
ート形成領域に、レジストをマスクとしてＰ，Ａｓ，Ｓ
ｂ等のｎ型不純物をイオン注入し、この領域をｎ+ とす
る。同様に７２２’上のシリコン膜７０７’のゲート形
成領域に、レジストをマスクとしてＢ，Ｇａ，Ｉｎ等の
ｐ型不純物をイオン注入し、これをｐ+ とする。ゲート
領域への不純物元素の導入には気相や固相からの拡散を
用いてもよいが、不純物濃度はいずれの場合も２×１０
20／ｃｍ3 以上となるようにする（図２６（ｃ））。In the gate formation region of the silicon film 707 on the p-type region 722, P, As, S are used with the resist as a mask.
An n-type impurity such as b is ion-implanted to make this region n + . Similarly, p-type impurities such as B, Ga and In are ion-implanted into the gate formation region of the silicon film 707 'on 722' using a resist as a p + . The impurity element may be introduced into the gate region by diffusion from a gas phase or a solid phase, but the impurity concentration is 2 × 10 in any case.
It is set to 20 / cm 3 or more (FIG. 26 (c)).
【０２０６】次に、例えば希弗酸処理により、工程中シ
リコン膜７０７および７０７’の表面に形成された自然
酸化膜を除去した後に、Ｗ5 Ｓｉ3 のターゲットを用い
てＡｒ雰囲気でスパッタするか、またはＷＦ6 とＳｉＨ
4 系のＬＰＣＶＤ法を用いることにより、厚さ１０ｎｍ
以下のＷＳｉx 膜７２３を形成する（図２７（ａ））。
このＷＳｉx 膜７２３は、ＳｉとＷのコンタクトを低抵
抗化するために形成される。Next, after removing the natural oxide film formed on the surfaces of the silicon films 707 and 707 'during the process by, for example, dilute hydrofluoric acid treatment, sputtering is performed in an Ar atmosphere using a W 5 Si 3 target. , Or WF 6 and SiH
By using LPCVD method of 4 series, thickness is 10 nm
The following WSi x film 723 is formed (FIG. 27A).
The WSi x film 723 is formed to reduce the resistance of the contact between Si and W.
【０２０７】次にＷ若しくはＷＳｉx のターゲットを用
いてＡｒとＮ2 の混合ガス雰囲気中で反応性スパッタを
行うことにより、厚さ５ｎｍのＷＳｉx Ｎy 膜７０８を
形成する（図２７（ａ））。Next, reactive sputtering is performed in a mixed gas atmosphere of Ar and N 2 using a W or WSi x target to form a WSi x N y film 708 having a thickness of 5 nm (FIG. 27 (a). )).
【０２０８】引き続きＷターゲットを用いて，Ａｒガス
雰囲気中でスパッタするか、またはＷＦ6 系のＣＶＤに
より、厚さ１００ｎｍのＷ膜７０９を形成する（図２７
（ｂ）））。Subsequently, using a W target, sputtering is performed in an Ar gas atmosphere or a WF 6 -based CVD is performed to form a W film 709 having a thickness of 100 nm (FIG. 27).
(B))).
【０２０９】次に厚さ２５０ｎｍのＳｉＮx 膜７１０を
８００℃、３０分のＬＰＣＶＤ法により形成する（図２
７（ｂ））。このとき従来の工程では、多結晶シリコン
７０７および７０７’から、それぞれｎ+ およびｐ+ 型
多結晶シリコン中の不純物がＷ膜７０９に向かって拡散
し、Ｗ膜７０９の抵抗値を増加させる問題があったが、
本発明の拡散防止膜ＷＳｉx Ｎy ７０８を用いることに
より、前記シリコン膜からＷ膜への不純物拡散を防止す
ることができる。これにより、図２３（ｂ）に示したよ
うなゲートの空乏化や図２４（ｂ）に示したような相互
拡散を防止することができる。Next, a 250 nm thick SiN x film 710 is formed by LPCVD at 800 ° C. for 30 minutes (FIG. 2).
7 (b)). At this time, in the conventional process, the impurities in the n + and p + type polycrystalline silicon diffuse from the polycrystalline silicon 707 and 707 ′ toward the W film 709, respectively, and the resistance value of the W film 709 increases. There was,
By using the diffusion prevention film WSi x N y 708 of the present invention, it is possible to prevent the diffusion of impurities from the silicon film to the W film. As a result, it is possible to prevent depletion of the gate as shown in FIG. 23 (b) and mutual diffusion as shown in FIG. 24 (b).
【０２１０】続いて、フォトリソグラフィ技術を用い
て、所望のゲート電極またはゲート配線の形状にレジス
トパターン７５０を形成し（図２７（ｃ））、レジスト
パターン７５０をマスクとしてＳｉＮx 膜７１０をＲＩ
Ｅ法を用いてパターニングする。 次にレジスト７５０
をアッシャーを用いて除去し、パターニングされたＳｉ
Ｎx 膜７１０をマスクとしてＷ膜７０９，ＷＳｉx Ｎy
膜７０８、ＷＳｉx 膜７２３およびＳｉ膜７０７、ある
いは７０７’をＲＩＥ法を用いてパターニングし、ゲー
ト電極あるいは配線を形成する（図２８（ａ））。Then, a resist pattern 750 is formed in a desired shape of the gate electrode or the gate wiring by using the photolithography technique (FIG. 27C), and the SiN x film 710 is RI using the resist pattern 750 as a mask.
Patterning is performed using the E method. Next, the resist 750
Is removed using an asher and patterned Si
W film 709, WSi x N y using the N x film 710 as a mask
The film 708, the WSi x film 723, and the Si film 707 or 707 'are patterned by the RIE method to form a gate electrode or a wiring (FIG. 28A).
【０２１１】次にＨ2 Ｏ、Ｈ2 ，Ｎ2 ガス雰囲気中で８
００℃、３０分の選択酸化を行う。この選択酸化により
Ｗを酸化することなくシリコンのみを酸化して、シリコ
ン基板およびゲート電極のシリコン部分の側面に酸化膜
７１１を形成する。Next, in a H 2 O, H 2 , N 2 gas atmosphere, 8
Selective oxidation is performed at 00 ° C. for 30 minutes. By this selective oxidation, only silicon is oxidized without oxidizing W to form an oxide film 711 on the side surfaces of the silicon portion of the silicon substrate and the gate electrode.
【０２１２】次にｐ型領域７２２のソース／ドレイン領
域にＡｓを加速電圧２０ｋｅＶ、ドーズ量５×１０14／
ｃｍ2 の条件でイオン注入する。またｎ型領域７２２’
のソース／ドレイン領域にはＢＦ2 を加速電圧２０ｋｅ
Ｖ、ドーズ量５×１０14／ｃｍ2 の条件でイオン注入す
る。これにより、低濃度のソース／ドレイン領域７１
２、７１２’を形成する（図２８（ｂ））。Next, As is added to the source / drain regions of the p-type region 722 at an accelerating voltage of 20 keV and a dose of 5 × 10 14 /
Ions are implanted under the condition of cm 2 . Also, the n-type region 722 '
BF 2 is applied to the source / drain regions of accelerating voltage 20 ke
Ion implantation is performed under the conditions of V and a dose amount of 5 × 10 14 / cm 2 . As a result, the low concentration source / drain region 71 is formed.
2, 712 'are formed (FIG. 28 (b)).
【０２１３】次にＣＶＤ法により、厚さ５０ｎｍ程度の
ＳｉＮx 膜を堆積し、引き続きＲＩＥ法を用いて異方性
エッチングを行うことにより、ゲート側壁にＳｉＮx 膜
７１３を形成する（図２８（ｂ））。Next, a SiN x film with a thickness of about 50 nm is deposited by the CVD method, and then anisotropic etching is performed using the RIE method to form the SiN x film 713 on the gate sidewall (FIG. 28 ( b)).
【０２１４】その後、ｐ型領域７２２のソース／ドレイ
ン領域にＡｓを加速電圧６０ｋｅＶ、ドーズ量７×１０
15／ｃｍ2 の条件でイオン注入する。またｎ型領域７２
２’のソース／ドレイン領域にはＢＦ2 を加速電圧６０
ｋｅＶ、ドーズ量７×１０15／ｃｍ2 の条件でイオン注
入する。これにより、深いソース／ドレイン領域７１
４、７１４’を形成する（図２８（ｂ）。Thereafter, the source / drain region of the p-type region 722 is doped with As at an acceleration voltage of 60 keV and a dose of 7 × 10.
Ion implantation is performed under the condition of 15 / cm 2 . In addition, the n-type region 72
BF 2 is applied to the source / drain region of 2'accelerating voltage 60.
Ion implantation is performed under the conditions of keV and dose amount of 7 × 10 15 / cm 2 . This allows deep source / drain regions 71
4, 714 'are formed (FIG. 28 (b)).
【０２１５】以下通常の方法で層間膜を形成し、Ａｌ配
線を行うことにより、信頼性に優れた相補型のＭＯＳＦ
ＥＴを得ることができる。An interlayer film is formed by a usual method and an Al wiring is formed, so that a complementary MOSF having excellent reliability can be obtained.
You can get ET.
【０２１６】本発明によれば、シリコンと金属または金
属シリサイドとの界面に拡散防止層を形成することによ
り、熱工程によってシリコン中の不純物が金属または金
属シリサイド中へ拡散することを抑制することができ
る。例えば、拡散防止層としてＷＳｉx Ｎy を用いて、
Ｗ／ＷＳｉx Ｎy ／Ｓｉの積層構造を形成した場合、Ｓ
ｉ中に１×１０20／ｃｍ3 のＡｓを含む試料に、９５０
℃３０分の熱工程を加えたとき、Ｗ中のＡｓ濃度は１×
１０18／ｃｍ3 以下である。従ってこの程度の熱処理を
加えてもＷ中の不純物濃度は十分低く抑えられているの
で，ＣＭＯＳＦＥＴにおける相互拡散が起こらない。ま
た、Ｓｉ中の不純物濃度はほぼ１×１０20／ｃｍ3 を保
つのでゲート空乏化が起こることもない。According to the present invention, the diffusion prevention layer is formed at the interface between silicon and the metal or metal silicide, so that diffusion of impurities in silicon into the metal or metal silicide due to a thermal process can be suppressed. it can. For example, using WSi x N y as the diffusion prevention layer,
When a laminated structure of W / WSi x N y / Si is formed, S
A sample containing 1 × 10 20 / cm 3 of As in i was 950
When a heat process of 30 minutes at ℃ was added, the As concentration in W was 1 ×
It is 10 18 / cm 3 or less. Therefore, even if such a heat treatment is applied, the impurity concentration in W is suppressed to a sufficiently low level, so that mutual diffusion does not occur in the CMOSFET. Further, since the impurity concentration in Si is maintained at about 1 × 10 20 / cm 3 , gate depletion does not occur.
【０２１７】なお、上記の実施形態では、高融点金属と
してＷ系の金属を用いたポリサイド、またはポリメタル
構造について説明したが、本発明の適用範囲はこれに限
定されるものではなく、その他の高融点金属または高融
点金属シリサイドとシリコンとの界面に高融点金属とシ
リコンと窒素とを含む合金から成る拡散防止層を形成す
ることにより達成することができる。また、前記拡散防
止層には前記３元素のほかに、酸素、炭素を含んでもよ
い。In the above embodiment, the polycide or the polymetal structure using the W-type metal as the refractory metal has been described, but the scope of application of the present invention is not limited to this and other high-grade metals are used. This can be achieved by forming a diffusion preventing layer made of an alloy containing a refractory metal, silicon and nitrogen at the interface between the refractory metal or refractory metal silicide and silicon. In addition to the three elements, the diffusion prevention layer may contain oxygen and carbon.
【０２１８】上述したように、本発明の半導体装置とそ
の製造方法（実施形態８ないし１２）によれば、ポリサ
イドまたはポリメタル構造の電極または配線において、
多結晶シリコン中の不純物の金属または金属シリサイド
中への拡散を抑制することができるので、電気的特性に
優れ、かつ信頼性の高い半導体装置とその製造方法を得
ることができる。As described above, according to the semiconductor device and the method of manufacturing the same (Embodiments 8 to 12) of the present invention, in the electrode or wiring having the polycide or polymetal structure,
Since diffusion of impurities in polycrystalline silicon into metal or metal silicide can be suppressed, a semiconductor device having excellent electrical characteristics and high reliability and a method for manufacturing the same can be obtained.
【０２１９】[0219]
【発明の効果】以上詳述したように本発明（請求項１）
によれば、高融点金属からなる金属膜と半導体膜との間
に導電性の酸化防止膜を設けた構造の電極（配線）を採
用しているので、後酸化工程における金属膜と半導体膜
との界面における該半導体膜の酸化を防止でき、コンタ
クト抵抗の上昇を抑制できる。したがって、高融点金属
を用いた利点が十分に発揮できるようになる。As described above in detail, the present invention (Claim 1)
Since an electrode (wiring) having a structure in which a conductive anti-oxidation film is provided between a metal film made of a refractory metal and a semiconductor film is adopted, according to the method, the metal film and the semiconductor film in the post-oxidation step are It is possible to prevent the semiconductor film from being oxidized at the interface of, and suppress an increase in contact resistance. Therefore, the advantage of using the high melting point metal can be fully exerted.
【０２２０】また、本発明（請求項２）によれば、高融
点金属からなる金属膜の下に導電性の酸化防止膜電極を
設けた構造の電極（配線）を採用しているので、後酸化
の工程における電極（配線）下の半導体層の酸化を防止
でき、該絶縁膜の厚膜化による素子特性の劣化を防止で
きる。したがって、高融点金属を用いた利点が十分に発
揮できるようになる。Further, according to the present invention (Claim 2), since the electrode (wiring) having the structure in which the conductive anti-oxidation film electrode is provided under the metal film made of refractory metal is adopted, Oxidation of the semiconductor layer under the electrode (wiring) in the oxidation step can be prevented, and deterioration of element characteristics due to thickening of the insulating film can be prevented. Therefore, the advantage of using the high melting point metal can be fully exerted.
【図１】本発明の第１の実施形態に係る試料の形成方法
を示す工程断面図。FIG. 1 is a process sectional view showing a method for forming a sample according to a first embodiment of the present invention.
【図２】図１の試料の酸化膜厚の酸化温度依存性を従来
技術と比較して示す図。2 is a diagram showing the oxidation temperature dependence of the oxide film thickness of the sample of FIG. 1 in comparison with the prior art.
【図３】本発明の第２の実施形態に係るゲート電極（ポ
リメタルゲート）の形成方法を示す工程断面図。FIG. 3 is a process cross-sectional view showing the method of forming a gate electrode (polymetal gate) according to the second embodiment of the present invention.
【図４】従来のゲート電極（ポリメタルゲート）の断面
図。FIG. 4 is a sectional view of a conventional gate electrode (polymetal gate).
【図５】本発明の第３の実施形態に係る試料の形成方法
を示す工程断面図。5A to 5C are process cross-sectional views showing a method for forming a sample according to a third embodiment of the invention.
【図６】図５の試料の酸化膜厚の酸化温度依存性を示す
図。6 is a diagram showing the oxidation temperature dependence of the oxide film thickness of the sample of FIG.
【図７】本発明の第３の実施形態に係る他の試料の形成
方法を示す工程断面図。FIG. 7 is a process cross-sectional view showing the method of forming another sample according to the third embodiment of the invention.
【図８】図５の試料の酸化膜厚の酸化温度依存性を示す
図。8 is a diagram showing the oxidation temperature dependence of the oxide film thickness of the sample of FIG.
【図９】本発明の第４の実施形態に係るゲート電極（メ
タルゲート）の形成方法を示す工程断面図。FIG. 9 is a process sectional view showing a method of forming a gate electrode (metal gate) according to a fourth embodiment of the present invention.
【図１０】本発明の第５の実施形態に係るゲート電極
（ポリメタルゲート）の形成方法を示す工程断面図。FIG. 10 is a process sectional view showing a method of forming a gate electrode (polymetal gate) according to a fifth embodiment of the present invention.
【図１１】本発明の第６の実施形態に係る電界効果型ト
ランジスタの前半の形成方法を示す工程断面図。FIG. 11 is a process sectional view showing the method of forming the first half of the field-effect transistor according to the sixth embodiment of the present invention.
【図１２】本発明の第６の実施形態に係る電界効果型ト
ランジスタの後半の形成方法を示す工程断面図。FIG. 12 is a process cross-sectional view showing the latter half of the method for forming a field-effect transistor according to the sixth embodiment of the present invention.
【図１３】本発明の第７の実施形態に係るＥＥＰＲＯＭ
用電界効果型トランジスタの形成方法を示す工程断面
図。FIG. 13 is an EEPROM according to a seventh embodiment of the present invention.
Process cross-sectional view showing a method for forming a field effect transistor for use in a semiconductor device.
【図１４】本発明の第１の実施形態に係る試料のＸＰＳ
による評価結果を示す図。FIG. 14 is an XPS of a sample according to the first embodiment of the present invention.
The figure which shows the evaluation result by.
【図１５】バリア層として窒化チタン膜を用いた従来の
ゲート電極の製造方法を示す工程断面図。FIG. 15 is a process cross-sectional view showing a conventional method of manufacturing a gate electrode using a titanium nitride film as a barrier layer.
【図１６】従来のゲート電極における酸化剤の進入経路
を示す断面図。FIG. 16 is a cross-sectional view showing an oxidant entry path in a conventional gate electrode.
【図１７】本発明の第８の実施形態におけるＡｓの拡散
抑制効果を示す図。FIG. 17 is a diagram showing an As diffusion suppressing effect according to an eighth embodiment of the present invention.
【図１８】本発明の第８の実施形態におけるＢの拡散抑
制効果を示す図。FIG. 18 is a diagram showing a B diffusion suppression effect in the eighth embodiment of the present invention.
【図１９】本発明の第９の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す工程断面図。FIG. 19 is a MOSFE according to a ninth embodiment of the present invention.
7A to 7C are process cross-sectional views showing the manufacturing method of T.
【図２０】本発明の第１０の実施形態に係わる不揮発性
メモリ用ＭＯＳＦＥＴの製造方法を示す工程断面図。FIG. 20 is a process sectional view showing the method of manufacturing the MOSFET for nonvolatile memory according to the tenth embodiment of the present invention.
【図２１】本発明の第１１の実施形態に係わる不揮発性
メモリ用ＭＯＳＦＥＴの構造を示す断面図。FIG. 21 is a sectional view showing the structure of a nonvolatile memory MOSFET according to an eleventh embodiment of the present invention.
【図２２】本発明の第１２の実施形態に係わる相補型Ｍ
ＯＳＦＥＴの構造を示す断面図。FIG. 22 is a complementary M according to the twelfth embodiment of the present invention.
Sectional drawing which shows the structure of OSFET.
【図２３】従来の相補型ＭＯＳＦＥＴの問題点を説明す
るためのトランジスタの断面図。FIG. 23 is a cross-sectional view of a transistor for explaining a problem of a conventional complementary MOSFET.
【図２４】従来の相補型ＭＯＳＦＥＴの平面図と、不純
物の相互拡散を説明するための断面図。FIG. 24 is a plan view of a conventional complementary MOSFET and a cross-sectional view for explaining mutual diffusion of impurities.
【図２５】本発明の第１２の実施形態に係わる相補型Ｍ
ＯＳＦＥＴの製造工程を説明するための断面図。FIG. 25 is a complementary M according to the twelfth embodiment of the present invention.
Sectional drawing for demonstrating the manufacturing process of OSFET.
【図２６】本発明の第１２の実施形態に係わる相補型Ｍ
ＯＳＦＥＴの製造工程の次の段階を説明するための断面
図。FIG. 26 is a complementary M according to the twelfth embodiment of the present invention.
Sectional drawing for demonstrating the next step of the manufacturing process of OSFET.
【図２７】本発明の第１２の実施形態に係わる相補型Ｍ
ＯＳＦＥＴの製造工程の次の段階を説明するための断面
図。FIG. 27 is a complementary M according to the twelfth embodiment of the present invention.
Sectional drawing for demonstrating the next step of the manufacturing process of OSFET.
【図２８】本発明の第１２の実施形態に係わる相補型Ｍ
ＯＳＦＥＴの製造工程の次の段階を説明するための断面
図。FIG. 28 is a complementary M according to the twelfth embodiment of the present invention.
Sectional drawing for demonstrating the next step of the manufacturing process of OSFET.
１…シリコン基板 ２…窒化タングステン膜 ３…タングステン膜 ４…酸化剤 １０…シリコン基板 １１…酸化シリコン膜（ゲート酸化膜） １２…多結晶シリコン膜 １３…窒化タングステン膜 １４…タングステン膜 １５…ＷＳｉＮ膜（酸化防止膜） １６…シリコン窒化膜 １７…フォトレジストパターン １８…コーナー部分 １９…シリコン酸化膜 ２０…酸化剤 ２０ａ…シリコン基板 ２１…シリコン酸化膜 ２２…窒化タングステン膜 ２３…タングステン膜 ３０…シリコン基板 ３１…シリコン酸化膜 ３２…ＷＳｉＮ膜（酸化防止膜） ３３…Ｗ膜 ４０…シリコン基板 ４１…シリコン酸化膜（ゲート酸化膜） ４２…ＷＳｉＮ膜（酸化防止膜） ４３…タングステン膜 ４４…シリコン窒化膜 ４５…フォトレジストパターン ４６…酸化剤 ４７…コーナ部分 ５０…シリコン基板 ５１…シリコン酸化膜（ゲート酸化膜） ５２…多結晶シリコン膜 ５３…ＷＳｉＣ膜（酸化防止膜） ５４…タングステン膜 ５５…シリコン窒化膜 ５６…フォトレジストパターン ５７…酸化剤 ６０…シリコン基板 ６１…素子分離絶縁膜 ６２…ゲート酸化膜 ６３…多結晶シリコン膜 ６４…窒化タングステン膜 ６５…タングステン膜 ６６…ＷＳｉＮ層 ６７…シリコン窒化膜 ６８…レジストパターン ６９…コーナー部分 ７０…不純物拡散層 ７１…窒化シリコン膜 ７２…不純物拡散層 ７３…金属シリサイド層 ７４…層間絶縁膜 ７５…レジストパターン ８０…基板 ８１…トンネル酸化膜 ８２…多結晶シリコン膜 ８３…ＯＮＯ膜 ８４…ＷＳｉＮ ８５…タングステン膜 ８６…シリコン窒化膜 ８７…レジストパターン DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Tungsten nitride film 3 ... Tungsten film 4 ... Oxidizing agent 10 ... Silicon substrate 11 ... Silicon oxide film (gate oxide film) 12 ... Polycrystalline silicon film 13 ... Tungsten nitride film 14 ... Tungsten film 15 ... WSiN film (Antioxidant film) 16 ... Silicon nitride film 17 ... Photoresist pattern 18 ... Corner portion 19 ... Silicon oxide film 20 ... Oxidizer 20a ... Silicon substrate 21 ... Silicon oxide film 22 ... Tungsten nitride film 23 ... Tungsten film 30 ... Silicon substrate 31 ... Silicon oxide film 32 ... WSiN film (antioxidation film) 33 ... W film 40 ... Silicon substrate 41 ... Silicon oxide film (gate oxide film) 42 ... WSiN film (antioxidation film) 43 ... Tungsten film 44 ... Silicon nitride film 45 ... Photoresist pattern 46 ... Oxidizing agent 47 ... Area 50 ... Silicon substrate 51 ... Silicon oxide film (gate oxide film) 52 ... Polycrystalline silicon film 53 ... WSiC film (antioxidation film) 54 ... Tungsten film 55 ... Silicon nitride film 56 ... Photoresist pattern 57 ... Oxidizing agent 60 ... Silicon substrate 61 ... Element isolation insulating film 62 ... Gate oxide film 63 ... Polycrystalline silicon film 64 ... Tungsten nitride film 65 ... Tungsten film 66 ... WSiN layer 67 ... Silicon nitride film 68 ... Resist pattern 69 ... Corner part 70 ... Impurity Diffusion layer 71 ... Silicon nitride film 72 ... Impurity diffusion layer 73 ... Metal silicide layer 74 ... Interlayer insulating film 75 ... Resist pattern 80 ... Substrate 81 ... Tunnel oxide film 82 ... Polycrystalline silicon film 83 ... ONO film 84 ... WSiN 85 ... Tungsten Film 86 ... Silicon nitride film 87 ... Resist pattern turn
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須黒 恭一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Kyoichi Suguro, Inventor Toshiba R & D Center, Komukai Toshiba-cho, Kawasaki City, Kanagawa Prefecture
Claims (10)
的に設けられた積層膜とを具備し、前記積層膜は半導体
膜と、 前記半導体膜上に設けられた高融点金属からなる金属膜
と、 前記金属膜と前記半導体膜との間に設けられ、これら膜
の界面における前記半導体膜の酸化を防止するための導
電性の酸化防止膜と、 前記半導体膜の側面に形成され、かつ前記半導体膜の上
下端部にバーズビーク状に食い込むように形成された酸
化膜と、を有することを特徴とする半導体装置。1. A semiconductor substrate, and a laminated film insulatingly provided on the semiconductor substrate, wherein the laminated film is a semiconductor film, and a metal film made of a refractory metal provided on the semiconductor film. And a conductive anti-oxidation film provided between the metal film and the semiconductor film, for preventing oxidation of the semiconductor film at the interface between these films, and formed on a side surface of the semiconductor film, and A semiconductor device, comprising: an oxide film formed so as to bite into a bird's beak shape at upper and lower ends of the semiconductor film.
と、 前記金属膜と前記絶縁膜との間に設けられ、前記絶縁膜
と前記半導体領域との界面における前記半導体領域の酸
化を防止するための導電性の酸化防止膜と、を具備し、 前記酸化防止膜の側端部下の前記半導体領域にバーズビ
ーク状に食い込むように酸化膜が形成されていることを
特徴とする半導体装置。2. A semiconductor region provided on a substrate, an insulating film formed on the semiconductor region, a metal film made of a refractory metal provided on the insulating film, the metal film and the insulating film. And a conductive anti-oxidation film for preventing oxidation of the semiconductor region at the interface between the insulating film and the semiconductor region, and the conductive film under the side end of the anti-oxidation film. A semiconductor device, wherein an oxide film is formed so as to bite into a semiconductor region in a bird's beak shape.
なくとも一方と、高融点金属と、シリコンとを含むこと
を特徴とする請求項１および２のいずれかに記載の半導
体装置。3. The semiconductor device according to claim 1, wherein the antioxidant film contains at least one of nitrogen and carbon, a refractory metal, and silicon.
コンからなる膜若しくは領域であり、 前記高融点金属は、その窒化物および炭化物の少なくと
も一方を形成する際に生じるギブスの自由エネルギーの
低下値から、シリコンの窒化物および炭化物の少なくと
も一方を形成する際に生じるギブスの自由エネルギーの
低下値を引いた値が負となる金属であることを特徴とす
る請求項１および２のいずれかに記載の半導体装置。4. The semiconductor film or the semiconductor region is a film or a region made of silicon, and the refractory metal has a lowering value of Gibbs free energy generated when forming at least one of a nitride and a carbide thereof. 3. The semiconductor according to claim 1, wherein the metal has a negative value obtained by subtracting the lowering value of Gibbs free energy generated when forming at least one of silicon nitride and carbide. apparatus.
ｎ，Ｃｏの少なくとも１つであることを特徴とする請求
項１および２のいずれかに記載の半導体装置。5. The refractory metal is Mo, W, Cr, Z.
3. The semiconductor device according to claim 1, wherein the semiconductor device is at least one of n and Co.
も一方を形成する際に生じるギブスの自由エネルギーの
低下値から、シリコンからその窒化物および炭素物の少
なくとも一方を形成する際に生じるギブスの自由エネル
ギーの低下値を引いた値が負となる金属を用いて、前記
シリコン膜上に窒素および炭素の少なくとも一方と前記
高融点金属とを含む膜を形成する工程と、 熱処理により、前記膜を前記高融点金属からなる金属膜
に変えるとともに、前記金属膜と前記シリコン膜との界
面に、窒素および炭素の少なくとも一方と前記高融点金
属とシリコンとを含む導電性の酸化防止膜を形成して、
前記金属膜、前記酸化防止膜および前記シリコン膜の積
層膜を含む電極および配線の少なくとも一方を形成する
工程と、 前記シリコン膜に酸化処理を施す工程と、を有すること
を特徴とする半導体装置の製造方法。6. From the step of forming a silicon film on a substrate and the lowering value of the Gibbs free energy that occurs when forming at least one of its nitride and carbide as a refractory metal, from silicon to its nitride and A metal having a negative value obtained by subtracting the lowering value of Gibbs free energy generated when forming at least one of carbonaceous materials is used, and at least one of nitrogen and carbon and the refractory metal are included on the silicon film. A step of forming a film and a heat treatment to change the film into a metal film made of the refractory metal, and at the interface between the metal film and the silicon film, at least one of nitrogen and carbon and the refractory metal and silicon. By forming a conductive antioxidant film containing
A semiconductor device comprising: a step of forming at least one of an electrode and a wiring including a laminated film of the metal film, the antioxidant film, and the silicon film; and a step of subjecting the silicon film to an oxidation treatment. Production method.
と、 前記酸化防止膜上に高融点金属からなる金属膜を形成す
る工程と、 前記金属膜、前記酸化防止膜および前記半導体膜から成
る積層膜をエッチングして、前記積層膜を含む電極およ
び配線の少なくとも一方を形成する工程と、 前記半導体膜に酸化処理を施す工程とを有することを特
徴とする半導体装置の製造方法。7. A step of forming a semiconductor film on a substrate, a step of forming a conductive antioxidant film on the semiconductor film, and a step of forming a metal film made of a refractory metal on the antioxidant film. And a step of etching a laminated film including the metal film, the antioxidant film, and the semiconductor film to form at least one of an electrode and a wiring including the laminated film; and a step of subjecting the semiconductor film to an oxidation treatment. A method of manufacturing a semiconductor device, comprising:
と、 前記絶縁膜上に導電性の酸化防止膜を形成する工程と、 前記酸化防止膜上に高融点金属からなる金属膜を形成す
る工程と、 前記金属膜、前記酸化防止膜から成る積層膜をエッチン
グして、前記積層膜を含む電極および配線の少なくとも
一方を形成する工程と、 前記半導体領域に酸化処理を施す工程とを有することを
特徴とする半導体装置の製造方法。8. A step of forming an insulating film on a semiconductor region, a step of forming a conductive antioxidant film on the insulating film, and a metal film made of a refractory metal on the antioxidant film. And a step of etching at least one of an electrode and a wiring including the laminated film by etching the laminated film including the metal film and the antioxidant film, and a step of subjecting the semiconductor region to an oxidation treatment. A method for manufacturing a semiconductor device, comprising:
含む雰囲気下で行われることを特徴とする請求項６、７
および８のいずれかに記載の半導体装置の製造方法。9. The method according to claim 6, wherein the step of performing the oxidation treatment is performed in an atmosphere containing hydrogen and water.
9. A method of manufacturing a semiconductor device according to any one of 8 and 8.
Ｚｎ，Ｃｏの少なくとも１つであることを特徴とする請
求項６、７および８のいずれかに記載の半導体装置の製
造方法。10. The refractory metal is Mo, W, Cr,
9. The method for manufacturing a semiconductor device according to claim 6, wherein the semiconductor device is at least one of Zn and Co.
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