JPH09307899A - 可変長復号装置 - Google Patents
可変長復号装置Info
- Publication number
- JPH09307899A JPH09307899A JP11683496A JP11683496A JPH09307899A JP H09307899 A JPH09307899 A JP H09307899A JP 11683496 A JP11683496 A JP 11683496A JP 11683496 A JP11683496 A JP 11683496A JP H09307899 A JPH09307899 A JP H09307899A
- Authority
- JP
- Japan
- Prior art keywords
- variable length
- coefficient information
- length decoding
- information
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 プロセッサとの協働により可変長復号処理を
行う際のプロセッサの空き時間の発生を防止して復号処
理全体の速度を向上させる。 【解決手段】 ＶＬＣ復号部１２は、画像情報の各ブロ
ックのＤＣＴ係数情報を可変長符号化してなる可変長符
号化情報を入力し、ＣＰＵ３との協働で復号する。復号
されたＤＣＴ係数情報は、ラン・レベル復号部１４によ
り、ブロック単位でメモリ１５の各割り当て位置にジク
ザクスキャンに沿って順次記憶される。ＶＬＣ復号部１
２とラン・レベル復号部１４との間には、ＦＩＦＯバッ
ファ１３が設けられる。ＦＩＦＯバッファ１３は、ＶＬ
Ｃ復号部１２による１マクロブロック分の連続的な復号
処理を可能にする。
行う際のプロセッサの空き時間の発生を防止して復号処
理全体の速度を向上させる。 【解決手段】 ＶＬＣ復号部１２は、画像情報の各ブロ
ックのＤＣＴ係数情報を可変長符号化してなる可変長符
号化情報を入力し、ＣＰＵ３との協働で復号する。復号
されたＤＣＴ係数情報は、ラン・レベル復号部１４によ
り、ブロック単位でメモリ１５の各割り当て位置にジク
ザクスキャンに沿って順次記憶される。ＶＬＣ復号部１
２とラン・レベル復号部１４との間には、ＦＩＦＯバッ
ファ１３が設けられる。ＦＩＦＯバッファ１３は、ＶＬ
Ｃ復号部１２による１マクロブロック分の連続的な復号
処理を可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、直交変換及び可
変長符号化された画像情報を可変長復号するための可変
長復号装置に関する。
変長符号化された画像情報を可変長復号するための可変
長復号装置に関する。
【０００２】
【従来の技術】ディジタル通信ネットワークや情報記憶
媒体の進歩に伴って、Ｈ．２６１，Ｈ．２６３，ＭＰＥ
Ｇ１，ＭＰＥＧ２等の種々のディジタル画像圧縮方式が
提案され、標準化されている。これらの方式における符
号化されたビットストリームは、複数の階層から構成さ
れるが、このうち、マクロブロック（ＭＢ）層のＭＢ
は、最大、輝度信号（Ｙ）を構成する４個のブロック
（ＢＫ）と色差信号（Ｃｂ，Ｃｒ）の２個のブロック
（ＢＫ）とからなる。各ブロックは８×８画素からな
り、これが離散的コサイン変換（ＤＣＴ）の単位とな
る。
媒体の進歩に伴って、Ｈ．２６１，Ｈ．２６３，ＭＰＥ
Ｇ１，ＭＰＥＧ２等の種々のディジタル画像圧縮方式が
提案され、標準化されている。これらの方式における符
号化されたビットストリームは、複数の階層から構成さ
れるが、このうち、マクロブロック（ＭＢ）層のＭＢ
は、最大、輝度信号（Ｙ）を構成する４個のブロック
（ＢＫ）と色差信号（Ｃｂ，Ｃｒ）の２個のブロック
（ＢＫ）とからなる。各ブロックは８×８画素からな
り、これが離散的コサイン変換（ＤＣＴ）の単位とな
る。
【０００３】ビットストリームは可変長符号化されてい
るので、画像デコーダの前段の可変長復号回路では、入
力されたビットストリームをレート調整用のバッファを
介した後、可変長復号し、可変長復号された各ブロック
のＤＣＴ係数情報を、ＤＣＴのジグザグスキャン方式に
基づいて、１ブロックに対応する８×８の並び替え用の
メモリに書き込んでいく処理が実行される。図１１は、
このような可変長復号処理のタイミングチャートであ
る。可変長復号器（ＶＬＤ）で復号された各ブロックＢ
０，Ｂ１，Ｂ２，…のレベル情報は、同じく復号された
ラン情報に基づいてメモリにジクザクに書き込まれ、書
き込み終了後にメモリから所定の走査方向で順番に読み
出されて逆量子化及び逆ＤＣＴ処理に供される。
るので、画像デコーダの前段の可変長復号回路では、入
力されたビットストリームをレート調整用のバッファを
介した後、可変長復号し、可変長復号された各ブロック
のＤＣＴ係数情報を、ＤＣＴのジグザグスキャン方式に
基づいて、１ブロックに対応する８×８の並び替え用の
メモリに書き込んでいく処理が実行される。図１１は、
このような可変長復号処理のタイミングチャートであ
る。可変長復号器（ＶＬＤ）で復号された各ブロックＢ
０，Ｂ１，Ｂ２，…のレベル情報は、同じく復号された
ラン情報に基づいてメモリにジクザクに書き込まれ、書
き込み終了後にメモリから所定の走査方向で順番に読み
出されて逆量子化及び逆ＤＣＴ処理に供される。
【０００４】この可変長復号処理に関してリアルタイム
デコードを実現するための種々の方式が開発されてい
る。その１つに可変長復号処理を専用のＶＬＤ回路とプ
ロセッサ（ＣＰＵ）との共同作業によって実行していく
方式が知られている。この方式では、ビットストリーム
中のＤＣＴ係数部分のように固定長符号や可変長符号が
連続する部分で、ＣＰＵはＶＬＤに復号命令を発行し、
ＶＬＤは可変長符号を連続的に復号し、１ブロックの終
了コードが検出されると、ＣＰＵに割込をかける。この
間、ＣＰＵは、ＩピクチャのＭＢの場合には、ＤＣＴ係
数のＤＣ（直流）部分の演算を行ったり、動き補償され
ているＩピクチャ以外のＭＢの場合には、ヘッダー部分
で既に解読されているパラメータを用いて動きベクトル
の再構成演算を行ったりする。
デコードを実現するための種々の方式が開発されてい
る。その１つに可変長復号処理を専用のＶＬＤ回路とプ
ロセッサ（ＣＰＵ）との共同作業によって実行していく
方式が知られている。この方式では、ビットストリーム
中のＤＣＴ係数部分のように固定長符号や可変長符号が
連続する部分で、ＣＰＵはＶＬＤに復号命令を発行し、
ＶＬＤは可変長符号を連続的に復号し、１ブロックの終
了コードが検出されると、ＣＰＵに割込をかける。この
間、ＣＰＵは、ＩピクチャのＭＢの場合には、ＤＣＴ係
数のＤＣ（直流）部分の演算を行ったり、動き補償され
ているＩピクチャ以外のＭＢの場合には、ヘッダー部分
で既に解読されているパラメータを用いて動きベクトル
の再構成演算を行ったりする。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の可変長復号装置では、図１１に示すように、１つのブ
ロックの復号処理がＤＣＴの係数情報の復号及びメモリ
への書き込み（Ｔ１）並びにメモリからの読み出し（Ｔ
２）からなり、メモリからの読み出しが終了しないと、
次のブロックの復号及びメモリへの書き込み処理が実行
できないため、１ブロックの復号に要する時間は、前述
した２つの処理のトータル時間Ｔ（＝Ｔ１＋Ｔ２）だけ
かかってしまう。このため、ＣＰＵとＶＬＤとを並列に
動作させて高速化を図っても、メモリからの読み出しの
時間が存在するために、結局、１つのブロックの復号処
理の間にＣＰＵの待ち時間が発生し、スループットが低
下する。また、ＣＰＵがこの間、別の処理を実行するこ
とも考えられるが、この場合には、ＣＰＵに頻繁に割込
をかけたり、ＤＣＴ係数部分に続く情報の先読みのため
のシーケンスが必要になる等、処理が複雑になる。
の可変長復号装置では、図１１に示すように、１つのブ
ロックの復号処理がＤＣＴの係数情報の復号及びメモリ
への書き込み（Ｔ１）並びにメモリからの読み出し（Ｔ
２）からなり、メモリからの読み出しが終了しないと、
次のブロックの復号及びメモリへの書き込み処理が実行
できないため、１ブロックの復号に要する時間は、前述
した２つの処理のトータル時間Ｔ（＝Ｔ１＋Ｔ２）だけ
かかってしまう。このため、ＣＰＵとＶＬＤとを並列に
動作させて高速化を図っても、メモリからの読み出しの
時間が存在するために、結局、１つのブロックの復号処
理の間にＣＰＵの待ち時間が発生し、スループットが低
下する。また、ＣＰＵがこの間、別の処理を実行するこ
とも考えられるが、この場合には、ＣＰＵに頻繁に割込
をかけたり、ＤＣＴ係数部分に続く情報の先読みのため
のシーケンスが必要になる等、処理が複雑になる。
【０００６】この発明は、このような問題点に鑑みなさ
れたもので、プロセッサとの協働により可変長復号処理
を行う際のプロセッサの空き時間の発生を防止して復号
処理全体の速度を向上させることができる可変長復号装
置を提供することを目的とする。
れたもので、プロセッサとの協働により可変長復号処理
を行う際のプロセッサの空き時間の発生を防止して復号
処理全体の速度を向上させることができる可変長復号装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、画像情報を
ブロック単位で直交変換して得られた係数情報を可変長
符号化してなる可変長符号化情報が入力され、この可変
長符号化情報をプロセッサとの協働で復号する可変長復
号手段と、ブロック単位で前記係数情報を記憶する記憶
手段と、前記可変長復号手段で復号された係数情報を前
記記憶手段の各割り当て位置に所定の順序で書き込む書
込手段とを備えた可変長復号装置において、前記可変長
復号手段と前記書込手段との間に、前記記憶手段への係
数情報の書き込みとこの書き込み中の係数情報のブロッ
クとは異なるブロックの係数情報の可変長復号処理とを
並列的に実行可能にするためのバッファを設けたことを
特徴とする。
ブロック単位で直交変換して得られた係数情報を可変長
符号化してなる可変長符号化情報が入力され、この可変
長符号化情報をプロセッサとの協働で復号する可変長復
号手段と、ブロック単位で前記係数情報を記憶する記憶
手段と、前記可変長復号手段で復号された係数情報を前
記記憶手段の各割り当て位置に所定の順序で書き込む書
込手段とを備えた可変長復号装置において、前記可変長
復号手段と前記書込手段との間に、前記記憶手段への係
数情報の書き込みとこの書き込み中の係数情報のブロッ
クとは異なるブロックの係数情報の可変長復号処理とを
並列的に実行可能にするためのバッファを設けたことを
特徴とする。
【０００８】この発明は、また、画像情報をブロック単
位で直交変換して得られた係数情報を可変長符号化して
なる可変長符号化情報が入力され、この可変長符号化情
報をプロセッサとの協働で復号すると共に、各ブロック
毎に復号すべき情報の終わりを示す終了情報を検出して
終了信号を出力する可変長復号手段と、ブロック単位で
前記係数情報を記憶する記憶手段と、前記可変長復号手
段で復号された係数情報を前記記憶手段の各割り当て位
置に所定の順序で書き込む書込手段と、前記記憶手段に
書き込まれた各係数情報を書き込み時とは異なる順序で
読み出す読出手段と、前記可変長復号手段と前記書込手
段との間に設けられ、前記記憶手段への係数情報の書き
込みとこの書き込み中の係数情報のブロックとは異なる
ブロックの係数情報の可変長復号処理とを並列的に実行
可能にするためのバッファと、前記可変長復号手段から
出力される各ブロック毎の終了信号に基づいて当該ブロ
ックについて前記記憶手段から読み出すべき最終アドレ
スを生成すると共に、前記読出手段がこの最終アドレス
を読み出した後に前記読出手段により読み出す係数情報
を所定値に固定して前記記憶手段を解放する最終アドレ
ス発生手段とを備えたことを特徴とする。
位で直交変換して得られた係数情報を可変長符号化して
なる可変長符号化情報が入力され、この可変長符号化情
報をプロセッサとの協働で復号すると共に、各ブロック
毎に復号すべき情報の終わりを示す終了情報を検出して
終了信号を出力する可変長復号手段と、ブロック単位で
前記係数情報を記憶する記憶手段と、前記可変長復号手
段で復号された係数情報を前記記憶手段の各割り当て位
置に所定の順序で書き込む書込手段と、前記記憶手段に
書き込まれた各係数情報を書き込み時とは異なる順序で
読み出す読出手段と、前記可変長復号手段と前記書込手
段との間に設けられ、前記記憶手段への係数情報の書き
込みとこの書き込み中の係数情報のブロックとは異なる
ブロックの係数情報の可変長復号処理とを並列的に実行
可能にするためのバッファと、前記可変長復号手段から
出力される各ブロック毎の終了信号に基づいて当該ブロ
ックについて前記記憶手段から読み出すべき最終アドレ
スを生成すると共に、前記読出手段がこの最終アドレス
を読み出した後に前記読出手段により読み出す係数情報
を所定値に固定して前記記憶手段を解放する最終アドレ
ス発生手段とを備えたことを特徴とする。
【０００９】この発明によれば、可変長復号手段と、こ
の可変長復号手段の復号結果を記憶手段に書き込む書込
手段との間にバッファを設けているので、可変長復号手
段は、復号処理が終了すれば記憶手段からの読み出し終
了を待つことなく、直ちに次のブロックの復号処理を開
始することができる。このため、可変長復号手段と協働
するプロセッサの待ち時間が発生することもなくなり、
プロセッサが直交変換係数情報の可変長復号処理に関与
している時間が短縮される。これにより、記憶手段に対
する書き込み及び読み出し処理を除いた可変長復号処理
を連続的に実行することができるので、プロセッサは、
集中的に復号処理に関与したのち、他の連続的に空いた
時間を別の処理に当てることができる。
の可変長復号手段の復号結果を記憶手段に書き込む書込
手段との間にバッファを設けているので、可変長復号手
段は、復号処理が終了すれば記憶手段からの読み出し終
了を待つことなく、直ちに次のブロックの復号処理を開
始することができる。このため、可変長復号手段と協働
するプロセッサの待ち時間が発生することもなくなり、
プロセッサが直交変換係数情報の可変長復号処理に関与
している時間が短縮される。これにより、記憶手段に対
する書き込み及び読み出し処理を除いた可変長復号処理
を連続的に実行することができるので、プロセッサは、
集中的に復号処理に関与したのち、他の連続的に空いた
時間を別の処理に当てることができる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るＭＰＥＧデコーダの概略構成を示
す図である。符号化信号（ビットストリーム）は、ＦＩ
ＦＯ（First In First Out）メモリからなるバッファ１
でレート調整されたのち、可変長復号回路２に入力され
る。可変長復号回路２は、ＣＰＵ３との協働により、Ｆ
ＩＦＯバッファ１から出力される符号化信号を可変長復
号してＤＣＴの係数情報である各周波数項のレベルを示
すランをブロック単位で復号する。この復号出力は、逆
量子化回路４で量子化特性と量子化マトリクスによって
決定される値で逆量子化されたのち、逆ＤＣＴ回路５で
逆離散的コサイン変換される。逆コサイン変換された復
号画像は、動き補償・フレーム予測回路６に供給され
る。動き補償・フレーム予測回路６では、Ｉピクチャの
場合は復号画像をそのまま復号信号として出力し、Ｐ，
Ｂのピクチャの場合は、そのタイプに応じて適宜フレー
ムメモリ７，８に格納された画像情報を動きベクトルＭ
Ｖに基づいて動き補償して予測画像を生成し、この予測
画像と復号画像とを加算処理して復号信号として出力す
る。
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るＭＰＥＧデコーダの概略構成を示
す図である。符号化信号（ビットストリーム）は、ＦＩ
ＦＯ（First In First Out）メモリからなるバッファ１
でレート調整されたのち、可変長復号回路２に入力され
る。可変長復号回路２は、ＣＰＵ３との協働により、Ｆ
ＩＦＯバッファ１から出力される符号化信号を可変長復
号してＤＣＴの係数情報である各周波数項のレベルを示
すランをブロック単位で復号する。この復号出力は、逆
量子化回路４で量子化特性と量子化マトリクスによって
決定される値で逆量子化されたのち、逆ＤＣＴ回路５で
逆離散的コサイン変換される。逆コサイン変換された復
号画像は、動き補償・フレーム予測回路６に供給され
る。動き補償・フレーム予測回路６では、Ｉピクチャの
場合は復号画像をそのまま復号信号として出力し、Ｐ，
Ｂのピクチャの場合は、そのタイプに応じて適宜フレー
ムメモリ７，８に格納された画像情報を動きベクトルＭ
Ｖに基づいて動き補償して予測画像を生成し、この予測
画像と復号画像とを加算処理して復号信号として出力す
る。
【００１１】図２は、このＭＰＥＧデコーダの可変長復
号回路２の詳細を示すブロック図である。符号化信号
は、まずレジスタ１１に入力される。レジスタ１１に格
納された符号化信号は、ＶＬＣ復号部１２とＣＰＵ３と
に供給される。ＣＰＵ３とＶＬＣ復号部１２とは、協働
して可変長復号処理を実行する。ＶＬＣ復号部１２で復
号されたＤＣＴの係数情報である各周波数項のレベルと
ランとはＦＩＦＯバッファ１３に入力されている。ＦＩ
ＦＯバッファ１３は、その後の処理とは独立して可変長
復号処理の連続的な実行を補償するためのものである。
ＦＩＦＯバッファ１３の出力は、ラン・レベル復号部１
４に供給されている。ラン・レベル復号部１４は、並び
替え用のメモリ１５への書込手段であり、ランに基づい
てメモリ１５への書き込みアドレスを生成し、メモリ１
５にレベルを書き込む。メモリ１５に書き込まれたレベ
ルは、読出回路１６によって読み出される。
号回路２の詳細を示すブロック図である。符号化信号
は、まずレジスタ１１に入力される。レジスタ１１に格
納された符号化信号は、ＶＬＣ復号部１２とＣＰＵ３と
に供給される。ＣＰＵ３とＶＬＣ復号部１２とは、協働
して可変長復号処理を実行する。ＶＬＣ復号部１２で復
号されたＤＣＴの係数情報である各周波数項のレベルと
ランとはＦＩＦＯバッファ１３に入力されている。ＦＩ
ＦＯバッファ１３は、その後の処理とは独立して可変長
復号処理の連続的な実行を補償するためのものである。
ＦＩＦＯバッファ１３の出力は、ラン・レベル復号部１
４に供給されている。ラン・レベル復号部１４は、並び
替え用のメモリ１５への書込手段であり、ランに基づい
てメモリ１５への書き込みアドレスを生成し、メモリ１
５にレベルを書き込む。メモリ１５に書き込まれたレベ
ルは、読出回路１６によって読み出される。
【００１２】次に、この可変長復号回路２の復号処理に
ついて説明する。ＶＬＣ復号部１２は、レジスタ１１か
ら供給される符号化信号からスタートコードを検出する
と、ＣＰＵ３にその旨を出力する。以後、ＶＬＣ復号部
１２とＣＰＵ１３との協働によりシンタクス部分の解読
等が実行される。画像情報のブロック部分が到来する
と、ＣＰＵ３は、ＶＬＣ復号部１２に連続復号のための
起動をかけ、ＶＬＣ復号部１２は、各ブロックの係数情
報を連続的に復号する。
ついて説明する。ＶＬＣ復号部１２は、レジスタ１１か
ら供給される符号化信号からスタートコードを検出する
と、ＣＰＵ３にその旨を出力する。以後、ＶＬＣ復号部
１２とＣＰＵ１３との協働によりシンタクス部分の解読
等が実行される。画像情報のブロック部分が到来する
と、ＣＰＵ３は、ＶＬＣ復号部１２に連続復号のための
起動をかけ、ＶＬＣ復号部１２は、各ブロックの係数情
報を連続的に復号する。
【００１３】図３はこの処理の一例である。…００１０
１００１０００…と続くビットストリームが入力される
と、ＶＬＣ復号部１２は、このビットストリームを、
“０１０１０１０”，“０１０００”，“０１１０”，
“００１０１０”，…のように、予め定められた可変長
符号（ＶＬＣ）に分割し、各ＶＬＣからランとレベルか
らなる係数情報の復号データ及びエンド・オブ・ブロッ
ク（ＥＯＢ）コードを出力する。レベル“０”の周波数
項は符号化されないので、ランは直前の周波数項から次
のレベル“０”でない周波数項との間に挿入されるレベ
ル“０”の周波数項の数を示している。
１００１０００…と続くビットストリームが入力される
と、ＶＬＣ復号部１２は、このビットストリームを、
“０１０１０１０”，“０１０００”，“０１１０”，
“００１０１０”，…のように、予め定められた可変長
符号（ＶＬＣ）に分割し、各ＶＬＣからランとレベルか
らなる係数情報の復号データ及びエンド・オブ・ブロッ
ク（ＥＯＢ）コードを出力する。レベル“０”の周波数
項は符号化されないので、ランは直前の周波数項から次
のレベル“０”でない周波数項との間に挿入されるレベ
ル“０”の周波数項の数を示している。
【００１４】メモリ１５には、図示のように１ブロック
に相当する８×８画素分の記憶領域が確保され、最初に
全領域が“０”にクリアされる。そして、Ｉピクチャの
ＭＢの場合には、先ず、ＣＰＵ３により、アドレス０に
ＤＣ成分（この例では６４）が書き込まれ、次に、可変
長復号されたランに基づいて、ラン・レベル復号部１４
が各周波数項のレベルをジクザクパターンに沿って順番
にメモリ１５に書き込んでいく。また、Ｐ，Ｂピクチャ
のＭＢの場合には、アドレス０からラン・レベル復号部
１４が各周波数項のレベルを書き込んでいく。
に相当する８×８画素分の記憶領域が確保され、最初に
全領域が“０”にクリアされる。そして、Ｉピクチャの
ＭＢの場合には、先ず、ＣＰＵ３により、アドレス０に
ＤＣ成分（この例では６４）が書き込まれ、次に、可変
長復号されたランに基づいて、ラン・レベル復号部１４
が各周波数項のレベルをジクザクパターンに沿って順番
にメモリ１５に書き込んでいく。また、Ｐ，Ｂピクチャ
のＭＢの場合には、アドレス０からラン・レベル復号部
１４が各周波数項のレベルを書き込んでいく。
【００１５】メモリ１５への書き込みアドレスは、ラン
・レベル復号部１４にて、次のように生成される。図４
は、ラン・レベル復号部１４の構成例を示す図である。
復号されたランは、加算器２１でＤ型フリップ・フロッ
プ（Ｄ−ＦＦ）２２に格納された値と加算される。加算
器２１の出力は、アドレス０にデータを書き込む場合を
除き、更に加算器２３で“１”と加算される。加算器２
３の出力ｘは、アドレス変換テーブル２４に与えられ
る。アドレス変換テーブル２４は、例えば図５に示すよ
うに、ｘの値（表中の数字）に応じたアドレスを出力す
る。図３の例では、まず最初にＤ−ＦＦ２２がリセット
され、最初のランが“０”、Ｄ−ＦＦ２２の出力が
“０”であるから、加算器２３の出力ｘは“１”とな
る。従って、それに対応するアドレスをアドレス変換テ
ーブル２４で参照するとアドレスは“１”となる。以
後、同様の動作が繰り返され、例えばＩピクチャのＭＢ
の場合には下記表１のように、順次アドレスが生成さ
れ、対応するレベルがメモリ１５に書き込まれていく。
なお、Ｐ，ＢピクチャのＭＢの場合には、最初の係数の
み１の加算を行わないので、括弧書きのようになる。
・レベル復号部１４にて、次のように生成される。図４
は、ラン・レベル復号部１４の構成例を示す図である。
復号されたランは、加算器２１でＤ型フリップ・フロッ
プ（Ｄ−ＦＦ）２２に格納された値と加算される。加算
器２１の出力は、アドレス０にデータを書き込む場合を
除き、更に加算器２３で“１”と加算される。加算器２
３の出力ｘは、アドレス変換テーブル２４に与えられ
る。アドレス変換テーブル２４は、例えば図５に示すよ
うに、ｘの値（表中の数字）に応じたアドレスを出力す
る。図３の例では、まず最初にＤ−ＦＦ２２がリセット
され、最初のランが“０”、Ｄ−ＦＦ２２の出力が
“０”であるから、加算器２３の出力ｘは“１”とな
る。従って、それに対応するアドレスをアドレス変換テ
ーブル２４で参照するとアドレスは“１”となる。以
後、同様の動作が繰り返され、例えばＩピクチャのＭＢ
の場合には下記表１のように、順次アドレスが生成さ
れ、対応するレベルがメモリ１５に書き込まれていく。
なお、Ｐ，ＢピクチャのＭＢの場合には、最初の係数の
み１の加算を行わないので、括弧書きのようになる。
【００１６】
【表１】
【００１７】ＥＯＢが検出されたら、読出回路１６がメ
モリ１５から、アドレス０，１，２，３，…の順にレベ
ルを読み出していく。このメモリ１５から読み出された
レベルが、逆量子化回路４に供給される。
モリ１５から、アドレス０，１，２，３，…の順にレベ
ルを読み出していく。このメモリ１５から読み出された
レベルが、逆量子化回路４に供給される。
【００１８】図６に以上の復号処理のタイムチャートを
示す。ＶＬＣ復号部１２から出力される可変長復号され
たランとレベルは、順次、ＦＩＦＯバッファ１３に書き
込まれるので、ＶＬＣ復号処理部１２では、メモリ１５
への書き込み及びメモリ１５からの読み出しの完了を待
たずに、ブロックＢ０，Ｂ１，Ｂ２，…と各ブロックの
復号を連続的に実行することができる。従って、ＣＰＵ
３が各ブロックの復号処理に関わる時間もＴ１に短縮さ
れる。
示す。ＶＬＣ復号部１２から出力される可変長復号され
たランとレベルは、順次、ＦＩＦＯバッファ１３に書き
込まれるので、ＶＬＣ復号処理部１２では、メモリ１５
への書き込み及びメモリ１５からの読み出しの完了を待
たずに、ブロックＢ０，Ｂ１，Ｂ２，…と各ブロックの
復号を連続的に実行することができる。従って、ＣＰＵ
３が各ブロックの復号処理に関わる時間もＴ１に短縮さ
れる。
【００１９】ＦＩＦＯバッファ１３は、ランに６ビッ
ト、レベルに１２ビットを割り当てるとすると、１８ビ
ットを１ワードとするように構成すればよい。このＦＩ
ＦＯバッファの容量としては、６４ワード×６あれば理
想的であるが、実際上は統計的にみて効率よく処理でき
るように設定するのがよい。例えば、１つのＭＢはＩピ
クチャで６ブロック、Ｐ，Ｂピクチャではそれ以下であ
るから、最大ブロック数を６として区切りのよい６４ワ
ード分の容量を設定してやれば、実用上はほとんどオー
バーフローをすることなく、充分にＤＣＴ係数情報の連
続復号処理が可能になる。このようなＤＣＴ係数情報の
連続処理が可能になると、ＤＣＴ係数の復号処理以外の
時間を連続的に確保することができるので、ＣＰＵ３
は、ビットストリームの他の部分の解析処理、即ちブロ
ックの復号以外の処理を連続的に実行可能であり、処理
が簡素化されると共に、余分な割込がかからない分だけ
処理時間を短縮することができる。
ト、レベルに１２ビットを割り当てるとすると、１８ビ
ットを１ワードとするように構成すればよい。このＦＩ
ＦＯバッファの容量としては、６４ワード×６あれば理
想的であるが、実際上は統計的にみて効率よく処理でき
るように設定するのがよい。例えば、１つのＭＢはＩピ
クチャで６ブロック、Ｐ，Ｂピクチャではそれ以下であ
るから、最大ブロック数を６として区切りのよい６４ワ
ード分の容量を設定してやれば、実用上はほとんどオー
バーフローをすることなく、充分にＤＣＴ係数情報の連
続復号処理が可能になる。このようなＤＣＴ係数情報の
連続処理が可能になると、ＤＣＴ係数の復号処理以外の
時間を連続的に確保することができるので、ＣＰＵ３
は、ビットストリームの他の部分の解析処理、即ちブロ
ックの復号以外の処理を連続的に実行可能であり、処理
が簡素化されると共に、余分な割込がかからない分だけ
処理時間を短縮することができる。
【００２０】図７は、この発明の他の実施例に係る可変
長復号回路２の構成を示すブロック図である。この実施
例は、メモリ１５からの読み出しデータがそれ以降全て
“０”であるときに切替器１７を切り換えて、固定的な
データ“０”を読出回路１６から読み出すようにして、
メモリ１５を全てのデータの読み出しが終了する前に解
放するようにしたものである。最終アドレス発生回路１
８は、そのための切替器１７の切替タイミングを与える
ものである。
長復号回路２の構成を示すブロック図である。この実施
例は、メモリ１５からの読み出しデータがそれ以降全て
“０”であるときに切替器１７を切り換えて、固定的な
データ“０”を読出回路１６から読み出すようにして、
メモリ１５を全てのデータの読み出しが終了する前に解
放するようにしたものである。最終アドレス発生回路１
８は、そのための切替器１７の切替タイミングを与える
ものである。
【００２１】最終アドレス発生回路１８は、例えば図８
に示すように、最終アドレス発生テーブル３１と最終ア
ドレス判定回路３２とから構成される。最終アドレス発
生テーブル３１は、図９に示すように、書き込みアドレ
スに対して、表中の最終アドレスを発生する。この最終
アドレス発生テーブル３１は、例えば書き込みアドレス
“２”（そのときのランは“５”）にＥＯＢが存在する
場合には、アドレス“１６”まではデータが存在し得る
ことを示している。なお、最終アドレス発生テーブル３
１は、書き込みアドレスを入力とせずに、図４に示した
ｘの値を入力とするように構成することもできる。最終
アドレス判定回路３２は、ＥＯＢの復号時にＶＬＣ復号
部１２から出力されるＥＯＢ信号が入力されたときの最
終アドレスを保持し、読み出しアドレスが最終アドレス
に一致したときに、次の読み出しアドレスから切替器１
７を固定値“０”側に切り換える。
に示すように、最終アドレス発生テーブル３１と最終ア
ドレス判定回路３２とから構成される。最終アドレス発
生テーブル３１は、図９に示すように、書き込みアドレ
スに対して、表中の最終アドレスを発生する。この最終
アドレス発生テーブル３１は、例えば書き込みアドレス
“２”（そのときのランは“５”）にＥＯＢが存在する
場合には、アドレス“１６”まではデータが存在し得る
ことを示している。なお、最終アドレス発生テーブル３
１は、書き込みアドレスを入力とせずに、図４に示した
ｘの値を入力とするように構成することもできる。最終
アドレス判定回路３２は、ＥＯＢの復号時にＶＬＣ復号
部１２から出力されるＥＯＢ信号が入力されたときの最
終アドレスを保持し、読み出しアドレスが最終アドレス
に一致したときに、次の読み出しアドレスから切替器１
７を固定値“０”側に切り換える。
【００２２】図３の例では、ＥＯＢ信号が出力されるア
ドレスが“４”であるから、最終アドレス判定回路３２
は、最終アドレス発生テーブル３１から出力される最終
アドレス“３２”を保持し、読み出しアドレスが“３
２”になったら、次の読み出しアドレス“３３”から切
替器１７を切り換える。
ドレスが“４”であるから、最終アドレス判定回路３２
は、最終アドレス発生テーブル３１から出力される最終
アドレス“３２”を保持し、読み出しアドレスが“３
２”になったら、次の読み出しアドレス“３３”から切
替器１７を切り換える。
【００２３】この実施例によれば、図１０に示すよう
に、メモリ１５からの読み出し動作が、全てのデータを
読み出す前に終了するので、その分だけメモリ１５を解
放するタイミング、即ち、次のデータをメモリ１５に書
き込むタイミングが早まることになる。このため、ＦＩ
ＦＯバッファ１３からのデータ読み出し間隔も速くな
り、先の実施例よりもＦＩＦＯバッファ１３の容量を少
なくできるという利点がある。
に、メモリ１５からの読み出し動作が、全てのデータを
読み出す前に終了するので、その分だけメモリ１５を解
放するタイミング、即ち、次のデータをメモリ１５に書
き込むタイミングが早まることになる。このため、ＦＩ
ＦＯバッファ１３からのデータ読み出し間隔も速くな
り、先の実施例よりもＦＩＦＯバッファ１３の容量を少
なくできるという利点がある。
【００２４】なお、以上の実施例では、ＭＰＥＧデコー
ダにこの発明を適用した例について述べたが、この発明
は、Ｈ．２６１，Ｈ．２６３等、直交変換係数を可変長
符号化した情報の可変長復号処理全般に適用可能である
ことはいうまでもない。
ダにこの発明を適用した例について述べたが、この発明
は、Ｈ．２６１，Ｈ．２６３等、直交変換係数を可変長
符号化した情報の可変長復号処理全般に適用可能である
ことはいうまでもない。
【００２５】
【発明の効果】以上述べたように、この発明によれば、
可変長復号手段と、この可変長復号手段の復号結果を記
憶手段に書き込む書込手段との間にバッファを設けてい
るので、可変長復号手段での連続的な復号処理が可能に
なり、可変長復号手段と協働するプロセッサの待ち時間
の発生を防止することができ、プロセッサは、集中的に
復号処理に関与したのち、他の連続的に空いた時間を別
の処理に当てることができるという効果を奏する。
可変長復号手段と、この可変長復号手段の復号結果を記
憶手段に書き込む書込手段との間にバッファを設けてい
るので、可変長復号手段での連続的な復号処理が可能に
なり、可変長復号手段と協働するプロセッサの待ち時間
の発生を防止することができ、プロセッサは、集中的に
復号処理に関与したのち、他の連続的に空いた時間を別
の処理に当てることができるという効果を奏する。
【図１】 この発明が適用されるＭＰＥＧデコーダのブ
ロック図である。
ロック図である。
【図２】 同デコーダにおける可変長復号回路のブロッ
ク図である。
ク図である。
【図３】 同回路による復号処理を説明するための図で
ある。
ある。
【図４】 同回路におけるラン・レベル復号部のブロッ
ク図である。
ク図である。
【図５】 同ラン・レベル復号部におけるアドレス変換
テーブルの内容を示す図である。
テーブルの内容を示す図である。
【図６】 同回路による復号処理のタイミングチャート
である。
である。
【図７】 この発明の他の実施例に係る可変長復号回路
のブロック図である。
のブロック図である。
【図８】 同回路における最終アドレス発生回路のブロ
ック図である。
ック図である。
【図９】 同回路における最終アドレス発生テーブルの
内容を示す図である。
内容を示す図である。
【図１０】 同回路による復号処理のタイミングチャー
トである。
トである。
【図１１】 従来の復号処理のタイミングチャートであ
る。
る。
１，１３…ＦＩＦＯバッファ、２…可変長復号回路、３
…ＣＰＵ、４…逆量子化回路、５…逆ＤＣＴ回路、６…
動き補償・フレーム予測回路、７，８…フレームメモ
リ、１１…レジスタ、１２…ＶＬＣ復号部、１４…ラン
・レベル復号部、１５…メモリ、１６…読出回路、１７
…切替器、１８…最終アドレス発生回路。
…ＣＰＵ、４…逆量子化回路、５…逆ＤＣＴ回路、６…
動き補償・フレーム予測回路、７，８…フレームメモ
リ、１１…レジスタ、１２…ＶＬＣ復号部、１４…ラン
・レベル復号部、１５…メモリ、１６…読出回路、１７
…切替器、１８…最終アドレス発生回路。
Claims (3)
- 【請求項１】 画像情報をブロック単位で直交変換して
得られた係数情報を可変長符号化してなる可変長符号化
情報が入力され、この可変長符号化情報をプロセッサと
の協働で復号する可変長復号手段と、 ブロック単位で前記係数情報を記憶する記憶手段と、 前記可変長復号手段で復号された係数情報を前記記憶手
段の各割り当て位置に所定の順序で書き込む書込手段と
を備えた可変長復号装置において、 前記可変長復号手段と前記書込手段との間に、前記記憶
手段への係数情報の書き込みとこの書き込み中の係数情
報のブロックとは異なるブロックの係数情報の可変長復
号処理とを並列的に実行可能にするためのバッファを設
けたことを特徴とする可変長復号装置。 - 【請求項２】 画像情報をブロック単位で直交変換して
得られた係数情報を可変長符号化してなる可変長符号化
情報が入力され、この可変長符号化情報をプロセッサと
の協働で復号すると共に、各ブロック毎に復号すべき情
報の終わりを示す終了情報を検出して終了信号を出力す
る可変長復号手段と、 ブロック単位で前記係数情報を記憶する記憶手段と、 前記可変長復号手段で復号された係数情報を前記記憶手
段の各割り当て位置に所定の順序で書き込む書込手段
と、 前記記憶手段に書き込まれた各係数情報を書き込み時と
は異なる順序で読み出す読出手段と、 前記可変長復号手段と前記書込手段との間に設けられ、
前記記憶手段への係数情報の書き込みとこの書き込み中
の係数情報のブロックとは異なるブロックの係数情報の
可変長復号処理とを並列的に実行可能にするためのバッ
ファと、 前記可変長復号手段から出力される各ブロック毎の終了
信号に基づいて当該ブロックについて前記記憶手段から
読み出すべき最終アドレスを生成すると共に、前記読出
手段がこの最終アドレスを読み出した後に前記読出手段
により読み出す係数情報を所定値に固定して前記記憶手
段を解放する最終アドレス発生手段とを備えたことを特
徴とする可変長復号装置。 - 【請求項３】 前記可変長復号手段は、１つのマクロブ
ロックを構成する一連のブロックの係数情報を連続的に
復号するものであり、 前記バッファは、前記可変長復号手段から連続的に供給
される復号結果を、少なくとも前記一連のブロックの係
数情報分だけ格納可能なＦＩＦＯ（先入れ先出し）バッ
ファであることを特徴とする請求項１又は２記載の可変
長復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11683496A JP3861317B2 (ja) | 1996-05-10 | 1996-05-10 | 可変長復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11683496A JP3861317B2 (ja) | 1996-05-10 | 1996-05-10 | 可変長復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307899A true JPH09307899A (ja) | 1997-11-28 |
| JP3861317B2 JP3861317B2 (ja) | 2006-12-20 |
Family
ID=14696785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11683496A Expired - Fee Related JP3861317B2 (ja) | 1996-05-10 | 1996-05-10 | 可変長復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3861317B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092446B2 (en) | 2000-09-29 | 2006-08-15 | Kabushiki Kaisha Toshiba | Compression-encoded data decoding apparatus |
| CN1306825C (zh) * | 2004-07-29 | 2007-03-21 | 联合信源数字音视频技术（北京）有限公司 | 视频解码芯片中基于行缓冲的参考存储方法 |
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
-
1996
- 1996-05-10 JP JP11683496A patent/JP3861317B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092446B2 (en) | 2000-09-29 | 2006-08-15 | Kabushiki Kaisha Toshiba | Compression-encoded data decoding apparatus |
| US7170939B2 (en) | 2000-09-29 | 2007-01-30 | Kabushiki Kaisha Toshiba | Compression-encoded data decoding apparatus |
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
| CN1306825C (zh) * | 2004-07-29 | 2007-03-21 | 联合信源数字音视频技术（北京）有限公司 | 视频解码芯片中基于行缓冲的参考存储方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3861317B2 (ja) | 2006-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101227667B1 (ko) | 오버랩 평활화 및 인-루프 디블록킹의 구분적 프로세싱 | |
| KR100562116B1 (ko) | 처리 효율을 높인 영상음성 처리장치 | |
| TWI330042B (ja) | ||
| JP2008529412A (ja) | 中間ループフィルタデータを格納するスクラッチパッド | |
| JP2009525001A (ja) | イントラ符号化されたビデオの並列復号化 | |
| US20070052842A1 (en) | Implementation of a DV video decoder with a VLIW processor and a variable length decoding unit | |
| JPH05268590A (ja) | 動画像符号化復号化回路 | |
| JP2004514353A (ja) | スケーラブルｍｐｅｇ−２ビデオシステム | |
| KR20030011345A (ko) | 선택적 움직임 보상을 위한 스케일 가능한 ｍｐｅｇ-2비디오 디코더 | |
| US20020114528A1 (en) | Image processing apparatus, and image processing method | |
| US5973744A (en) | Apparatus for decoding video data | |
| JPH11298903A (ja) | ディジタル画像復号装置及び方法、並びに提供媒体 | |
| US6928115B2 (en) | Compression-encoded data decoding apparatus cross-reference to related applications | |
| JP2000175201A (ja) | 画像処理装置及び方法、並びに提供媒体 | |
| JP3861317B2 (ja) | 可変長復号装置 | |
| JPH10145237A (ja) | 圧縮データ復号装置 | |
| JP2001045491A (ja) | 符号化画像の復号・表示装置 | |
| JP4214554B2 (ja) | 動画像復号化装置 | |
| JPH09307900A (ja) | 可変長復号装置 | |
| JPH09261641A (ja) | 圧縮画像データ処理方法及び装置 | |
| WO1996036178A1 (en) | Multiple sequence mpeg decoder and process for controlling same | |
| JP2937180B2 (ja) | 映像符号化方法およびこの映像符号化方法による符号データが格納された記録媒体 | |
| JPH11155147A (ja) | 画像再生方法、画像符号化装置及び画像符号化方法 | |
| JPH08163575A (ja) | 画像復号方法および装置 | |
| JPH11177992A (ja) | 画像復号装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060918 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |