JPH09305496A - Ｅｅｐｒｏｍの１ビット誤り訂正方法とその装置 - Google Patents
Ｅｅｐｒｏｍの１ビット誤り訂正方法とその装置Info
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- JPH09305496A JPH09305496A JP8116247A JP11624796A JPH09305496A JP H09305496 A JPH09305496 A JP H09305496A JP 8116247 A JP8116247 A JP 8116247A JP 11624796 A JP11624796 A JP 11624796A JP H09305496 A JPH09305496 A JP H09305496A
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Abstract
(57)【要約】
【課題】 ＲＯＭに格納されたデータの正当性を検証し
て、迅速に装置を立ち上げる。 【解決手段】 ＥＥＰＲＯＭ１に格納されたデータの先
頭ビットから最後尾のビットまで各ビットに２のｎ乗を
除く自然数を割り振った仮番号を付与する仮番号付与部
２１及び値が「１」であるビットの仮番号を順次排他的
論理和としてビット誤り検証値を計算する排他的論理和
計算部２２からなるビット誤りの計算部２と、計算部２
の計算したビット誤り検証値とＥＥＰＲＯＭ１に格納さ
れたデータの最後尾に付加された誤り検証値とを比較し
て両者の排他的論理和を計算し、その値が「０」でな
く、かつ、２のｎ乗でもないとき、その値を仮番号とす
るビットを誤りと判定する誤りビット位置検出部３１及
び誤りビット位置検出部３１の判定した仮番号の１ビッ
トの誤りを訂正する訂正部３２からなる誤りビット訂正
部３とを有する。
て、迅速に装置を立ち上げる。 【解決手段】 ＥＥＰＲＯＭ１に格納されたデータの先
頭ビットから最後尾のビットまで各ビットに２のｎ乗を
除く自然数を割り振った仮番号を付与する仮番号付与部
２１及び値が「１」であるビットの仮番号を順次排他的
論理和としてビット誤り検証値を計算する排他的論理和
計算部２２からなるビット誤りの計算部２と、計算部２
の計算したビット誤り検証値とＥＥＰＲＯＭ１に格納さ
れたデータの最後尾に付加された誤り検証値とを比較し
て両者の排他的論理和を計算し、その値が「０」でな
く、かつ、２のｎ乗でもないとき、その値を仮番号とす
るビットを誤りと判定する誤りビット位置検出部３１及
び誤りビット位置検出部３１の判定した仮番号の１ビッ
トの誤りを訂正する訂正部３２からなる誤りビット訂正
部３とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の記
憶装置の１ビット誤り訂正方式に関し、特にＥＥＰＲＯ
Ｍデバイスに格納されているデータの１ビット誤りを誤
り検証値と比較して検証し、訂正することができる１ビ
ット誤り訂正方法とその装置に関する。
憶装置の１ビット誤り訂正方式に関し、特にＥＥＰＲＯ
Ｍデバイスに格納されているデータの１ビット誤りを誤
り検証値と比較して検証し、訂正することができる１ビ
ット誤り訂正方法とその装置に関する。
【０００２】
【従来の技術】上述の１ビット誤り訂正方式に関して
は、従来から種々の方法および装置が開示され提案され
ている。例えば、特開平７−１２９４２４号公報には、
誤り検出訂正（ＥＣＣ）機能を持つ回路がメモリ回路か
らの出力データの１ビット誤りを検知して出力する検知
情報を所定のモード設定時にＣＰＵに通知する手段を備
えて、訂正される１ビットエラーの発生をＣＰＵに連絡
することにより、訂正不可能な２ビット以上のエラーの
発生によるシステムダウンを防止することができるＥＣ
Ｃ機能回路の１ビット誤り検知通知装置が開示されてい
る。
は、従来から種々の方法および装置が開示され提案され
ている。例えば、特開平７−１２９４２４号公報には、
誤り検出訂正（ＥＣＣ）機能を持つ回路がメモリ回路か
らの出力データの１ビット誤りを検知して出力する検知
情報を所定のモード設定時にＣＰＵに通知する手段を備
えて、訂正される１ビットエラーの発生をＣＰＵに連絡
することにより、訂正不可能な２ビット以上のエラーの
発生によるシステムダウンを防止することができるＥＣ
Ｃ機能回路の１ビット誤り検知通知装置が開示されてい
る。
【０００３】また、特開平６−３２４８９４号公報に
は、計算機のメモリデータの１ビット誤りを自動的に修
正するために、演算装置からメモリへのデータ書き込み
時にデータの数ビットごとにパリティビットを付加する
複数のパリティビット付加回路と、その複数のパリティ
ビット付加回路からのパリティビットデータを格納する
パリティビット用メモリと、パリティビット用メモリか
らのパリティビットデータとメモリデータを読み出して
パリティチェックを行い、１ビットエラーを自動訂正す
るパリティチェック／データ修正回路からなる計算機の
誤り訂正回路が開示されている。
は、計算機のメモリデータの１ビット誤りを自動的に修
正するために、演算装置からメモリへのデータ書き込み
時にデータの数ビットごとにパリティビットを付加する
複数のパリティビット付加回路と、その複数のパリティ
ビット付加回路からのパリティビットデータを格納する
パリティビット用メモリと、パリティビット用メモリか
らのパリティビットデータとメモリデータを読み出して
パリティチェックを行い、１ビットエラーを自動訂正す
るパリティチェック／データ修正回路からなる計算機の
誤り訂正回路が開示されている。
【０００４】
【発明が解決しようとする課題】従来の１ビット誤り訂
正手段は、上述のように、いずれも運用中のメモリから
データを読み出す際にデータバス上に発生するビット誤
りを検出し、訂正するものである。
正手段は、上述のように、いずれも運用中のメモリから
データを読み出す際にデータバス上に発生するビット誤
りを検出し、訂正するものである。
【０００５】しかし、大規模の情報処理装置では、高
温、湿度変化などの動作環境に対する耐久性等の要求条
件が非常に厳しく、運用中にＲＯＭデバイスのビットが
変化することがある。
温、湿度変化などの動作環境に対する耐久性等の要求条
件が非常に厳しく、運用中にＲＯＭデバイスのビットが
変化することがある。
【０００６】従来は、このようなＲＯＭデバイス、特に
ＥＥＰＲＯＭのビット変化を装置の立ち上げ起動時に検
出するために、ＥＥＰＲＯＭに格納されたデータの最後
尾に付加された誤り検証値であるＣＲＣ符号、またはそ
れと同レベルの誤り検証値と、システム立ち上げ時に全
データを読み込んで計算した検証値とを比較して、ＥＥ
ＰＲＯＭの正当性の検証を行っていたが、誤りが検出さ
れた場合は、誤り発生位置の確認までは行なっていなか
った。
ＥＥＰＲＯＭのビット変化を装置の立ち上げ起動時に検
出するために、ＥＥＰＲＯＭに格納されたデータの最後
尾に付加された誤り検証値であるＣＲＣ符号、またはそ
れと同レベルの誤り検証値と、システム立ち上げ時に全
データを読み込んで計算した検証値とを比較して、ＥＥ
ＰＲＯＭの正当性の検証を行っていたが、誤りが検出さ
れた場合は、誤り発生位置の確認までは行なっていなか
った。
【０００７】従って、誤りが検出されるとＥＥＰＲＯＭ
の交換が必要になり、ＥＥＰＲＯＭ交換のためにシステ
ムをダウンさせなければならないという問題点があっ
た。
の交換が必要になり、ＥＥＰＲＯＭ交換のためにシステ
ムをダウンさせなければならないという問題点があっ
た。
【０００８】本発明の目的は、上述の問題点を解消し、
情報処理装置内部のプログラムを含むデータが格納され
たＥＥＰＲＯＭの正当性をシステムの立ち上げ時に検証
して、検出した１ビットの誤りを訂正することができる
ＥＥＰＲＯＭの１ビット誤り訂正方法及びその装置を提
供することにある。
情報処理装置内部のプログラムを含むデータが格納され
たＥＥＰＲＯＭの正当性をシステムの立ち上げ時に検証
して、検出した１ビットの誤りを訂正することができる
ＥＥＰＲＯＭの１ビット誤り訂正方法及びその装置を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の１ビット誤り訂
正方法は、データの先頭ビットからデータの最後尾のビ
ットまで順に、２のｎ乗を除く自然数の仮番号を各ビッ
トごとに付与し、データの先頭ビットから１ビットず
つ、その値が「１」であるか否かを調べ、そのビットの
値が「１」であるビットの位置を示す仮番号と、初期値
が「０」とされるｍビットのビット誤りの計算値との排
他的論理和を次のビット誤りの計算値として順次データ
の最後尾のビットまで計算し、データの最後尾のビット
誤りの計算値とデータに付加された誤り検証値とを比較
してその両者の排他的論理和を計算し、最後尾のビット
誤りの計算値とデータに付加された誤り検証値との排他
的論理和の値が「０」でないか否かを調べ、調べた誤り
計算値と誤り検証値との排他的論理和の値が「０」でな
く、かつ、２のｎ乗でもない場合は、その値の仮番号に
相当する１ビットの値を書き替えて訂正する。
正方法は、データの先頭ビットからデータの最後尾のビ
ットまで順に、２のｎ乗を除く自然数の仮番号を各ビッ
トごとに付与し、データの先頭ビットから１ビットず
つ、その値が「１」であるか否かを調べ、そのビットの
値が「１」であるビットの位置を示す仮番号と、初期値
が「０」とされるｍビットのビット誤りの計算値との排
他的論理和を次のビット誤りの計算値として順次データ
の最後尾のビットまで計算し、データの最後尾のビット
誤りの計算値とデータに付加された誤り検証値とを比較
してその両者の排他的論理和を計算し、最後尾のビット
誤りの計算値とデータに付加された誤り検証値との排他
的論理和の値が「０」でないか否かを調べ、調べた誤り
計算値と誤り検証値との排他的論理和の値が「０」でな
く、かつ、２のｎ乗でもない場合は、その値の仮番号に
相当する１ビットの値を書き替えて訂正する。
【００１０】本発明の１ビット誤り訂正装置は、データ
に付加された誤り検証値と同じビット数で、初期値が
「０」に設定されるビット誤りの計算値保持部と、デー
タの先頭ビットから最後尾のビットまで順に「１」の値
のビットを検出する「１」ビット検出手段と、ビット誤
り計算値保持部に保持された値と、「１」ビット検出手
段により「１」が検出されたビットの位置を示す値との
排他的論理和を順次計算してその結果をビット誤り計算
値保持部に保持する計算手段と、データの最後尾のビッ
トまで計算を終了した後にビット誤りの計算値保持部に
保持された値と、データに付加された誤り検証値との排
他的論理和を計算してビット誤りの存在するビットの位
置を検出する誤りビット位置検出手段と、誤りビット位
置検出手段の検出した位置のビットを訂正するビット訂
正手段とを有する。
に付加された誤り検証値と同じビット数で、初期値が
「０」に設定されるビット誤りの計算値保持部と、デー
タの先頭ビットから最後尾のビットまで順に「１」の値
のビットを検出する「１」ビット検出手段と、ビット誤
り計算値保持部に保持された値と、「１」ビット検出手
段により「１」が検出されたビットの位置を示す値との
排他的論理和を順次計算してその結果をビット誤り計算
値保持部に保持する計算手段と、データの最後尾のビッ
トまで計算を終了した後にビット誤りの計算値保持部に
保持された値と、データに付加された誤り検証値との排
他的論理和を計算してビット誤りの存在するビットの位
置を検出する誤りビット位置検出手段と、誤りビット位
置検出手段の検出した位置のビットを訂正するビット訂
正手段とを有する。
【００１１】計算手段により用いられるデータの各ビッ
トの位置が、データの先頭ビットから最後尾のビットま
で順に、２のｎ乗、ただしｎは０及び１以上の自然数、
で表される数を除く自然数が割り振られることが望まし
い。
トの位置が、データの先頭ビットから最後尾のビットま
で順に、２のｎ乗、ただしｎは０及び１以上の自然数、
で表される数を除く自然数が割り振られることが望まし
い。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１は本発明の１実施例の構成を示すブロ
ック図、図２は図１の実施例の動作手順を示すフローチ
ャートである。
ック図、図２は図１の実施例の動作手順を示すフローチ
ャートである。
【００１４】図１において、本実施例の１ビット誤り訂
正装置は、プログラムコードやデータが格納される書き
替え可能なＲＯＭ、すなわちＥＥＰＲＯＭ１と、ＥＥＰ
ＲＯＭ１に格納されたデータの先頭ビットから最後尾の
ビットまで各ビットに２のｎ乗を除く自然数を割り振っ
た仮番号を付与する仮番号付与部２１及び値が「１」で
あるビットの仮番号を順次排他的論理和としてビット誤
り検証値を計算する排他的論理和計算部２２からなるビ
ット誤りの計算部２と、計算部２の計算したビット誤り
検証値とＥＥＰＲＯＭ１に格納されたデータの最後尾に
付加された誤り検証値とを比較して両者の排他的論理和
を計算し、その値が「０」でなく、かつ、２のｎ乗でも
ないとき、その値を仮番号とするビットを誤りと判定す
る誤りビット位置検出部３１及び誤りビット位置検出部
３１の判定した仮番号の１ビットの誤りを訂正する訂正
部３２からなる誤りビット訂正部３とを有する。
正装置は、プログラムコードやデータが格納される書き
替え可能なＲＯＭ、すなわちＥＥＰＲＯＭ１と、ＥＥＰ
ＲＯＭ１に格納されたデータの先頭ビットから最後尾の
ビットまで各ビットに２のｎ乗を除く自然数を割り振っ
た仮番号を付与する仮番号付与部２１及び値が「１」で
あるビットの仮番号を順次排他的論理和としてビット誤
り検証値を計算する排他的論理和計算部２２からなるビ
ット誤りの計算部２と、計算部２の計算したビット誤り
検証値とＥＥＰＲＯＭ１に格納されたデータの最後尾に
付加された誤り検証値とを比較して両者の排他的論理和
を計算し、その値が「０」でなく、かつ、２のｎ乗でも
ないとき、その値を仮番号とするビットを誤りと判定す
る誤りビット位置検出部３１及び誤りビット位置検出部
３１の判定した仮番号の１ビットの誤りを訂正する訂正
部３２からなる誤りビット訂正部３とを有する。
【００１５】この１ビット誤り訂正装置の動作は、図２
に示すように、 （ａ）先ず、ビット誤り検証値の計算部２の値Ｅ（ｎ）
の全てのビットを０として初期値Ｅ（０）とする。 （ｂ）次に、ＥＥＰＲＯＭ１に格納されたデータの先頭
ビットを読み込んでその値が「０」か「１」かを判断
し、「１」と判断されたときは、そのビットの位置を示
す仮番号と誤り検証値Ｅ（０）との排他的論理和を計算
して、その値を計算値Ｅ（１）とする。
に示すように、 （ａ）先ず、ビット誤り検証値の計算部２の値Ｅ（ｎ）
の全てのビットを０として初期値Ｅ（０）とする。 （ｂ）次に、ＥＥＰＲＯＭ１に格納されたデータの先頭
ビットを読み込んでその値が「０」か「１」かを判断
し、「１」と判断されたときは、そのビットの位置を示
す仮番号と誤り検証値Ｅ（０）との排他的論理和を計算
して、その値を計算値Ｅ（１）とする。
【００１６】この仮番号は、データの先頭ビットから最
後尾のビットまで各ビットに対して、２のｎ乗（ｎ＝
０，１，２，．．．）、すなわち、１，２，４，
８．．．を除いた自然数である、３，５，６，７，
９，．．．等が順に割り振られている。
後尾のビットまで各ビットに対して、２のｎ乗（ｎ＝
０，１，２，．．．）、すなわち、１，２，４，
８．．．を除いた自然数である、３，５，６，７，
９，．．．等が順に割り振られている。
【００１７】したがって、先頭ビットが１であれば、初
期値Ｅ（０）の（０００．．．００）と先頭ビットの仮
番号である「３」、すなわち（０００．．．１１）、と
の排他的論理和の（０００．．．１１）がビット誤りの
計算値Ｅ（１）となり、先頭ビットの値が「０」であれ
ば、初期値Ｅ（０）＝０がそのまま次の誤り計算値Ｅ
（１）となる。 （ｃ）次に、２番目のビットを読み込んで、同様にして
「０」か「１」かを判断し、 （ｄ）「１」と判断されたときは、その仮番号「５」と
誤り計算値Ｅ（１）、すなわち、「０」か「３」、との
排他的論理和を計算して、その値を次の誤りの計算値Ｅ
（２）とする。読み込んだ２番目のビットが「０」と判
断されたときは、１番目のビットの誤りの計算値Ｅ
（１）をそのまま２番目の誤り計算値Ｅ（２）とする。 （ｅ）それから以降は、（ｃ）〜（ｄ）と同様に、ビッ
トの値の「０」，「１」の判断と、各ビットの仮番号と
誤り計算値Ｅ（ｎ）との排他的論理和の計算の手順を最
終ビットまで繰り返してデータの最後尾のビットの誤り
計算値Ｅ（Ｎ）を求めて、この最後尾のビットの誤り計
算値Ｅ（Ｎ）を誤り訂正部３に送る。 （ｆ）誤り訂正部３は、データの最後尾に付加されてい
る誤り検証値Ｐと計算により求められた値Ｅ（Ｎ）との
排他的論理和を計算して、その計算結果が全ビット
「０」でないかどうかを判定する。
期値Ｅ（０）の（０００．．．００）と先頭ビットの仮
番号である「３」、すなわち（０００．．．１１）、と
の排他的論理和の（０００．．．１１）がビット誤りの
計算値Ｅ（１）となり、先頭ビットの値が「０」であれ
ば、初期値Ｅ（０）＝０がそのまま次の誤り計算値Ｅ
（１）となる。 （ｃ）次に、２番目のビットを読み込んで、同様にして
「０」か「１」かを判断し、 （ｄ）「１」と判断されたときは、その仮番号「５」と
誤り計算値Ｅ（１）、すなわち、「０」か「３」、との
排他的論理和を計算して、その値を次の誤りの計算値Ｅ
（２）とする。読み込んだ２番目のビットが「０」と判
断されたときは、１番目のビットの誤りの計算値Ｅ
（１）をそのまま２番目の誤り計算値Ｅ（２）とする。 （ｅ）それから以降は、（ｃ）〜（ｄ）と同様に、ビッ
トの値の「０」，「１」の判断と、各ビットの仮番号と
誤り計算値Ｅ（ｎ）との排他的論理和の計算の手順を最
終ビットまで繰り返してデータの最後尾のビットの誤り
計算値Ｅ（Ｎ）を求めて、この最後尾のビットの誤り計
算値Ｅ（Ｎ）を誤り訂正部３に送る。 （ｆ）誤り訂正部３は、データの最後尾に付加されてい
る誤り検証値Ｐと計算により求められた値Ｅ（Ｎ）との
排他的論理和を計算して、その計算結果が全ビット
「０」でないかどうかを判定する。
【００１８】すなわち、計算結果が全ビット「０」であ
れば、データの正当性が検証されたものとして検証を終
了し、計算結果が「０」でなく、１つ以上の複数のビッ
トが「１」であれば、１ビット誤りが検出されたことを
意味する。 （ｇ）１ビット誤りが検出された場合は、次に、この２
つの誤り検証値Ｐと、計算値Ｅ（Ｎ）との排他的論理和
の値が、２のｎ乗（ｎ＝０，１，２，．．．）、すなわ
ち、全ビット中ただ１つのビットのみ「１」であるか否
かを調べる。
れば、データの正当性が検証されたものとして検証を終
了し、計算結果が「０」でなく、１つ以上の複数のビッ
トが「１」であれば、１ビット誤りが検出されたことを
意味する。 （ｇ）１ビット誤りが検出された場合は、次に、この２
つの誤り検証値Ｐと、計算値Ｅ（Ｎ）との排他的論理和
の値が、２のｎ乗（ｎ＝０，１，２，．．．）、すなわ
ち、全ビット中ただ１つのビットのみ「１」であるか否
かを調べる。
【００１９】もし、２つの誤り検証値Ｐ、計算値Ｅ
（Ｎ）の排他的論理和の値が、２のｎ乗（ｎ＝０，１，
２，．．．）である「ＹＥＳ、然り」の場合は、検出さ
れた１ビットの誤りがデータの最後尾に付加されている
誤り検証値Ｐ中に存在し、従ってデータの正当性は検証
されたものとして検証を終了して、（ｈ）に移り、その
データのプログラムが起動される。 （ｈ）もし、誤り検証値Ｐと計算値Ｅ（Ｎ）との排他的
論理和の値が、２のｎ乗（ｎ＝０，１，２，．．．）で
ない「ＮＯ、否」の場合は、検出された１ビットの誤り
がデータ中に存在し、しかも、この排他的論理和の値が
１ビット誤りの検出されたビットの位置を示す仮番号を
表すので、誤り訂正部は、この仮番号に相当する位置の
ビットを、「０」であるならば「１」に、「１」である
ならば「０」に、書き替えて訂正する。 （ｉ）以上の操作を終了すると、データの正当性が検証
され、または１ビットの誤りが訂正されたことになるの
で、そのデータを用いてプログラムが起動される。
（Ｎ）の排他的論理和の値が、２のｎ乗（ｎ＝０，１，
２，．．．）である「ＹＥＳ、然り」の場合は、検出さ
れた１ビットの誤りがデータの最後尾に付加されている
誤り検証値Ｐ中に存在し、従ってデータの正当性は検証
されたものとして検証を終了して、（ｈ）に移り、その
データのプログラムが起動される。 （ｈ）もし、誤り検証値Ｐと計算値Ｅ（Ｎ）との排他的
論理和の値が、２のｎ乗（ｎ＝０，１，２，．．．）で
ない「ＮＯ、否」の場合は、検出された１ビットの誤り
がデータ中に存在し、しかも、この排他的論理和の値が
１ビット誤りの検出されたビットの位置を示す仮番号を
表すので、誤り訂正部は、この仮番号に相当する位置の
ビットを、「０」であるならば「１」に、「１」である
ならば「０」に、書き替えて訂正する。 （ｉ）以上の操作を終了すると、データの正当性が検証
され、または１ビットの誤りが訂正されたことになるの
で、そのデータを用いてプログラムが起動される。
【００２０】
【発明の効果】上述のように本発明は、データの各ビッ
トの位置を、データの先頭ビットから順に２のｎ乗を除
く自然数の仮番号で表し、誤り検証計算部に、「１」の
値のビットに割り振られた仮番号を排他的論理和として
加えて順次書き替え、最後にこの誤り検証計算部の値と
データに付加された検証値との排他的論理和を計算する
ことにより、システム立ち上げ時に、ＥＥＰＲＯＭの正
当性の検証と、１ビット誤りの発生した場合の訂正とが
容易になり、システムの立ち上げを迅速に行なうことが
できる効果がある。
トの位置を、データの先頭ビットから順に２のｎ乗を除
く自然数の仮番号で表し、誤り検証計算部に、「１」の
値のビットに割り振られた仮番号を排他的論理和として
加えて順次書き替え、最後にこの誤り検証計算部の値と
データに付加された検証値との排他的論理和を計算する
ことにより、システム立ち上げ時に、ＥＥＰＲＯＭの正
当性の検証と、１ビット誤りの発生した場合の訂正とが
容易になり、システムの立ち上げを迅速に行なうことが
できる効果がある。
【図１】図１は本発明の１実施例の構成を示すブロック
図である。
図である。
【図２】図１の実施例の動作手順を示すフローチャート
である。
である。
１ ＥＥＰＲＯＭ ２ ビット誤り検証値の計算部 ２１ 仮番号付与部 ２２ 仮番号の排他的論理和計算部 ３ 誤りビット訂正部 ３１ 誤りビット位置検出部 ３２ 訂正部
Claims (3)
- 【請求項１】 プログラムを含むデータと、前記データ
に付加された複数ｍビットの誤り検証値とが格納された
ＥＥＰＲＯＭの１ビット誤り訂正方法において、 前記データの先頭から最後尾までの全ビットに順に、２
のｎ乗を除く自然数、ただしｎは０および１以上の自然
数、の仮番号をｍビットで表わして付与し、 前記データの先頭ビットから１ビットずつ順に調べて、
その値が「１」であるビットに付与された前記仮番号を
検出し、 前記検出された仮番号とビット誤り計算値、ただしビッ
ト誤り計算値の初期値はｍビットすべて「０」とする、
との排他的論理和を計算してその結果を次のビット誤り
計算値として書き替え、 前記ビット誤り計算値の書き替えを順次「１」であるビ
ットが検出される度に繰り返して前記データの最後尾の
ビットまで実行し、 前記最後尾までの検出、書き替えが終わったとき、前記
書き替えられたビット誤り計算値と前記データに付加さ
れた誤り検証値との排他的論理和を計算し、 前記ビット誤り計算値と前記誤り検証値との排他的論理
和の値が「０」でないか否かを調べ、 前記調べた排他的論理和の値が「０」でなく、かつ、２
のｎ乗でもない場合は、その排他的論理和の値と同じ値
の前記仮番号に相当するビットの値を書き替えて訂正す
ることを特徴とするＥＥＰＲＯＭの１ビット誤り訂正方
法。 - 【請求項２】 プログラムを含むデータと前記データに
付加された複数ｍビットの誤り検証値とが格納されたＥ
ＥＰＲＯＭの１ビット誤り訂正装置において、 前記データに付加された誤り検証値と同じビット数を有
し、初期値が「０」に設定される計算値保持部と、 前記データの先頭ビットから最後尾のビットまで順に
「１」の値のビットを検出する「１」ビット検出手段
と、 前記計算値保持部に保持された値と、前記「１」ビット
検出手段により「１」が検出されたビットの位置を示す
値との排他的論理和を順次計算してその結果を前記計算
値保持部に保持する計算手段と、 データの最後尾のビットまで計算終了後に前記計算値保
持部に保持された値と、前記データに付加された誤り検
証値との排他的論理和を計算してビット誤りの存在する
ビットの位置を検出する誤りビット位置検出手段と、 前記誤りビット位置検出手段の検出した位置のビットを
訂正するビット訂正手段とを有することを特徴とするＥ
ＥＰＲＯＭの１ビット誤り訂正装置。 - 【請求項３】 前記計算手段により用いられるデータの
各ビットの位置が、データの先頭ビットから最後尾のビ
ットまで順に、２のｎ乗で表される数、ただしｎは０及
び１以上の自然数、を除く自然数が割り振られる請求項
２に記載のＥＥＰＲＯＭの１ビット誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116247A JP2907114B2 (ja) | 1996-05-10 | 1996-05-10 | Ｅｅｐｒｏｍの１ビット誤り訂正方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116247A JP2907114B2 (ja) | 1996-05-10 | 1996-05-10 | Ｅｅｐｒｏｍの１ビット誤り訂正方法とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305496A true JPH09305496A (ja) | 1997-11-28 |
| JP2907114B2 JP2907114B2 (ja) | 1999-06-21 |
Family
ID=14682422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116247A Expired - Fee Related JP2907114B2 (ja) | 1996-05-10 | 1996-05-10 | Ｅｅｐｒｏｍの１ビット誤り訂正方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907114B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109829083A (zh) * | 2019-01-25 | 2019-05-31 | 深圳市金泰克半导体有限公司 | Spd数据自动验证方法、装置、计算机设备及存储介质 |
-
1996
- 1996-05-10 JP JP8116247A patent/JP2907114B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109829083A (zh) * | 2019-01-25 | 2019-05-31 | 深圳市金泰克半导体有限公司 | Spd数据自动验证方法、装置、计算机设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907114B2 (ja) | 1999-06-21 |
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