JPH09298518A - エラー付加回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成が簡素であり、かつ、目標とするエ
ラーレートに従って正確にエラー付加を行うことができ
るエラー付加回路を提供する。 【解決手段】 ＥＯＲゲート４には、伝送すべきディジ
タル情報とＢ２バイトとを含むＳＤＨフレームが順次供
給される。割り込み信号発生回路１は、Ｂ２バイトの到
来に同期したエラー付加タイミング制御信号が与えられ
ることにより割り込み信号を発生する。ＣＰＵ制御回路
２は、この割り込み信号が発生される毎に、ＳＤＨフレ
ームのエラーレートに対応したエラー付加ビット数を演
算する。このエラー付加ビット数は、エラー付加タイミ
ング制御信号により、ＡＮＤゲート３を介してＥＯＲゲ
ート４に与えられ、これによりＳＤＨフレームのＢ２バ
イトにエラー付加ビット数に対応したエラーが付加され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル伝送に
おけるエラー付加技術に係り、特にネットワークのＳＤ
Ｈインタフェースのエラーレートの検出のチェック用に
利用される回路であって、任意のレートでエラーを付加
することが可能なエラー付加回路に関する。

【０００２】

【従来の技術】ＳＤＨ（同期デジタルハイアラーキ）イ
ンタフェースは、ＩＴＵ（国際電気通信連合電気通信標
準化部門）が作成した国際標準の高速中継速度体系であ
り、広帯域ＩＳＤＮ（サービス統合ディジタル網）に代
表される広帯域通信技術において使用される。

【０００３】このＳＤＨインタフェースにおいて、ディ
ジタル情報の伝送は、各々１２５μＳの時間長を有する
フレーム単位で行われる。

【０００４】ＳＤＨの基本となる多重単位はＳＴＭ（Sy
nchronous Transport Module）と呼ばれ、種々の多重レ
ベルのＳＴＭが定められている。図３は、このＳＴＭの
中でも基本であるＳＴＭ−１のフレームの構造を示した
ものである。

【０００５】図３に示すように、ＳＴＭ−１における１
フレームは、２７０バイト×９行のディジタル情報によ
って構成されている。この１フレームを構成する各行の
最初９バイトは、セクションオーバヘッド（以下、ＳＯ
Ｈという。）およびポインタによって構成されており、
その他のすべてのバイトは主信号を伝達するペイロード
と呼ばれる情報により構成されている。ここで、ＳＯＨ
は、ペイロードを伝達するための綱運用管理情報であ
る。また、ポインタは、ペイロードの位置を指定するた
めの情報である。

【０００６】ＳＴＭ−１においては、以上の情報からな
るフレームが１５５．５２Ｍｂｉｔ／Ｓのインタフェー
ス速度で順次伝送される。

【０００７】ＳＴＭ−４においては、ＳＴＭ−１に対応
したフレームをバイトインタリーブし、６２２．０８０
Ｍｂｉｔ／Ｓのインタフェース速度で伝送する。図４に
このＳＴＭ−４のフレームの構造を示す。このＳＴＭ−
４に対応したＳＤＨのフレームを構成するための処理
は、複数ビットに対応した処理を１９．４４ＭＨｚのク
ロックに同期して並列に実行することにより行われてい
る。なお、ＳＤＨのフレーム構造については、ＩＴＵ−
ＴのＧ．７０８，Ｇ．７０９によって定義されている。

【０００８】さて、ＳＤＨフレームの伝送においては、
伝送の信頼性を担保するためにエラー測定が行われる
が、このエラー測定を行うために送信側においてＳＤＨ
フレーム内のＢ２と呼ばれる情報（本発明にいうエラー
測定用データに相当）にエラーを付加する処理が行われ
る。このＢ２は、偶数パリティを使用したビットインタ
リーブドパリティコードであり、図４に示すＳＴＭ−４
のフレームの場合、フレーム内の各ビットのうち最初の
３行のＳＯＨを除いた全てのビットに基づいて演算され
る。そして、この演算範囲内のビットに基づいて演算さ
れたＢ２バイトは、図４においてＳＯＨのある行の中の
４行目の先頭バイトから１２バイト目の位置に収容され
る。

【０００９】このＢ２バイトに対するエラー付加は、Ｓ
ＤＨフレームのエラーレートに応じたビット数だけＢ２
バイトを構成するビットを反転させることにより行われ
る。なお、このようにして反転を行うＢ２バイトのビッ
ト数を、以下では便宜上、エラー付加数という。ここ
で、エラー付加数は、エラーレートにより定められた理
論値に一致させる必要がある。また、Ｂ２エラーのレー
トは、ＳＤＨフレーム内のＢ２バイトを得るための演算
範囲内の全ビットのうち何ビットにエラーがあるかによ
って決まる。従って、エラー付加は、Ｂ２バイトを得る
ための演算範囲内の全ビット数とエラーレートとに基づ
いて定められたエラー付加数だけＳＤＨフレーム内のＢ
２バイトのビットを反転することにより行われる。な
お、Ｂ２については、ＩＴＵ−ＴのＧ．７０８，Ｇ．７
０９によって定義されている。

【００１０】図２はこのようなＳＤＨフレーム内のＢ２
バイトにエラーを付加するための従来のエラー付加回路
の構成例を示したものである。

【００１１】処理対象であるＳＤＨフレームは、ＥＯＲ
ゲート１１に供給される。このＥＯＲ（排他的論理和）
ゲート１１は、ＳＤＨフレームを構成するＳＤＨデータ
内のＢ２バイトにエラーを付加する役割を果すものであ
り、図２におけるＥＯＲゲート１１以外の各回路はエラ
ー付加数の演算およびエラー付加のためのタイミング制
御を行うものである。

【００１２】カウンタ５のクロック端子には、１９．４
４ＭＨｚのクロックが入力される。また、ＳＤＨフレー
ムのうちＢ２を得るための演算に使用される各ビット
（最初の３行にある各ＳＯＨを除いた全てのビット）が
伝送される期間、エラー付加演算範囲タイミング信号が
カウンタ５のイネーブル端子ＥＮに入力される。このカ
ウンタ５により、Ｂ２を得る演算に使用されるビット数
がカウントされる。そして、このカウンタ５により、所
定数Ｎのカウントが行われる毎にキャリーが出力され、
このキャリーはＯＲゲート６を介してシフトレジスタ７
のイネーブル端子Ｅに供給される。シフトレジスタ７
は、このキャリーが与えられることにより、データ端子
Ｄに与えられた所定のデータを１９．４４ＭＨｚのクロ
ックに同期して取り込み、順次後段にシフトする。この
ようにして、シフトレジスタ７により、カウンタ５によ
って発生されたキャリーの数だけデータが蓄積され、Ｂ
２に対してエラーとして付加すべきエラー付加数がシフ
トレジスタ７内に得られる。

【００１３】ここで、ビットレートが６２２．０８０Ｍ
ｂｉｔ／Ｓである場合、１９．４４ＭＨｚのクロックは
この６２２．０８０ＭＨｚの１／３２に相当する。従っ
て、カウンタ５を１９．４４Ｍで動作させると、カウン
タ５のカウント値が１だけ進む間に処理対象たるＳＤＨ
フレーム内のビット位置は３２ビットだけ進むこととな
る。一方、エラーレートが例えば１０^-4である場合に
は、理論的には１００００ビットに１回エラーが付加さ
れれば良い。従って、カウンタ５ではクロックによるカ
ウントアップが１００００／３２＝３１２．５回行われ
る毎にキャリーを出力させればよいことになる。しかし
ながら、通常、カウンタは、３１２．５回のような整数
倍以外のカウントはできないので、３１２．５回毎にキ
ャリーを出力することは不可能である。そこで、３１３
回や３１２回などの３１２．５回に近い値毎にキャリー
を出力することとなる。

【００１４】エラー付加タイミング制御信号は、ＳＤＨ
フレームのＢ２バイトがＥＯＲゲート１１に到来するタ
イミングに合わせて、このエラー付加回路に供給され
る。このエラー付加タイミング制御信号が供給されるこ
とにより、シフトレジスタ７に保存されているエラー付
加数がＡＮＤゲート１０を介してＥＯＲゲート１１に供
給される。この結果、ＥＯＲゲート１１によりＢ２バイ
トとエラー付加数の排他的論理和が演算され、その演算
結果、すなわち、エラーの付加されたＢ２バイトがＥＯ
Ｒゲート１１から出力される。

【００１５】また、このエラー付加タイミング制御信号
によって、シフトレジスタ７に保持されたエラー付加数
の同期リセットが行われ、次のＢ２バイトに対応したエ
ラー付加タイミング制御信号が到来するまでキャリー数
の保存が行われる。

【００１６】以上の動作の繰り返しにより、順次到来す
るＳＤＨフレームのＢ２バイトにエラーが付加されるの
である。

【００１７】なお、Ｂ２バイトの到来タイミングとカウ
ンタ５からのキャリーの出力タイミングが同時になる場
合があるが、かかる場合にはキャリーがエラーとして付
加される前にシフトレジスタ７でリセットされてしまう
ため、何等策を施さないとすると正常なエラー付加を行
うことができない。そこで、このような場合に対処すべ
く、図２に示す構成では、Ｂ２バイトの到来タイミング
と同時に出力されるカウンタ５のキャリーは、フリップ
フロップ９で１クロック保持してからシフトレジスタ７
に保存させるようにし、カウンタ５のキャリーの出力と
同時に同期リセットがシフトレジスタ７にされてもエラ
ー付加数が少なくならないようにしている。

【００１８】

【発明が解決しようとする課題】ところで、上述した従
来のエラー付加回路は、Ｂ２バイトを得るための演算範
囲内のビットだけをカウンタによりカウントすることに
よりＢ２バイトに対するエラー付加の制御を行うため、
上述したエラー付加演算範囲タイミング信号を外部から
与えて当該演算範囲内のビットが到来中であることを示
す必要がある。また、適正なエラー付加を行うために
は、目標とするエラーレートに正確に対応した時間間隔
でカウンタからキャリ−を発生する必要がある。しかし
ながら、上述した従来のエラー付加回路では、キャリー
の発生する時間間隔は、カウンタを動作させるクロック
の周波数とビットレートとの関係によっては、そのよう
な適正な時間間隔からずれたものとなり、適正なエラー
付加を行うことができない。

【００１９】この発明は、以上説明した事情に鑑みてな
されたものであり、従来に比べ回路構成が簡素であり、
かつ、目標とするエラーレートに従って正確にエラー付
加を行うことができるエラー付加回路を提供することを
目的とする。

【００２０】

【課題を解決するための手段】この発明は、伝送すべき
ディジタル情報とエラー測定用データとを含むフレーム
を順次取り込み、各フレーム内のエラー測定用データに
エラーを付加するエラー付加回路において、前記エラー
測定用データの到来に同期したエラー付加タイミング制
御信号が与えられることにより割り込み信号を発生する
割り込み信号発生回路と、前記割り込み信号が発生され
る毎に、前記フレームのエラーレートに対応したエラー
付加ビット数を演算するＣＰＵ制御回路と、前記エラー
付加タイミング制御信号が与えられることにより前記フ
レームに含まれるエラー測定用データのうち前記エラー
付加ビット数に対応したビット数のデータにエラーを付
加するエラー付加手段とを具備することを特徴とするエ
ラー付加回路を要旨とする。

【００２１】

【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１はこの発明の一実施形
態によるエラー付加回路の構成を示すブロック図であ
る。本実施形態に係るエラー付加回路は、割り込み信号
発生回路１とＣＰＵ制御回路２とＡＮＤゲート３とＥＯ
Ｒゲート４とからなるものであり、従来のエラー付加回
路のカウンタとシフトレジスタが行っていた処理をＣＰ
Ｕ制御回路２が行うようにしたものである。本実施形態
によれば、従来のエラー付加演算範囲タイミング信号に
相当する信号を発生させる回路が不要になり、また、従
来と比べると理論値に等しいエラーが付加できるように
なる。

【００２２】このエラー付加回路には、１２５μＳの周
期でエラー付加タイミング制御信号が供給される。ここ
で、エラー付加タイミング制御信号の到来するタイミン
グは、ＳＤＨデータのＢ２バイトが到来するタイミン
グ、すなわち、エラーを付加すべきタイミングと同期し
ている。割り込み信号発生回路１は、このエラー付加タ
イミング制御信号が供給されることにより、割り込み信
号を出力する。

【００２３】ＣＰＵ制御回路２は、エラーの付加数を算
出するための手段であり、ＣＰＵ２１と、ＣＰＵ２１に
データや処理結果を受け渡すためのメモリ２２と、ＩＯ
ポート２３とを備えている。

【００２４】ＣＰＵ制御回路２によって算出されたエラ
ー付加数は、エラー付加タイミング制御信号が供給され
ることによりＡＮＤゲート３を介してＥＯＲゲート４に
送られ、このエラー付加数によりＳＤＨデータにエラー
が付加される。

【００２５】次に、図１を参照して、本実施形態の動作
について説明する。エラー付加タイミング制御信号が供
給されると、割り込み信号発生回路１によって割り込み
信号が発生される。ＣＰＵ２１が実行するプログラムに
は、１２５μＳの期間にエラーの測定が行われる測定範
囲内の総ビット数の理論値やエラー付加をするレート数
が設定されている。ＣＰＵ２１は、上記割り込み信号が
与えられることによりこのプログラムを実行し、プログ
ラム内に設定された総ビット数を１／レートで割って商
と余りを算出する。このようにして算出された商はＩＯ
ポート２３に書き込まれ、エラー付加タイミング制御信
号に合わせてＡＮＤゲート３から出力され、ＥＯＲゲー
ト４によりＳＤＨデータにエラーとして付加される。ま
た、余りは、次の１２５μＳ間のエラー範囲の総ビット
数に加えて、１／レートで割って商と余りを算出し、前
記と同様の作業を繰り返す。

【００２６】次に、具体例を用いて説明する。例えば、
ビットレートが６２２．０８０Ｍｂｉｔ／ＳのＳＤＨデ
ータにレートが１０^ー4のＢ２エラーを付加する場合、ま
ずエラー付加タイミング制御信号をＢ２バイトの到来す
るタイミングに合わせて発生させ、その信号によって割
り込み信号発生回路１から割り込み信号を発生させる。
１２５μＳ間のＢ２エラーの測定範囲は（２７０×９−
２７）バイト×８ビット×４＝７６８９６ビットになる
ので、プログラムによって７６８９６ビットとレートの
１０^ー4をＣＰＵ２１に読み込んで以下の演算を行う。 ７６８９６÷１００００＝７．．．６８９６

【００２７】ここで、エラーレートが１０^-4とは、エラ
ー測定を行う１００００ビット中に１ビットだけエラー
が存在する事なので、上記の商の７は１２５μＳ間に付
加するエラーのビット数、すなわち、エラー付加数とし
てＩＯポート２３に書かれ、そのエラー付加数は、エラ
ー付加タイミング制御信号によってＢ２バイトの位置で
ＡＮＤゲート３より出力され、ＥＯＲゲート４によって
ＳＤＨデータにエラーとして付加される。また、余りの
６８９６は、次のＢ２のエラー付加の演算のために、プ
ログラムによって読み込まれた７６８９６に加えられ、
上記と同様にＣＰＵ２１で以下の演算を行う。 （７６８９６＋６８９６）÷１００００＝８．．．３７
９２

【００２８】ここで、上記の商の８は、次の１２５μＳ
間のエラーの付加数になり前回と同様にＢ２バイトにエ
ラーとして付加され、余りの３７９２は、次の演算のた
めにプログラムから読み込まれた７６８９６に加えら
れ、上記と同様の演算を行う。このようにして、理論値
をＣＰＵで演算してエラー付加を行っているので、理論
値と等しい値のエラー付加ができる。また、カウンタは
使用しないので、任意のエラーの演算範囲でイネーブル
信号を発生させるための回路が不要になる。

【００２９】

【発明の効果】以上説明したように、この発明によるエ
ラー付加回路によれば、エラー付加数の理論値をＣＰＵ
により演算し、この理論値と等しい個数のエラーをフレ
ーム内の目的とするデータに付加することができるの
で、正確なエラー測定を行うことができるという効果が
ある。また、本発明は、カウンタは使用しないので、全
体の構成を簡素にすることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施形態によるエラー付加回路の
構成図である。

【図２】従来のエラー付加回路の構成図である。

【図３】ＳＤＨインタフェースのＳＴＭ−１に対応した
フレームの構造を示す図である。

【図４】ＳＤＨインタフェースのＳＴＭ−４に対応した
フレームの構造を示す図である。

【符号の説明】

１ 割り込み信号発生回路 ２ ＣＰＵ制御回路 ２１ ＣＰＵ ２２ メモリ ２３ ＩＯポート ３ ＡＮＤゲート ４ ＥＯＲゲート １１ ＥＯＲゲート（エラー付加手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 伝送すべきディジタル情報とエラー測定
   用データとを含むフレームを順次取り込み、各フレーム
   内のエラー測定用データにエラーを付加するエラー付加
   回路において、 前記エラー測定用データの到来に同期したエラー付加タ
   イミング制御信号が与えられることにより割り込み信号
   を発生する割り込み信号発生回路と、 前記割り込み信号が発生される毎に、前記フレームのエ
   ラーレートに対応したエラー付加ビット数を演算するＣ
   ＰＵ制御回路と、 前記エラー付加タイミング制御信号が与えられることに
   より前記フレームに含まれるエラー測定用データのうち
   前記エラー付加ビット数に対応したビット数のデータに
   エラーを付加するエラー付加手段とを具備することを特
   徴とするエラー付加回路。