JPH0927745A - プログラマブル・アレイ・クロック／リセット - Google Patents

プログラマブル・アレイ・クロック／リセット

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JPH0927745A
JPH0927745A JP8131831A JP13183196A JPH0927745A JP H0927745 A JPH0927745 A JP H0927745A JP 8131831 A JP8131831 A JP 8131831A JP 13183196 A JP13183196 A JP 13183196A JP H0927745 A JPH0927745 A JP H0927745A
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clock
signal
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reset
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JP8131831A
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Scott Whitney Gould
スコット・ホイットニー・グールド
Frederick Curtis Furtek
フレデリック・カーティス・ファーテック
Iii Frank Ray Keyser
フランク・レイ・カイザー・ザサード
Brian A Worth
ブライアン・エイ・ワース
Terrance John Zittritsch
テランス・ジョン・ジトリッチュ
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 プログラマブル・アレイにおけるクロック信
号およびリセット信号配布のための信号配布アーキテク
チャを提供する。 【解決手段】 このアーキテクチャは、アレイの論理セ
ルにクロック信号とリセット信号を配布する別々の回路
網を備える。各回路網は、複数のシステム・クロック信
号またはシステム・リセット信号から列クロック信号ま
たは列リセット信号を選択する複数の列マルチプレクサ
を備える。論理セルの各列内に、複数の列クロック信号
または列リセット信号からセクタ・クロック信号または
セクタ・リセット信号を選択するセクタ・マルチプレク
サを配置する。このクロック信号またはリセット信号
を、所与のセクタ・マルチプレクサに関連する各論理セ
ルの組合せ論理回路と順序論理回路に送る。クロック・
ゲート回路を、各論理セル内の出力マルチプレクサと協
調的に制御する。これらの回路網を、信号伝搬距離に応
じて信号源バッファリング、マルチプレクサ信号バッフ
ァリング、出力ドライバのサイズ決定を行うなど、信号
スキューを最小限するための機構を使用して設計する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
具体的には複数のプログラマブル論理セルを有するプロ
グラマブル集積回路を含むプログラマブル集積回路素子
のためのクロックおよびリセット信号の配布アーキテク
チャに係わる。
【０００２】
【従来の技術】プログラマブル集積回路は、当技術分野
で周知であり、プログラマブル論理素子（ＰＬＤ）、プ
ログラマブル・アレイ論理（ＰＡＬ）、およびプログラ
マブル論理アレイ（ＰＬＡ）を備える。これらのプログ
ラマブル回路はそれぞれ、入力ＡＮＤ論理面の後にＯＲ
論理面が続いている。したがって入力項の積の和である
出力関数を計算することができる。論理面は通常、面の
初期汎用レイアウトを特定用途用にカストマイズするこ
とができるように、プログラム可能になっている。
【０００３】プログラマブル回路のより一般的な手法
は、異なる不拘束論理セルのアレイをプログラマブル・
ゲート・アレイ（ＰＧＡ）に設ける。プログラマブル相
互接続網は、セルを相互接続し、アレイとの間でデータ
の入出力を行うために設けられる。特定用途向けに、汎
用設計の論理セルと相互接続網のカスタマイズまたはプ
ログラムが行われる。このようなアレイの１つはマスク
・プログラマブル・ゲート・アレイ（ＭＰＧＡ）であ
り、集積回路に金属化の最終層を付加するときにセルと
配線網の構成が行われる。改変された手法では、レーザ
ー照射エネルギーを使用して金属化パターンをカスタマ
イズする。他のこのようなアレイは、フィールド・プロ
グラマブル・ゲート・アレイ（ＦＰＧＡ）であり、構成
はユーザが「現場（フィールド）」で行うことができ
る。このような構成は、電気的プログラム可能ヒューズ
・リンク、アンチヒューズ、メモリ制御トランジスタ、
フローティング・ゲート・トランジスタなどを使用して
行うことができる。ＰＧＡのセルは、ＰＡＬまたはＰＬ
ＡにおけるようなＡＮＤ／ＯＲマクロセルを含む、任意
のタイプの周知の論理セルとすることができる。
【０００４】アレイの各論理セルは、組合せ論理段また
は順序論理段を備えることが多い。１つの一般的な実施
態様では、セル順序段はセル組合せ段とカスケード接続
される。組合せ段はセル入力に対して論理関数を実行
し、順序段はその結果の記憶と出力のために使用され
る。論理セルの順序段（たとえばフリップフロップ）
は、正常な動作のために、データ入出力に加えてクロッ
ク信号とリセット信号を必要とすることが多い。
【０００５】
【発明が解決しようとする課題】多くの従来の手法で
は、単一のクロック信号と単一のリセット信号がアレイ
の各入力パッドに供給され、アレイの各順序段に内部で
経路指定される。したがって、このようなアレイを使用
するユーザ・プログラム設計は、単一クロックおよびリ
セット実施態様となるように制約される。アレイの各部
分は、他の部分から論理的に区分されている場合であっ
ても、アレイ規模のクロックおよびリセット方法に従う
必要がある。論理セル密度を高くすることができる半導
体技術の進歩に伴って、アレイが論理的に区分化される
公算が高くなる。
【０００６】さらに、半導体技術の進歩に伴ってプログ
ラマブル・アレイの密度とクロック速度が向上している
ため、アレイ規模のタイミング許容差が小さくなりつつ
ある。信号源（たとえばチップ・パッド）から論理セル
に送られるクロック信号またはリセット信号に関連する
伝搬遅延は、論理セルとクロック信号源またはリセット
信号源との間の距離に比例して変化する。論理セルは必
然的にアレイ内の使用可能な基板面積にわたって分散さ
れているため、論理セルとクロック信号源またはリセッ
ト信号源との間の距離は変わることになる。この変化に
よって、論理セルに送られる信号間にスキューが生じ、
それは高密度、高速のアレイのタイミング許容差の範囲
を超える可能性がある。
【０００７】したがって、必要なのは、従来の手法のア
レイ規模の設計の制約を克服し、アレイ全体にわたるク
ロック信号およびリセット信号のスキューを最小限にす
る技法を使用した、柔軟性のあるクロックおよびリセッ
ト配布アーキテクチャである。
【０００８】
【課題を解決するための手段】簡単に述べると、本発明
は１つの態様では、その中に行と列の形で配置された複
数の論理セルを有するプログラマブル・アレイを含む。
このプログラマブル・アレイは、論理セルの各列につい
て第１のプログラマブル列マルチプレクサを含むクロッ
ク／リセット配布網を備え、各プログラマブル列マルチ
プレクサは複数のシステム・クロック／リセット信号か
ら列クロック／リセット信号を選択し、選択された列ク
ロック／リセット信号を論理セルの各列に送るように機
能する。
【０００９】論理セルの各列ごとに第１の複数のプログ
ラマブル・セクタ・マルチプレクサを設ける。各プログ
ラマブル・セクタ・マルチプレクサは、論理セルの各列
の論理セルのセクタに対応しており、選択された複数の
列クロック／リセット信号からセクタ・クロック／リセ
ット信号を選択し、その選択されたセクタ・クロック／
リセット信号を論理セルの各セクタに送る。配布網は、
クロック信号とリセット信号のいずれにも使用すること
ができる。第１のプログラマブル列マルチプレクサのう
ちの少なくとも１つは、固定論理状態入力を含むことが
でき、その場合、列クロック／リセット信号が複数のシ
ステム・クロック／リセット信号からと固定状態論理入
力から選択される。第１のプログラマブル列マルチプレ
クサのうちの少なくとも１つは、プログラマブル・アレ
イの相互接続構造体から派生した入力を含むこともで
き、その場合、列クロック／リセット信号は複数のシス
テム・クロック／リセット信号と派生入力から選択され
る。
【００１０】プログラマブル・アレイは、少なくとも１
つのシステム・クロック／リセット信号を受け入れるＩ
／Ｏブロックと、その少なくとも１つのシステム・クロ
ック／リセット信号をＩ／Ｏブロックからクロック／リ
セット配布網に選択的に送る、Ｉ／Ｏブロックとクロッ
ク／リセット配布網との間に接続されたプログラム可能
要素も備えることができる。
【００１１】本発明の他の態様では、第１の複数の論理
セルを含み、各論理セルが複数の入力と１つの出力を有
するプログラマブル入力マルチプレクサを備えた、プロ
グラマブル・アレイを設ける。各セルは、プログラマブ
ル入力マルチプレクサの出力に接続された入力を有しさ
らに出力を有する組合せ論理回路と、組合せ論理回路の
出力に接続された入力を有し、さらにクロック／リセッ
ト入力を有する順序論理回路とを備えることができる。
第１の複数の論理セルには、選択されたクロック／リセ
ット信号を第１の複数の論理セルのそれぞれのプログラ
マブル入力マルチプレクサの入力と第１の複数の論理セ
ルのそれぞれの順序論理回路のクロック／リセット入力
とに送る、プログラマブル・クロック／リセット・マル
チプレクサが付随している。
【００１２】本発明の他の態様では、少なくとも１つの
クロック／リセット信号を複数の論理セルに配布するク
ロック／リセット配布網を有するプログラマブル・アレ
イを設ける。複数の論理セルのうちの少なくと１つの論
理セルは、複数の入力と、１つの出力と、１つの制御要
素とを有するプログラマブル出力マルチプレクサとを備
える。このセルは、プログラマブル出力マルチプレクサ
の複数の入力のうちの１つに接続された出力と、クロッ
ク／リセット信号入力とを有する順序論理回路も備え
る。プログラマブル出力マルチプレクサの制御要素に応
答してクロック／リセット信号をゲート制御して順序論
理回路に送るように、クロック／リセット・ゲート回路
を設けて順序論理回路のクロック／リセット信号入力と
クロック／リセット配布網の間に接続する。
【００１３】本発明の他の態様では、プログラマブル・
アレイのためのプログラマブル・マルチプレクサを設け
る。このプログラマブル・マルチプレクサは複数の信号
経路を備え、各経路は入力と出力を含む。入力経路のう
ちの少なくとも１つは、信号経路の入力に接続された入
力インバータと出力を備える。入力インバータの出力に
接続された第１の導電端子を有し、少なくとも１つの信
号経路の出力を含む第２の導電端子をさらに有する、プ
ログラム可能要素を設ける。複数の信号経路のそれぞれ
の出力に接続された入力を有する出力インバータを設
け、出力インバータはマルチプレクサの出力を含む出力
をさらに有して、選択された信号を少なくとも１つのプ
ログラマブル・マルチプレクサを介して再駆動すること
ができるようになっている。１つの実施例では、プログ
ラム可能要素はＳＲＡＭセルによって制御される伝送ゲ
ートを備える。
【００１４】本発明の他の態様では、集積回路のための
低スキュー信号配布アーキテクチャを備える。このアー
キテクチャは、信号源と、それぞれが出力段を有する第
１の複数の１次配布回路と、信号源と各１次配布回路の
間の第１の導電経路とを備える。信号源から送られた信
号は、それぞれの遅延後にそれぞれの配布回路に到着す
る。それぞれの遅延は、信号源からそれぞれの一次配布
回路までの各第１の導電経路を通るそれぞれの伝搬距離
に一般に比例する。それぞれの１次配布回路の出力段
は、それぞれの遅延を補正するように第１の導電経路を
通る伝搬距離に応じてサイズが決定されおり、第１の複
数の１次配布回路から出力される信号のスキューが最小
限に抑えられるようになっている。出力段は、集積回路
内で配布回路が配置されている領域に応じたサイズとす
ることができる。
【００１５】このアーキテクチャは、前述の低スキュー
信号配布アーキテクチャを備えたクロック／リセット配
布アーキテクチャを有するプログラマブル・アレイで使
用することができる。このプログラマブル・アレイの実
施態様では、１次配布回路のうちの少なくともいくつか
がプログラマブル・マルチプレクサを備える。
【００１６】開示するこの低スキュー信号配布アーキテ
クチャをプログラマブル・アレイにおけるクロックおよ
びリセットの配布に使用することによって、プログラマ
ブル・アレイの論理セルに供給されるクロック信号間お
よびリセット信号間のスキューが最小化され、柔軟性の
ある多重化手法を使用してアレイ内でのクロックおよび
リセット配布の選択肢を拡大することができる。
【００１７】
【発明の実施の形態】本発明に関する主題については、
本明細書の結論部分で具体的に指摘し、明確に請求して
いる。しかし、本発明は、構成と実施方法の両方につい
て、その目的および利点を含めて、以下の好ましい実施
例の詳細な説明と添付図面とを参照すれば最もよく理解
することができる。
【００１８】図１を参照すると、複数のプログラマブル
論理セル１２を含む集積回路プログラマブル・ゲート・
アレイ１０のレイアウトが示されている。この特定の実
施例では、複数のプログラマブル論理セルが、セルのセ
クタに分割された５６×５６セル・アレイを構成してお
り、各セクタが８×８セル・グループによって画定され
ている。このアレイのプログラマブル論理セルは、「プ
ログラマブル論理セル」という名称の米国特許出願の上
記組込み部分に従って実現することができる。あるい
は、ＰＡＬまたはＰＬＡにおけるようなＡＮＤ／ＯＲマ
クロセルなど、任意のタイプの周知のセルとすることが
できる。データ入出力に使用される入出力（Ｉ／Ｏ）ブ
ロック１４も、アレイの周縁に沿って図示されている。
アレイの入出力部は、「プログラマブル・アレイ入出力
−経路指定資源」という名称の米国特許出願の上記組込
み部分に従って実施することができる。
【００１９】図２を参照すると、図１のアレイのプログ
ラマブル論理セルのうちの単一のセクタ２０が示されて
いる。１つのセクタは、連続しているが必ずしも境を接
してはいない論理セルの行と列に配置された論理セル２
２1,1ないし２２8,8を含む。論理セル２２1,6を参照す
ると、セルは全体として、たとえば垂直相互接続バス２
４ａおよび２４ｂと、水平相互接続バス２６ａおよび２
６ｂによって囲まれている。これらの水平および垂直の
相互接続バスはアレイの各行と各列の間に配置されてお
り、アレイ内の任意の２つの論理セル間、またはアレイ
内の任意の論理セルと入出力ブロックとの間を接続可能
にする。相互接続バスが一緒になってプログラマブル・
アレイのプログラマブル相互接続網全体を形成してい
る。この相互接続網は、「プログラマブル・アレイ相互
接続網」という名称の米国特許出願の上記組込み部分に
従って形成することができる。範囲３０は単に、図示さ
れている列のうちの任意の列内の論理セルのセクタを表
しているに過ぎない。
【００２０】本発明の原理によると、集積回路のための
柔軟性のある信号配布アーキテクチャが提供される。１
つの実施例では、このアーキテクチャを、複数の論理セ
ルを有するプログラマブル・アレイで用い、論理セルに
クロック信号とリセット信号を配布するために使用す
る。この実施例におけるアーキテクチャは、アレイ全体
にクロック信号を配布するための回路網を含む。図３
に、クロック信号配布網の例を図示する。このアーキテ
クチャは、アレイ全体にリセット信号を配布するための
別個の同様の回路網も含むことができる。図４にリセッ
ト信号配布網の例を図示する。当業者なら、図３および
図４の回路網が類似していることと、いずれの回路網も
本発明の原理から逸脱することなくクロック信号または
リセット信号の配布に使用することができることがわか
るであろう。
【００２１】本明細書で使用する限りにおいて、「クロ
ック／リセット」という表記は、クロックまたはリセッ
トのいずれかを指す。「クロック／リセット」および
「リセット／クロック」という表記を本明細書で共に使
用する場合は、（１）クロックおよびリセット、または
（２）リセットおよびクロック、のいずれかを指す。こ
の表記上の規則は、他の用語にも同様に適用される。し
たがって、図３の回路網はクロック／リセット網とみな
すことができ、図４の関連する回路網はリセット／クロ
ック網とみなすことができる。
【００２２】図３を参照すると、論理セルの４つの列４
１ａ〜ｄの部分が図示されている。各列の１つのセクタ
３０のみを図示してある。前述のように、論理セル２２
はそれに関連する垂直相互接続バス２４を有する。水平
相互接続バス（図示せず）も備えることができる。１つ
のアレイ実施例では、論理セルのセクタは中継器または
スイッチ２８の配置によって全体的に画定される。当業
者なら「セクタ」という用語は、反復する論理セルのア
レイ内の論理セルの任意の区画を指すことができること
を理解されよう。したがって、セルの各列と、各列内の
特定のセクタのセルは、一般的にそれぞれ論理セルのグ
ループおよびサブグループとみなすことができる。クロ
ック配布網はマルチプレクサ４２、４４、および４６
と、それらの間のすべての接続とを含む。システム・ク
ロック信号５０線（この実施例では６本）が、それぞれ
列マルチプレクサ４２ａ〜４２ｅへの入力５２ａ〜５２
ｅの一部として設けられている。（クロック信号５０の
信号源については以下で図９および図１０と関連して詳
述する。）列マルチプレクサ４２はプログラム可能であ
り、選択された入力にある信号を選択的に出力に供給す
ることができる。たとえば、マルチプレクサ４２ｂは信
号グループ５２ｂから列クロック信号５６を選択し、そ
の信号が論理セルの列４１ａ全体を通って送られる。
【００２３】本発明の原理によると、選択された各列ク
ロックは２次マルチプレクサまたはセクタ・マルチプレ
クサ４４、４６等に送られる。セクタ３０については、
セクタ・マルチプレクサ４４ａ〜４４ｄが図示されてい
る。下にある次のセクタについては、セクタ・マルチプ
レクサ４６ａ〜４６ｄが図示されている。セクタ・マル
チプレクサ４４ａは、信号グループ５４ａから選択して
セクタ・クロック信号５８を供給し、その信号が論理セ
ルのセクタ内の８個の論理セルのそれぞれに送られる。
本発明の原理によると、マルチプレクサ４４への入力
は、各列に関連する列クロックのほか、他の列からの列
クロックを含む。たとえば、すぐ隣の列からのクロック
信号と、２列まで離れた列からのクロックが各マルチプ
レクサ４４への入力として示されている。マルチプレク
サ４４のサイズは、任意の数の列からの入力を受け入れ
るように恣意的に増大させることができる。好ましい実
施例では、セクタ・マルチプレクサ４４は４つの入力を
備える。したがって、マルチプレクサ４４ｂへの入力と
して、（マルチプレクサ４２ｃからの）各列クロック
と、右のすぐ隣の列マルチプレクサ４２ｄからの列クロ
ックと、左のすぐ隣の２つの列マルチプレクサ４２ａお
よび４２ｂからの列クロックが供給される。このパター
ンは、たとえば下にある次のセクタのマルチプレクサ４
６を使用して、アレイの各セクタ内で維持することがで
きる。
【００２４】システム・クロック信号５０に加えて、各
列マルチプレクサ４２は派生クロック入力と固定論理入
力を受け入れることができる。たとえば図３のマルチプ
レクサ４２ｅについて示されているように、相互接続バ
ス２４から入力６２すなわち派生入力を得ることもでき
る。同様の信号は、各列マルチプレクサ４２にも供給す
ることができる。したがって、汎用相互接続網からのク
ロック信号またはデータ信号を、各列マルチプレクサに
供給することができる。さらに、列マルチプレクサには
固定論理状態信号６０も供給することができる。（当業
者なら、図が見やすいように、本明細書のすべての図面
では特定の反復機構にはたとえば信号６０のように個々
の参照番号を付けていないことがわかるであろう。）
【００２５】図４には、１つのアレイの列７１ａ〜７１
ｄのための、本発明の信号配布アーキテクチャのリセッ
ト網が図示されている。このリセット網は、それぞれ図
３のマルチプレクサ４２、４４、および４６と同様に配
置された列マルチプレクサ７２とセクタ・マルチプレク
サ７４および７６を含む。列マルチプレクサ７２ａ〜７
２ｅは、入力信号グループ８２ａ〜８２ｅの一部として
システム・リセット信号８０を受け入れる。アレイの各
列７１ａについて入力信号グループ８２ｂから列リセッ
ト信号線、たとえば線８６が選択される。この実施例で
は、列リセット・マルチプレクサ７２には３つのシステ
ム・リセット信号８０しか供給されない。マルチプレク
サ７２ｅについて図示されているように、相互接続バス
２４から第４の入力９２、すなわち派生入力も得ること
ができる。同様の信号は、各列マルチプレクサ７２につ
いて供給することができる。マルチプレクサ７４および
７６は図３のマルチプレクサ４４および４６と同様に配
置されている。たとえばマルチプレクサ７４ａは、４つ
の入力信号８４ａから選択して、論理セルの各列のセク
タ内の各論理セルに供給するセクタ・リセット信号８８
を生成する。この場合も、前述のように、マルチプレク
サ７４ｂは入力としてそれ自体の各列リセットを（マル
チプレクサ７２ｃから）受け取るほか、他の列リセット
信号も受け取る。たとえば、マルチプレクサ７４ｂに
は、右のすぐ隣の列マルチプレクサ７２ｄから１つの列
リセット信号と、左のすぐ隣の列マルチプレクサ７２ａ
および７２ｂからのリセット信号が供給される。
【００２６】図５に、上記で図３および図４を参照しな
がら述べたクロック網またはリセット網のアレイ周縁部
の状態を図示する。上記で設定した規則に従って、列１
０２はそれに付随する列マルチプレクサ１０６と列クロ
ック信号１１０を有し、両者は列１０２の右側に配置さ
れている。左端の列１００も同様に右側に位置する列マ
ルチプレクサとクロックを有するが、左側に位置する追
加の列マルチプレクサ１０４と追加の列クロック１０８
も有する。したがって、５６の列を含む図１のアレイの
場合、その全体に５７個の列マルチプレクサと列クロッ
ク信号を配置することができる。周縁部にあるセクタ・
マルチプレクサへの追加の入力１０５および１０７は単
にＶDDに結合されているに過ぎない。
【００２７】当業者なら、図３ないし図５の回路網の図
が信号源とその供給先との間の論理的関係を表している
ことを理解されよう。説明している構成要素の実際の物
理的レイアウトは、図３ないし図５とはかなり異なるこ
とがある。以下に、レイアウトの１つの例について図１
１を参照しながら説明する。
【００２８】図６に、前述のように関連する相互接続バ
ス２４ａ〜２４ｂおよび２６ａ〜２６ｂを有する１つの
論理セル２２の詳細を図示する。この論理セルは、セル
組合せ論理回路１２０を選択された相互接続バス信号に
接続する関連する入力マルチプレクサ１２８および１３
０（好ましい実施例ではメモリ・ブロックＭ１〜Ｍ３に
よって制御される）を有することもできる。セル組合せ
論理回路１２０の出力は、出力１３８および１４２を含
むことができる。出力１３８は単純に出力マルチプレク
サ１３２に送ることができるのに対して、出力１４２は
順序回路、たとえばフリップフロップ１２２に送ること
ができる。本発明の原理によると、列クロック線１２６
と列リセット線１２４がセル２２の近傍を通り、これら
の線からの信号はマルチプレクサ１３０を介して組合せ
論理回路に送られるだけでなく、順序回路１２２にも送
られる。したがって、セル組合せ論理回路内で処理する
クロック信号を供給することができ、順序論理回路１２
２の標準動作のためにもクロック信号が供給される。順
序論理回路１２２の出力１３６は、セル出力マルチプレ
クサ１３２にも送ることができる。したがって、信号１
４０から選択された出力信号が出力マルチプレクサ１３
２から相互接続バス２６ｂに戻される。
【００２９】１つの実施例では、順序論理回路１２２の
出力１３６をメモリ・ブロックＭ３によってマルチプレ
クサ１３２で選択しない場合（これはフリップフロップ
１２２を使用しないことを意味する）、制御メモリ・ブ
ロックＭ３からのゲート信号１３４（他の関連出願では
ＬＡＴＣＨＳまたはＬＡＴＣＨＳビットとも呼んでい
る）を、ゲート信号１３４と順序論理回路１２２の間に
結合されたクロック・ゲート回路（図６には図示せず）
に供給することができる。このようなクロック・ゲート
回路１５０を図７に示す。このクロック・ゲート回路
は、トランジスタＴ１およびＴ２を備えるインバータ
と、トランジスタＴ５およびＴ６を備える第２のインバ
ータとを含む。クロック入力がノード１５２を介して供
給され、プルアップ・トランジスタおよびプルダウン・
トランジスタＴ３およびＴ４をそれぞれ制御するクロッ
ク・ゲート信号がノード１３４を介して供給される。ク
ロック・ゲート信号が論理１の場合、図６のマルチプレ
クサ１３２で出力１３６が実際に選択されたことを意味
し、図７のトランジスタＴ４がイネーブルされ、したが
って両方のインバータがイネーブルされて、クロック信
号１５６とクロック信号１５４の補数とを生成し、これ
らの信号が供給されて順序論理セルのフリップフロップ
を動作させる。クロック・ゲート信号が論理０に設定さ
れた場合、出力１３６が図６のマルチプレクサ１３２に
よって選択されないことを意味し、トランジスタＴ４が
ディスエーブルされ、プルアップ・トランジスタＴ３が
イネーブルされ、それによってクロック出力１５４およ
び１５６が単に固定状態に設定される。この回路を使用
することによって、アレイはユーザ出力選択に応答して
自動的にクロック信号をゲート制御して順序回路に送
り、順序回路における不要なＣＭＯＳスイッチングに伴
う電力ドレーンが回避される。
【００３０】当業者には、前述のマルチプレクサおよび
スイッチに必要な接続を設ける多くの方法があることが
明らかであろう。たとえば、マルチプレクサにおける信
号経路はパス・トランジスタと、ＥＰＲＯＭと、装着さ
れている線間の所望の分離または接続を行うヒューズ・
リンクまたはアンチヒューズとを含むことができる。ユ
ーザは、任意の特定のマルチプレクサを介した接続が必
要であれば、その接続を行うように適切なプログラミン
グを行うだけでよい。レーザ・プログラム素子は、交差
点で任意選択の溶接を使用することもできる。必要な接
続は溶接を含めたり除外したりすることによって行う。
マスク・プログラム素子は、適切な接続を含めるか省く
かするだけでよい。プログラムの前には選択可能な信号
が複数あってプログラム後にはその信号の１つが選択さ
れる信号選択のための構造体を、本明細書ではマルチプ
レクサと呼ぶ。本明細書を通して使用している「接続」
とは、特に明記のない限り、導線間の直接導通接続か、
または間接ではあるが一方の導線からの情報が他方の導
線に送られる間接（たとえばバッファ付き／反転）イン
タフェースを広義に指す。同様に、「入力」または「出
力」とは、特に明記のない限り、直接または間接（たと
えばバッファ付き／反転）インタフェースを示す。
【００３１】一般に、信号源とそのそれぞれの供給先す
べてとの間に一定した遅延を維持することが望ましいた
め、本発明の信号配布アーキテクチャの好ましい実施例
はそれらの遅延を最小限にするように設計され、それに
よって低スキュー信号配布を行う。以下に、図８ないし
図１１を参照しながら本発明の低スキュー信号配布機構
について説明する。
【００３２】図８を参照すると、図３ないし図５の回路
網内のいずれのマルチプレクサにも使用可能な低スキュ
ー・マルチプレクサ１６０が図示されている。マルチプ
レクサ１６０は、構成要素１６２〜１７０を備える入力
信号経路を含む複数の信号経路を含む。このマルチプレ
クサは、構成要素１７２〜１７６を備える共通接続され
た出力経路を有する。入力信号経路は、入力ノード１６
２の後にインバータ１６４を備える。インバータの出力
は、相補形トランジスタ１６６および１６８を含む電界
効果トランジスタ伝送ゲートの第１の導電端子に接続さ
れている。トランジスタのゲートはメモリ・セル１７０
によって制御することができる。（この電界効果トラン
ジスタ・ゲート／メモリ・セルの組合せは、前述のよう
に当技術分野で周知の任意のプログラム可能要素に置き
換えることもできる。）マルチプレクサの各信号経路の
伝送ゲートの第２の導電端子がノード１７２に接続さ
れ、ノード１７２はさらに出力インバータ１７４の入力
に接続されている。したがってインバータ１７４の出力
１７６はマルチプレクサ１６０の出力である。図３ない
し図５の回路網内の長くなる可能性のある信号経路に、
開示する規則的に間隔を置いたバッファ付きマルチプレ
クサを割り込ませることによって、信号立ち上がり時間
および立ち下がり時間と信号遅延の予測と制御をより容
易に行うことができる。
【００３３】１つの実施例では、各マルチプレクサの出
力インバータをなくして、その代わりに各信号供給先に
インバータを配置することができる。これは、図６のリ
セット線１２４に使用されている手法であり、このリセ
ット線１２４はその供給先、すなわちフリップフロップ
１２２の近傍にあるインバータ１２３に接続されてい
る。
【００３４】図９および図１０に、外部信号源からチッ
プ・パッドで受信したクロック信号またはリセット信号
をバッファリングするために使用する回路の他の実施例
を示す。図９には、図３の列マルチプレクサ４２にクロ
ック信号を配布するために使用するバッファの実施例が
図示されている。この回路は、チップ・パッド２１０上
に送られたクロック信号をバッファリングする入力バッ
ファ２１２を備える。バッファ２１２はこの信号をバッ
ファリングして、別のバッファ回路２００が配置されて
いるチップ上の中央位置に送ることが好ましい。回路２
００は、ＮＡＮＤゲート２０４の後にインバータ２０２
を備えている。バッファリングされたクロック信号は、
ＮＡＮＤゲートの１つの入力に送られ、レジスタ２０６
（またはその他の任意のユーザ定義信号源）からの制御
可能なレジスタ信号が、ＮＡＮＤゲートの第２の入力に
送られる。次に、インバータ２０２の出力、すなわち信
号線２１４がチップ全体に経路指定され、各列マルチプ
レクサ４２の入力（たとえば５２）に送られる。図９の
回路は、図３に図示されている６本のシステム・クロッ
ク信号線５０のそれぞれについて繰り返される。レジス
タ２０６を使用して、アレイの構成時またはアレイの動
的再構成時に、クロック信号を動的にゲート制御してア
レイに送ることができる。したがって、アレイの順序論
理回路のクロック状態によって規定されたいずれの状態
でも、レジスタを使用して保持することができる。この
レジスタを使用して、高機能デバッグ中にクロックをゲ
ート制御して、クロック信号を使用する順序回路を設定
状態に保持し、同じ状態で再始動させることができるよ
うにすることもできる。回路２００のＮＡＮＤ／インバ
ータ／レジスタの組合せの代わりに、使用可能な任意の
タイプのプログラム可能要素を使用することができる。
パッド２１０は二重機能とすることもでき、その場合、
線２１１はパッド信号をアレイ相互接続構造体に送るこ
とができることに留意されたい。パッドをクロック信号
専用とする場合は、線２１１上の信号を単に無視すれば
よい。すなわち、相互接続網に送るために多重化しな
い。本明細書では「Ｉ／Ｏブロック」という用語は広義
に、アレイへの信号の供給、またはアレイからの信号の
搬送、あるいはその両方を行う任意のパッドまたは回路
であるものと定義する。
【００３５】図１０に、図４の入力８２から列マルチプ
レクサ７２にリセット信号を供給するための簡略化され
た回路を図示する。この回路は、チップ・パッド２２６
に送られたリセット信号をバッファリングするバッファ
２２８を備える。回路２２０は、この場合もチップの中
央に配置されることが好ましく、この信号を単にバッフ
ァリングして線２３０に送るカスケード・インバータ２
２２および２２４を備える。次に線２３０が各列リセッ
ト・マルチプレクサ７２に送られる。図１０の回路は、
図４の３本のリセット信号線８０のそれぞれについて３
回繰り返されることになる。当業者なら、任意の数のク
ロック信号またはリセット信号のために任意の数の図９
および図１０の回路を使用することができることと、い
ずれの回路もクロック信号とリセット信号のいずれにで
も使用することができることを理解されよう。
【００３６】図１１に、図３ないし図５に図示されてい
る回路網のような低スキュー信号配布網の、チップ３０
０の１象限における物理的配置構成を図示する。図１１
には、図１に図示されているアレイのようなアレイの左
上の象限が図示されている。しかし、以下で図１１に関
して説明する原理は各象限について繰り返すことがで
き、任意のタイプの集積回路に使用されるどのような信
号配布網にも等しく適用可能である。
【００３７】このチップは陰影付き領域３２２を含み、
本明細書ではこれを十字形と総称する。この十字形は単
に、チップの中央で交差する両端間をつなぐ水平と垂直
の縞を含む、チップ上に画定された領域に過ぎない。範
囲３０４ａ〜３０４ｄおよび３０６ａ〜３０６ｄは、図
１のプログラマブル・アレイのセクタに一般に対応させ
ることができるチップの領域を画定する。図示されてい
る残りの回路の機能は、線３１０からの信号の低スキュ
ー配布である。線３１０は、チップ・パッドからバッフ
ァリングされてチップの中央に送られ、それぞれ別々の
回路２００に送られる。回路２００は図９に示すような
回路か、図１０に示すような回路２２０か、または任意
の汎用バッファ回路を含むことができる。これらの回路
の出力は、チップの左に向かって延びる線３１２と、右
に向かって延びる同様の１組の線とを含む。線３１２の
うちの１本、すなわち線３１６は、１次信号配布回路３
１４を含む線状に配置された１組の１次信号配布回路３
１５に接続されている。図３ないし図５の実施例では、
これらの信号配布回路は列マルチプレクサ（たとえば４
２、７２）を備える。各１次信号配布回路は、水平線３
１６から信号を受け取り、１つの列３０１に共に配置さ
れた２次配布回路３０２ａ〜３０２ｄに信号を送るな
ど、信号を上下にバッファリングする。図３ないし図５
の実施例では、２次配布回路はセクタ・マルチプレクサ
４４、４６、７４、および７６を備える。図３ないし図
５のセクタ・マルチプレクサは、前述のように複数の列
マルチプレクサからの入力を含み、これは図１１では入
力３１８として一般的に図示されている。次に２次配布
回路、たとえば回路３０２ｃは信号３２０を論理セルの
セクタ内の上下の１組の信号供給先、たとえば論理セル
２２に供給する。
【００３８】１次配布回路３１５および２次配布回路３
０２をすべて図８の原理に従って設計すれば、それによ
って低スキュー信号網が作られる。信号のバッファリン
グは、各１次および２次供給点で行われる。
【００３９】当業者なら、線３１６および３１８が単に
導電経路を表しているに過ぎないことと、この導電経路
を（図のように）単一の共通接続線とすることも、共通
の信号源に接続されているが個々に各供給点（図示せ
ず）に通じている複数の別々の線とすることもできるこ
とを理解されよう。
【００４０】各１次配布回路３１５と２次配布回路３０
２は、通常、出力ドライバ段を含む。１次および２次配
布回路がプログラマブル・アレイ内のプログラマブル・
マルチプレクサである場合、出力段は図８に図示されて
いるインバータ１７４のようなインバータとすることが
できる。本発明の原理によると、各配布回路の出力ドラ
イバ段の素子サイズはそれぞれの信号源からの距離に応
じて異なる。図１１のアレイでは、線３１６に接続され
た１次配布回路３１５はグループ化され、ゾーン３０６
ａ〜３０６ｄ（この場合もこれらの領域は図１に図示さ
れているようなアレイのセクタとすることができ、その
場合ゾーン３０６ａは中央セクタの半分となる）に配置
されている。各配布回路の出力ドライバ段は、信号源で
ある回路２００からの線３１６の伝搬距離に応じて設計
し、外側の回路を意図的に高速化し、内側の回路を意図
的に低速化する。好ましい実施例では、ゾーン３０６ａ
に配置されている各配布回路は、等しいサイズの出力段
を有し、ゾーン３０６ｂ内の各配布回路は等しいサイズ
の出力段を有し、以下同様である。したがって、線３１
６に接続されている配布回路３１５の行の場合、４種類
の出力段サイズが使用されている。同様の技法を使用し
て２次配布回路３０２ａ〜３０２ｄの出力ドライバ段の
サイズを決定することができる。２次配布回路３０２は
それぞれソース配布回路３１４からゾーン３０４ａ〜３
０４ｄによって示されている距離に配置される。好まし
い実施例では２次配布回路はセクタの中央に位置するた
め、ゾーン３０４はセクタ境界からセクタのサイズの半
分だけずれている。したがって、２次配布回路３０２ａ
は距離３０４ａに応じたサイズの出力段を有し、２次配
布回路３０２ｂは距離３０４ａに３０４ｂを加えた距離
に応じたサイズの出力段を有することになり、以下同様
である。２次配布回路の１つの列のみが図示されている
が、同じ出力段のサイズ決定技法が、各列に関連する２
次配布回路に用いられる。
【００４１】この信号伝搬距離に応じたサイズ決定方式
を使用することによって、各信号供給先（たとえば論理
セル）で受け取られる信号間のスキューが最小限に抑え
られる。
【００４２】信号配布回路が図８に示すような出力イン
バータ段１７４を含むプログラマブル・マルチプレクサ
を備える場合、出力インバータ段は図１２に図示されて
いるように設計することができる。図１２には図８のマ
ルチプレクサのインバータ出力段が示されている。この
インバータは、ｐチャネル・トランジスタＴ１とｎチャ
ネル・トランジスタＴ２を備える。この回路は、１つの
実施例では、図３の１次または列クロック・マルチプレ
クサ４２、図３の２次またはセクタ・クロック・マルチ
プレクサ４４および４６、および図４の１次または列リ
セット・マルチプレクサ７２の出力段として使用され
る。より一般的に言えば、このインバータは図１１の１
次配布回路３１５および２次配布回路３０２の出力段と
して使用することができる。
【００４３】インバータのトランジスタ（素子長はすべ
て７００ｎｍ）のマイクロメータ（ｕｍ）単位で示した
素子幅の例を、以下の表に示す。 ゾーン １次クロック １次リセット ２次クロック Ｔ１ Ｔ２ Ｔ１ Ｔ２ Ｔ１ Ｔ２ ａ 24.5 20.4 27 17.4 6.3 3.15 ｂ 27 22.5 29 18.7 7.5 3.75 ｃ 30 25 30 19.3 8.1 4.05 ｄ 31 25.8 31 20 8.4 4.2
【００４４】ａ〜ｄで示したゾーンは、図１１のゾーン
３０６ａ〜３０６ｄおよび３０４ａ〜３０４ｄを指す。
この実施例では、所与のゾーン内のすべての素子のサイ
ズが等しい。（ゾーン３０４ａおよび３０６ａはアレイ
の７つのセクタのうちの中央セクタの中央で始まる。）
これらの素子は、外側のゾーン（３０６ｄまたは３０４
ｄ）内のインバータはより大きく高速になるように、内
側のゾーン（３０４ａまたは３０４ｄ）内のインバータ
はより小さく低速になるようなサイズになっている。外
側のゾーン内のより高速のインバータはより長い信号伝
搬時間を補償し、内側のゾーン内のより低速のインバー
タはより短い伝搬時間を補償する。素子幅は、各セクタ
の一辺が約１５００ｕｍである図１の７セクタ・アレイ
の例の場合について計算した。当業者なら、素子サイズ
は連続的に変わることがあり、その場合、素子サイズの
連続が必要になること、またはより細かい距離標本化
（すなわち４を超える数）を使用することができること
が理解されよう。
【００４５】前記の低スキュー配布網がプログラマブル
・アレイにとって特に重要な理由は以下の通りである。
１）適切なレベルのアレイの一般性を維持するために、
アレイ・ハードウェア設計者はチップの全領域に達する
汎用クロック網を設けなければならない。これは、クロ
ック網の実質的な物理的調整を妨げる物理的制約であ
る。２）低スキュー設計によってクロック許容差がきわ
めて低くなり、したがってアレイ・プログラマまたはユ
ーザは低速のクロック速度または論理レイアウト上の制
約によって制約を受ける必要がない。
【００４６】前述のように、当業者にはアレイをプログ
ラム可能にする様々な技法が周知である。これらの技法
のいずれか、またはその変形を使用して、本発明のアー
キテクチャをプログラムすることができる。マスク・プ
ログラミング技法としては、汎用設計集積回路の最終金
属化層の付着のカスタマイズがある（たとえば、１９７
６年１１月２３日付けの「Programmable Latch and Oth
er Circuits for Logic Arrays」という名称の米国特許
第３９９３９１９号、および１９８８年３月３日付けの
「Multi-Function FET Masterslice Cell」という名称
の米国特許第４７４２３８３号を参照のこと。この２つ
の特許は本出願と同じ出願人に譲渡されている）。レー
ザ・プログラミング技法としては、付着させた後の金属
化層のカスタマイズがある（たとえば、ラッフェル（Ra
ffel）等の「A Wafer-Scale Digital Integrator Using
Restructurable VSLI」、IEEE Journal of Solid-Stat
eCircuits, Vol. SC-20, No.1、１９８５年２月、３９
９ページ参照）。ヒューズ・リンクまたはアンチヒュー
ズを使用し、永久（不揮発性）プログラミングを行うこ
とができる（たとえば、ミルマン（Millman）の「Micro
electronics」、McGraw-Hill, Inc.、１９７９年、１９
６ページ、および１９８８年７月１９日付けのエルガマ
ル（Elgamal）等の「User Programmable Integrated Ci
rcuit Interconnect Architecture and Test Method」
という名称の米国特許第４７５８７４５号参照）。消去
可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）お
よび電気的消去可能プログラマブル読取り専用メモリ
（ＥＥＰＲＯＭ）デバイスを使用して、半永久プログラ
ミングを行うことができる。ＥＰＲＯＭおよびＥＥＰＲ
ＯＭは両方とも電気的にプログラム可能であり、電力を
除去してもその状態を保持する。しかしこれらのデバイ
スは、特別な消去手続きを使用して再構成することがで
きる（たとえば、ウッド（Wood）等の「An Electricall
y Alterable PLA for Fast Turnaround Time VLSI Deve
lopment Hardware」、IEEE Journal of Solid-State Ci
rcuits, Vol. SC-16, No.5、１９８１年１０月、５７０
ページ参照）。最後に、揮発性ランダム・アクセス・メ
モリ（ＲＡＭ）デバイスも使用可能である。これは完全
にプログラム可能であり再プログラム可能であるが、電
力を除去するとプログラムされた状態が失われる（たと
えば、１９７９年１２月４日付けの米国特許第４１７７
４５２号を参照。これは本出願と同じ出願人に譲渡され
ている）。アレイをプログラムする上記およびその他の
技法は、当業者に周知であり、Ｓ．ブラウン（Brow
n）、Ｒ．フランシス（Francis）、Ｊ．ローズ（Ros
e）、およびＺ．ヴラネシック（Vranesic）の出版物「F
ield-Programmable GateArrays」、Kluwer Academic Pu
blishers、１９９２年、にも概説されている。上記の各
出典は、参照によりその全体が本明細書に組み込まれ
る。
【００４７】本発明の好ましい実施例のマルチプレクサ
のプログラミングには、ユーザによってプログラムされ
るＳＲＡＭセルが必要である。図６および図８に、マル
チプレクサにおけるＳＲＡＭセルの接続例を図示する。
このアレイＳＲＡＭセルは、１９９３年５月Atmel Corp
oration発行の「Application Note AT6000 Series Conf
iguration」改訂１Ｂ版と題する出版物で開示されてい
る技法に従って構成することができる。この出版物は参
照によりその全体が本明細書に組み込まれる。
【００４８】図３ないし図７の柔軟性のある配布網を使
用することによって、従来の技術よりもアレイ内のクロ
ックおよびリセット配布の選択の自由度を大きくするこ
とが可能になり、これは様々なクロック要件およびリセ
ット要件を有する大規模な論理的に区画化されたアレイ
の場合に特に重要である。さらにプログラマブル・アレ
イで信号配布網用に図８ないし図１２の低スキュー信号
配布機構を使用することによって、アレイの論理セルに
送られる信号間のスキューが最小限に抑えられる。
【００４９】以上、本明細書では本発明について本発明
の特定の好ましい実施例に従って詳細に説明したが、当
業者なら多くの修正および変更を行うことができる。し
たがって、特許請求の範囲によって、そのような修正お
よび変更をすべて本発明の精神および範囲に入るものと
して扱うものとする。
【００５０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５１】（１）複数の論理セルを有するプログラマ
ブル・アレイのための信号配布アーキテクチャであっ
て、前記信号配布アーキテクチャはクロック／リセット
配布網を含み、前記クロック／リセット配布網が、複数
の論理セルのうちの第１のグループの論理セルのため
に、複数のシステム・クロック／リセット信号から第１
のグループ・クロック／リセット信号を選択する第１の
プログラマブル・マルチプレクサと、複数の論理セルの
うちの第２のグループの論理セルのために、複数のシス
テム・クロック／リセット信号から第２のグループ・ク
ロック／リセット信号を選択する第２のプログラマブル
・マルチプレクサと、第１および第２のグループの論理
セルのうちの１つのグループの論理セルのサブグループ
のために、少なくとも第１および第２のグループ・クロ
ック／リセット信号を含む複数のグループ・クロック／
リセット信号から、論理セルのサブグループの論理セル
に使用可能なサブグループ・クロック／リセット信号を
選択する第３のプログラマブル・マルチプレクサとを備
える、信号配布アーキテクチャ。 （２）第１のグループの論理セルのために、複数のシス
テム・リセット／クロック信号から第１のグループ・リ
セット／クロック信号を選択する第１のプログラマブル
・マルチプレクサと、第２のグループの論理セルのため
に、複数のシステム・リセット／クロック信号から第２
のグループ・リセット／クロック信号を選択する第２の
プログラマブル・マルチプレクサと、論理セルのサブグ
ループのために、少なくとも第１および第２のグループ
・リセット／クロック信号を含む複数のグループ・リセ
ット／クロック信号から、論理セルのサブグループの論
理セルに使用可能なサブグループ・リセット／クロック
信号を選択する第３のプログラマブル・マルチプレクサ
とを備えるリセット／クロック配布網をさらに含む、上
記（１）に記載の信号配布アーキテクチャ。 （３）少なくとも１つのプログラマブル・マルチプレク
サが、出力と、複数の入力と、複数の入力バッファのう
ちの各入力バッファが少なくとも１つのプログラマブル
・マルチプレクサの複数の入力のうちのそれぞれの１つ
の入力に接続された入力を有し、複数の入力バッファの
うちの各入力バッファがさらに出力を有する、複数の入
力バッファと、複数のプログラム可能要素とを含み、前
記複数のプログラム可能要素の各プログラム可能要素
が、複数の入力バッファの各入力バッファの出力に接続
された第１の導電端子と、少なくとも１つのプログラマ
ブル・マルチプレクサの出力に選択された信号を供給す
る第２の導電端子とを備え、選択された信号が少なくと
も１つのプログラマブル・マルチプレクサを介して再駆
動されるようになっていることを特徴とする、上記
（１）に記載の信号配布アーキテクチャ。 （４）第１および第２のプログラマブル・マルチプレク
サのうちの少なくとも一方が固定論理状態入力を含み、
グループ・クロック／リセット信号が複数のシステム・
クロック／リセット信号および固定状態論理入力から選
択されることを特徴とする、上記（１）に記載の信号配
布アーキテクチャ。 （５）第１および第２のプログラマブル・マルチプレク
サのうちの少なくとも１つがプログラマブル・アレイの
相互接続構造体から派生した入力を含み、グループ・ク
ロック／リセット信号が複数のシステム・クロック／リ
セット信号および派生入力から選択されることを特徴と
する、上記（１）に記載の信号配布アーキテクチャ。 （６）外部信号源から複数のシステム・クロック／リセ
ット信号のうちの少なくとも１つのシステム・クロック
／リセット信号を受け入れるＩ／Ｏブロックと、Ｉ／Ｏ
ブロックとクロック／リセット配布網の間に接続され、
Ｉ／Ｏブロックから少なくとも１つのクロック／リセッ
ト信号をクロック／リセット配布網に選択的に供給する
プログラム可能要素とをさらに含む、上記（１）に記載
の信号配布アーキテクチャ。 （７）行と列の形で配置された複数の論理セルとクロッ
ク・リセット配布網を有するプログラマブル・アレイで
あって、前記クロック・リセット配布網が、各第１のプ
ログラマブル列マルチプレクサが複数のシステム・クロ
ック／リセット信号から列クロック／リセット信号を選
択し、選択した列クロック／リセット信号を論理セルの
各列に供給する、論理セルの各列のための第１のプログ
ラマブル列マルチプレクサと、第１の複数のプログラマ
ブル・セクタ・マルチプレクサの各プログラマブル・セ
クタ・マルチプレクサが論理セルの各列の論理セルのセ
クタに対応し、複数の選択された列クロック／リセット
信号からセクタ・クロック／リセット信号を選択し、選
択したセクタ・クロック／リセット信号を論理セルの各
列の論理セルの各セクタに供給する、論理セルの各列の
ための第１の複数のプログラマブル・セクタ・マルチプ
レクサとを含む、プログラマブル・アレイ。 （８）第１の複数の論理セルを有し、該論理セルの各々
が、複数の入力と１つの出力を有するプログラマブル入
力マルチプレクサと、プログラマブル入力マルチプレク
サの出力に接続された入力を有し、出力をさらに有する
組合せ論理回路と、組合せ論理回路の出力に接続された
入力を有し、クロック／リセット入力をさらに有する順
序論理回路と、選択されたクロック／リセット信号を第
１の複数の論理セルの各論理セルのプログラマブル入力
マルチプレクサの入力と第１の複数の各論理セルの順序
論理回路のクロック／リセット入力とに供給する、第１
の複数の論理セルに関連するプログラマブル・クロック
／リセット・マルチプレクサとを備えることを特徴とす
るプログラマブル・アレイ。 （９）プログラマブル・アレイの複数の論理セルに少な
くとも１つのクロック／リセット信号を配布するクロッ
ク／リセット配布網を有するプログラマブル・アレイで
あって、複数の論理セルのうちの少なくとも１つの論理
セルが、複数の入力と、１つの出力と、１つの制御要素
とを有するプログラマブル出力マルチプレクサと、プロ
グラマブル出力マルチプレクサの複数の入力の１つに接
続された出力を有し、クロック／リセット信号入力をさ
らに有する順序論理回路と、順序論理回路のクロック／
リセット信号入力とクロック／リセット配布網の間に接
続され、制御要素に応答してクロック／リセット信号を
ゲート制御して順序論理回路に送るクロック／リセット
・ゲート回路とを含む、プログラマブル・アレイ。 （１０）プログラマブル・アレイのためのプログラマブ
ル・マルチプレクサであって、前記プログラマブル・マ
ルチプレクサは、複数の信号経路の各信号経路が入力と
出力とを備えた複数の信号経路を含み、前記信号経路の
うちの少なくとも１つは、信号経路の入力に接続された
入力を有し、出力をさらに有する入力インバータと、入
力インバータの出力に接続された第１の導電端子を有
し、少なくとも１つの信号経路の出力を含む第２の導電
端子をさらに有するプログラム可能要素と、複数の信号
経路の各信号経路の出力に接続された入力を有し、少な
くとも１つのプログラマブル・マルチプレクサの出力を
含む出力をさらに有して、選択された信号を少なくとも
１つのプログラマブル・マルチプレクサを介して再駆動
することができるようになっている、出力インバータと
を含む、プログラマブル・マルチプレクサ。 （１１）集積回路のための低スキュー信号配布アーキテ
クチャであって、信号源と、第１の複数の１次配布回路
の各１次配布回路が出力段を有する、第１の複数の１次
配布回路と、前記信号源と第１の複数の１次配布回路の
各１次配布回路との間の第１の導電経路とを含み、前記
信号源から伝送された信号がそれぞれの遅延後にそれぞ
れの１次配布回路に到着し、それぞれの遅延が各第１の
伝搬経路を通る前記信号源からそれぞれの１次配布回路
までのそれぞれの伝搬距離に一般に比例するようになっ
ており、それぞれの遅延を補正するためにそれぞれの１
次配布回路の出力段のサイズが各第１の導電経路を通る
それぞれの伝搬距離に応じて決定されて、第１の複数の
１次配布回路の１次配布回路からそれぞれ出力される信
号間のスキューが最小化されるようになっていることを
特徴とする、低スキュー信号配布アーキテクチャ。
【図面の簡単な説明】
【図１】その中に配置された複数の論理セルを有するプ
ログラマブル・アレイを示す図である。
【図２】図１のアレイの論理セルの１セクタを示す図で
ある。
【図３】本発明によるプログラマブル・アレイのプログ
ラマブル・クロック配布網の一部を示す図である。
【図４】本発明によるプログラマブル・アレイのプログ
ラマブル・リセット配布網の一部を示す図である。
【図５】図３または図４のいずれかの配布網の周縁部の
状態を示す図である。
【図６】本発明による論理セルと列クロック信号および
列リセット信号との間の接続を示す図である。
【図７】本発明による論理セルのためのクロック・ゲー
ト回路を示す図である。
【図８】本発明による信号配布網のためのプログラマブ
ル・マルチプレクサを示す図である。
【図９】本発明による信号配布網のプログラム可能信号
源を示す図である。
【図１０】本発明による信号配布網のためのバッファ付
き信号源を示す図である。
【図１１】本発明によるプログラマブル・アレイの１象
限内の信号配布回路の物理的配置構成を示す図である。
【図１２】本発明による配布回路またはマルチプレクサ
の出力段の例を示す図である。
【符号の説明】
２２ 論理セル ２４ 垂直相互接続バス ２６ 水平相互接続バス ２８ スイッチ ４１ 列 ４２ マルチプレクサ ４４ マルチプレクサ ４６ マルチプレクサ ５０ クロック信号 ５６ 列クロック信号 ６０ 固定論理状態信号 ７１ 列 ７２ マルチプレクサ ８０ システム・リセット信号 ８６ 列リセット信号線 ８８ セクタ・リセット信号 １０４ 列マルチプレクサ １０８ クロック １１０ 列クロック信号 １２２ 順序回路 １２４ 列リセット線 １２８ 入力マルチプレクサ １３２ セル出力マルチプレクサ １３４ ゲート信号 １５０ クロック・ゲート回路 １５４ クロック出力信号 １６０ マルチプレクサ １６４ インバータ １６６ 相補形トランジスタ １６８ 相補形トランジスタ １７０ メモリ・セル １７４ 出力インバータ ２００ バッファ回路 ２０２ インバータ ２０４ ＮＡＮＤゲート ２０６ レジスタ ２１０ パッド ２１２ 入力バッファ ２２８ バッファ ３００ チップ ３０２ ２次信号配布回路 ３１４ １次信号配布回路 ３１５ １次信号配布回路
フロントページの続き (72)発明者 フレデリック・カーティス・ファーテック アメリカ合衆国94025 カリフォルニア州 メンロー・パーク シャロン・パーク・ド ライブ 350 アパートメント エム−24 (72)発明者 フランク・レイ・カイザー・ザサード アメリカ合衆国05446 バーモント州コル チェスター ヘリテージ・レーン ８ (72)発明者 ブライアン・エイ・ワース アメリカ合衆国05468 バーモント州ミル トン アンドレア・レーン 32 (72)発明者 テランス・ジョン・ジトリッチュ アメリカ合衆国05495 バーモント州ウィ リストンハート・サークル 17

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数の論理セルを有するプログラマブル・
    アレイのための信号配布アーキテクチャであって、前記
    信号配布アーキテクチャはクロック／リセット配布網を
    含み、前記クロック／リセット配布網が、 複数の論理セルのうちの第１のグループの論理セルのた
    めに、複数のシステム・クロック／リセット信号から第
    １のグループ・クロック／リセット信号を選択する第１
    のプログラマブル・マルチプレクサと、 複数の論理セルのうちの第２のグループの論理セルのた
    めに、複数のシステム・クロック／リセット信号から第
    ２のグループ・クロック／リセット信号を選択する第２
    のプログラマブル・マルチプレクサと、 第１および第２のグループの論理セルのうちの１つのグ
    ループの論理セルのサブグループのために、少なくとも
    第１および第２のグループ・クロック／リセット信号を
    含む複数のグループ・クロック／リセット信号から、論
    理セルのサブグループの論理セルに使用可能なサブグル
    ープ・クロック／リセット信号を選択する第３のプログ
    ラマブル・マルチプレクサとを備える、信号配布アーキ
    テクチャ。
  2. 【請求項２】第１のグループの論理セルのために、複数
    のシステム・リセット／クロック信号から第１のグルー
    プ・リセット／クロック信号を選択する第１のプログラ
    マブル・マルチプレクサと、 第２のグループの論理セルのために、複数のシステム・
    リセット／クロック信号から第２のグループ・リセット
    ／クロック信号を選択する第２のプログラマブル・マル
    チプレクサと、 論理セルのサブグループのために、少なくとも第１およ
    び第２のグループ・リセット／クロック信号を含む複数
    のグループ・リセット／クロック信号から、論理セルの
    サブグループの論理セルに使用可能なサブグループ・リ
    セット／クロック信号を選択する第３のプログラマブル
    ・マルチプレクサとを備えるリセット／クロック配布網
    をさらに含む、請求項１に記載の信号配布アーキテクチ
    ャ。
  3. 【請求項３】少なくとも１つのプログラマブル・マルチ
    プレクサが、 出力と、 複数の入力と、 複数の入力バッファのうちの各入力バッファが少なくと
    も１つのプログラマブル・マルチプレクサの複数の入力
    のうちのそれぞれの１つの入力に接続された入力を有
    し、複数の入力バッファのうちの各入力バッファがさら
    に出力を有する、複数の入力バッファと、 複数のプログラム可能要素とを含み、 前記複数のプログラム可能要素の各プログラム可能要素
    が、 複数の入力バッファの各入力バッファの出力に接続され
    た第１の導電端子と、 少なくとも１つのプログラマブル・マルチプレクサの出
    力に選択された信号を供給する第２の導電端子とを備
    え、 選択された信号が少なくとも１つのプログラマブル・マ
    ルチプレクサを介して再駆動されるようになっているこ
    とを特徴とする、請求項１に記載の信号配布アーキテク
    チャ。
  4. 【請求項４】第１および第２のプログラマブル・マルチ
    プレクサのうちの少なくとも一方が固定論理状態入力を
    含み、グループ・クロック／リセット信号が複数のシス
    テム・クロック／リセット信号および固定状態論理入力
    から選択されることを特徴とする、請求項１に記載の信
    号配布アーキテクチャ。
  5. 【請求項５】第１および第２のプログラマブル・マルチ
    プレクサのうちの少なくとも１つがプログラマブル・ア
    レイの相互接続構造体から派生した入力を含み、グルー
    プ・クロック／リセット信号が複数のシステム・クロッ
    ク／リセット信号および派生入力から選択されることを
    特徴とする、請求項１に記載の信号配布アーキテクチ
    ャ。
  6. 【請求項６】外部信号源から複数のシステム・クロック
    ／リセット信号のうちの少なくとも１つのシステム・ク
    ロック／リセット信号を受け入れるＩ／Ｏブロックと、 Ｉ／Ｏブロックとクロック／リセット配布網の間に接続
    され、Ｉ／Ｏブロックから少なくとも１つのクロック／
    リセット信号をクロック／リセット配布網に選択的に供
    給するプログラム可能要素とをさらに含む、請求項１に
    記載の信号配布アーキテクチャ。
  7. 【請求項７】行と列の形で配置された複数の論理セルと
    クロック・リセット配布網を有するプログラマブル・ア
    レイであって、前記クロック・リセット配布網が、 各第１のプログラマブル列マルチプレクサが複数のシス
    テム・クロック／リセット信号から列クロック／リセッ
    ト信号を選択し、選択した列クロック／リセット信号を
    論理セルの各列に供給する、論理セルの各列のための第
    １のプログラマブル列マルチプレクサと、 第１の複数のプログラマブル・セクタ・マルチプレクサ
    の各プログラマブル・セクタ・マルチプレクサが論理セ
    ルの各列の論理セルのセクタに対応し、複数の選択され
    た列クロック／リセット信号からセクタ・クロック／リ
    セット信号を選択し、選択したセクタ・クロック／リセ
    ット信号を論理セルの各列の論理セルの各セクタに供給
    する、論理セルの各列のための第１の複数のプログラマ
    ブル・セクタ・マルチプレクサとを含む、プログラマブ
    ル・アレイ。
  8. 【請求項８】第１の複数の論理セルを有し、該論理セル
    の各々が、 複数の入力と１つの出力を有するプログラマブル入力マ
    ルチプレクサと、 プログラマブル入力マルチプレクサの出力に接続された
    入力を有し、出力をさらに有する組合せ論理回路と、 組合せ論理回路の出力に接続された入力を有し、クロッ
    ク／リセット入力をさらに有する順序論理回路と、 選択されたクロック／リセット信号を第１の複数の論理
    セルの各論理セルのプログラマブル入力マルチプレクサ
    の入力と第１の複数の各論理セルの順序論理回路のクロ
    ック／リセット入力とに供給する、第１の複数の論理セ
    ルに関連するプログラマブル・クロック／リセット・マ
    ルチプレクサとを備えることを特徴とするプログラマブ
    ル・アレイ。
  9. 【請求項９】プログラマブル・アレイの複数の論理セル
    に少なくとも１つのクロック／リセット信号を配布する
    クロック／リセット配布網を有するプログラマブル・ア
    レイであって、複数の論理セルのうちの少なくとも１つ
    の論理セルが、 複数の入力と、１つの出力と、１つの制御要素とを有す
    るプログラマブル出力マルチプレクサと、 プログラマブル出力マルチプレクサの複数の入力の１つ
    に接続された出力を有し、クロック／リセット信号入力
    をさらに有する順序論理回路と、 順序論理回路のクロック／リセット信号入力とクロック
    ／リセット配布網の間に接続され、制御要素に応答して
    クロック／リセット信号をゲート制御して順序論理回路
    に送るクロック／リセット・ゲート回路とを含む、プロ
    グラマブル・アレイ。
  10. 【請求項１０】プログラマブル・アレイのためのプログ
    ラマブル・マルチプレクサであって、前記プログラマブ
    ル・マルチプレクサは、 複数の信号経路の各信号経路が入力と出力とを備えた複
    数の信号経路を含み、前記信号経路のうちの少なくとも
    １つは、 信号経路の入力に接続された入力を有し、出力をさらに
    有する入力インバータと、 入力インバータの出力に接続された第１の導電端子を有
    し、少なくとも１つの信号経路の出力を含む第２の導電
    端子をさらに有するプログラム可能要素と、 複数の信号経路の各信号経路の出力に接続された入力を
    有し、少なくとも１つのプログラマブル・マルチプレク
    サの出力を含む出力をさらに有して、選択された信号を
    少なくとも１つのプログラマブル・マルチプレクサを介
    して再駆動することができるようになっている、出力イ
    ンバータとを含む、プログラマブル・マルチプレクサ。
  11. 【請求項１１】集積回路のための低スキュー信号配布ア
    ーキテクチャであって、 信号源と、 第１の複数の１次配布回路の各１次配布回路が出力段を
    有する、第１の複数の１次配布回路と、 前記信号源と第１の複数の１次配布回路の各１次配布回
    路との間の第１の導電経路とを含み、前記信号源から伝
    送された信号がそれぞれの遅延後にそれぞれの１次配布
    回路に到着し、それぞれの遅延が各第１の伝搬経路を通
    る前記信号源からそれぞれの１次配布回路までのそれぞ
    れの伝搬距離に一般に比例するようになっており、 それぞれの遅延を補正するためにそれぞれの１次配布回
    路の出力段のサイズが各第１の導電経路を通るそれぞれ
    の伝搬距離に応じて決定されて、第１の複数の１次配布
    回路の１次配布回路からそれぞれ出力される信号間のス
    キューが最小化されるようになっていることを特徴とす
    る、低スキュー信号配布アーキテクチャ。
JP8131831A 1995-06-02 1996-05-27 プログラマブル・アレイ・クロック／リセット Pending JPH0927745A (ja)

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