JPH0927593A - 集積回路における配電システム - Google Patents
集積回路における配電システムInfo
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- JPH0927593A JPH0927593A JP8172156A JP17215696A JPH0927593A JP H0927593 A JPH0927593 A JP H0927593A JP 8172156 A JP8172156 A JP 8172156A JP 17215696 A JP17215696 A JP 17215696A JP H0927593 A JPH0927593 A JP H0927593A
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】オーバーヘッド・ルーチング及び配電損失を最
小化する集積回路のための内部配電ネットワークを提供
することを目的とする。 【解決手段】大規模集積回路用の配電システムは、層間
の相互接続を規則的に割り当てつつ複数の金属層にそれ
ぞれ形成された導体を含む。最上金属層（又は最下金属
層）のパターン（４）は、平均的なルート長及びルーチ
ング電力損失を最小化すべく、個々の回路ブロックに電
力を分配するために用いられる。各回路ブロック内にお
いて、下層となる各金属層は、回路ブロック内の各構成
要素（回路セル）に電力を分配するための格子状のパタ
ーン（１，２，３）を形成するために用いられる。その
ような格子状のパターン（１，２，３）をオーバーヘッ
ド・ルーチングを最小化するためのスタンダードセルレ
イアウトに従って設計することによって、電力連結を壊
すことなく個々の回路ブロックの再配置を行うことがで
きる。
小化する集積回路のための内部配電ネットワークを提供
することを目的とする。 【解決手段】大規模集積回路用の配電システムは、層間
の相互接続を規則的に割り当てつつ複数の金属層にそれ
ぞれ形成された導体を含む。最上金属層（又は最下金属
層）のパターン（４）は、平均的なルート長及びルーチ
ング電力損失を最小化すべく、個々の回路ブロックに電
力を分配するために用いられる。各回路ブロック内にお
いて、下層となる各金属層は、回路ブロック内の各構成
要素（回路セル）に電力を分配するための格子状のパタ
ーン（１，２，３）を形成するために用いられる。その
ような格子状のパターン（１，２，３）をオーバーヘッ
ド・ルーチングを最小化するためのスタンダードセルレ
イアウトに従って設計することによって、電力連結を壊
すことなく個々の回路ブロックの再配置を行うことがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のための
内部配電ネットワークに関し、特に、オーバーヘッドル
ーチング(routing overhead)及び配電損失を最小化する
集積回路のための内部配電ネットワークに関する。
内部配電ネットワークに関し、特に、オーバーヘッドル
ーチング(routing overhead)及び配電損失を最小化する
集積回路のための内部配電ネットワークに関する。
【０００２】
【従来の技術】マイクロプロセッサ等の大規模集積回路
（ＩＣ）においてＶdd及びＶssネットワークを有効的に
分配することには、複雑な問題があり、通常、要求とは
反対の状況に拘束される。高い信頼性をもつ配電ネット
ワークを確実にしつつ、ルーチングにおけるＩＲ電圧降
下損失と同様にオーバーヘッド領域を最小化するために
は、全ての設計段階において配電への考慮が必要であ
る。電力入力及びＩＣ内におけるトランジスタとの間の
過度の電圧損失は、トランジスタの電流伝送能力を低減
させ、その結果、ＩＣ全体として動作に遅れを生じさせ
る。
（ＩＣ）においてＶdd及びＶssネットワークを有効的に
分配することには、複雑な問題があり、通常、要求とは
反対の状況に拘束される。高い信頼性をもつ配電ネット
ワークを確実にしつつ、ルーチングにおけるＩＲ電圧降
下損失と同様にオーバーヘッド領域を最小化するために
は、全ての設計段階において配電への考慮が必要であ
る。電力入力及びＩＣ内におけるトランジスタとの間の
過度の電圧損失は、トランジスタの電流伝送能力を低減
させ、その結果、ＩＣ全体として動作に遅れを生じさせ
る。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、Ｉ
Ｃ全体としてフロアプランニング(floorplanning)にお
いて柔軟性をもちつつ、強固なフルチップ電力ネットワ
ークを供給するＩＣ配電システムを提供することにあ
る。
解決するためになされたものであって、その目的は、Ｉ
Ｃ全体としてフロアプランニング(floorplanning)にお
いて柔軟性をもちつつ、強固なフルチップ電力ネットワ
ークを供給するＩＣ配電システムを提供することにあ
る。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
め本発明に従う集積回路のための内部配電システムは、
グローバル電力ネットワークとローカル電力ネットワー
クとを切り離すことによって、フロアプランニングの最
適化において柔軟性を有する強固なフルチップ電力ネッ
トワークを供給する。上層から下層までに指定された相
互接続を用いることによって、大規模ＩＣダイ領域上へ
の配電に共通な不利益が回避される。平均的なルート長
及び機能ユニットに対するパッドからのＩＲ電圧降下が
低減される。更に、グローバル及びローカルエリアに対
して相互接続層を割り当てることにより、設計サイクル
遅れを改善することが可能になるとともに、電力接続を
壊すことなく個々の回路ブロックを再配置することが可
能となる。
め本発明に従う集積回路のための内部配電システムは、
グローバル電力ネットワークとローカル電力ネットワー
クとを切り離すことによって、フロアプランニングの最
適化において柔軟性を有する強固なフルチップ電力ネッ
トワークを供給する。上層から下層までに指定された相
互接続を用いることによって、大規模ＩＣダイ領域上へ
の配電に共通な不利益が回避される。平均的なルート長
及び機能ユニットに対するパッドからのＩＲ電圧降下が
低減される。更に、グローバル及びローカルエリアに対
して相互接続層を割り当てることにより、設計サイクル
遅れを改善することが可能になるとともに、電力接続を
壊すことなく個々の回路ブロックを再配置することが可
能となる。
【０００５】本発明の一実施の形態に従うグローバル及
びローカル配電ネットワークを形成する複数の導電性集
積層の配電システムを有する集積回路（ＩＣ）を含む装
置は、各々が複数のサブ回路を含み、複数の回路機能を
実行するための複数の回路と、電力を受け取って前記複
数の回路に分配するための第１の導電性集積層に形成さ
れた複数のグローバル導体を含むグローバル配電ネット
ワークと、前記グローバル配電ネットワークに接続さ
れ、前記電力を受け取って前記複数の回路の各１つ内に
分配するための複数のローカル配電ネットワークとを含
む。前記複数のローカル配電ネットワークの各１つは、
対応する前記複数の回路の一つ内において集積化されて
いる。前記複数のローカル配電ネットワークの各１つ
は、第２の導電性集積層に形成されているとともに前記
複数のグローバル導体の一つに接続され、前記電力を受
け取って分配するための少なくとも一つのグローバル−
ローカル導体と、当該少なくとも一つのグローバル−ロ
ーカル導体は、前記複数のグローバル導体の一つに対し
て実質的に直交していることと、第３の導電性集積層に
形成され、かつ、前記少なくとも一つのグローバル−ロ
ーカル導体と前記複数のサブ回路の一つとの間に接続さ
れ、前記電力を受け取って前記複数のサブ回路の少なく
とも一つに更に分配するための少なくとも一つのローカ
ル導体とを含む。
びローカル配電ネットワークを形成する複数の導電性集
積層の配電システムを有する集積回路（ＩＣ）を含む装
置は、各々が複数のサブ回路を含み、複数の回路機能を
実行するための複数の回路と、電力を受け取って前記複
数の回路に分配するための第１の導電性集積層に形成さ
れた複数のグローバル導体を含むグローバル配電ネット
ワークと、前記グローバル配電ネットワークに接続さ
れ、前記電力を受け取って前記複数の回路の各１つ内に
分配するための複数のローカル配電ネットワークとを含
む。前記複数のローカル配電ネットワークの各１つは、
対応する前記複数の回路の一つ内において集積化されて
いる。前記複数のローカル配電ネットワークの各１つ
は、第２の導電性集積層に形成されているとともに前記
複数のグローバル導体の一つに接続され、前記電力を受
け取って分配するための少なくとも一つのグローバル−
ローカル導体と、当該少なくとも一つのグローバル−ロ
ーカル導体は、前記複数のグローバル導体の一つに対し
て実質的に直交していることと、第３の導電性集積層に
形成され、かつ、前記少なくとも一つのグローバル−ロ
ーカル導体と前記複数のサブ回路の一つとの間に接続さ
れ、前記電力を受け取って前記複数のサブ回路の少なく
とも一つに更に分配するための少なくとも一つのローカ
ル導体とを含む。
【０００６】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１に示すように、フル
チップ配電ネットワークの定義は、Ｖdd及びＶssをフル
チップ及びブロックレベルで分配するにあたり、特定の
ルーチング方向に有効な相互接続層を割り当てることで
始る。続いて、チップに対して許容可能なＩＲ電圧降下
を見積もる。
形態を図面に従って説明する。図１に示すように、フル
チップ配電ネットワークの定義は、Ｖdd及びＶssをフル
チップ及びブロックレベルで分配するにあたり、特定の
ルーチング方向に有効な相互接続層を割り当てることで
始る。続いて、チップに対して許容可能なＩＲ電圧降下
を見積もる。
【０００７】各相互接続層のルーチング方向は、通常、
領域制約条件及びフロアプランニング決定によって決定
される。Ｖdd及びＶssのグローバル的な分配は、グロー
バル導体としての金属４を介して達成される。
領域制約条件及びフロアプランニング決定によって決定
される。Ｖdd及びＶssのグローバル的な分配は、グロー
バル導体としての金属４を介して達成される。
【０００８】図１に示すように、金属４は、ブロック及
びチャネル上に配置された相互接続層（第１の導電性集
積層）に形成され、かつ、パッドから各機能ユニットに
電力を分配する第１の手段である。
びチャネル上に配置された相互接続層（第１の導電性集
積層）に形成され、かつ、パッドから各機能ユニットに
電力を分配する第１の手段である。
【０００９】本発明に従うＩＣ配電システムにおいて、
ローカル又はブロックレベルでの最も高いレベルのルー
チングを行なうために、ローカル配電ネットワークは、
フルチップ内のブロックの絶対的な位置に関わらず、２
つのネットワーク間に連結が生じるように、グローバル
配電ネットワークと直交している。
ローカル又はブロックレベルでの最も高いレベルのルー
チングを行なうために、ローカル配電ネットワークは、
フルチップ内のブロックの絶対的な位置に関わらず、２
つのネットワーク間に連結が生じるように、グローバル
配電ネットワークと直交している。
【００１０】回路グループ中に電力ネットワークを接続
するために追加のオーバーヘッドが導入された場合、本
発明に従うＩＣ配電システムでは、チップ全体をカバー
する単一の層を用いて配電ネットワークを全体的なレベ
ルで確実に行き渡らせることができる。
するために追加のオーバーヘッドが導入された場合、本
発明に従うＩＣ配電システムでは、チップ全体をカバー
する単一の層を用いて配電ネットワークを全体的なレベ
ルで確実に行き渡らせることができる。
【００１１】ローカル配電ネットワークは、金属４に接
続され、電力を受け取って各ブロックに分配するための
グローバル−ローカル導体としての金属３を含む。金属
３は、第２の導電性集積層に形成され、金属４に対して
実質的に直交している。更に、ローカル配電ネットワー
クは、金属３とブロック回路内の各サブ回路との間に接
続され、電力を受け取って各サブ回路に分配するための
ローカル導体としての金属２及び金属１を含む。
続され、電力を受け取って各ブロックに分配するための
グローバル−ローカル導体としての金属３を含む。金属
３は、第２の導電性集積層に形成され、金属４に対して
実質的に直交している。更に、ローカル配電ネットワー
クは、金属３とブロック回路内の各サブ回路との間に接
続され、電力を受け取って各サブ回路に分配するための
ローカル導体としての金属２及び金属１を含む。
【００１２】図２に示すように、信号タイミング及びエ
リアオーバーヘッド(area overhead)のような他の全体
的な制約は、しばしばチップ内において同じ方向に沿う
全てのブロックの配列を妨げる。従って、図に示すよう
に、共通の方向を有するこれらのブロックは、ＩＣ内の
２つの隣接する領域に配置することができる。
リアオーバーヘッド(area overhead)のような他の全体
的な制約は、しばしばチップ内において同じ方向に沿う
全てのブロックの配列を妨げる。従って、図に示すよう
に、共通の方向を有するこれらのブロックは、ＩＣ内の
２つの隣接する領域に配置することができる。
【００１３】ＣＭＯＳ回路のスイッチング速度が線形領
域においてトランジスタのドレインー−ソース電流に逆
比例することは、公知である。
域においてトランジスタのドレインー−ソース電流に逆
比例することは、公知である。
【００１４】
【数１】 ここで、Ｉdsは線形動作領域におけるゲート−ソース電
圧に比例する。ＣＭＯＳゲートのトランジスタは、特
に、ＣＭＯＳ論理ゲートにおいて出力トランジスタのＶ
gs＝Ｖdd−Ｖssに時間の大半を費やす。
圧に比例する。ＣＭＯＳゲートのトランジスタは、特
に、ＣＭＯＳ論理ゲートにおいて出力トランジスタのＶ
gs＝Ｖdd−Ｖssに時間の大半を費やす。
【００１５】
【数２】 最も高いスイッチング速度を達成するには、ダイの周辺
のパッドから、ルーチングによる最小のＩＲ電圧降下を
有するトランジスタのソースに電力ネットワークを分配
する必要がある。低い閾値を有する回路において高いノ
イズマージンを維持することにより、信頼性も改善され
る。
のパッドから、ルーチングによる最小のＩＲ電圧降下を
有するトランジスタのソースに電力ネットワークを分配
する必要がある。低い閾値を有する回路において高いノ
イズマージンを維持することにより、信頼性も改善され
る。
【００１６】ルーチングによる許容可能なＩＲ電圧損失
は、まず最初に物理的な段階に対応してピンからトラン
ジスタにブレークダウンされる。ＶddトＶss差で表され
るトランジスタのソースにおける最小の許容可能な電圧
は、公知の値である。多くの確実な回路シミュレーショ
ンから、サイクル時間のゴールが最悪の環境コンディシ
ョンのもとで満たされるということが判断される。
は、まず最初に物理的な段階に対応してピンからトラン
ジスタにブレークダウンされる。ＶddトＶss差で表され
るトランジスタのソースにおける最小の許容可能な電圧
は、公知の値である。多くの確実な回路シミュレーショ
ンから、サイクル時間のゴールが最悪の環境コンディシ
ョンのもとで満たされるということが判断される。
【００１７】トランジスタソースへの電源からのいくら
かのＩＲ電圧損失は、電源の公差、テスタの保護周波数
帯及びパッケージにおける平均ＩＲ電圧降下等の電源の
回路設計者の制御範囲外にまで落ち込む。表１における
各値は、１クロックサイクルにおける平均値を示す（同
時に、例えば、クロックエッジの立ち上がり中におい
て、チップ上の分離キャパシタの量及び配置、回路設計
スタイル、パッケージ特徴及びシステム環境に属する各
構成要素は大きくてもよい。）。
かのＩＲ電圧損失は、電源の公差、テスタの保護周波数
帯及びパッケージにおける平均ＩＲ電圧降下等の電源の
回路設計者の制御範囲外にまで落ち込む。表１における
各値は、１クロックサイクルにおける平均値を示す（同
時に、例えば、クロックエッジの立ち上がり中におい
て、チップ上の分離キャパシタの量及び配置、回路設計
スタイル、パッケージ特徴及びシステム環境に属する各
構成要素は大きくてもよい。）。
【００１８】
【表１】 配線ネットワークの最も低いレベルは、機能ユニットの
ためのセルライブラリを備えるスタンダードの組み合わ
せ及び連続する要素内において満たされる。単独のスタ
ンダードのセルライブラリは、コントロール及びデータ
パスブロックの両方に存在する。
ためのセルライブラリを備えるスタンダードの組み合わ
せ及び連続する要素内において満たされる。単独のスタ
ンダードのセルライブラリは、コントロール及びデータ
パスブロックの両方に存在する。
【００１９】前者のブロック（コントロールブロック）
は、有限状態機械のような回路機能を満たし、後者のブ
ロック（データパスブロック）は、演算機能を満たす。
ＩＲ電圧降下、エレクトロマイグレーション・コンプラ
イアンス及びオーバーヘッド・ルーチングに関してセル
レベルで配電ネットワークを最適化することについて注
意が与えられる。
は、有限状態機械のような回路機能を満たし、後者のブ
ロック（データパスブロック）は、演算機能を満たす。
ＩＲ電圧降下、エレクトロマイグレーション・コンプラ
イアンス及びオーバーヘッド・ルーチングに関してセル
レベルで配電ネットワークを最適化することについて注
意が与えられる。
【００２０】エリアオーバーヘッドに直接影響を与える
重要な問題は、機能ユニットの構成及びルーチングを通
して生成されたものとは対照的に、ライブラリセル内で
具体化されるべき相互接続レベルがどれほどであるかと
いうことにある。
重要な問題は、機能ユニットの構成及びルーチングを通
して生成されたものとは対照的に、ライブラリセル内で
具体化されるべき相互接続レベルがどれほどであるかと
いうことにある。
【００２１】図３に示すように、スタンダード・セル・
ライブラリにおいて、制御ブロック電力は、各セルを水
平方向に横断する金属１に分配されている。金属１は、
隣接する各セルの電力レールは接合接触され、かつ制御
ブロック行を横断する各極性に対してそれぞれ１つの連
続する電力レールを形成している。
ライブラリにおいて、制御ブロック電力は、各セルを水
平方向に横断する金属１に分配されている。金属１は、
隣接する各セルの電力レールは接合接触され、かつ制御
ブロック行を横断する各極性に対してそれぞれ１つの連
続する電力レールを形成している。
【００２２】制御ブロックにおけるＶdd及びＶssライン
としての金属３は、隣接する行によって形成されるチャ
ネルにおいて、スタンダードセル合成ツールによって、
金属１と並行に配置されている。金属２は、ブロックレ
ベルでの垂直結合によって金属１と金属３とを接続して
いる。
としての金属３は、隣接する行によって形成されるチャ
ネルにおいて、スタンダードセル合成ツールによって、
金属１と並行に配置されている。金属２は、ブロックレ
ベルでの垂直結合によって金属１と金属３とを接続して
いる。
【００２３】同様に、データパスライブラリに対して金
属１及び金属２からなるＶdd及びＶ ssラインは、ライブ
ラリセル内において、後者が水平方向に前者が両方向に
配置されている。データパス行において隣接するセル
は、接合接触し、金属２は、一つの連続する電力レール
を形成している。
属１及び金属２からなるＶdd及びＶ ssラインは、ライブ
ラリセル内において、後者が水平方向に前者が両方向に
配置されている。データパス行において隣接するセル
は、接合接触し、金属２は、一つの連続する電力レール
を形成している。
【００２４】金属３の電力レールは、データパス・コン
パイラによって垂直方向に経路が形成されている。金属
４は、セルの内側及びセルからなるブロックの内側のい
ずれのルーチングに対して使用されない。この代わり
に、この相互接続層は、電力クロック及び臨海信号等の
全体的な信号のルーチングのために確保される。
パイラによって垂直方向に経路が形成されている。金属
４は、セルの内側及びセルからなるブロックの内側のい
ずれのルーチングに対して使用されない。この代わり
に、この相互接続層は、電力クロック及び臨海信号等の
全体的な信号のルーチングのために確保される。
【００２５】この段階で電力ラインの幅を設計するにあ
たり、どの程度、金属２が金属１と金属３に接続される
か、及び金属２が制御ブロックの全ての行を垂直方向に
横断するようにしてカットされるのか又はチャネル内に
おいて局所的に接続されるのかについては明記しない。
図４は、そのような金属相互接続層の割り当てによって
得られる２つの可能性のある構成を示す。
たり、どの程度、金属２が金属１と金属３に接続される
か、及び金属２が制御ブロックの全ての行を垂直方向に
横断するようにしてカットされるのか又はチャネル内に
おいて局所的に接続されるのかについては明記しない。
図４は、そのような金属相互接続層の割り当てによって
得られる２つの可能性のある構成を示す。
【００２６】ＩＲ電圧降下及びエレクトロマイグレーシ
ョンの感受率は、セル及びブロックレベルで同時に最適
化される。この最適化は、トランジスタ・レベル・シミ
ュレーション及びＰＧＲＩＤ分析（以下に詳細に説明す
る。）を通してなされる。
ョンの感受率は、セル及びブロックレベルで同時に最適
化される。この最適化は、トランジスタ・レベル・シミ
ュレーション及びＰＧＲＩＤ分析（以下に詳細に説明す
る。）を通してなされる。
【００２７】各ライブラリセルの動作は、出力付加及び
入力立ち上がり時間のレンジに関して個々に特徴付けら
れている。パラメータ中でトラックされたものは、二乗
平均（ＲＭＳ）及びピーク電流である。供給ラインの最
小幅及び接続に必要とされる最小数は、エレクトロマイ
グレーションの限界についてのプロセスデータを用いる
ことによって決定され、かつ、１セットのレイアウト確
認ルールとして定式化される。これらのルールは、すべ
ての違反が定着するまでライブラリにおける各セルに適
用される。
入力立ち上がり時間のレンジに関して個々に特徴付けら
れている。パラメータ中でトラックされたものは、二乗
平均（ＲＭＳ）及びピーク電流である。供給ラインの最
小幅及び接続に必要とされる最小数は、エレクトロマイ
グレーションの限界についてのプロセスデータを用いる
ことによって決定され、かつ、１セットのレイアウト確
認ルールとして定式化される。これらのルールは、すべ
ての違反が定着するまでライブラリにおける各セルに適
用される。
【００２８】対応するセルの行及び列の配置は、トラン
ジスタレベルでＶdd及びＶssラインのネットリストを得
るレイアウト抽出者によって構成され、かつ、処理され
る。このネットリストは、抵抗エレメント及び非能動素
子のみを含む。続いて、能動素子を加えるための後処理
が施されて、電流モニタのパラメータ表示が行われる。
ジスタレベルでＶdd及びＶssラインのネットリストを得
るレイアウト抽出者によって構成され、かつ、処理され
る。このネットリストは、抵抗エレメント及び非能動素
子のみを含む。続いて、能動素子を加えるための後処理
が施されて、電流モニタのパラメータ表示が行われる。
【００２９】これらのモニタは、各々のライン幅及び適
切なエレクトロマイグレーション限界に対するＲＭＳ及
びピーク電流を平均化する計測命令文に従って、ゼロボ
ルト電源からなるワイヤ部分毎に連続して出力される。
こうしてモニタは、１より大きな値を示すとき、不具合
を表示する。以下の表２は、モニタ命令文の一例を示
す。
切なエレクトロマイグレーション限界に対するＲＭＳ及
びピーク電流を平均化する計測命令文に従って、ゼロボ
ルト電源からなるワイヤ部分毎に連続して出力される。
こうしてモニタは、１より大きな値を示すとき、不具合
を表示する。以下の表２は、モニタ命令文の一例を示
す。
【００３０】
【表２】 図５は、セルレベルの図を示し、図６は、ブロックレベ
ルモデルの図を示す。配電ネットワーク構造の補正を確
実にするために、２つのタイプの行、すなわち、最も頻
繁に使用されるセルからなる行と、平方ミクロンに対す
る最も高いＲＭＳを有するセルからなる最悪状態の行と
が分析される。
ルモデルの図を示す。配電ネットワーク構造の補正を確
実にするために、２つのタイプの行、すなわち、最も頻
繁に使用されるセルからなる行と、平方ミクロンに対す
る最も高いＲＭＳを有するセルからなる最悪状態の行と
が分析される。
【００３１】最悪状態の行を使用することによって、全
てのセルの組み合わせにおいてエレクトロマイグレーシ
ョン及びＩＲ電圧降下の要求を満たすことが保証され
る。セルの使用が制約されないことによって、ダイ領域
にとって不利な影響が排除されるように、制御ブロック
及びデータパス合成ツールが配置される。典型的なケー
スの行を分析することによって、不具合のマージンがど
れくらい典型的に存在するのかという明解な評価が得ら
れる。
てのセルの組み合わせにおいてエレクトロマイグレーシ
ョン及びＩＲ電圧降下の要求を満たすことが保証され
る。セルの使用が制約されないことによって、ダイ領域
にとって不利な影響が排除されるように、制御ブロック
及びデータパス合成ツールが配置される。典型的なケー
スの行を分析することによって、不具合のマージンがど
れくらい典型的に存在するのかという明解な評価が得ら
れる。
【００３２】コントロールブロックにおいて、金属１及
び金属３の各ライン幅は、金属２のライン間の接続間隔
及び金属１−金属２と金属２−金属３間の各相互接続に
適用可能なビア（導電性ジャンパー）の数と同様に、値
の範囲を超えて変化するとともに、各構成は、ＰＧＲＩ
Ｄにおいてトランジスタレベルでシュミュレートされ
る。金属２−金属３間は、第４の導電性集積層に形成さ
れたビアによって相互に接続され、そのビアは、金属３
と直交している。
び金属３の各ライン幅は、金属２のライン間の接続間隔
及び金属１−金属２と金属２−金属３間の各相互接続に
適用可能なビア（導電性ジャンパー）の数と同様に、値
の範囲を超えて変化するとともに、各構成は、ＰＧＲＩ
Ｄにおいてトランジスタレベルでシュミュレートされ
る。金属２−金属３間は、第４の導電性集積層に形成さ
れたビアによって相互に接続され、そのビアは、金属３
と直交している。
【００３３】金属２のライン幅は、ライブラリを垂直方
向のグリッド上に構成して垂直方向のフィールドスルー
に対するルーチング・オーバーヘッドを低減するように
しているため、固定される。別の制約は、金属３のライ
ンが少なくとも単一の金属３−金属４のビア（ビアホー
ル）で適応するに十分な幅なければならなず、これによ
り、ブロックを金属４のグローバル電力ネットワークに
連結することができる。
向のグリッド上に構成して垂直方向のフィールドスルー
に対するルーチング・オーバーヘッドを低減するように
しているため、固定される。別の制約は、金属３のライ
ンが少なくとも単一の金属３−金属４のビア（ビアホー
ル）で適応するに十分な幅なければならなず、これによ
り、ブロックを金属４のグローバル電力ネットワークに
連結することができる。
【００３４】金属２のストリップで連結されているとこ
ろの間隔は、オーバーセル電流及び金属１−金属２のビ
アで起こり、かつ、エレクトロマイグレーションの不具
合を引き起こす電流クロウディング(crowding)を増大さ
せる。エレクトロマイグレーション要求を満足する正確
な金属１及び金属３の幅に先立つエレクトロマイグレー
ション要求を満足する金属１−金属２及び金属２−金属
３の各ビアの数の最適化の後、供給ラインの幅は、所定
の構成に対するエレクトロマイグレーション要求を満た
すのに必要なビアの数によって決定される。
ろの間隔は、オーバーセル電流及び金属１−金属２のビ
アで起こり、かつ、エレクトロマイグレーションの不具
合を引き起こす電流クロウディング(crowding)を増大さ
せる。エレクトロマイグレーション要求を満足する正確
な金属１及び金属３の幅に先立つエレクトロマイグレー
ション要求を満足する金属１−金属２及び金属２−金属
３の各ビアの数の最適化の後、供給ラインの幅は、所定
の構成に対するエレクトロマイグレーション要求を満た
すのに必要なビアの数によって決定される。
【００３５】図７に示すように、プロセス・エレクトロ
マイグレーション限界の数学的な分析は、任意のビア数
を検証し、その結果、エンクロージング金属ラインの幅
は、常に簡易平衡結線の信頼性なしにビアとしての同じ
電流に対して抵抗するに十分となる。最大許容電流Ｉ
viaは、ビアの配列Ｎvia、幅Ｗvia及び厚さＴvia(Ｙ
3Dviaは、３次元電流密度である。）によって次式３で
示される。Ｎviaビアを囲うために要求される金属幅
は、次式４に示される。このラインを介しての最大許容
電流は、次式５に示される。
マイグレーション限界の数学的な分析は、任意のビア数
を検証し、その結果、エンクロージング金属ラインの幅
は、常に簡易平衡結線の信頼性なしにビアとしての同じ
電流に対して抵抗するに十分となる。最大許容電流Ｉ
viaは、ビアの配列Ｎvia、幅Ｗvia及び厚さＴvia(Ｙ
3Dviaは、３次元電流密度である。）によって次式３で
示される。Ｎviaビアを囲うために要求される金属幅
は、次式４に示される。このラインを介しての最大許容
電流は、次式５に示される。
【００３６】
【数３】
【００３７】
【数４】
【００３８】
【数５】
【００３９】
【数６】 Ｉmetal＞Ｉviaである場合、エンクロージング金属ライ
ンは、ビアよりも高いエレクトロマイグレーション限界
を有している。ＩＣを製造する際に用いられるプロセス
パラメータにとって、上記不等式が全ての隣接する金属
層とビアにとっての事実となる固定された金属２の幅が
一定である場合、エレクトロマイグレーション要求を満
足させることについての問題は、金属２のストラップの
間隔に対してビア１及びビア２の数をトレードオフする
ことにより低減される。すべてのエレクトロマイグレー
ション要求を満たすような解決は、ブロックにおいてＩ
Ｒ電圧降下を改善するために金属２の間隔を狭めること
によって、増加的に変化する。ベストの解決策の発見
は、全てのエレクトロマイグレーション要求を満たし、
任意のトランジスタのソースと交差する金属４−金属３
から７８ｍＶのＩＲ電圧降下を達成する。この解決策に
おけるルーチング特性を以下の表３に示す。
ンは、ビアよりも高いエレクトロマイグレーション限界
を有している。ＩＣを製造する際に用いられるプロセス
パラメータにとって、上記不等式が全ての隣接する金属
層とビアにとっての事実となる固定された金属２の幅が
一定である場合、エレクトロマイグレーション要求を満
足させることについての問題は、金属２のストラップの
間隔に対してビア１及びビア２の数をトレードオフする
ことにより低減される。すべてのエレクトロマイグレー
ション要求を満たすような解決は、ブロックにおいてＩ
Ｒ電圧降下を改善するために金属２の間隔を狭めること
によって、増加的に変化する。ベストの解決策の発見
は、全てのエレクトロマイグレーション要求を満たし、
任意のトランジスタのソースと交差する金属４−金属３
から７８ｍＶのＩＲ電圧降下を達成する。この解決策に
おけるルーチング特性を以下の表３に示す。
【００４０】
【表３】 互いに隣接する金属２のストラップ間の最大許容間隔
は、間隔限界と同様に電流散逸限界によって制約され
る。前者の限界（間隔限界）が３２倍で表された場合、
金属２のストラップは、行に配置された累積するセルの
ドライブ長が３２倍に達するときは必ず配置される。こ
のことは、ビア２におけるエレクトロマイグレーション
の不具合に対してのガードとなる。後者の限界（電流散
逸限界）が５６ｕｍで表された場合、隣接する金属２の
ストラップは、累積するセルのドライブ長がスタンダー
ドセル行にあるにもかかわらず、互いに５６ｕｍを超え
ない程度に配置される。このことは、金属ライン上での
過度のＩＲ降下に対してのガードとなる。
は、間隔限界と同様に電流散逸限界によって制約され
る。前者の限界（間隔限界）が３２倍で表された場合、
金属２のストラップは、行に配置された累積するセルの
ドライブ長が３２倍に達するときは必ず配置される。こ
のことは、ビア２におけるエレクトロマイグレーション
の不具合に対してのガードとなる。後者の限界（電流散
逸限界）が５６ｕｍで表された場合、隣接する金属２の
ストラップは、累積するセルのドライブ長がスタンダー
ドセル行にあるにもかかわらず、互いに５６ｕｍを超え
ない程度に配置される。このことは、金属ライン上での
過度のＩＲ降下に対してのガードとなる。
【００４１】アナログ方式において、データパスブロッ
クにおける配電は、セル毎に金属２のライン数に対する
ビア２の数のバランスをとることにより、最適化され
る。データパスについてのベストな解決策は、２つの積
み重ね手法を用いることにある。あるドライブ長まで
は、２．５ｕｍの単一の金属２の電力レール幅を有する
セルで十分に対応することができる。このドライブ長を
超えるセルは、１．０ｕｍの金属２の電力レール幅が追
加される。データパスの配電ネットワークを以下の表４
に示す。
クにおける配電は、セル毎に金属２のライン数に対する
ビア２の数のバランスをとることにより、最適化され
る。データパスについてのベストな解決策は、２つの積
み重ね手法を用いることにある。あるドライブ長まで
は、２．５ｕｍの単一の金属２の電力レール幅を有する
セルで十分に対応することができる。このドライブ長を
超えるセルは、１．０ｕｍの金属２の電力レール幅が追
加される。データパスの配電ネットワークを以下の表４
に示す。
【００４２】
【表４】 上記した方法を用いることにより、フルチップ上へのこ
れらブロックの配置において完全な柔軟性を維持しつ
つ、セルライブラリ及び機能的なブロックのエレクトロ
マイグレーション及びＩＲ電圧降下要求が達成される。
れらブロックの配置において完全な柔軟性を維持しつ
つ、セルライブラリ及び機能的なブロックのエレクトロ
マイグレーション及びＩＲ電圧降下要求が達成される。
【００４３】配電ネットワークの全体的なレベルは、周
辺の供給パッドへの機能ユニットの結合を達成する。上
記したように、図２に示すように、ＩＣを金属４の方向
に応じて統一された２つの領域に分割することができ
る。金属４の電力ラインの幅及び間隔は、配電ネットワ
ークの配線略図モデルの生成及び解析によって決定され
る。
辺の供給パッドへの機能ユニットの結合を達成する。上
記したように、図２に示すように、ＩＣを金属４の方向
に応じて統一された２つの領域に分割することができ
る。金属４の電力ラインの幅及び間隔は、配電ネットワ
ークの配線略図モデルの生成及び解析によって決定され
る。
【００４４】このモデルは、各ブロックが同一の配電ネ
ットワークを有しており、かつ、電流密度が全てのブロ
ックの全域で一定であることを仮定している。そのモデ
ルは、ワイヤ、ビア及び接点のモデルとなる抵抗性のあ
るワイヤセグメントと、トランジスタのモデルとなる予
め設定されたｄｃ電源と、電流をモニタするためのゼロ
ボルト電源とからなるにリーフ(leaf)・セルから構成さ
れている。これらのリーフ・セルは、個々の機能ブロッ
クを表すためにアレイ配置されている。
ットワークを有しており、かつ、電流密度が全てのブロ
ックの全域で一定であることを仮定している。そのモデ
ルは、ワイヤ、ビア及び接点のモデルとなる抵抗性のあ
るワイヤセグメントと、トランジスタのモデルとなる予
め設定されたｄｃ電源と、電流をモニタするためのゼロ
ボルト電源とからなるにリーフ(leaf)・セルから構成さ
れている。これらのリーフ・セルは、個々の機能ブロッ
クを表すためにアレイ配置されている。
【００４５】電源毎の電流は、トップ−ダウン方式に従
って割り当てられる。見積もられたフルチップ電流消費
は、配線略図モデルにおいて電源のトータル数中で均等
に分割される。トランジスタレベルでのｄｃ動作ポイン
ト分析は、配電ネットワークにおける節電圧(nodal vol
tages)を決定する。１セットの処理後のルーチンを通し
て、各機能ブロックについての電圧傾斜グラフが得られ
る。電流もまた自動的に分析されて、電位的なエレクト
ロマイグレーション違反の位置が確認されるとともに、
チップを流れる電流の傾斜がプロットされる。
って割り当てられる。見積もられたフルチップ電流消費
は、配線略図モデルにおいて電源のトータル数中で均等
に分割される。トランジスタレベルでのｄｃ動作ポイン
ト分析は、配電ネットワークにおける節電圧(nodal vol
tages)を決定する。１セットの処理後のルーチンを通し
て、各機能ブロックについての電圧傾斜グラフが得られ
る。電流もまた自動的に分析されて、電位的なエレクト
ロマイグレーション違反の位置が確認されるとともに、
チップを流れる電流の傾斜がプロットされる。
【００４６】この配線略図ベースの分析は、全体的なレ
ベルでの金属４のネットワークがＩＲ電圧降下及びエレ
クトロマイグレーション要求を満たすために、直交する
金属３のストラップによって補われなければならないこ
とを示唆する。このことは、フロアプランニングの制約
が電力ルーチングのために２つの領域へのダイの分割を
強いるという事実に言及することができる。
ベルでの金属４のネットワークがＩＲ電圧降下及びエレ
クトロマイグレーション要求を満たすために、直交する
金属３のストラップによって補われなければならないこ
とを示唆する。このことは、フロアプランニングの制約
が電力ルーチングのために２つの領域へのダイの分割を
強いるという事実に言及することができる。
【００４７】それゆえ、金属４のラインは、それらの有
効性を高めるためにダイの中心線に対して別々に配置さ
れなければならない。これら金属４は、ルーチングチャ
ネル内において分割配置される。トランジスタレベルで
のシュミレーションを通して、それらの層構成及び幅が
決定される。
効性を高めるためにダイの中心線に対して別々に配置さ
れなければならない。これら金属４は、ルーチングチャ
ネル内において分割配置される。トランジスタレベルで
のシュミレーションを通して、それらの層構成及び幅が
決定される。
【００４８】金属４のラインの幅及び間隔は、エレクト
ロマイグレーション要求及び全体的なレベルでのＩＲ電
圧降下マージンを満たすように調整される。配線略図モ
デルは、ユーザのスペックから自動的に生成され、ライ
ン幅及び間隔を簡単に変更することができる。対照的に
固定ピッチを採用するゲートアレイベースの方法におい
て、この全体的なレベルでの電力ネットワークは、ビア
周辺の電流クロウディングのような不具合な現象を避け
るために緻密に調整される。
ロマイグレーション要求及び全体的なレベルでのＩＲ電
圧降下マージンを満たすように調整される。配線略図モ
デルは、ユーザのスペックから自動的に生成され、ライ
ン幅及び間隔を簡単に変更することができる。対照的に
固定ピッチを採用するゲートアレイベースの方法におい
て、この全体的なレベルでの電力ネットワークは、ビア
周辺の電流クロウディングのような不具合な現象を避け
るために緻密に調整される。
【００４９】電力に関して非常に狭いピッチ配置を望ん
だ場合、金属４の信号ルーチングにとって不利となる。
信号バスが金属４を経路とした場合、固定された金属４
のＶ dd及びＶssライン間が個々のビットラインの経路と
なる。金属４のＶdd及びＶssラインのピッチが狭くなれ
ばなるほど、金属４の信号バスに起こる分散が増大す
る。この分散は、同じバスの異なる信号中で差動ルーチ
ング遅延を引き起こすことになる。
だ場合、金属４の信号ルーチングにとって不利となる。
信号バスが金属４を経路とした場合、固定された金属４
のＶ dd及びＶssライン間が個々のビットラインの経路と
なる。金属４のＶdd及びＶssラインのピッチが狭くなれ
ばなるほど、金属４の信号バスに起こる分散が増大す
る。この分散は、同じバスの異なる信号中で差動ルーチ
ング遅延を引き起こすことになる。
【００５０】図８を参照しつつ、以下の式７、式８及び
式９は、パラメータに基づいてＢ−ビットバスの最上位
及び最下位ビットのトータル的に付加された最大のルー
チング距離Ｄtotalを示す。
式９は、パラメータに基づいてＢ−ビットバスの最上位
及び最下位ビットのトータル的に付加された最大のルー
チング距離Ｄtotalを示す。
【００５１】
【数７】
【００５２】
【数８】
【００５３】
【数９】 この付加的なＲＣ遅延は、信号がしばしばタイムクリテ
ィカル(time critical)であるため、金属４を経由する
大半の信号にとって好ましくない。それゆえ、フルチッ
プタイミング及び信号ルーチングデータは、全体的なＶ
dd及びＶssラインの幅及び間隔が特定されたとき、考慮
される。
ィカル(time critical)であるため、金属４を経由する
大半の信号にとって好ましくない。それゆえ、フルチッ
プタイミング及び信号ルーチングデータは、全体的なＶ
dd及びＶssラインの幅及び間隔が特定されたとき、考慮
される。
【００５４】ＰＧＲＩＤプログラムは、電力ネットワー
クにおける電流密度及び電位を正確に算出することがで
きる３次元ポアソン式の解に基づく電力解析プログラム
である。この目的は、エレクトロマイグレーション及び
ＩＲ電圧降下違反の恐れのあるＶdd及びＶssネットワー
クのレイアウトを解析することにある。
クにおける電流密度及び電位を正確に算出することがで
きる３次元ポアソン式の解に基づく電力解析プログラム
である。この目的は、エレクトロマイグレーション及び
ＩＲ電圧降下違反の恐れのあるＶdd及びＶssネットワー
クのレイアウトを解析することにある。
【００５５】そのような解析は、いくらかの概略（abst
raction)レベルでレイアウトを配線略図モデルに書き換
えることが常に導入されるような場合に、レイアウトに
対して直接的にベストな状態で行われる。すなわち、配
線略図モデルにおいて事実上固定することができないＶ
dd／Ｖssラインに対して欠陥をピンポイントで指摘する
ことができる（以下にＰＧＲＩＤの使用について記載す
るが、他の電力解析プログラムは、本発明に従うグロー
バル及びローカル配電ネットワークの設計を行なうため
に用いることができる）。
raction)レベルでレイアウトを配線略図モデルに書き換
えることが常に導入されるような場合に、レイアウトに
対して直接的にベストな状態で行われる。すなわち、配
線略図モデルにおいて事実上固定することができないＶ
dd／Ｖssラインに対して欠陥をピンポイントで指摘する
ことができる（以下にＰＧＲＩＤの使用について記載す
るが、他の電力解析プログラムは、本発明に従うグロー
バル及びローカル配電ネットワークの設計を行なうため
に用いることができる）。
【００５６】ＰＧＲＩＤプログラムは、本質的なレイア
ウトがあるとき、設計プロセスにおいて７段階で使用さ
れる。このプログラムは、コントロール及びデータパス
ブロックのためのセルライブラリの作成中に用いられ
る。公知の最悪ケースのシナリオ（例えば、大規模バッ
ファの行における同時スイッチング）に耐えるためにな
されるこれらのセルライブラリの電力ネットワークの設
計は、エレクトロマイグレーション及びＩＲ電圧降下に
対する構成的に補正されたライブラリを保証するが、そ
れにもかかわらず、ＰＧＲＩＤ検査は、ブロックレベル
で必要となる。
ウトがあるとき、設計プロセスにおいて７段階で使用さ
れる。このプログラムは、コントロール及びデータパス
ブロックのためのセルライブラリの作成中に用いられ
る。公知の最悪ケースのシナリオ（例えば、大規模バッ
ファの行における同時スイッチング）に耐えるためにな
されるこれらのセルライブラリの電力ネットワークの設
計は、エレクトロマイグレーション及びＩＲ電圧降下に
対する構成的に補正されたライブラリを保証するが、そ
れにもかかわらず、ＰＧＲＩＤ検査は、ブロックレベル
で必要となる。
【００５７】この明らかに余分な検査を行なう理由は、
特定のフルチップの正確な配置と、トップレベルでの配
電ネットワークの種類と、隣接するブロックからの付加
的な電流がそのようなブロックを電力ラインを介して流
れる可能性があるということとに基づいている。この可
能性は、チップ上における電圧傾斜が本質的に発生する
ことによる。フルチップ配線略図のグリッドのトランジ
スタレベルでのシュミレーションは、各ブロックの４つ
のコーナーに対して電圧を供給する。
特定のフルチップの正確な配置と、トップレベルでの配
電ネットワークの種類と、隣接するブロックからの付加
的な電流がそのようなブロックを電力ラインを介して流
れる可能性があるということとに基づいている。この可
能性は、チップ上における電圧傾斜が本質的に発生する
ことによる。フルチップ配線略図のグリッドのトランジ
スタレベルでのシュミレーションは、各ブロックの４つ
のコーナーに対して電圧を供給する。
【００５８】図９及び図１０は、本発明に従うＩＣ配電
システムの検証のためのフローチャートを示す。フルチ
ップ配線略図をベースとしたトランジスタレベルでのシ
ュミレーションが完了した上で、各ブロックの４つのコ
ーナーに対する電圧は、ＰＧＲＩＤプロセッサ（ＰＧＲ
ＩＤＰＲＥＰＲＯＣ）によるトランジスタレベルでの動
作ポイント解析の結果から抽出される。このような見地
のもとで、ブロックのレイアウトは、Ｖdd及びＶssネッ
トワークを抽出するためのメンター・チェックメイト・
ソフトウェアを通過して１ペアのＧＤＳＩＩファイルに
組み込まれる。
システムの検証のためのフローチャートを示す。フルチ
ップ配線略図をベースとしたトランジスタレベルでのシ
ュミレーションが完了した上で、各ブロックの４つのコ
ーナーに対する電圧は、ＰＧＲＩＤプロセッサ（ＰＧＲ
ＩＤＰＲＥＰＲＯＣ）によるトランジスタレベルでの動
作ポイント解析の結果から抽出される。このような見地
のもとで、ブロックのレイアウトは、Ｖdd及びＶssネッ
トワークを抽出するためのメンター・チェックメイト・
ソフトウェアを通過して１ペアのＧＤＳＩＩファイルに
組み込まれる。
【００５９】これらＧＤＳＩＩファイルは、能動素子に
は接続されていないが、金属拡散コンタクトに接続され
ている配電ネットワークを含み、続いて、ポストレイア
ウト・ワークショップ（ＰＬＷＳ）に導かれる。ＰＬＷ
Ｓは、ＰＧＲＩＤ解析パッケージの図形的なフロントエ
ンドである。ＰＬＷＳは、ＰＧＲＩＤによる解析のため
のレイアウトデータのフォーマット作成及び出力も行な
う。ブロックレベルで解析する場合、金属１、金属２及
び金属３の相互接続層はブロック内に存在する。
は接続されていないが、金属拡散コンタクトに接続され
ている配電ネットワークを含み、続いて、ポストレイア
ウト・ワークショップ（ＰＬＷＳ）に導かれる。ＰＬＷ
Ｓは、ＰＧＲＩＤ解析パッケージの図形的なフロントエ
ンドである。ＰＬＷＳは、ＰＧＲＩＤによる解析のため
のレイアウトデータのフォーマット作成及び出力も行な
う。ブロックレベルで解析する場合、金属１、金属２及
び金属３の相互接続層はブロック内に存在する。
【００６０】しかしながら、金属４が存在するブロック
をグローバル的に解析する必要がある。この解析を達成
するために、抽出されたレイアウトデータは、ユーザの
スペックに応じてブロックの範囲を超える金属４の電力
ネットワークを合成するとともに、ブロック内での金属
３の電力ラインと金属４の電力ネットワークを適切に接
続するＭＰＬＵＳプログラムに読み込まれる。
をグローバル的に解析する必要がある。この解析を達成
するために、抽出されたレイアウトデータは、ユーザの
スペックに応じてブロックの範囲を超える金属４の電力
ネットワークを合成するとともに、ブロック内での金属
３の電力ラインと金属４の電力ネットワークを適切に接
続するＭＰＬＵＳプログラムに読み込まれる。
【００６１】次に、合成されたグローバル電力ネットワ
ークは、抽出データ(gdsmerge)と併合されてＰＧＲＩＤ
用にフォーマットされているＰＬＷＳに読み込まれる。
続いて、ＰＧＲＩＤブログラムは、電力ネットワークを
解析する。
ークは、抽出データ(gdsmerge)と併合されてＰＧＲＩＤ
用にフォーマットされているＰＬＷＳに読み込まれる。
続いて、ＰＧＲＩＤブログラムは、電力ネットワークを
解析する。
【００６２】総平均のブロック電流のユーザスペックか
らＰＧＲＩＤは、配電ネットワークにおいて各金属拡散
コンタクトに付加されるべき電源の値を算出する。これ
らの電源は、配線略図モデルとしてのアナログ方式にお
ける能動素子を表す。ブロック単位での各電流ＰＧＲＩ
Ｄは、電力ネットワークのレイアウトの各セグメントに
対する電流密度及び電圧降下を決定するとともに、技術
的なファイルに供給されたエレクトロマイグレーション
限界に対抗する値と、ユーザによって特定された最小の
許容ＩＲ電圧降下とを比較する。
らＰＧＲＩＤは、配電ネットワークにおいて各金属拡散
コンタクトに付加されるべき電源の値を算出する。これ
らの電源は、配線略図モデルとしてのアナログ方式にお
ける能動素子を表す。ブロック単位での各電流ＰＧＲＩ
Ｄは、電力ネットワークのレイアウトの各セグメントに
対する電流密度及び電圧降下を決定するとともに、技術
的なファイルに供給されたエレクトロマイグレーション
限界に対抗する値と、ユーザによって特定された最小の
許容ＩＲ電圧降下とを比較する。
【００６３】その解析が完了した後、ＰＧＲＩＤは、全
てのエレクトロマイグレーション違反又はＩＲ電圧の制
約位置を示すエラーマップを図形的に生成する。これら
のエラーマップは、違反の値をも含み、続いて、ＰＬＷ
Ｓにおいて抽出されたネットワークに重ね合わされる。
この方法では、違反の正確な位置が直ちに識別される。
更に、各層について解析された最も大きなＩＲ電圧降下
及び電流密度のリストと、各層の違反ジオメトリーの数
のリストがテキストで報告される。
てのエレクトロマイグレーション違反又はＩＲ電圧の制
約位置を示すエラーマップを図形的に生成する。これら
のエラーマップは、違反の値をも含み、続いて、ＰＬＷ
Ｓにおいて抽出されたネットワークに重ね合わされる。
この方法では、違反の正確な位置が直ちに識別される。
更に、各層について解析された最も大きなＩＲ電圧降下
及び電流密度のリストと、各層の違反ジオメトリーの数
のリストがテキストで報告される。
【００６４】ＰＧＲＩＤプログラムは、分析されるべき
ブロックの大きさに基づいて、ほぼその大きさの順での
他の解析方法のルーチンを利用する。表５は、１２８Ｍ
バイトＲＡＭを有するスパークステーション(SparcStat
ion)で実行した場合のルーチン情報を示す。
ブロックの大きさに基づいて、ほぼその大きさの順での
他の解析方法のルーチンを利用する。表５は、１２８Ｍ
バイトＲＡＭを有するスパークステーション(SparcStat
ion)で実行した場合のルーチン情報を示す。
【００６５】
【表５】 本発明によれば、総合的な設計及びマイクロプロセッサ
のような大規模ＩＣ上のフルチップ電力ネットワークの
実行方法を実現することができる。そのような方法は、
セル、ブロック及びフルチップの電力ネットワークの迅
速な検証を行なうことを可能にする。
のような大規模ＩＣ上のフルチップ電力ネットワークの
実行方法を実現することができる。そのような方法は、
セル、ブロック及びフルチップの電力ネットワークの迅
速な検証を行なうことを可能にする。
【００６６】
【発明の効果】以上詳述したように本発明に従うＩＣ配
電システムによれば、オーバーヘッドルーチング及び配
電損失を最小化して、ＩＣ全体としてフロアプランニン
グにおいて柔軟性をもちつつ、強固なフルチップ電力ネ
ットワークを供給することができる。
電システムによれば、オーバーヘッドルーチング及び配
電損失を最小化して、ＩＣ全体としてフロアプランニン
グにおいて柔軟性をもちつつ、強固なフルチップ電力ネ
ットワークを供給することができる。
【図１】本発明の一実施形態に従う集積回路（ＩＣ）配
電システムを示す図。
電システムを示す図。
【図２】本発明に従う一つのＩＣ内の２つの異なる配電
システムの使用を示す図。
システムの使用を示す図。
【図３】本発明に従うＩＣ配電システムのための制御回
路ブロックにおけるスタンダードセルを示す図。
路ブロックにおけるスタンダードセルを示す図。
【図４】本発明に従うＩＣ配電システムのための制御回
路ブロックにおけるセルの構成を示す図。
路ブロックにおけるセルの構成を示す図。
【図５】本発明に従うＩＣ配電システムのローカル部を
設計するためのセルレベルのモデルを示す図。
設計するためのセルレベルのモデルを示す図。
【図６】本発明に従うＩＣ配電システムのローカル部を
設計するためのブロックレベルのモデルを示す図。
設計するためのブロックレベルのモデルを示す図。
【図７】本発明に従うＩＣ配電システムにおけるビア・
アレイの金属エンクロージャーを示す図。
アレイの金属エンクロージャーを示す図。
【図８】本発明に従うＩＣ配電システムの設計時に考慮
されたパラメータの幅及び間隔を示す図。
されたパラメータの幅及び間隔を示す図。
【図９】本発明に従うＩＣ配電システムの検証のための
フローチャートを示す図。
フローチャートを示す図。
【図１０】本発明に従うＩＣ配電システムの検証のため
のフローチャートを示す図。
のフローチャートを示す図。
１…ローカル導体としての金属、２…ローカル導体とし
ての金属、３…グローバル−ローカル導体としての金
属、４…グローバル導体としての金属。
ての金属、３…グローバル−ローカル導体としての金
属、４…グローバル導体としての金属。
フロントページの続き (72)発明者 アレクサンダー ダラル アメリカ合衆国 95111 カリフォルニア 州 サンノゼ センター ロード 2664 ナンバー221 (72)発明者 サンダリ エス．ミトラ アメリカ合衆国 95035 カリフォルニア 州 ミルピタス フルーム コート 776 (72)発明者 ラビ レヴ アメリカ合衆国 95129 カリフォルニア 州 サンノゼ イングルウッド ドライブ 4745
Claims (15)
- 【請求項１】 グローバル及びローカル配電ネットワー
クを形成する複数の導電性集積層の配電システムを有す
る集積回路（ＩＣ）を含む装置であって、当該ＩＣは、 各々が複数のサブ回路を含み、複数の回路機能を実行す
るための複数の回路と、 電力を受け取って前記複数の回路に分配するための第１
の導電性集積層に形成された複数のグローバル導体を含
むグローバル配電ネットワークと、 前記グローバル配電ネットワークに接続され、前記電力
を受け取って前記複数の回路の各１つ内に分配するため
の複数のローカル配電ネットワークと、当該複数のロー
カル配電ネットワークの各１つは、対応する前記複数の
回路の一つ内において集積化されていることと、 前記複数のローカル配電ネットワークの各１つは、第２
の導電性集積層に形成されているとともに前記複数のグ
ローバル導体の一つに接続され、前記電力を受け取って
分配するための少なくとも一つのグローバル−ローカル
導体と、当該少なくとも一つのグローバル−ローカル導
体は、前記複数のグローバル導体の一つに対して実質的
に直交していることと、 第３の導電性集積層に形成され、かつ、前記少なくとも
一つのグローバル−ローカル導体と前記複数のサブ回路
の一つとの間に接続され、前記電力を受け取って前記複
数のサブ回路の少なくとも一つに更に分配するための少
なくとも一つのローカル導体とを含むことと、を備えて
いることを特徴とする装置。 - 【請求項２】 請求項１に記載の装置において、前記少
なくとも一つのローカル導体は、前記少なくとも一つの
グローバル−ローカル導体と実質的に直交していること
を特徴とする装置。 - 【請求項３】 請求項１に記載の装置において、前記少
なくとも一つのローカル導体は、前記少なくとも一つの
グローバル−ローカル導体と実質的に平行であることを
特徴とする装置。 - 【請求項４】 請求項３に記載の装置において、前記少
なくとも一つのローカル導体は、第４の導電性集積層に
形成され、対応する少なくとも一つの導体性ジャンパー
によって前記少なくとも一つのグローバル−ローカル導
体と接続されており、前記少なくとも一つの導体性ジャ
ンパーは、実質的に前記少なくとも一つのグローバル−
ローカル導体と直交していることを特徴とする装置。 - 【請求項５】 請求項１に記載の装置において、前記少
なくとも一つのローカル導体は、第４の導電性集積層に
形成され、対応する少なくとも一つの導体性ジャンパー
によって前記少なくとも一つのグローバル−ローカル導
体と接続されており、前記少なくとも一つの導体性ジャ
ンパーは、実質的に前記少なくとも一つのグローバル−
ローカル導体と直交していることを特徴とする装置。 - 【請求項６】 グローバル及びローカル配電ネットワー
クを形成する複数の導電性集積層の配電システムを有す
る集積回路（ＩＣ）を含む装置を提供する方法であっ
て、当該方法は、 各々が複数のサブ回路を含み、複数の回路機能を実行す
るための複数の回路を提供する工程と、 電力を受け取って前記複数の回路に分配するための第１
の導電性集積層に形成された複数のグローバル導体を含
むグローバル配電ネットワークを供給する工程と、 前記グローバル配電ネットワークに接続され、前記電力
を受け取って前記複数の回路の各１つ内に分配するため
の複数のローカル配電ネットワークを供給する工程と、
当該複数のローカル配電ネットワークの各１つは、対応
する前記複数の回路の一つ内において集積化されている
ことと、 前記複数のローカル配電ネットワークの各１つは、第２
の導電性集積層に形成されているとともに前記複数のグ
ローバル導体の一つに接続され、前記電力を受け取って
分配するための少なくとも一つのグローバル−ローカル
導体と、当該少なくとも一つのグローバル−ローカル導
体は、前記複数のグローバル導体の一つに対して実質的
に直交していることと、 第３の導電性集積層に形成され、かつ、前記少なくとも
一つのグローバル−ローカル導体と前記複数のサブ回路
の一つとの間に接続され、前記電力を受け取って前記複
数のサブ回路の少なくとも一つに更に分配するための少
なくとも一つのローカル導体とを含むことと、を備えて
いることを特徴とする方法。 - 【請求項７】 請求項６に記載の方法において、前記少
なくとも一つのローカル導体は、前記少なくとも一つの
グローバル−ローカル導体と実質的に直交していること
を特徴とする方法。 - 【請求項８】 請求項６に記載の方法において、前記少
なくとも一つのローカル導体は、前記少なくとも一つの
グローバル−ローカル導体と実質的に平行であることを
特徴とする方法。 - 【請求項９】 請求項８に記載の方法において、前記少
なくとも一つのローカル導体は、第４の導電性集積層に
形成され、対応する少なくとも一つの導体性ジャンパー
によって前記少なくとも一つのグローバル−ローカル導
体と接続されており、前記少なくとも一つの導体性ジャ
ンパーは、実質的に前記少なくとも一つのグローバル−
ローカル導体と直交していることを特徴とする方法。 - 【請求項１０】 請求項６に記載の方法において、前記
少なくとも一つのローカル導体は、第４の導電性集積層
に形成され、対応する少なくとも一つの導体性ジャンパ
ーによって前記少なくとも一つのグローバル−ローカル
導体と接続されており、前記少なくとも一つの導体性ジ
ャンパーは、実質的に前記少なくとも一つのグローバル
−ローカル導体と直交していることを特徴とする方法。 - 【請求項１１】 グローバル及びローカル配電ネットワ
ークを形成する複数の導電性集積層の配電システムを有
する集積回路（ＩＣ）内に電力を分配する方法であっ
て、当該方法は、 第１の導電性集積層に形成された複数のグローバル導体
を含むグローバル配電ネットワークを介して電力を受け
取って集積回路内の複数の回路に分配する工程と、前記
複数の回路の各１つは、複数のサブ回路を含んでいるこ
とと、 複数のローカル配電ネットワークを用いて、前記グロー
バル配電ネットワークから前記電力を受け取って前記複
数の回路の各１つ内に分配する工程と、前記複数のロー
カル配電ネットワークの各１は、対応する前記複数の回
路の一つ内において集積化されていることと、前記複数
のローカル配電ネットワークの各１つを用いて前記電力
を受け取って分配する工程は、 第２の導電性集積層に形成されているとともに前記複数
のグローバル導体の一つに接続された少なくとも一つの
グローバル−ローカル導体を用いて前記電力を受け取っ
て分配する工程と、当該少なくとも一つのグローバル−
ローカル導体は、前記複数のグローバル導体の一つに対
して実質的に直交していることと、 第３の導電性集積層に形成され、かつ、前記少なくとも
一つのグローバル−ローカル導体と前記複数のサブ回路
の一つとの間に接続された少なくとも一つのローカル導
体を用いて前記電力を受け取って前記複数のサブ回路の
少なくとも一つに更に分配する工程と、を備えているこ
とを特徴とする方法。 - 【請求項１２】 請求項１１に記載の方法において、第
３の導電性集積層に形成され、かつ、前記少なくとも一
つのグローバル−ローカル導体と前記複数のサブ回路の
一つとの間に接続された少なくとも一つのローカル導体
を用いて前記電力を受け取って前記複数のサブ回路の少
なくとも一つに更に分配する工程は、第３の導電性集積
層に形成され、かつ、前記少なくとも一つのグローバル
−ローカル導体と前記複数のサブ回路の一つとの間に接
続されているとともに、前記少なくとも一つのグローバ
ル−ローカル導体と実質的に直交している少なくとも一
つのローカル導体を用いて前記電力を受け取って前記複
数のサブ回路の少なくとも一つに更に分配する工程を備
えることを特徴とする方法。 - 【請求項１３】 請求項１１に記載の方法において、第
３の導電性集積層に形成され、かつ、前記少なくとも一
つのグローバル−ローカル導体と前記複数のサブ回路の
一つとの間に接続された少なくとも一つのローカル導体
を用いて前記電力を受け取って前記複数のサブ回路の少
なくとも一つに更に分配する工程は、第３の導電性集積
層に形成され、かつ、前記少なくとも一つのグローバル
−ローカル導体と前記複数のサブ回路の一つとの間に接
続されているとともに、前記少なくとも一つのグローバ
ル−ローカル導体と実質的に平行である少なくとも一つ
のローカル導体を用いて前記電力を受け取って前記複数
のサブ回路の少なくとも一つに更に分配する工程を備え
ることを特徴とする方法。 - 【請求項１４】 請求項１３に記載の方法において、第
３の導電性集積層に形成され、かつ、前記少なくとも一
つのグローバル−ローカル導体と前記複数のサブ回路の
一つとの間に接続された少なくとも一つのローカル導体
を用いて前記電力を受け取って前記複数のサブ回路の少
なくとも一つに更に分配する工程は、第３の導電性集積
層に形成され、かつ、第４の導電性集積層に形成され、
対応する少なくとも一つの導体性ジャンパーによって前
記少なくとも一つのグローバル−ローカル導体と前記複
数のサブ回路の一つとの間に接続された少なくとも一つ
のローカル導体を用いて前記電力を受け取って前記複数
のサブ回路の少なくとも一つに更に分配する工程を備
え、前記少なくとも一つの導体性ジャンパーは、実質的
に前記少なくとも一つのグローバル−ローカル導体と直
交していることを特徴とする方法。 - 【請求項１５】 請求項１１に記載の方法において、第
３の導電性集積層に形成され、かつ、前記少なくとも一
つのグローバル−ローカル導体と前記複数のサブ回路の
一つとの間に接続された少なくとも一つのローカル導体
を用いて前記電力を受け取って前記複数のサブ回路の少
なくとも一つに更に分配する工程は、第３の導電性集積
層に形成され、かつ、第４の導電性集積層に形成され、
対応する少なくとも一つの導体性ジャンパーによって前
記少なくとも一つのグローバル−ローカル導体と前記複
数のサブ回路の一つとの間に接続された少なくとも一つ
のローカル導体を用いて前記電力を受け取って前記複数
のサブ回路の少なくとも一つに更に分配する工程を備
え、前記少なくとも一つの導体性ジャンパーは、実質的
に前記少なくとも一つのグローバル−ローカル導体と直
交していることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49831895A | 1995-07-05 | 1995-07-05 | |
| US08/498318 | 1995-07-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927593A true JPH0927593A (ja) | 1997-01-28 |
Family
ID=23980554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172156A Pending JPH0927593A (ja) | 1995-07-05 | 1996-07-02 | 集積回路における配電システム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0927593A (ja) |
| KR (1) | KR970008564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108336061A (zh) * | 2017-01-20 | 2018-07-27 | Arm 有限公司 | 电力分配 |
| US10552566B2 (en) | 2016-09-29 | 2020-02-04 | Samsung Electronics Co., Ltd. | Method of designing semiconductor device |
-
1996
- 1996-06-28 KR KR1019960024781A patent/KR970008564A/ko not_active Application Discontinuation
- 1996-07-02 JP JP8172156A patent/JPH0927593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10552566B2 (en) | 2016-09-29 | 2020-02-04 | Samsung Electronics Co., Ltd. | Method of designing semiconductor device |
| CN108336061A (zh) * | 2017-01-20 | 2018-07-27 | Arm 有限公司 | 电力分配 |
| CN108336061B (zh) * | 2017-01-20 | 2024-02-23 | Arm 有限公司 | 电力分配 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008564A (ko) | 1997-02-24 |
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