JPH09258264A - 反射型液晶表示素子 - Google Patents
反射型液晶表示素子Info
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- JPH09258264A JPH09258264A JP6095696A JP6095696A JPH09258264A JP H09258264 A JPH09258264 A JP H09258264A JP 6095696 A JP6095696 A JP 6095696A JP 6095696 A JP6095696 A JP 6095696A JP H09258264 A JPH09258264 A JP H09258264A
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Abstract
(57)【要約】
【課題】本発明は、光利用効率を極限まで高めながら同
時に駆動用ＴＦＴの誤動作が起こらないアクティブマト
リクス駆動による反射型液晶表示素子を提供することを
目的とする。 【解決手段】電極層をそれぞれ有する一対の基板と、前
記一対の基板のうち一方の基板上に形成された薄膜トラ
ンジスタと、前記電極層が対向するようにして配置した
前記一対の基板間に挟持された液晶層とを具備し、前記
薄膜トランジスタは、前記一方の基板上に形成されたソ
ース電極およびドレイン電極と、前記ソース電極および
ドレイン電極で形成されるチャネル領域の上方に配置さ
れたゲート電極とを含み、前記チャネル領域から前記ゲ
ート電極の直上の電極層までの間隔が２μｍ以下であ
り、かつ１０Ｖ以上の駆動電圧により駆動することを特
徴としている。
時に駆動用ＴＦＴの誤動作が起こらないアクティブマト
リクス駆動による反射型液晶表示素子を提供することを
目的とする。 【解決手段】電極層をそれぞれ有する一対の基板と、前
記一対の基板のうち一方の基板上に形成された薄膜トラ
ンジスタと、前記電極層が対向するようにして配置した
前記一対の基板間に挟持された液晶層とを具備し、前記
薄膜トランジスタは、前記一方の基板上に形成されたソ
ース電極およびドレイン電極と、前記ソース電極および
ドレイン電極で形成されるチャネル領域の上方に配置さ
れたゲート電極とを含み、前記チャネル領域から前記ゲ
ート電極の直上の電極層までの間隔が２μｍ以下であ
り、かつ１０Ｖ以上の駆動電圧により駆動することを特
徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、反射型液晶表示素
子に関する。
子に関する。
【０００２】
【従来の技術】一般に、液晶表示素子は、一定距離をお
いて対向して配置された一対の基板と、それぞれの基板
の互いに対向する面に形成された電極と、電極上に形成
された配向膜と、一対の基板間に封入された液晶材料と
により主に構成されている。このような液晶表示素子で
は、画素部において基板上に透明または非透明である電
極が積層され、さらに電極上に配向膜が形成されてお
り、電極によって液晶駆動用の電圧印加がなされる。
いて対向して配置された一対の基板と、それぞれの基板
の互いに対向する面に形成された電極と、電極上に形成
された配向膜と、一対の基板間に封入された液晶材料と
により主に構成されている。このような液晶表示素子で
は、画素部において基板上に透明または非透明である電
極が積層され、さらに電極上に配向膜が形成されてお
り、電極によって液晶駆動用の電圧印加がなされる。
【０００３】近年、アクティブマトリクス型液晶表示素
子として、画素部の一方の基板上に薄膜トランジスタ
（ＴＦＴ）等の駆動素子を実装してなる液晶表示素子が
開発され実用化されている。特に、基板の一方から入射
した光を他方で反射する反射型液晶表示素子は、電力消
費量の大きいバックライト部品が不要であるので、透過
型液晶表示素子に比べて低消費電力とすることができ、
携帯用表示素子への応用が期待されている。
子として、画素部の一方の基板上に薄膜トランジスタ
（ＴＦＴ）等の駆動素子を実装してなる液晶表示素子が
開発され実用化されている。特に、基板の一方から入射
した光を他方で反射する反射型液晶表示素子は、電力消
費量の大きいバックライト部品が不要であるので、透過
型液晶表示素子に比べて低消費電力とすることができ、
携帯用表示素子への応用が期待されている。
【０００４】上記液晶表示素子の構成材料のうち、液晶
材料は外部より印加される電場／磁場等により、その配
向／配列状態が変化して、光学的な性質を変えることに
より光スイッチング素子として機能している。一般的に
は、偏光板により制御された光成分を液晶配列により制
御して明状態と暗状態を示す、ツイストネマチック液晶
表示素子（ＴＮ）、表面安定化強誘電性液晶表示素子
（ＳＳＦＬＣ）、反強誘電性液晶表示素子（ＡＦＬＣ）
等が用いられている。しかしながら、これらの方式で
は、偏光板を用いるために、その光利用効率は最大５０
％程度である。
材料は外部より印加される電場／磁場等により、その配
向／配列状態が変化して、光学的な性質を変えることに
より光スイッチング素子として機能している。一般的に
は、偏光板により制御された光成分を液晶配列により制
御して明状態と暗状態を示す、ツイストネマチック液晶
表示素子（ＴＮ）、表面安定化強誘電性液晶表示素子
（ＳＳＦＬＣ）、反強誘電性液晶表示素子（ＡＦＬＣ）
等が用いられている。しかしながら、これらの方式で
は、偏光板を用いるために、その光利用効率は最大５０
％程度である。
【０００５】偏光板を必要としない液晶表示素子として
は、二色性色素を添加したネマチック液晶表示素子（Ｇ
ＨＬＣ、G.H.Heilmeier and L.A.Zanoni:Appl.Phys.Let
t.Vol.13(1968)91参照）、二色性色素を添加したネマチ
ック−コレステリック相転移型液晶表示素子（ＰＣＧ
Ｈ、D.L.White and G.N.Taylor:Appl.Phys.Lett.Vol.45
(1974)4718参照）、高分子材料中に分散された液晶材料
の散乱状態により光スイッチングを行う高分子分散型液
晶表示素子（ＰＤＬＣ、特開昭６１−８３５１９号公報
参照）等が提唱され実用化が目指されている。また、上
記液晶表示素子よりも光利用効率の優れた表示方式とし
て、コレステリック液晶材料中に高分子材料を少量分散
させた高分子安定型コレステリック液晶表示方式（ＰＳ
ＣＴ）が最近発表され（特表平６−５０７５０５号公
報）、注目を集めている。
は、二色性色素を添加したネマチック液晶表示素子（Ｇ
ＨＬＣ、G.H.Heilmeier and L.A.Zanoni:Appl.Phys.Let
t.Vol.13(1968)91参照）、二色性色素を添加したネマチ
ック−コレステリック相転移型液晶表示素子（ＰＣＧ
Ｈ、D.L.White and G.N.Taylor:Appl.Phys.Lett.Vol.45
(1974)4718参照）、高分子材料中に分散された液晶材料
の散乱状態により光スイッチングを行う高分子分散型液
晶表示素子（ＰＤＬＣ、特開昭６１−８３５１９号公報
参照）等が提唱され実用化が目指されている。また、上
記液晶表示素子よりも光利用効率の優れた表示方式とし
て、コレステリック液晶材料中に高分子材料を少量分散
させた高分子安定型コレステリック液晶表示方式（ＰＳ
ＣＴ）が最近発表され（特表平６−５０７５０５号公
報）、注目を集めている。
【０００６】上記液晶表示素子のうち、ＧＨＬＣおよび
ＰＣＧＨは光の吸収（暗）／非吸収（明）による表示素
子であり、ＰＤＬＣは光の散乱（明）／非散乱（暗）あ
るいは光の散乱（暗）／反射（明）による表示素子であ
り、ＰＳＣＴは光の反射（明）／非反射（暗）あるいは
光の散乱（明）／非散乱（暗）による表示素子である。
これらの素子においては、単一の液晶層では吸収、散乱
あるいは反射されない光成分が存在することがあるた
め、この光を吸収、散乱あるいは反射するための別の液
晶層を設けた多層構造とすることにより光利用効率をさ
らに向上させることができる。
ＰＣＧＨは光の吸収（暗）／非吸収（明）による表示素
子であり、ＰＤＬＣは光の散乱（明）／非散乱（暗）あ
るいは光の散乱（暗）／反射（明）による表示素子であ
り、ＰＳＣＴは光の反射（明）／非反射（暗）あるいは
光の散乱（明）／非散乱（暗）による表示素子である。
これらの素子においては、単一の液晶層では吸収、散乱
あるいは反射されない光成分が存在することがあるた
め、この光を吸収、散乱あるいは反射するための別の液
晶層を設けた多層構造とすることにより光利用効率をさ
らに向上させることができる。
【０００７】光利用効率を向上させる方策として、素子
表示面における表示画素電極の占める割合（開口率）を
１に近付ける試みも成され得る。例えば、表示画素電極
とその駆動用ＴＦＴが基板面内に並置される通常構造に
対して、特開昭５６−１３２３８７号公報あるいは特開
昭５６−６７８８４号公報中に開示されているように、
表示面素電極が絶緑層を介してその駆動用ＴＦＴの一部
または全部を被覆する構造とすることにより、個々の電
極を分離する領域以外の全ての素子面を表示に用いるこ
とができる。また、上記多層構造の液晶表示素子におい
ては、個々の層を隔てる分離膜上に電極を設ける場合が
あるが、この分離膜上の電極も駆動用ＴＦＴの一部また
は全部を被覆するように設置すれば同様の効果が期待で
きる。
表示面における表示画素電極の占める割合（開口率）を
１に近付ける試みも成され得る。例えば、表示画素電極
とその駆動用ＴＦＴが基板面内に並置される通常構造に
対して、特開昭５６−１３２３８７号公報あるいは特開
昭５６−６７８８４号公報中に開示されているように、
表示面素電極が絶緑層を介してその駆動用ＴＦＴの一部
または全部を被覆する構造とすることにより、個々の電
極を分離する領域以外の全ての素子面を表示に用いるこ
とができる。また、上記多層構造の液晶表示素子におい
ては、個々の層を隔てる分離膜上に電極を設ける場合が
あるが、この分離膜上の電極も駆動用ＴＦＴの一部また
は全部を被覆するように設置すれば同様の効果が期待で
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、駆動用
ＴＦＴが通常実用化されている構造、すなわち制御用の
ゲート電極が半導体（チャネル）部分より下層に位置す
る構造の場合、その上面全部を表示用電極で被覆すると
誤動作の危険性がある。より具体的には、ＴＦＴのチャ
ネル部分がゲー卜電極および表示用電極に挟まれるた
め、たとえ画素電位を所定の値に保持するためにゲート
電極が低電位状態にあっても、前記ゲート電極と表示用
電極との電位差が大きい場合には、チャネル部分に電場
が疑似的に作用し、ＴＦＴが導通して面素電位が予期せ
ぬ値に変化する現象が起こる。
ＴＦＴが通常実用化されている構造、すなわち制御用の
ゲート電極が半導体（チャネル）部分より下層に位置す
る構造の場合、その上面全部を表示用電極で被覆すると
誤動作の危険性がある。より具体的には、ＴＦＴのチャ
ネル部分がゲー卜電極および表示用電極に挟まれるた
め、たとえ画素電位を所定の値に保持するためにゲート
電極が低電位状態にあっても、前記ゲート電極と表示用
電極との電位差が大きい場合には、チャネル部分に電場
が疑似的に作用し、ＴＦＴが導通して面素電位が予期せ
ぬ値に変化する現象が起こる。
【０００９】本発明はかかる点に鑑みてなされたもので
あり、光利用効率を極限まで高めながら同時に駆動用Ｔ
ＦＴの誤動作が起こらないアクティブマトリクス駆動に
よる反射型液晶表示素子を提供することを目的とする。
あり、光利用効率を極限まで高めながら同時に駆動用Ｔ
ＦＴの誤動作が起こらないアクティブマトリクス駆動に
よる反射型液晶表示素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の発明は、
電極層をそれぞれ有する一対の基板と、前記一対の基板
のうち一方の基板上に形成された薄膜トランジスタと、
前記電極層が対向するようにして配置した前記一対の基
板間に挟持された液晶層とを具備し、前記薄膜トランジ
スタは、前記一方の基板上に形成されたソース電極およ
びドレイン電極と、前記ソース電極およびドレイン電極
の間に形成される半導体層の上方に配置されたゲート電
極とを含み、前記半導体層から前記ゲート電極の直上の
電極層までの間隔が３μｍ以下であり、かつ１０Ｖ以上
の駆動電圧により駆動することを特徴とする反射型液晶
表示素子を提供する。
電極層をそれぞれ有する一対の基板と、前記一対の基板
のうち一方の基板上に形成された薄膜トランジスタと、
前記電極層が対向するようにして配置した前記一対の基
板間に挟持された液晶層とを具備し、前記薄膜トランジ
スタは、前記一方の基板上に形成されたソース電極およ
びドレイン電極と、前記ソース電極およびドレイン電極
の間に形成される半導体層の上方に配置されたゲート電
極とを含み、前記半導体層から前記ゲート電極の直上の
電極層までの間隔が３μｍ以下であり、かつ１０Ｖ以上
の駆動電圧により駆動することを特徴とする反射型液晶
表示素子を提供する。
【００１１】本発明の第２の発明は、電極層をそれぞれ
有する一対の基板と、前記一対の基板のうち一方の基板
上に形成された薄膜トランジスタと、前記電極層が対向
するようにして配置した前記一対の基板間に挟持された
液晶層とを具備し、前記薄膜トランジスタは、前記一方
の基板上に形成されたゲート電極と、前記ゲート電極上
にゲート絶縁膜を介して形成された半導体層と、前記半
導体層の両側に設けられたソース電極およびドレイン電
極とを含み、以下の関係式を満足することを特徴とする
反射型液晶表示素子を提供する。
有する一対の基板と、前記一対の基板のうち一方の基板
上に形成された薄膜トランジスタと、前記電極層が対向
するようにして配置した前記一対の基板間に挟持された
液晶層とを具備し、前記薄膜トランジスタは、前記一方
の基板上に形成されたゲート電極と、前記ゲート電極上
にゲート絶縁膜を介して形成された半導体層と、前記半
導体層の両側に設けられたソース電極およびドレイン電
極とを含み、以下の関係式を満足することを特徴とする
反射型液晶表示素子を提供する。
【００１２】｛（Ｄg ／εg ）＋（Ｄch／εch）｝／
｛（Ｄg ／εg ）＋（Ｄch／εch）＋（Ｄbg／εbg）＋
（Ｄlc／εlc）＋（Ｄal／εal）｝≦（Ｖth−Ｖg ）／
（Ｖbg−Ｖg ） （式中、Ｄg は半導体層とゲート電極との間の距離、ε
g はゲート絶縁膜の材料の平均誘電率、Ｄchは半導体層
の厚さ、εchは半導体層の材料の誘電率、Ｄbgは半導体
層上に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の
平均誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層
の厚さ、εlcは前記液晶層の液晶材料の誘電率最小値、
Ｄalは前記液晶層に接する絶縁部材（例えば、配向膜
等）の厚さ、εalは絶縁部材の材料の平均誘電率、Ｖbg
は半導体層の直上に位置する最近接の画素電極が採り得
る最大電圧、Ｖthは薄膜トランジスタの閾値、Ｖg は薄
膜トランジスタが遮断状態であるときのゲート電極電圧
である）ここで、平均誘電率とは、当該層が複数材料か
ら構成される場合には、当該層の厚さ／｛構成材料の
（単独厚さ／誘電率）の和｝のように定義されるものを
いう。
｛（Ｄg ／εg ）＋（Ｄch／εch）＋（Ｄbg／εbg）＋
（Ｄlc／εlc）＋（Ｄal／εal）｝≦（Ｖth−Ｖg ）／
（Ｖbg−Ｖg ） （式中、Ｄg は半導体層とゲート電極との間の距離、ε
g はゲート絶縁膜の材料の平均誘電率、Ｄchは半導体層
の厚さ、εchは半導体層の材料の誘電率、Ｄbgは半導体
層上に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の
平均誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層
の厚さ、εlcは前記液晶層の液晶材料の誘電率最小値、
Ｄalは前記液晶層に接する絶縁部材（例えば、配向膜
等）の厚さ、εalは絶縁部材の材料の平均誘電率、Ｖbg
は半導体層の直上に位置する最近接の画素電極が採り得
る最大電圧、Ｖthは薄膜トランジスタの閾値、Ｖg は薄
膜トランジスタが遮断状態であるときのゲート電極電圧
である）ここで、平均誘電率とは、当該層が複数材料か
ら構成される場合には、当該層の厚さ／｛構成材料の
（単独厚さ／誘電率）の和｝のように定義されるものを
いう。
【００１３】また、本発明の第２の発明は、電極層をそ
れぞれ有する一対の基板と、前記一対の基板のうち一方
の基板上に形成された薄膜トランジスタと、前記電極層
が対向するようにして配置した前記一対の基板間に挟持
された液晶層とを具備し、前記薄膜トランジスタは、前
記一方の基板上に形成されたゲート電極と、前記ゲート
電極上にゲート絶縁膜を介して形成された半導体層と、
前記半導体層の両側に設けられたソース電極およびドレ
イン電極とを含み、以下の式２〜式４を満足することを
特徴とする反射型液晶表示素子を提供する。
れぞれ有する一対の基板と、前記一対の基板のうち一方
の基板上に形成された薄膜トランジスタと、前記電極層
が対向するようにして配置した前記一対の基板間に挟持
された液晶層とを具備し、前記薄膜トランジスタは、前
記一方の基板上に形成されたゲート電極と、前記ゲート
電極上にゲート絶縁膜を介して形成された半導体層と、
前記半導体層の両側に設けられたソース電極およびドレ
イン電極とを含み、以下の式２〜式４を満足することを
特徴とする反射型液晶表示素子を提供する。
【００１４】 △Ｖ＝Ｖbg−Ｖs −Ｖth …式２ △Ｖ≧０ …式３ Ｗ（△Ｖ）2 ・Ｔf ／ ［Ｌ｛（Ｄbg／εbg）＋（Ｄlc／εlc）＋（Ｄal／εal）｝・Ｃtotal ］ ≦０．１Ｖbg …式４ （式中、Ｌは半導体層における導通時の電流方向の活性
化（チャネル）領域長さ、Ｗは前記電流方向と垂直な方
向の領域幅、Ｔf は画素の選択周期、Ｄbgは半導体層上
に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の平均
誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層の厚
さ、εlcは前記液晶層の液晶材料の誘電率最小値、Ｄal
は前記液晶層に接する絶縁部材の厚さ、εalは絶縁部材
の材料の平均誘電率、Ｖbgは半導体層の直上に位置する
最近接の画素電極が採り得る最大電圧、Ｖs は薄膜トラ
ンジスタの駆動信号電極が採り得る最小電圧、Ｖthは薄
膜トランジスタの閾値、Ｃtotal は薄膜トランジスタの
画素電極側に接続された全容量である）
化（チャネル）領域長さ、Ｗは前記電流方向と垂直な方
向の領域幅、Ｔf は画素の選択周期、Ｄbgは半導体層上
に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の平均
誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層の厚
さ、εlcは前記液晶層の液晶材料の誘電率最小値、Ｄal
は前記液晶層に接する絶縁部材の厚さ、εalは絶縁部材
の材料の平均誘電率、Ｖbgは半導体層の直上に位置する
最近接の画素電極が採り得る最大電圧、Ｖs は薄膜トラ
ンジスタの駆動信号電極が採り得る最小電圧、Ｖthは薄
膜トランジスタの閾値、Ｃtotal は薄膜トランジスタの
画素電極側に接続された全容量である）
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。本発明は、以下の知見に
基づいてなされたものである。すなわち、通常、ＴＦＴ
の特性は、ゲート−ソース間電位（Ｖgs）に対するドレ
イン電流（Ｉd ）の依存性（Ｉd −Ｖgs曲線）により評
価される。アクティブマトリクス型液晶表示素子におい
ては、ソース側に信号電極が位置し、ドレイン側に画素
電極および通常補助敵に設けられる蓄積容量電極が位置
する。アクティブマトリクス型液晶表示素子における典
型的なＩd −Ｖgs曲線を図１に示す。
を参照して具体的に説明する。本発明は、以下の知見に
基づいてなされたものである。すなわち、通常、ＴＦＴ
の特性は、ゲート−ソース間電位（Ｖgs）に対するドレ
イン電流（Ｉd ）の依存性（Ｉd −Ｖgs曲線）により評
価される。アクティブマトリクス型液晶表示素子におい
ては、ソース側に信号電極が位置し、ドレイン側に画素
電極および通常補助敵に設けられる蓄積容量電極が位置
する。アクティブマトリクス型液晶表示素子における典
型的なＩd −Ｖgs曲線を図１に示す。
【００１６】この曲線により、ＴＦＴにおける絶縁状態
と導通状態とを隔てるＶgsの閾値（閾電圧Ｖth）を定義
する。すなわち、閾値Ｖthは所定のＩd 基準値Ｉdstdを
とるゲート−ソース間電位と定めることとする。Ｉdstd
の具体値は、製造すべき液晶表示素子の構造寸法仕様お
よび駆動仕様に依存している。例えば、発明者らが見出
した知見によれば、表示方式として上記説明のＰＳＣＴ
方式（液晶層圧は約１．５μｍとする）を、画素構造寸
法として一辺約１００μｍで画素電極およびＴＦＴを設
定し、並びに駆動電圧を約１５Ｖとした液晶表示素子の
場合、Ｉdstdが１０ｐＡ程度以下であれば、実用上問題
のない表示動作が可能であった。
と導通状態とを隔てるＶgsの閾値（閾電圧Ｖth）を定義
する。すなわち、閾値Ｖthは所定のＩd 基準値Ｉdstdを
とるゲート−ソース間電位と定めることとする。Ｉdstd
の具体値は、製造すべき液晶表示素子の構造寸法仕様お
よび駆動仕様に依存している。例えば、発明者らが見出
した知見によれば、表示方式として上記説明のＰＳＣＴ
方式（液晶層圧は約１．５μｍとする）を、画素構造寸
法として一辺約１００μｍで画素電極およびＴＦＴを設
定し、並びに駆動電圧を約１５Ｖとした液晶表示素子の
場合、Ｉdstdが１０ｐＡ程度以下であれば、実用上問題
のない表示動作が可能であった。
【００１７】ところが、光利用効率向上のため、画素構
造のみを変更し、ＴＦＴ直上にも画素電極を拡張したと
ころ、液晶層がほとんど動作しなくなった。この原因を
特定するために、以下の実験を行った。すなわち、画素
電極とＴＦＴとの接続を切り、外部から特定電圧を供給
するようにした状態で、ＴＦＴのＩd −Ｖgs曲線を測定
した（Ｖgsの変化範囲は−１５Ｖ〜＋２５Ｖとした）。
その結果、得られたＩd 最小値の画素電位依存性を図２
に示す。
造のみを変更し、ＴＦＴ直上にも画素電極を拡張したと
ころ、液晶層がほとんど動作しなくなった。この原因を
特定するために、以下の実験を行った。すなわち、画素
電極とＴＦＴとの接続を切り、外部から特定電圧を供給
するようにした状態で、ＴＦＴのＩd −Ｖgs曲線を測定
した（Ｖgsの変化範囲は−１５Ｖ〜＋２５Ｖとした）。
その結果、得られたＩd 最小値の画素電位依存性を図２
に示す。
【００１８】これより、上記問題に対して以下の解釈が
可能となる。上記構造におけるＴＦＴチャネルと、その
直上の画素電極との間には、ＴＦＴチャネル−ゲート電
極間絶縁膜と同等な素材のＳｉ窒化物が用いられ、その
厚さもＴＦＴチャネル−ゲート間絶縁膜とほぼ共通の４
００ｎｍであった。また、非選択時の画素電極−ソース
間電位（最大で１５Ｖ−（−１５Ｖ）＝３０Ｖになり得
る）も、画素選択時のＶgsと同等の値に達する。このと
き、ＴＦＴチャネル−画素電極間に、ＴＦＴチャネル−
ゲート電極間に匹敵する強電場が発生することにより、
画素電極が疑似的にゲート電極として作用する形でＴＦ
Ｔチャネル領域の画素電極側の一部が導通状態となる状
況が発生し、これが図２のＶgs負領域におけるＩd の顕
著な増大を招いた。
可能となる。上記構造におけるＴＦＴチャネルと、その
直上の画素電極との間には、ＴＦＴチャネル−ゲート電
極間絶縁膜と同等な素材のＳｉ窒化物が用いられ、その
厚さもＴＦＴチャネル−ゲート間絶縁膜とほぼ共通の４
００ｎｍであった。また、非選択時の画素電極−ソース
間電位（最大で１５Ｖ−（−１５Ｖ）＝３０Ｖになり得
る）も、画素選択時のＶgsと同等の値に達する。このと
き、ＴＦＴチャネル−画素電極間に、ＴＦＴチャネル−
ゲート電極間に匹敵する強電場が発生することにより、
画素電極が疑似的にゲート電極として作用する形でＴＦ
Ｔチャネル領域の画素電極側の一部が導通状態となる状
況が発生し、これが図２のＶgs負領域におけるＩd の顕
著な増大を招いた。
【００１９】すなわち、前記画素の非選択（すなわち電
荷保持）状態を、Ｖgsを通常仕様により定めたＶth以下
に設定して絶縁状態を実現しようとしても、実際には想
定基準値の数千倍の電流が流れてしまい、このため画素
電極上の表示用電荷の保持が不可能になっていることが
強く示唆された。
荷保持）状態を、Ｖgsを通常仕様により定めたＶth以下
に設定して絶縁状態を実現しようとしても、実際には想
定基準値の数千倍の電流が流れてしまい、このため画素
電極上の表示用電荷の保持が不可能になっていることが
強く示唆された。
【００２０】さらに、上記構造条件の素子においては、
この現象は、画素選択期間が終了してゲート電極が高電
位状態から低電位状態に切り替った瞬間に発生する画素
電位の瞬時低下の問題が従来より顕著になることも判明
した。この現象は表示用電極に接続するソース電極とゲ
ート電極との重なり面積、すなわちこれら電極間に存在
する容量が存在するために、ゲート電位切り替え時に表
示を担う電荷、すなわちそれまでの期間中に液晶層の容
量（および蓄積容量）に書き込まれた電荷の一部が、前
記容量成分へ配分される現象に由来することが知られて
いる。上記構造においては、前記容量成分が新たに出現
した表示用電極とゲート電極との重なりの分だけ増大し
たため、現象が顕著に現れたものと考えられる。
この現象は、画素選択期間が終了してゲート電極が高電
位状態から低電位状態に切り替った瞬間に発生する画素
電位の瞬時低下の問題が従来より顕著になることも判明
した。この現象は表示用電極に接続するソース電極とゲ
ート電極との重なり面積、すなわちこれら電極間に存在
する容量が存在するために、ゲート電位切り替え時に表
示を担う電荷、すなわちそれまでの期間中に液晶層の容
量（および蓄積容量）に書き込まれた電荷の一部が、前
記容量成分へ配分される現象に由来することが知られて
いる。上記構造においては、前記容量成分が新たに出現
した表示用電極とゲート電極との重なりの分だけ増大し
たため、現象が顕著に現れたものと考えられる。
【００２１】本発明の第１の発明は、薄膜トランジスタ
（ＴＦＴ）は、一方の基板上に形成されたソース電極お
よびドレイン電極と、ソース電極およびドレイン電極で
形成されるチャネル領域の上方に配置されたゲート電極
とを含み（トップゲート構造）、チャネル領域から前記
ゲート電極の直上の電極層までの間隔が２μｍ以下であ
り、かつ１０Ｖ以上の駆動電圧により駆動することを特
徴とする。ここで、ゲート電極の直上の電極層までの間
隔が３μｍを超えると、当該電極層がＴＦＴ上の絶縁膜
（および平坦化膜）直上（液晶層の下）に設置された電
極の場合には、ＴＦＴの半導体層（チャネル）部分に隣
接するソース電極と当該電極との間の導通確保が困難に
なるために好ましくない。また、当該電極が液晶層直上
に設置された電極の場合には、液晶層駆動電場が過度に
低下するので好ましくない。また、駆動電圧が１０Ｖ未
満であると、液晶駆動電場が過度に低下するので好まし
くない。
（ＴＦＴ）は、一方の基板上に形成されたソース電極お
よびドレイン電極と、ソース電極およびドレイン電極で
形成されるチャネル領域の上方に配置されたゲート電極
とを含み（トップゲート構造）、チャネル領域から前記
ゲート電極の直上の電極層までの間隔が２μｍ以下であ
り、かつ１０Ｖ以上の駆動電圧により駆動することを特
徴とする。ここで、ゲート電極の直上の電極層までの間
隔が３μｍを超えると、当該電極層がＴＦＴ上の絶縁膜
（および平坦化膜）直上（液晶層の下）に設置された電
極の場合には、ＴＦＴの半導体層（チャネル）部分に隣
接するソース電極と当該電極との間の導通確保が困難に
なるために好ましくない。また、当該電極が液晶層直上
に設置された電極の場合には、液晶層駆動電場が過度に
低下するので好ましくない。また、駆動電圧が１０Ｖ未
満であると、液晶駆動電場が過度に低下するので好まし
くない。
【００２２】本発明の第１の発明の構造によれば、ＴＦ
Ｔの半導体（チャネル）部分を被覆する最も近接した導
体はゲート電極である。この場合、静電遮閉効果によ
り、チャネル部分とゲート電極との間における電場分布
はゲート電極電位のみで規定され、それより外側の領域
における電場分布（の変化）の影響を受けなくなる。こ
れより、仮に開口率向上のために表示電極群がＴＦＴ全
体を被覆するように設置されても前記ＴＦＴの誤動作は
回避される。なお、本発明は、単層構造においても効果
を発揮するが、多層構造において特に顕著に効果を発揮
する。
Ｔの半導体（チャネル）部分を被覆する最も近接した導
体はゲート電極である。この場合、静電遮閉効果によ
り、チャネル部分とゲート電極との間における電場分布
はゲート電極電位のみで規定され、それより外側の領域
における電場分布（の変化）の影響を受けなくなる。こ
れより、仮に開口率向上のために表示電極群がＴＦＴ全
体を被覆するように設置されても前記ＴＦＴの誤動作は
回避される。なお、本発明は、単層構造においても効果
を発揮するが、多層構造において特に顕著に効果を発揮
する。
【００２３】図３は本発明の第１の発明にかかる二層構
造の液晶層を有する液晶表示素子を示す断面図である。
図中１は上側透明基板である。透明基板１上には、透明
電極（対向電極）２が形成されている。対向電極２が第
１液晶層５と接する表面には、通常さらに液晶分子吸着
を安定化するための液晶配向膜（図示せず）が設置され
る。第１の液晶層５および第２の液晶層１６は、スペー
サ３により一定の厚さを保持されている。スペーサ３の
形成方法としては、樹脂製の球体（スペーサボール）を
散布する方法（この場合、スペーサボール散布密度は１
平方ｍｍ当たり１００個以下であることが好ましい）
や、より好ましくは印刷や感光性材料のフォトエッチン
グプロセスにより樹脂製の柱を形成する方法が用いられ
る（この場合、柱の材料と前記液晶配向膜材料とが共通
し、かつ両者が一括して形成されることが望ましい）。
造の液晶層を有する液晶表示素子を示す断面図である。
図中１は上側透明基板である。透明基板１上には、透明
電極（対向電極）２が形成されている。対向電極２が第
１液晶層５と接する表面には、通常さらに液晶分子吸着
を安定化するための液晶配向膜（図示せず）が設置され
る。第１の液晶層５および第２の液晶層１６は、スペー
サ３により一定の厚さを保持されている。スペーサ３の
形成方法としては、樹脂製の球体（スペーサボール）を
散布する方法（この場合、スペーサボール散布密度は１
平方ｍｍ当たり１００個以下であることが好ましい）
や、より好ましくは印刷や感光性材料のフォトエッチン
グプロセスにより樹脂製の柱を形成する方法が用いられ
る（この場合、柱の材料と前記液晶配向膜材料とが共通
し、かつ両者が一括して形成されることが望ましい）。
【００２４】第１の液晶層５と第２の液晶層１６との間
には、中間分離層１３が配置されている。中間分離層１
３の上下面に設置された２枚の透明電極はスルーホール
１５を通して導通が保証されており、全体として一つの
中間電極１４を構成する。中間電極１４は電圧供給源か
らは絶縁された浮遊電極であり、液晶駆動時に発生する
中間分離層１３における電圧降下量を最小限に抑える役
割を持つ。
には、中間分離層１３が配置されている。中間分離層１
３の上下面に設置された２枚の透明電極はスルーホール
１５を通して導通が保証されており、全体として一つの
中間電極１４を構成する。中間電極１４は電圧供給源か
らは絶縁された浮遊電極であり、液晶駆動時に発生する
中間分離層１３における電圧降下量を最小限に抑える役
割を持つ。
【００２５】一方、下側基板４上には、画素電極６、Ｔ
ＦＴ、および平坦化層７が形成されている。具体的に
は、下側基板４上に所定の間隔をおいてソース電極１１
およびドレイン電極１２が形成されており、両者の間に
半導体層（チャネル）９が形成されており、半導体層９
上に絶縁体層１２を介してゲート電極８が形成されてい
る。さらに、このＴＦＴを埋設するようにして平坦化層
７が設けられている。ゲート電極群は紙面貫通方向に線
状に設置され、信号電極群はこれと垂直な方向に線状に
設置されることにより、画素マトリクスを構成してい
る。下側基板４上には、通常画素電位の保持を助けるた
め補助容量電極（図示せず）も設置される。画素電極６
が第２の液晶層１６と接する表面には、対向電極２と同
様に液晶配向膜が配置されている。
ＦＴ、および平坦化層７が形成されている。具体的に
は、下側基板４上に所定の間隔をおいてソース電極１１
およびドレイン電極１２が形成されており、両者の間に
半導体層（チャネル）９が形成されており、半導体層９
上に絶縁体層１２を介してゲート電極８が形成されてい
る。さらに、このＴＦＴを埋設するようにして平坦化層
７が設けられている。ゲート電極群は紙面貫通方向に線
状に設置され、信号電極群はこれと垂直な方向に線状に
設置されることにより、画素マトリクスを構成してい
る。下側基板４上には、通常画素電位の保持を助けるた
め補助容量電極（図示せず）も設置される。画素電極６
が第２の液晶層１６と接する表面には、対向電極２と同
様に液晶配向膜が配置されている。
【００２６】このような構成を有する液晶表示素子にお
いては、第１および第２の液晶層５，１６の透過率が高
い際に暗表示とする表示方式の場合は、画素電極６は透
明電極材料を用いて、平坦化層７は光吸収材料を用いて
形成される。第１および第２の液晶層５，１６の透過率
が高い際に明表示とする表示方式の場合は、画素電極６
は光反射材料を用いて形成されるか、光反射材料層で被
覆される。画素電極６はＴＦＴ全体を被覆するように形
成されているため、スペーサ領域以外の全領域を表示に
使用することができる。同時に、ＴＦＴはその半導体層
９がゲート電極８により被覆されているため、上述の作
用によりその上部に存在する画素電極６の電位値の如何
に拘らず正常な動作が可能である。
いては、第１および第２の液晶層５，１６の透過率が高
い際に暗表示とする表示方式の場合は、画素電極６は透
明電極材料を用いて、平坦化層７は光吸収材料を用いて
形成される。第１および第２の液晶層５，１６の透過率
が高い際に明表示とする表示方式の場合は、画素電極６
は光反射材料を用いて形成されるか、光反射材料層で被
覆される。画素電極６はＴＦＴ全体を被覆するように形
成されているため、スペーサ領域以外の全領域を表示に
使用することができる。同時に、ＴＦＴはその半導体層
９がゲート電極８により被覆されているため、上述の作
用によりその上部に存在する画素電極６の電位値の如何
に拘らず正常な動作が可能である。
【００２７】本発明の第２の発明の液晶表示素子は、薄
膜トランジスタが、前記一方の基板上に形成されたゲー
ト電極と、前記ゲート電極上にゲート絶縁膜を介して形
成された半導体層と、前記半導体層の両側に設けられた
ソース電極およびドレイン電極とを含み、以下の式２〜
式４を満足することを特徴とする。これらの関係式２〜
４は、薄膜トランジスタの半導体層における電流・電圧
特性を考察することにより得られたものである。
膜トランジスタが、前記一方の基板上に形成されたゲー
ト電極と、前記ゲート電極上にゲート絶縁膜を介して形
成された半導体層と、前記半導体層の両側に設けられた
ソース電極およびドレイン電極とを含み、以下の式２〜
式４を満足することを特徴とする。これらの関係式２〜
４は、薄膜トランジスタの半導体層における電流・電圧
特性を考察することにより得られたものである。
【００２８】 △Ｖ＝Ｖbg−Ｖs −Ｖth …式２ △Ｖ≧０ …式３ Ｗ（△Ｖ）2 ・Ｔf ／ ［Ｌ｛（Ｄbg／εbg）＋（Ｄlc／εlc）＋（Ｄal／εal）｝・Ｃtotal ］ ≦０．１Ｖbg …式４ （式中、Ｌは半導体層における導通時の電流方向の領域
長さ、Ｗは前記電流方向と垂直な方向の領域幅、Ｔf は
画素の選択周期、Ｄbgは半導体層上に設けられた絶縁膜
の厚さ、εbgは絶縁膜の材料の平均誘電率、Ｄlcは薄膜
トランジスタに隣接する液晶層の厚さ、εlcは前記液晶
層の液晶材料の誘電率最小値、Ｄalは前記液晶層に接す
る絶縁部材の厚さ、εalは絶縁部材の材料の平均誘電
率、Ｖbgは半導体層の直上に位置する最近接の画素電極
が採り得る最大電圧、Ｖs は薄膜トランジスタの駆動信
号電極が採り得る最小電圧、Ｖthは薄膜トランジスタの
閾値、Ｃtotal は薄膜トランジスタの画素電極側に接続
された全容量である）この条件は、本来絶縁状態にある
べきＴＦＴが画素電極−ソース電極間電位差の存在によ
り一部導通状態となるために生じる保持期間（非選択期
間）を通じた画素電位の低下を実用上表示動作が行える
程度に限定するものである。
長さ、Ｗは前記電流方向と垂直な方向の領域幅、Ｔf は
画素の選択周期、Ｄbgは半導体層上に設けられた絶縁膜
の厚さ、εbgは絶縁膜の材料の平均誘電率、Ｄlcは薄膜
トランジスタに隣接する液晶層の厚さ、εlcは前記液晶
層の液晶材料の誘電率最小値、Ｄalは前記液晶層に接す
る絶縁部材の厚さ、εalは絶縁部材の材料の平均誘電
率、Ｖbgは半導体層の直上に位置する最近接の画素電極
が採り得る最大電圧、Ｖs は薄膜トランジスタの駆動信
号電極が採り得る最小電圧、Ｖthは薄膜トランジスタの
閾値、Ｃtotal は薄膜トランジスタの画素電極側に接続
された全容量である）この条件は、本来絶縁状態にある
べきＴＦＴが画素電極−ソース電極間電位差の存在によ
り一部導通状態となるために生じる保持期間（非選択期
間）を通じた画素電位の低下を実用上表示動作が行える
程度に限定するものである。
【００２９】式４中、Ｗ（△Ｖ）2 ・Ｔf ／Ｌ｛（Ｄbg
／εbg）＋（Ｄlc／εlc）＋（Ｄａｌ／εａｌ）｝の部
分は、Ｉd −Ｖgs曲線の正領域（Ｖgs≧Ｖthの領域）に
おける近似式である。画素電極を疑似的なゲート電極と
みなした場合に、この電極電位に応じて発生する電流リ
ーク量の最大値を上述の部分で見積っている。このと
き、式４左辺は、保持期間中の電荷リーク現象に由来す
る画素電極の変動量を表し、式４は全体として、前記変
動量が全体の１割までは許容されることを示す。上述し
た発明者らの検討例では、前記変動量１〜２Ｖ程度であ
れば、駆動電圧波形に同等量のオフセット値を設けるこ
とで表示動作が可能であることを見出している。
／εbg）＋（Ｄlc／εlc）＋（Ｄａｌ／εａｌ）｝の部
分は、Ｉd −Ｖgs曲線の正領域（Ｖgs≧Ｖthの領域）に
おける近似式である。画素電極を疑似的なゲート電極と
みなした場合に、この電極電位に応じて発生する電流リ
ーク量の最大値を上述の部分で見積っている。このと
き、式４左辺は、保持期間中の電荷リーク現象に由来す
る画素電極の変動量を表し、式４は全体として、前記変
動量が全体の１割までは許容されることを示す。上述し
た発明者らの検討例では、前記変動量１〜２Ｖ程度であ
れば、駆動電圧波形に同等量のオフセット値を設けるこ
とで表示動作が可能であることを見出している。
【００３０】また、本発明の第２の発明は、薄膜トラン
ジスタは、前記一方の基板上に形成されたゲート電極
と、前記ゲート電極上にゲート絶縁膜を介して形成され
た半導体層と、前記半導体層の両側に設けられたソース
電極およびドレイン電極とを含み、以下の式１を満足す
ることを特徴とする。なお、この関係式１は、薄膜トラ
ンジスタの半導体層における電場分布を考察することに
より得られたものである。
ジスタは、前記一方の基板上に形成されたゲート電極
と、前記ゲート電極上にゲート絶縁膜を介して形成され
た半導体層と、前記半導体層の両側に設けられたソース
電極およびドレイン電極とを含み、以下の式１を満足す
ることを特徴とする。なお、この関係式１は、薄膜トラ
ンジスタの半導体層における電場分布を考察することに
より得られたものである。
【００３１】 ｛（Ｄg ／εg ）＋（Ｄch／εch）｝／ ｛（Ｄg ／εg ）＋（Ｄch／εch）＋（Ｄbg／εbg） ＋（Ｄlc／εlc）＋（Ｄal／εal）｝ ≦（Ｖth−Ｖg ）／（Ｖbg−Ｖg ） …式１ （式中、Ｄg は半導体層とゲート電極との間の距離、ε
g はゲート絶縁膜の材料の平均誘電率、Ｄchは半導体層
の厚さ、εchは半導体層の材料の誘電率、Ｄbgは半導体
層上に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の
平均誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層
の厚さ、εlcは前記液晶層の液晶材料の誘電率最小値、
Ｄalは前記液晶層に接する絶縁部材の厚さ、εalは絶縁
部材の材料の平均誘電率、Ｖbgは半導体層の直上に位置
する最近接の画素電極が採り得る最大電圧、Ｖthは薄膜
トランジスタの閾値、Ｖg は薄膜トランジスタが遮断状
態であるときのゲート電極電圧である）この条件は、上
記の条件よりもさらに確実に問題を回避することができ
るものである。すなわち、接続画素が非選択状態の時に
は、前記ゲート電極と前記表示用画素電極群との中間に
位置する誘電体として作用するＴＦＴチャネル層に印加
される実効電圧が、上記定義した閾値Ｖthを超えないこ
とを規定するものである。従来の典型的なＩd −Ｖgs曲
線では、Ｖgs＜Ｖthの領域でＶgs低下に伴い、Ｉd が微
増しているが、今回検討しているような表示用画素電極
が疑似的なゲート電極として作用している可能性のある
素子では、この曲線はＶgsに関して全体的に左側へずれ
たような概形をとる場合が多く、その場合、前記電位差
領域におけるＶgs低下によってＩd は単調に減少し、そ
の結果画素電極の電位保持特性は確実に向上する。これ
により、式１が満たされれば、仮にゲート電極が低電位
にありＴＦＴが遮断状態となることを期待される期間
中、表示用画素電極群に高電圧が印加されても、当該Ｔ
ＦＴの該動作を回避できる。
g はゲート絶縁膜の材料の平均誘電率、Ｄchは半導体層
の厚さ、εchは半導体層の材料の誘電率、Ｄbgは半導体
層上に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の
平均誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層
の厚さ、εlcは前記液晶層の液晶材料の誘電率最小値、
Ｄalは前記液晶層に接する絶縁部材の厚さ、εalは絶縁
部材の材料の平均誘電率、Ｖbgは半導体層の直上に位置
する最近接の画素電極が採り得る最大電圧、Ｖthは薄膜
トランジスタの閾値、Ｖg は薄膜トランジスタが遮断状
態であるときのゲート電極電圧である）この条件は、上
記の条件よりもさらに確実に問題を回避することができ
るものである。すなわち、接続画素が非選択状態の時に
は、前記ゲート電極と前記表示用画素電極群との中間に
位置する誘電体として作用するＴＦＴチャネル層に印加
される実効電圧が、上記定義した閾値Ｖthを超えないこ
とを規定するものである。従来の典型的なＩd −Ｖgs曲
線では、Ｖgs＜Ｖthの領域でＶgs低下に伴い、Ｉd が微
増しているが、今回検討しているような表示用画素電極
が疑似的なゲート電極として作用している可能性のある
素子では、この曲線はＶgsに関して全体的に左側へずれ
たような概形をとる場合が多く、その場合、前記電位差
領域におけるＶgs低下によってＩd は単調に減少し、そ
の結果画素電極の電位保持特性は確実に向上する。これ
により、式１が満たされれば、仮にゲート電極が低電位
にありＴＦＴが遮断状態となることを期待される期間
中、表示用画素電極群に高電圧が印加されても、当該Ｔ
ＦＴの該動作を回避できる。
【００３２】また、本発明の第２の発明の液晶表示素子
は、多層構造の液晶層を有する場合において、中間電極
群の１画素に対応する電極面のうち、第１の液晶層に接
する電極面積をＳ１、同じく第２の液晶層に接する電極
面積をＳ２とし、前記第１の液晶層厚をｄ１、第２の液
晶層厚をｄ２とするとき、以下の式５を満たすようにす
ることにより、より一層の表示品位向上が可能である。
式５は、第１の液晶層の実効容量と第２の液晶層の実効
容量とを概略一定に保つ条件を示すものである。これに
より、中間表示電極が上下面が独立したパターンに形成
されても、両液晶層に均等な電圧が印加され、常に所望
の表示品位が達成できる。
は、多層構造の液晶層を有する場合において、中間電極
群の１画素に対応する電極面のうち、第１の液晶層に接
する電極面積をＳ１、同じく第２の液晶層に接する電極
面積をＳ２とし、前記第１の液晶層厚をｄ１、第２の液
晶層厚をｄ２とするとき、以下の式５を満たすようにす
ることにより、より一層の表示品位向上が可能である。
式５は、第１の液晶層の実効容量と第２の液晶層の実効
容量とを概略一定に保つ条件を示すものである。これに
より、中間表示電極が上下面が独立したパターンに形成
されても、両液晶層に均等な電圧が印加され、常に所望
の表示品位が達成できる。
【００３３】 （Ｓ１／ｄ１−Ｓ２／ｄ２の絶対値）／（Ｓ１／ｄ１）≦０．１ …式５ 以上のように、駆動方法に合わせて適正化された構造の
液晶表示素子においては、上述したゲート電位切替え時
の画素電位の瞬時変動に関しても、結果的に信号線との
間の容量を低下させる方向に設計されることになるた
め、この現象に由来する画素変動量も制御することがで
きる。
液晶表示素子においては、上述したゲート電位切替え時
の画素電位の瞬時変動に関しても、結果的に信号線との
間の容量を低下させる方向に設計されることになるた
め、この現象に由来する画素変動量も制御することがで
きる。
【００３４】図７は本発明の第２の発明にかかる二層構
造の液晶層を有する液晶表示素子を示す断面図である。
図７において図３と同じ部分については、図３と同じ参
照符号を付してその詳細な説明は省略する。
造の液晶層を有する液晶表示素子を示す断面図である。
図７において図３と同じ部分については、図３と同じ参
照符号を付してその詳細な説明は省略する。
【００３５】図７において、下側基板４には、画素電極
６、ＴＦＴ、および平坦化層７が形成されている。具体
的には、下側基板４上にゲート電極８が形成されてお
り、ゲート電極８上に絶縁体層１２を介して半導体層
（チャネル）９が形成されており、半導体層９の両側に
信号電極に接続するドレイン電極１０および画素電極６
に接続するソース電極１１が形成されている。さらに、
このＴＦＴを埋設するようにして平坦化層７が設けられ
ている。ＴＦＴ、特に半導体層（チャネル）９は誘電体
による絶縁膜（図示せず）に被覆されている。このチャ
ネルを被覆する誘電体としては、通常窒化珪素（ＳｉＮ
ｘ）が用いられるが、より誘電率の高い材料、例えばタ
ンタル酸化物（Ｔａ2 Ｏ5 ）やビスマス−ストロンチウ
ム−錫酸化物（Ｂｉ−Ｓｒ−Ｔｉ−Ｏ）等を用いれば、
チャネル直上の局所的な電場の軽減に効果的である。
６、ＴＦＴ、および平坦化層７が形成されている。具体
的には、下側基板４上にゲート電極８が形成されてお
り、ゲート電極８上に絶縁体層１２を介して半導体層
（チャネル）９が形成されており、半導体層９の両側に
信号電極に接続するドレイン電極１０および画素電極６
に接続するソース電極１１が形成されている。さらに、
このＴＦＴを埋設するようにして平坦化層７が設けられ
ている。ＴＦＴ、特に半導体層（チャネル）９は誘電体
による絶縁膜（図示せず）に被覆されている。このチャ
ネルを被覆する誘電体としては、通常窒化珪素（ＳｉＮ
ｘ）が用いられるが、より誘電率の高い材料、例えばタ
ンタル酸化物（Ｔａ2 Ｏ5 ）やビスマス−ストロンチウ
ム−錫酸化物（Ｂｉ−Ｓｒ−Ｔｉ−Ｏ）等を用いれば、
チャネル直上の局所的な電場の軽減に効果的である。
【００３６】このような構成を有する液晶表示素子にお
いては、第１および第２の液晶層５，１６の透過率が高
い際に暗表示とする表示方式の場合は、画素電極６は透
明電極材料を用い、平坦化層７に光吸収材料を用いる
か、裏面に黒色板を設置することが好ましい。第１およ
び第２の液晶層５，１６の透過率が高い際に明表示とす
る表示方式の場合は、画素電極６は光反射材料を用いて
形成するか、光反射材料層で被覆することが好ましい。
いては、第１および第２の液晶層５，１６の透過率が高
い際に暗表示とする表示方式の場合は、画素電極６は透
明電極材料を用い、平坦化層７に光吸収材料を用いる
か、裏面に黒色板を設置することが好ましい。第１およ
び第２の液晶層５，１６の透過率が高い際に明表示とす
る表示方式の場合は、画素電極６は光反射材料を用いて
形成するか、光反射材料層で被覆することが好ましい。
【００３７】画素電極６および中間電極１４の下面は、
ＴＦＴの直上領域ではエッチングにより島状に抜かれて
いる。前記式５が満たされるように、前記第１の液晶層
に接する電極面積に対する前記第２の液晶層に接する電
極面積の比（Ｓ２／Ｓ１）と、前記第１の液晶層厚に対
する前記第１の液晶層厚の比（Ｄ２／Ｄ１）とは概略等
しく定められている。
ＴＦＴの直上領域ではエッチングにより島状に抜かれて
いる。前記式５が満たされるように、前記第１の液晶層
に接する電極面積に対する前記第２の液晶層に接する電
極面積の比（Ｓ２／Ｓ１）と、前記第１の液晶層厚に対
する前記第１の液晶層厚の比（Ｄ２／Ｄ１）とは概略等
しく定められている。
【００３８】本発明の第２の発明の液晶表示素子に用い
られるＴＦＴ特性を調査した結果、前記閾電圧Ｖthの値
は約−５Ｖであった。また、前記液晶層厚Ｄ１が２μｍ
程度である液晶表示素子の場合、前記式１に現れる比：
（Ｖth−Ｖg ）／（Ｖbg−Ｖg ）の値（このとき、Ｖbg
は中間電極１４に印加される電圧）が１／３程度になる
ような駆動方法を選ぶことにより、前記ＴＦＴチャネル
層の電位は誤動作を起こさない閾電圧以下に保たれる。
られるＴＦＴ特性を調査した結果、前記閾電圧Ｖthの値
は約−５Ｖであった。また、前記液晶層厚Ｄ１が２μｍ
程度である液晶表示素子の場合、前記式１に現れる比：
（Ｖth−Ｖg ）／（Ｖbg−Ｖg ）の値（このとき、Ｖbg
は中間電極１４に印加される電圧）が１／３程度になる
ような駆動方法を選ぶことにより、前記ＴＦＴチャネル
層の電位は誤動作を起こさない閾電圧以下に保たれる。
【００３９】上記第１および第２の発明において、第１
および第２の液晶層５，１６の構成には、現存する反射
型表示モードのいずれかを用いることができるが、特に
ＰＳＣＴモードを利用することが好ましい。すなわち、
液晶材料として、コレステリック液晶とネマチック液晶
の混合物であるところのカイラルネマチック液晶を用い
（液晶分子配列の安定化をはかるため、さらにパーフル
オロアルキル化合物系の材料を１％〜３％混合した複合
液晶材料を用いることも効果的である）、さらに第１の
液晶層５には液晶分子間の捻れ構造が右巻きの材料を用
い、また第２の液晶層１６には左巻きの材料を用いる。
この構成によれば、種々の偏光成分を含む自然光が入射
した際に、第１の液晶層５において捻れ構造の周期から
決まる所定の反射波長幅を持った右円偏光成分が反射散
乱し、さらにこの透過光中、第２の液晶層１６において
第１の液晶層５と同様の機構で定まる所定の反射波長幅
を持った左円偏光成分が反射散乱することにより輝度の
高い明表示が電圧無印加時に得られる。また、１０〜数
十Ｖの電圧を印加すると、両層の液晶分子は捻れ構造が
溶けて電場方向に並び、両層は透明状態となるので、平
坦化層７に光吸収材料を用いれば暗表示が得られる。
および第２の液晶層５，１６の構成には、現存する反射
型表示モードのいずれかを用いることができるが、特に
ＰＳＣＴモードを利用することが好ましい。すなわち、
液晶材料として、コレステリック液晶とネマチック液晶
の混合物であるところのカイラルネマチック液晶を用い
（液晶分子配列の安定化をはかるため、さらにパーフル
オロアルキル化合物系の材料を１％〜３％混合した複合
液晶材料を用いることも効果的である）、さらに第１の
液晶層５には液晶分子間の捻れ構造が右巻きの材料を用
い、また第２の液晶層１６には左巻きの材料を用いる。
この構成によれば、種々の偏光成分を含む自然光が入射
した際に、第１の液晶層５において捻れ構造の周期から
決まる所定の反射波長幅を持った右円偏光成分が反射散
乱し、さらにこの透過光中、第２の液晶層１６において
第１の液晶層５と同様の機構で定まる所定の反射波長幅
を持った左円偏光成分が反射散乱することにより輝度の
高い明表示が電圧無印加時に得られる。また、１０〜数
十Ｖの電圧を印加すると、両層の液晶分子は捻れ構造が
溶けて電場方向に並び、両層は透明状態となるので、平
坦化層７に光吸収材料を用いれば暗表示が得られる。
【００４０】次に、本発明の効果を明確するにるために
行った実施例について説明する。なお、これらの実施例
は、本発明の理解を容易にする目的で記載されるもので
あり、本発明の要旨を買えない範囲で種々変更して用い
ることができる。 （実施例１）図３は、本発明の第１の発明の第１の実施
形態にかかる反射型液晶表示素子を示す断面図である。
この反射型液晶表示素子は、以下のようにして作製す
る。
行った実施例について説明する。なお、これらの実施例
は、本発明の理解を容易にする目的で記載されるもので
あり、本発明の要旨を買えない範囲で種々変更して用い
ることができる。 （実施例１）図３は、本発明の第１の発明の第１の実施
形態にかかる反射型液晶表示素子を示す断面図である。
この反射型液晶表示素子は、以下のようにして作製す
る。
【００４１】上側基板１としてのガラス基板上に、対向
電極２としてのＩＴＯを厚さ１５０ｎｍで堆積した。中
間分離層１３としてのガラス基板には、所定位置にエッ
チング処理によってスルーホール１５を形成し、スルー
ホール１５内にバンプ合金を溶融充填して表裏における
電気的な導通をとった後、両面にＩＴＯを厚さ１５０ｎ
ｍで堆積し、これを島状にエッチングして各画素に対応
する中間電極１４を形成した。
電極２としてのＩＴＯを厚さ１５０ｎｍで堆積した。中
間分離層１３としてのガラス基板には、所定位置にエッ
チング処理によってスルーホール１５を形成し、スルー
ホール１５内にバンプ合金を溶融充填して表裏における
電気的な導通をとった後、両面にＩＴＯを厚さ１５０ｎ
ｍで堆積し、これを島状にエッチングして各画素に対応
する中間電極１４を形成した。
【００４２】下側基板４としてのガラス基板上に、アン
ダーコート層としてのＳｉＯｘを厚さ５００ｎｍで堆積
した。さらにその上にＭｏ−Ｗ合金を厚さ３００ｎｍで
堆積し、これをパターニングして信号電極と、それにつ
ながるドレイン電極１０およびソース電極１１を形成し
た。その上に活性層としてのａ−Ｓｉを厚さ１００ｎｍ
で堆積し、遮光層をマスクとして島状にパターニングし
て半導体層（チャネル）９を形成した。
ダーコート層としてのＳｉＯｘを厚さ５００ｎｍで堆積
した。さらにその上にＭｏ−Ｗ合金を厚さ３００ｎｍで
堆積し、これをパターニングして信号電極と、それにつ
ながるドレイン電極１０およびソース電極１１を形成し
た。その上に活性層としてのａ−Ｓｉを厚さ１００ｎｍ
で堆積し、遮光層をマスクとして島状にパターニングし
て半導体層（チャネル）９を形成した。
【００４３】次いで、この上にゲート絶縁膜１２として
ＳｉＮｘを厚さ３５０ｎｍで堆積し、その上のチャネル
対応領域にゲート電極８としてＡｌ、Ｍｏをそれぞれ厚
さ３００ｎｍ、５０ｎｍで堆積し、これをパターニング
した。その後、イオンドーピング操作によりオーミック
コンタクト層としてのｎ＋ａ−Ｓｉをゲート電極８の周
囲に形成した。さらに、この全面にＳｉＮｘを厚さ２０
０ｎｍで堆積し、マトリクス状電極群の端部パッド電極
上およびソース電極上のＳｉＮｘをエッチング除去し
た。
ＳｉＮｘを厚さ３５０ｎｍで堆積し、その上のチャネル
対応領域にゲート電極８としてＡｌ、Ｍｏをそれぞれ厚
さ３００ｎｍ、５０ｎｍで堆積し、これをパターニング
した。その後、イオンドーピング操作によりオーミック
コンタクト層としてのｎ＋ａ−Ｓｉをゲート電極８の周
囲に形成した。さらに、この全面にＳｉＮｘを厚さ２０
０ｎｍで堆積し、マトリクス状電極群の端部パッド電極
上およびソース電極上のＳｉＮｘをエッチング除去し
た。
【００４４】次いで、上記ＴＦＴを埋設するようにし
て、平坦化層７として黒色顔料を分散した感光性アクリ
ル樹脂ＣＫ−Ｓ２０１（富士ハントテクノロジー社製、
商品名）を厚さ１．８μｍ堆積し、これにパターニング
してコンタクトホールを形成し、コンタクトホール内に
バンプ合金を溶融充填した。その上に画素電極６として
のＩＴＯを厚さ１００ｎｍで堆積しパターニングした。
て、平坦化層７として黒色顔料を分散した感光性アクリ
ル樹脂ＣＫ−Ｓ２０１（富士ハントテクノロジー社製、
商品名）を厚さ１．８μｍ堆積し、これにパターニング
してコンタクトホールを形成し、コンタクトホール内に
バンプ合金を溶融充填した。その上に画素電極６として
のＩＴＯを厚さ１００ｎｍで堆積しパターニングした。
【００４５】次に、対向電極２、画素電極６の液晶材料
と接する面、および中間電極１４の両面に配向膜として
ポリイミド オプトマーＡＬ−３０４６（日本合成ゴム
社製、商品名）を厚さ７０ｎｍでスピンコートにより形
成した。また、上下基板面には、張り合わせのためのエ
ポキシ接着剤を所定の位置に常法により付与した。基板
面に直径２μｍの樹脂製のスペーサボールを密度１００
個／ｍｍ2 以下になるように散布し、画素電極が重なる
ようにして３つの基板を組み合わせた。
と接する面、および中間電極１４の両面に配向膜として
ポリイミド オプトマーＡＬ−３０４６（日本合成ゴム
社製、商品名）を厚さ７０ｎｍでスピンコートにより形
成した。また、上下基板面には、張り合わせのためのエ
ポキシ接着剤を所定の位置に常法により付与した。基板
面に直径２μｍの樹脂製のスペーサボールを密度１００
個／ｍｍ2 以下になるように散布し、画素電極が重なる
ようにして３つの基板を組み合わせた。
【００４６】最後に、ネマチック液晶材料Ｅ４８（ＭＥ
ＲＣＫ社製、商品名）５９部、カイラル物質ＣＢ１５
（ＭＥＲＣＫ社製、商品名）４１部を混合した第１の液
晶材料を上部基板側の間隙に注入して第１の液晶層５を
形成した。次いで、ネマチック液晶Ｅ４８ ６１部、カ
イラル物質Ｃ１５ ３９部を混合した第２の液晶材料を
下部基板側の間隙に注入して第２の液晶層１６を形成し
た。
ＲＣＫ社製、商品名）５９部、カイラル物質ＣＢ１５
（ＭＥＲＣＫ社製、商品名）４１部を混合した第１の液
晶材料を上部基板側の間隙に注入して第１の液晶層５を
形成した。次いで、ネマチック液晶Ｅ４８ ６１部、カ
イラル物質Ｃ１５ ３９部を混合した第２の液晶材料を
下部基板側の間隙に注入して第２の液晶層１６を形成し
た。
【００４７】上記のようにして図３に示す反射型液晶表
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約１．７μｍであった。この反射型液晶表示素子に
ついて開口率、反射率、コントラストを駆動電圧１４Ｖ
で駆動して調べたところ、開口率は８０％であり、反射
率は６５％であり、コントラストは８０であった。 （実施例２）図４は本発明の第１の発明の第２の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造においては、平坦化層７に、中心部にソース電極
１１が露出した、いわゆるすり鉢状のコンタクトホール
を形成している。
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約１．７μｍであった。この反射型液晶表示素子に
ついて開口率、反射率、コントラストを駆動電圧１４Ｖ
で駆動して調べたところ、開口率は８０％であり、反射
率は６５％であり、コントラストは８０であった。 （実施例２）図４は本発明の第１の発明の第２の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造においては、平坦化層７に、中心部にソース電極
１１が露出した、いわゆるすり鉢状のコンタクトホール
を形成している。
【００４８】中間分離層１３としての樹脂基板として、
第２の液晶材料の選択反射波長域（５７０ｎｍを中心と
する波長域）に属する光の常光成分と異常光成分の位相
をほぼ１／２波長分ずらすことのできる樹脂材料を用い
ること、平坦化層７にすり鉢状のコンタクトホールを形
成することを除いては実施例１と同様にして図４に示す
反射型液晶表示素子を作製した。
第２の液晶材料の選択反射波長域（５７０ｎｍを中心と
する波長域）に属する光の常光成分と異常光成分の位相
をほぼ１／２波長分ずらすことのできる樹脂材料を用い
ること、平坦化層７にすり鉢状のコンタクトホールを形
成することを除いては実施例１と同様にして図４に示す
反射型液晶表示素子を作製した。
【００４９】この反射型液晶表示素子において、チャネ
ル領域とゲート電極の直上の電極層までの最大距離は約
１．７μｍであった。この反射型液晶表示素子について
開口率、反射率、コントラストを駆動電圧１４Ｖで駆動
して調べたところ、開口率は８０％であり、反射率は６
５％であり、コントラストは７５であった。 （実施例３）図５は本発明の第１の発明の第３の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造は、ソース電極１１を画素電極６で兼ねた構成で
あり、これにより平坦化層７を省略したものである。
ル領域とゲート電極の直上の電極層までの最大距離は約
１．７μｍであった。この反射型液晶表示素子について
開口率、反射率、コントラストを駆動電圧１４Ｖで駆動
して調べたところ、開口率は８０％であり、反射率は６
５％であり、コントラストは７５であった。 （実施例３）図５は本発明の第１の発明の第３の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造は、ソース電極１１を画素電極６で兼ねた構成で
あり、これにより平坦化層７を省略したものである。
【００５０】この構造を有する反射型液晶表示素子は、
次のようにして作製した。まず、電極付き上側基板１お
よび中間分離層１３を実施例１と同様に作製した。次
に、下側基板４としてのガラス基板上に、アンダーコー
ト層としてのＳｉＯｘを厚さ５００ｎｍで堆積した。そ
の上にＭｏ−Ｗ合金を厚さ２００ｎｍで堆積し、これを
パタ−ニングして補助信号電極１７を形成した後、その
上にＩＴＯを厚さ１００ｎｍで堆積し、これをパタ−ニ
ングして信号電極とそれにつながるドレイン電極１０お
よびソース電極と一体化した画素電極６を形成した。次
いで、この上にオーミックコンタクト層としてのｎ+ ａ
−Ｓｉを厚さ５０ｎｍ、活性層としてａ−Ｓｉを厚さ３
０ｎｍでそれぞれ堆積し、島状にパタ−ニングして半導
体層（チャネル）９を形成した。
次のようにして作製した。まず、電極付き上側基板１お
よび中間分離層１３を実施例１と同様に作製した。次
に、下側基板４としてのガラス基板上に、アンダーコー
ト層としてのＳｉＯｘを厚さ５００ｎｍで堆積した。そ
の上にＭｏ−Ｗ合金を厚さ２００ｎｍで堆積し、これを
パタ−ニングして補助信号電極１７を形成した後、その
上にＩＴＯを厚さ１００ｎｍで堆積し、これをパタ−ニ
ングして信号電極とそれにつながるドレイン電極１０お
よびソース電極と一体化した画素電極６を形成した。次
いで、この上にオーミックコンタクト層としてのｎ+ ａ
−Ｓｉを厚さ５０ｎｍ、活性層としてａ−Ｓｉを厚さ３
０ｎｍでそれぞれ堆積し、島状にパタ−ニングして半導
体層（チャネル）９を形成した。
【００５１】次いで、その上にゲート絶縁膜１２として
ＳｉＮｘを厚さ３００ｎｍで、ゲート電極８としてＡ
ｌ、Ｍｏをそれぞれ厚さ３００ｎｍ、５０ｎｍで堆積
し、これをパタ−ニングした。次いで、この全面にＳｉ
Ｎｘを厚さ２００ｎｍで堆積し、マトリクス状電極群の
端部パッド電極上をエッチング除去した。
ＳｉＮｘを厚さ３００ｎｍで、ゲート電極８としてＡ
ｌ、Ｍｏをそれぞれ厚さ３００ｎｍ、５０ｎｍで堆積
し、これをパタ−ニングした。次いで、この全面にＳｉ
Ｎｘを厚さ２００ｎｍで堆積し、マトリクス状電極群の
端部パッド電極上をエッチング除去した。
【００５２】最後に、３つの基板を組合せる際に、下側
基板４の外側に黒色板１８を同時に貼り合わせること以
外は実施例１と同様にして第１および第２の液晶層の形
成を行った。
基板４の外側に黒色板１８を同時に貼り合わせること以
外は実施例１と同様にして第１および第２の液晶層の形
成を行った。
【００５３】このようにして、図５に示す反射型液晶表
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約２μｍであった。この反射型液晶表示素子につい
て開口率、反射率、コントラストを駆動電圧１５Ｖで駆
動して調べたところ、開口率は６０％であり、反射率は
５５％であり、コントラストは６０であった。 （比較例１）図６は、比較例１にかかる反射型液晶表示
素子を示す断面図である。この反射型液晶表示素子は、
以下のようにして作製する。
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約２μｍであった。この反射型液晶表示素子につい
て開口率、反射率、コントラストを駆動電圧１５Ｖで駆
動して調べたところ、開口率は６０％であり、反射率は
５５％であり、コントラストは６０であった。 （比較例１）図６は、比較例１にかかる反射型液晶表示
素子を示す断面図である。この反射型液晶表示素子は、
以下のようにして作製する。
【００５４】まず、電極付き上側基板１および中間分離
層１３を実施例１と同様に作製した。次に、下側基板４
としてのガラス基板上に、Ｍｏ−Ｔａ合金を厚さ２５０
ｎｍで堆積し、これをパタ−ニングしてゲート電極８を
形成した。この上にゲート絶縁膜１２としてＳｉＯｘを
厚さ３００ｎｍ、ＳｉＮｘを厚さ５０ｎｍそれぞれ堆積
した後、連続して活性層としてａ−Ｓｉを厚さ５０ｎ
ｍ、チャネル保護膜としてＳｉＮｘを厚さ２００ｎｍで
それぞれ堆積した。チャネル保護膜を島状にエッチング
形成した後、オーミックコンタクト層としてｎ+ ａ−Ｓ
ｉを厚さ５０ｎｍで堆積し、ａ−Ｓｉおよびｎ+ ａ−Ｓ
ｉを島状にエッチングして半導体層（チャネル）９を形
成した。また、ゲート電極の取り出し部のゲート絶縁膜
を除去した。
層１３を実施例１と同様に作製した。次に、下側基板４
としてのガラス基板上に、Ｍｏ−Ｔａ合金を厚さ２５０
ｎｍで堆積し、これをパタ−ニングしてゲート電極８を
形成した。この上にゲート絶縁膜１２としてＳｉＯｘを
厚さ３００ｎｍ、ＳｉＮｘを厚さ５０ｎｍそれぞれ堆積
した後、連続して活性層としてａ−Ｓｉを厚さ５０ｎ
ｍ、チャネル保護膜としてＳｉＮｘを厚さ２００ｎｍで
それぞれ堆積した。チャネル保護膜を島状にエッチング
形成した後、オーミックコンタクト層としてｎ+ ａ−Ｓ
ｉを厚さ５０ｎｍで堆積し、ａ−Ｓｉおよびｎ+ ａ−Ｓ
ｉを島状にエッチングして半導体層（チャネル）９を形
成した。また、ゲート電極の取り出し部のゲート絶縁膜
を除去した。
【００５５】次いで、この上にＣｒ、Ａｌをそれぞれ厚
さ５０ｎｍ、３００ｎｍで堆積し、これをパタ−ニング
して信号電極とそれにつながるドレイン電極１０および
ソース電極１１を形成した。信号電極をマスクとしてソ
ース−ドレイン間のｎ+ ａ−Ｓｉをチャネル保護膜にと
共に選択的にエッチング除去した。この全面にＳｉＮｘ
を厚さ２００ｎｍで堆積し、マトリクス状電極群の端部
パッド電極上およびソース電極上のＳｉＮｘをエッチン
グにより除去した。
さ５０ｎｍ、３００ｎｍで堆積し、これをパタ−ニング
して信号電極とそれにつながるドレイン電極１０および
ソース電極１１を形成した。信号電極をマスクとしてソ
ース−ドレイン間のｎ+ ａ−Ｓｉをチャネル保護膜にと
共に選択的にエッチング除去した。この全面にＳｉＮｘ
を厚さ２００ｎｍで堆積し、マトリクス状電極群の端部
パッド電極上およびソース電極上のＳｉＮｘをエッチン
グにより除去した。
【００５６】次いで、平坦化層７として黒色顔料を分散
した感光性アクリル樹脂ＣＫ−Ｓ２０１（富士ハントテ
クノロジー社製、商品名）を厚さ１．８μｍで堆積し、
これをパタ−ニングしてソース電極を露出させた。この
上に画素電極６としてＩＴＯを厚さ１００ｎｍで堆積し
パターニングした。
した感光性アクリル樹脂ＣＫ−Ｓ２０１（富士ハントテ
クノロジー社製、商品名）を厚さ１．８μｍで堆積し、
これをパタ−ニングしてソース電極を露出させた。この
上に画素電極６としてＩＴＯを厚さ１００ｎｍで堆積し
パターニングした。
【００５７】最後に、実施例１と同様にして第１および
第２の液晶層を形成して図６に示す従来の反射型液晶表
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約１．２μｍであった。この反射型液晶表示素子に
ついて開口率、反射率、コントラストを駆動電圧１４Ｖ
で駆動して調べたところ、開口率は８０％であったが、
ゲート電極の上方の電極の影響により、通常のアクティ
ブマトリクス駆動で安定した表示を行うことは不可能で
あった。 （実施例４）図７は、本発明の第２の発明の第１の実施
形態にかかる反射型液晶表示素子を示す断面図である。
この反射型液晶表示素子は、以下のようにして作製す
る。
第２の液晶層を形成して図６に示す従来の反射型液晶表
示素子を作製した。この反射型液晶表示素子において、
チャネル領域とゲート電極の直上の電極層までの最大距
離は約１．２μｍであった。この反射型液晶表示素子に
ついて開口率、反射率、コントラストを駆動電圧１４Ｖ
で駆動して調べたところ、開口率は８０％であったが、
ゲート電極の上方の電極の影響により、通常のアクティ
ブマトリクス駆動で安定した表示を行うことは不可能で
あった。 （実施例４）図７は、本発明の第２の発明の第１の実施
形態にかかる反射型液晶表示素子を示す断面図である。
この反射型液晶表示素子は、以下のようにして作製す
る。
【００５８】上側電極１としてのガラス基板上に、対向
電極２としてのＩＴＯを厚さ１５０ｎｍで堆積した。中
間分離層１３としてのガラス基板には、所定位置にエッ
チング処理によってスルーホール１５を形成し、スルー
ホール１５内にバンプ合金を溶融充填して表裏における
電気的な導通をとった後、両面にＩＴＯを厚さ１５０ｎ
ｍで堆積し、これを島状にエッチングして各画素に対応
する中間電極１４を形成した。このとき中間電極１４の
上面は、下側基板４において半導体層（チャネル）９が
形成される予定位置の直上をエッチングし、中間電極１
４の下面は、下側基板４においてＴＦＴの下に位置する
ゲート電極８が形成される予定位置の直上をエッチング
した。
電極２としてのＩＴＯを厚さ１５０ｎｍで堆積した。中
間分離層１３としてのガラス基板には、所定位置にエッ
チング処理によってスルーホール１５を形成し、スルー
ホール１５内にバンプ合金を溶融充填して表裏における
電気的な導通をとった後、両面にＩＴＯを厚さ１５０ｎ
ｍで堆積し、これを島状にエッチングして各画素に対応
する中間電極１４を形成した。このとき中間電極１４の
上面は、下側基板４において半導体層（チャネル）９が
形成される予定位置の直上をエッチングし、中間電極１
４の下面は、下側基板４においてＴＦＴの下に位置する
ゲート電極８が形成される予定位置の直上をエッチング
した。
【００５９】下側基板４としてのガラス基板上に、Ｍｏ
−Ｔａ合金を厚さ２５０ｎｍで堆積し、これをパタ−ニ
ングしてゲート電極８を形成した。この上にゲート絶縁
膜１２としてＳｉＯｘを厚さ３００ｎｍ、ＳｉＮｘを厚
さ５０ｎｍでそれぞれ堆積した後、連続して活性層とし
てａ−Ｓｉを厚さ５０ｎｍ、チャネル保護膜としてＳｉ
Ｎｘを厚さ２００ｎｍでそれぞれ堆積した。チャネル保
護膜を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉを厚さ５０ｎｍで堆積し、
ａ−Ｓｉおよびｎ+ ａ−Ｓｉを島状にエッチングして半
導体層（チャネル）９を形成した。なお、ゲート電極の
取り出し部のゲート絶縁膜を除去した。
−Ｔａ合金を厚さ２５０ｎｍで堆積し、これをパタ−ニ
ングしてゲート電極８を形成した。この上にゲート絶縁
膜１２としてＳｉＯｘを厚さ３００ｎｍ、ＳｉＮｘを厚
さ５０ｎｍでそれぞれ堆積した後、連続して活性層とし
てａ−Ｓｉを厚さ５０ｎｍ、チャネル保護膜としてＳｉ
Ｎｘを厚さ２００ｎｍでそれぞれ堆積した。チャネル保
護膜を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉを厚さ５０ｎｍで堆積し、
ａ−Ｓｉおよびｎ+ ａ−Ｓｉを島状にエッチングして半
導体層（チャネル）９を形成した。なお、ゲート電極の
取り出し部のゲート絶縁膜を除去した。
【００６０】次いで、この上にＣｒ、Ａｌをそれぞれ厚
さ５０ｎｍ、３００ｎｍで堆積し、これをパタ−ニング
して信号電極と、それにつながるドレイン電極１０およ
びソース電極１１を形成した。信号電極をマスクとして
ソース−ドレイン間のｎ+ ａ−Ｓｉをチャネル保護膜と
共に選択的にエッチングにより除去した。さらに、この
全面にＳｉＮｘを厚さ２００ｎｍで堆積し、マトリクス
状電極群の端部パッド電極上およびソース電極上のＳｉ
Ｎｘをエッチング除去した。
さ５０ｎｍ、３００ｎｍで堆積し、これをパタ−ニング
して信号電極と、それにつながるドレイン電極１０およ
びソース電極１１を形成した。信号電極をマスクとして
ソース−ドレイン間のｎ+ ａ−Ｓｉをチャネル保護膜と
共に選択的にエッチングにより除去した。さらに、この
全面にＳｉＮｘを厚さ２００ｎｍで堆積し、マトリクス
状電極群の端部パッド電極上およびソース電極上のＳｉ
Ｎｘをエッチング除去した。
【００６１】次いで、この上に平坦化層７として、黒色
顔料を分散した感光性アクリル樹脂ＣＫ−Ｓ２０１（富
士ハントテクノロジー社製、商品名）を厚さ２．６μｍ
で堆積し、これをパタ−ニングして中心部にソース電極
１１が露出したすり鉢状のコンタクトホールを形成し
た。この上に画素電極６としてＩＴＯを厚さ１００ｎｍ
で堆積しパタ−ニングした。このとき、画素電極６はＴ
ＦＴの下に位置するゲート電極８が形成される位置の直
上をエッチングにより除去することにより形成した。
顔料を分散した感光性アクリル樹脂ＣＫ−Ｓ２０１（富
士ハントテクノロジー社製、商品名）を厚さ２．６μｍ
で堆積し、これをパタ−ニングして中心部にソース電極
１１が露出したすり鉢状のコンタクトホールを形成し
た。この上に画素電極６としてＩＴＯを厚さ１００ｎｍ
で堆積しパタ−ニングした。このとき、画素電極６はＴ
ＦＴの下に位置するゲート電極８が形成される位置の直
上をエッチングにより除去することにより形成した。
【００６２】次に、対向電極２、画素電極６の液晶材料
と接する面、および中間電極１４の両面に配向膜として
ポリイミド オプトマーＡＬ−３０４６（日本合成ゴム
社製、商品名）を厚さ７０ｎｍでスピンコートにより形
成した。また、上下基板面には、張り合わせのためのエ
ポキシ接着剤を所定の位置に常法により付与した。基板
面に直径２μｍの樹脂製のスペーサボールを密度１００
個／ｍｍ2 以下になるように散布し、画素電極が重なる
ようにして３つの基板を組み合わせた。
と接する面、および中間電極１４の両面に配向膜として
ポリイミド オプトマーＡＬ−３０４６（日本合成ゴム
社製、商品名）を厚さ７０ｎｍでスピンコートにより形
成した。また、上下基板面には、張り合わせのためのエ
ポキシ接着剤を所定の位置に常法により付与した。基板
面に直径２μｍの樹脂製のスペーサボールを密度１００
個／ｍｍ2 以下になるように散布し、画素電極が重なる
ようにして３つの基板を組み合わせた。
【００６３】最後に、ネマチック液晶材料Ｅ４８ ５９
部、カイラル物質ＣＢ１５ ４１部を混合した第１の液
晶材料を上部基板側の間隙に注入して第１の液晶層５を
形成した。次いで、ネマチック液晶Ｅ４８ ６１部、カ
イラル物質Ｃ１５ ３９部を混合した第２の液晶材料を
下部基板側の間隙に注入して第２の液晶層１６を形成し
た。
部、カイラル物質ＣＢ１５ ４１部を混合した第１の液
晶材料を上部基板側の間隙に注入して第１の液晶層５を
形成した。次いで、ネマチック液晶Ｅ４８ ６１部、カ
イラル物質Ｃ１５ ３９部を混合した第２の液晶材料を
下部基板側の間隙に注入して第２の液晶層１６を形成し
た。
【００６４】上記のようにして図７に示す反射型液晶表
示素子を作製した。この反射型液晶表示素子は、上記式
１〜式５を満足するものであった。この反射型液晶表示
素子について開口率、反射率、コントラストを駆動電圧
１４Ｖで駆動して調べたところ、開口率は７０％であ
り、反射率は６５％であり、コントラストは７５であっ
た。 （実施例５）図８は本発明の第２の発明の第２の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造は、ソース電極１１に画素電極６が同一平面内で
接続された構成であり、これにより平坦化層７を省略し
たものである。また、この構造はＴＦＴ直上の中間電極
１４が除去されているものである。
示素子を作製した。この反射型液晶表示素子は、上記式
１〜式５を満足するものであった。この反射型液晶表示
素子について開口率、反射率、コントラストを駆動電圧
１４Ｖで駆動して調べたところ、開口率は７０％であ
り、反射率は６５％であり、コントラストは７５であっ
た。 （実施例５）図８は本発明の第２の発明の第２の実施形
態にかかる反射型液晶表示素子を示す断面図である。こ
の構造は、ソース電極１１に画素電極６が同一平面内で
接続された構成であり、これにより平坦化層７を省略し
たものである。また、この構造はＴＦＴ直上の中間電極
１４が除去されているものである。
【００６５】中間分離層１３としての樹脂基板として、
第２の液晶材料の選択反射波長域（５７０ｎｍを中心と
する波長域）に属する光の常光成分と異常光成分の位相
をほぼ１／２波長分ずらすことのできる樹脂材料を用い
ること、ＴＦＴ（ゲート電極）直上の中間分離層１３の
下面の中間電極をエッチングにより除去すること、およ
び平坦化層７を設けないことを除いては実施例４と同様
にして、上部基板１、中間分離層１３、および下側基板
４を作製した。
第２の液晶材料の選択反射波長域（５７０ｎｍを中心と
する波長域）に属する光の常光成分と異常光成分の位相
をほぼ１／２波長分ずらすことのできる樹脂材料を用い
ること、ＴＦＴ（ゲート電極）直上の中間分離層１３の
下面の中間電極をエッチングにより除去すること、およ
び平坦化層７を設けないことを除いては実施例４と同様
にして、上部基板１、中間分離層１３、および下側基板
４を作製した。
【００６６】最後に、３つの基板を組合せる際に、下側
基板４の外側に黒色板１８を同時に貼り合わせること以
外は実施例４と同様にして第１および第２の液晶層の形
成を行った。このようにして、図８に示す反射型液晶表
示素子を作製した。この反射型液晶表示素子は、上記式
１〜式５を満足するものであった。
基板４の外側に黒色板１８を同時に貼り合わせること以
外は実施例４と同様にして第１および第２の液晶層の形
成を行った。このようにして、図８に示す反射型液晶表
示素子を作製した。この反射型液晶表示素子は、上記式
１〜式５を満足するものであった。
【００６７】この反射型液晶表示素子について開口率、
反射率、コントラストを駆動電圧１４Ｖで駆動して調べ
たところ、開口率は７０％であり、反射率は６０％であ
り、コントラストは６５であった。 （比較例２）図９は、比較例２にかかる反射型液晶表示
素子を示す断面図である。この反射型液晶表示素子は、
以下のようにして作製する。
反射率、コントラストを駆動電圧１４Ｖで駆動して調べ
たところ、開口率は７０％であり、反射率は６０％であ
り、コントラストは６５であった。 （比較例２）図９は、比較例２にかかる反射型液晶表示
素子を示す断面図である。この反射型液晶表示素子は、
以下のようにして作製する。
【００６８】画素電極６および中間電極１４におけるＴ
ＦＴおよびマトリクス状電極群の直上位置のエッチング
を行わないこと以外は実施例４と同様にして対向電極２
付き上側基板１、中間電極１４付き中間分離層１３、お
よびＴＦＴおよび電極付き下側基板４を作製した。
ＦＴおよびマトリクス状電極群の直上位置のエッチング
を行わないこと以外は実施例４と同様にして対向電極２
付き上側基板１、中間電極１４付き中間分離層１３、お
よびＴＦＴおよび電極付き下側基板４を作製した。
【００６９】次いで、上下基板面に散布する樹脂製のス
ペーサボールの直径がいずれも２μｍである点を除いて
実施例４と同様にして第１および第２の液晶層の形成を
行った。このようにして、図９に示す従来の反射型液晶
表示素子を作製した。この反射型液晶表示素子は、上記
式１および式４が成立しないものであった。
ペーサボールの直径がいずれも２μｍである点を除いて
実施例４と同様にして第１および第２の液晶層の形成を
行った。このようにして、図９に示す従来の反射型液晶
表示素子を作製した。この反射型液晶表示素子は、上記
式１および式４が成立しないものであった。
【００７０】この反射型液晶表示素子について開口率、
反射率、コントラストを駆動電圧１４Ｖで駆動して調べ
たところ、開口率は８０％であったが、ゲート電極の上
方の電極の影響により、通常のアクティブマトリクス駆
動で安定した表示を行うことは不可能であった。
反射率、コントラストを駆動電圧１４Ｖで駆動して調べ
たところ、開口率は８０％であったが、ゲート電極の上
方の電極の影響により、通常のアクティブマトリクス駆
動で安定した表示を行うことは不可能であった。
【００７１】
【発明の効果】以上説明したように本発明の第１の発明
の反射型液晶表示素子は、ゲート電極をＴＦＴのチャネ
ル層の静電遮閉用電極として利用する構造の実現によ
り、誤動作を招かずにＴＦＴ全面を覆う表示電極の設置
が可能となり、開口率の高いものである。
の反射型液晶表示素子は、ゲート電極をＴＦＴのチャネ
ル層の静電遮閉用電極として利用する構造の実現によ
り、誤動作を招かずにＴＦＴ全面を覆う表示電極の設置
が可能となり、開口率の高いものである。
【００７２】また、本発明の第２の発明の反射型液晶表
示素子は、ＴＦＴ絶縁状態におけるリーク電流量を実用
上問題ない程度に抑えるか、さらに厳密にはＴＦＴチャ
ネル層に閾電圧を超える電位がかからないような構成と
することで、ＴＦＴの誤動作、画素電位の瞬時変動を抑
制しながら、開口率および反射輝度が共に高いものであ
る。さらに、表示電極面積と液晶層圧の間に一定の関係
を設けることにより、多層の液晶層各々に対して常に適
性な電圧配分が可能となる。
示素子は、ＴＦＴ絶縁状態におけるリーク電流量を実用
上問題ない程度に抑えるか、さらに厳密にはＴＦＴチャ
ネル層に閾電圧を超える電位がかからないような構成と
することで、ＴＦＴの誤動作、画素電位の瞬時変動を抑
制しながら、開口率および反射輝度が共に高いものであ
る。さらに、表示電極面積と液晶層圧の間に一定の関係
を設けることにより、多層の液晶層各々に対して常に適
性な電圧配分が可能となる。
【図１】アクティブマトリクス型液晶表示素子のＩd −
Ｖgs曲線。
Ｖgs曲線。
【図２】アクティブマトリクス型液晶表示素子のＩd 最
小値の画素電位依存性を示す特性図。
小値の画素電位依存性を示す特性図。
【図３】本発明の第１の発明の第１の実施形態にかかる
反射型液晶表示素子を示す断面図。
反射型液晶表示素子を示す断面図。
【図４】本発明の第１の発明の第２の実施形態にかかる
反射型液晶表示素子を示す断面図。
反射型液晶表示素子を示す断面図。
【図５】本発明の第１の発明の第３の実施形態にかかる
反射型液晶表示素子を示す断面図。
反射型液晶表示素子を示す断面図。
【図６】比較例１にかかる反射型液晶表示素子を示す断
面図。
面図。
【図７】本発明の第２の発明の第１の実施形態にかかる
反射型液晶表示素子を示す断面図。
反射型液晶表示素子を示す断面図。
【図８】本発明の第２の発明の第２の実施形態にかかる
反射型液晶表示素子を示す断面図。
反射型液晶表示素子を示す断面図。
【図９】比較例２にかかる反射型液晶表示素子を示す断
面図。
面図。
１…上側基板、２…対向電極、３…スペーサ、４…下側
基板、５…第１の液晶層、６…画素電極、７…平坦化
層、８…ゲート電極、９…半導体層、１０…ドレイン電
極、１１…ソース電極、１２…ゲート絶縁層、１３…中
間分離層、１４…中間電極、１５…スルーホール、１６
…第２の液晶層、１７…補助信号電極、１８…黒色板。
基板、５…第１の液晶層、６…画素電極、７…平坦化
層、８…ゲート電極、９…半導体層、１０…ドレイン電
極、１１…ソース電極、１２…ゲート絶縁層、１３…中
間分離層、１４…中間電極、１５…スルーホール、１６
…第２の液晶層、１７…補助信号電極、１８…黒色板。
Claims (3)
- 【請求項１】 電極層をそれぞれ有する一対の基板と、
前記一対の基板のうち一方の基板上に形成された薄膜ト
ランジスタと、前記電極層が対向するようにして配置し
た前記一対の基板間に挟持された液晶層とを具備し、前
記薄膜トランジスタは、前記一方の基板上に形成された
ソース電極およびドレイン電極と、前記ソース電極およ
びドレイン電極の間に形成される半導体層の上方に配置
されたゲート電極とを含み、前記半導体層から前記ゲー
ト電極の直上の電極層までの間隔が３μｍ以下であり、
かつ１０Ｖ以上の駆動電圧により駆動することを特徴と
する反射型液晶表示素子。 - 【請求項２】 電極層をそれぞれ有する一対の基板と、
前記一対の基板のうち一方の基板上に形成された薄膜ト
ランジスタと、前記電極層が対向するようにして配置し
た前記一対の基板間に挟持された液晶層とを具備し、前
記薄膜トランジスタは、前記一方の基板上に形成された
ゲート電極と、前記ゲート電極上にゲート絶縁膜を介し
て形成された半導体層と、前記半導体層の両側に設けら
れたソース電極およびドレイン電極とを含み、以下の式
１を満足することを特徴とする反射型液晶表示素子。 ｛（Ｄg ／εg ）＋（Ｄch／εch）｝／ ｛（Ｄg ／εg ）＋（Ｄch／εch）＋（Ｄbg／εbg） ＋（Ｄlc／εlc）＋（Ｄal／εal）｝ ≦（Ｖth−Ｖg ）／（Ｖbg−Ｖg ） …式１ （式中、Ｄg は半導体層とゲート電極との間の距離、ε
g はゲート絶縁膜の材料の平均誘電率、Ｄchは半導体層
の厚さ、εchは半導体層の材料の誘電率、Ｄbgは半導体
層上に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の
平均誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層
の厚さ、εlcは前記液晶層の液晶材料の誘電率最小値、
Ｄalは前記液晶層に接する絶縁部材の厚さ、εalは絶縁
部材の材料の平均誘電率、Ｖbgは半導体層の直上に位置
する最近接の画素電極が採り得る最大電圧、Ｖthは薄膜
トランジスタの閾値、Ｖg は薄膜トランジスタが遮断状
態であるときのゲート電極電圧である） - 【請求項３】 電極層をそれぞれ有する一対の基板と、
前記一対の基板のうち一方の基板上に形成された薄膜ト
ランジスタと、前記電極層が対向するようにして配置し
た前記一対の基板間に挟持された液晶層とを具備し、前
記薄膜トランジスタは、前記一方の基板上に形成された
ゲート電極と、前記ゲート電極上にゲート絶縁膜を介し
て形成された半導体層と、前記半導体層の両側に設けら
れたソース電極およびドレイン電極とを含み、以下の式
２〜式４を満足することを特徴とする反射型液晶表示素
子。 △Ｖ＝Ｖbg−Ｖs −Ｖth …式２ △Ｖ≧０ …式３ Ｗ（△Ｖ）2 ・Ｔf ／ ［Ｌ｛（Ｄbg／εbg）＋（Ｄlc／εlc）＋（Ｄal／εal）｝・Ｃtotal ］ ≦０．１Ｖbg …式４ （式中、Ｌは半導体層における導通時の電流方向の活性
化（チャネル）領域長さ、Ｗは前記電流方向と垂直な方
向の領域幅、Ｔf は画素の選択周期、Ｄbgは半導体層上
に設けられた絶縁膜の厚さ、εbgは絶縁膜の材料の平均
誘電率、Ｄlcは薄膜トランジスタに隣接する液晶層の厚
さ、εlcは前記液晶層の液晶材料の誘電率最小値、Ｄal
は前記液晶層に接する絶縁部材の厚さ、εalは絶縁部材
の材料の平均誘電率、Ｖbgは半導体層の直上に位置する
最近接の画素電極が採り得る最大電圧、Ｖs は薄膜トラ
ンジスタの駆動信号電極が採り得る最小電圧、Ｖthは薄
膜トランジスタの閾値、Ｃtotal は薄膜トランジスタの
画素電極側に接続された全容量である）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06095696A JP3432991B2 (ja) | 1996-03-18 | 1996-03-18 | 反射型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06095696A JP3432991B2 (ja) | 1996-03-18 | 1996-03-18 | 反射型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09258264A true JPH09258264A (ja) | 1997-10-03 |
| JP3432991B2 JP3432991B2 (ja) | 2003-08-04 |
Family
ID=13157367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06095696A Expired - Fee Related JP3432991B2 (ja) | 1996-03-18 | 1996-03-18 | 反射型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432991B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008545155A (ja) * | 2005-06-30 | 2008-12-11 | ポリマー、ビジョン、リミテッド | 電界遮蔽体の使用による画素性能の向上 |
-
1996
- 1996-03-18 JP JP06095696A patent/JP3432991B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008545155A (ja) * | 2005-06-30 | 2008-12-11 | ポリマー、ビジョン、リミテッド | 電界遮蔽体の使用による画素性能の向上 |
| KR101256109B1 (ko) * | 2005-06-30 | 2013-04-23 | 크리에이터 테크놀로지 비.브이. | 전계-차폐의 이용에 의한 픽셀 성능 향상 |
| US8673665B2 (en) | 2005-06-30 | 2014-03-18 | Creator Technology B.V. | Pixel performance improvement by use of a field shield |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3432991B2 (ja) | 2003-08-04 |
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