JPH09246343A - 半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法 - Google Patents
半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法Info
- Publication number
- JPH09246343A JPH09246343A JP4916696A JP4916696A JPH09246343A JP H09246343 A JPH09246343 A JP H09246343A JP 4916696 A JP4916696 A JP 4916696A JP 4916696 A JP4916696 A JP 4916696A JP H09246343 A JPH09246343 A JP H09246343A
- Authority
- JP
- Japan
- Prior art keywords
- igt
- insulating film
- gate
- threshold voltage
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 絶縁ゲート型トランジスタのゲート電極の仕
事関数ΦMSとゲート絶縁膜電荷Ｑoxを高精度にかつ簡便
に特定する。 【解決手段】 あらかじめ、一部の構造パラメータを所
定の範囲内に選定した絶縁ゲート型トランジスタを被測
定物とし、このゲート電極に係るＣ−Ｖ特性を測定する
方法である。このＣ−Ｖ特性の結果を用い、ゲート絶縁
膜厚ｔoxは強反転容量から決定し、基板不純物密度Ｎ
SUB は弱反転領域のゲート／基板間容量のゲート電圧依
存性についての実測値とシミュレーション結果の比較に
より決定する。具体的には、実測されたＣ−Ｖ特性に対
して、対応するＣ−Ｖ特性のシミュレーションに用いる
ＮSUB の値を調整することによって、ＮSUB を特定す
る。また閾値電圧Ｖthの誤差ΔＶth（実測値とシミュレ
ーション結果の差）のｔoxの依存性から、ＱoxとΦMSを
最終的に正確に特定する。そしてこれらの結果を製造工
程の条件にフィードバックすることにより、ＱoxとＶth
の変動の管理が、高精度、かつ簡便に行われ、ＬＳＩの
品質が向上する。
事関数ΦMSとゲート絶縁膜電荷Ｑoxを高精度にかつ簡便
に特定する。 【解決手段】 あらかじめ、一部の構造パラメータを所
定の範囲内に選定した絶縁ゲート型トランジスタを被測
定物とし、このゲート電極に係るＣ−Ｖ特性を測定する
方法である。このＣ−Ｖ特性の結果を用い、ゲート絶縁
膜厚ｔoxは強反転容量から決定し、基板不純物密度Ｎ
SUB は弱反転領域のゲート／基板間容量のゲート電圧依
存性についての実測値とシミュレーション結果の比較に
より決定する。具体的には、実測されたＣ−Ｖ特性に対
して、対応するＣ−Ｖ特性のシミュレーションに用いる
ＮSUB の値を調整することによって、ＮSUB を特定す
る。また閾値電圧Ｖthの誤差ΔＶth（実測値とシミュレ
ーション結果の差）のｔoxの依存性から、ＱoxとΦMSを
最終的に正確に特定する。そしてこれらの結果を製造工
程の条件にフィードバックすることにより、ＱoxとＶth
の変動の管理が、高精度、かつ簡便に行われ、ＬＳＩの
品質が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
特性評価方法およびこの特性評価方法を用いた半導体デ
バイスの製造方法に係り、特にＭＯＳＦＥＴ，ＭＩＳＦ
ＥＴ等の絶縁ゲート型トランジスタ（Ｉｎｓｕｌａｔｅ
ｄ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ，以下ＩＧＴとい
う）の特性評価方法に関する。
特性評価方法およびこの特性評価方法を用いた半導体デ
バイスの製造方法に係り、特にＭＯＳＦＥＴ，ＭＩＳＦ
ＥＴ等の絶縁ゲート型トランジスタ（Ｉｎｓｕｌａｔｅ
ｄ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ，以下ＩＧＴとい
う）の特性評価方法に関する。
【０００２】
【従来の技術】ＩＧＴ、なかんずくＭＯＳＦＥＴは、大
規模集積回路（以下、ＬＳＩと称す）において、中心的
な半導体デバイスである。ＭＯＳＦＥＴ等のＩＧＴの電
気的特性のうち、閾値電圧Ｖthは非常に重要である。
規模集積回路（以下、ＬＳＩと称す）において、中心的
な半導体デバイスである。ＭＯＳＦＥＴ等のＩＧＴの電
気的特性のうち、閾値電圧Ｖthは非常に重要である。
【０００３】ＭＯＳＦＥＴ等のＩＧＴを設計し、実際に
製造すると、実測された閾値電圧Ｖth(m) と設計仕様に
よる閾値電圧Ｖth(d) が異なる場合がある。その原因
は、ゲート電極の仕事関数、ゲート絶縁膜厚、基板不純
物密度が設計値と異なる、またはゲート絶縁膜に何らか
の電荷が存在する、といった種々のことが考えられる。
ＭＯＳＦＥＴ等のＩＧＴの品質を管理する上で、実測さ
れた閾値電圧Ｖth(m) が設計仕様による値Ｖth(d) と異
なる原因を明確にする必要がある。
製造すると、実測された閾値電圧Ｖth(m) と設計仕様に
よる閾値電圧Ｖth(d) が異なる場合がある。その原因
は、ゲート電極の仕事関数、ゲート絶縁膜厚、基板不純
物密度が設計値と異なる、またはゲート絶縁膜に何らか
の電荷が存在する、といった種々のことが考えられる。
ＭＯＳＦＥＴ等のＩＧＴの品質を管理する上で、実測さ
れた閾値電圧Ｖth(m) が設計仕様による値Ｖth(d) と異
なる原因を明確にする必要がある。
【０００４】たとえばＭＯＳＦＥＴの閾値電圧Ｖthは次
式で表される。
式で表される。
【０００５】
【数１】 Ｖth＝ＶFB＋２φF ＋｛３εs εo ｑＮSUB （２φF ）｝1/2 ／Ｃox (1) ＶFB＝ΦMS−Ｑox／Ｃox (2) φF ＝ｋB Ｔ／ｑｌｎ（ＮSUB ／ｎi ） (3) Ｃox＝εoxεo ／ｔox (4) ΦMS＝ΦM −χ (5) ここで、ＶFBはフラットバンド電圧、φF はフェルミポ
テンシャル，εs はシリコンの比誘電率、εo は真空の
誘電率、ｑは単位素電荷、ＮSUB は基板不純物密度、Ｃ
oxはゲート絶縁膜容量、ΦMSはゲート電極とシリコン基
板の仕事関数差、Ｑoxはゲート絶縁膜電荷、ｋB はボル
ツマン定数、Ｔは温度、ｎi は真性キャリア密度、εox
はゲート絶縁膜の比誘電率、ｔoxはゲート絶縁膜厚、Φ
M はゲート電極の仕事関数、χはシリコン基板の電子親
和力である。
テンシャル，εs はシリコンの比誘電率、εo は真空の
誘電率、ｑは単位素電荷、ＮSUB は基板不純物密度、Ｃ
oxはゲート絶縁膜容量、ΦMSはゲート電極とシリコン基
板の仕事関数差、Ｑoxはゲート絶縁膜電荷、ｋB はボル
ツマン定数、Ｔは温度、ｎi は真性キャリア密度、εox
はゲート絶縁膜の比誘電率、ｔoxはゲート絶縁膜厚、Φ
M はゲート電極の仕事関数、χはシリコン基板の電子親
和力である。
【０００６】以上より、閾値電圧Ｖthを決める未知数
は、ｔox、ＮSUB 、ΦMS、Ｑoxである。ＭＯＳＦＥＴの
品質管理をするためには、あるいはこのＭＯＳＦＥＴの
品質管理に影響を与える各工程を管理するためには、一
般的には、これらの値をＭＯＳＦＥＴのゲート部分が構
成するＭＯＳキャパシタのＣ−Ｖ測定によって順次決定
している。図４（ａ）はゲート／チャンネル間のＣ−Ｖ
測定を行う場合の一例を示す図である。ＭＯＳＦＥＴは
ｐ基板１にｎ+ ソース・ドレイン領域２が形成され、ｎ
+ ソース・ドレイン領域２間のチャンネル領域の上部に
ゲート酸化膜３が形成され、さらにその上に多結晶シリ
コン等のゲート電極４が形成されている。通常は図４
（ａ）の構成によりゲート電極４とｎ+ ソース・ドレイ
ン領域２の間で、ＬＣＲメータ８やキャパシタンスブリ
ッジを用いてＣ−Ｖ測定を行う。ＬＣＲメータ８を用い
る場合には、具体的にはｐ基板１を接地し、ゲート電極
４に直流電圧源６および交流電圧源５とを用いて直流の
ゲート電圧ＶG と同時に交流電圧を印加して測定する。
その際、ソース・ドレイン領域となるｎ+ 拡散層２とｐ
基板１に流れる電流を、ＬＣＲメータ８に内蔵された交
流電流計７で測定する。交流電流を容量値ＣGCに変換す
ることによって、図２に示すようなＣ−Ｖ特性が得られ
る。
は、ｔox、ＮSUB 、ΦMS、Ｑoxである。ＭＯＳＦＥＴの
品質管理をするためには、あるいはこのＭＯＳＦＥＴの
品質管理に影響を与える各工程を管理するためには、一
般的には、これらの値をＭＯＳＦＥＴのゲート部分が構
成するＭＯＳキャパシタのＣ−Ｖ測定によって順次決定
している。図４（ａ）はゲート／チャンネル間のＣ−Ｖ
測定を行う場合の一例を示す図である。ＭＯＳＦＥＴは
ｐ基板１にｎ+ ソース・ドレイン領域２が形成され、ｎ
+ ソース・ドレイン領域２間のチャンネル領域の上部に
ゲート酸化膜３が形成され、さらにその上に多結晶シリ
コン等のゲート電極４が形成されている。通常は図４
（ａ）の構成によりゲート電極４とｎ+ ソース・ドレイ
ン領域２の間で、ＬＣＲメータ８やキャパシタンスブリ
ッジを用いてＣ−Ｖ測定を行う。ＬＣＲメータ８を用い
る場合には、具体的にはｐ基板１を接地し、ゲート電極
４に直流電圧源６および交流電圧源５とを用いて直流の
ゲート電圧ＶG と同時に交流電圧を印加して測定する。
その際、ソース・ドレイン領域となるｎ+ 拡散層２とｐ
基板１に流れる電流を、ＬＣＲメータ８に内蔵された交
流電流計７で測定する。交流電流を容量値ＣGCに変換す
ることによって、図２に示すようなＣ−Ｖ特性が得られ
る。
【０００７】またゲート／基板間のＣ−Ｖ特性を測定す
る場合には、図４（ｂ）に示すように、ｎ+ ソース・ド
レイン領域２を接地し、ｐ基板１とゲート電極４の間で
ＬＣＲメータ８を用いて測定する。すなわちｐ基板１に
接続された交流電流計７によりゲート／基板間の電流を
測定し、ゲート／基板間容量ＣGBに変換することにより
図２に示すようなＣ−Ｖ特性が得られる。
る場合には、図４（ｂ）に示すように、ｎ+ ソース・ド
レイン領域２を接地し、ｐ基板１とゲート電極４の間で
ＬＣＲメータ８を用いて測定する。すなわちｐ基板１に
接続された交流電流計７によりゲート／基板間の電流を
測定し、ゲート／基板間容量ＣGBに変換することにより
図２に示すようなＣ−Ｖ特性が得られる。
【０００８】図２に示すようなＣ−Ｖ特性が得られた後
は、以下のようにしてｔox，ＮSUB，ΦMS，Ｑoxを求め
る。なお、図４のチャンネル部に模式的に示した界面準
位９がゲート酸化膜電荷Ｑoxのひとつの要因となってい
る。まず、ｔoxは強反転容量から決定する。強反転容量
とは図２に示すＣ−Ｖ特性の強反転領域における容量、
すなわち十分な反転電荷が誘起されるゲート電圧ＶG に
おけるＣGCである。強反転容量は（４）式に示すＣoxに
ほぼ等しい。従って、強反転容量値からｔoxが計算され
る。ＮSUB は、ウェハの仕様、または製造時のプロセス
パラメータ、たとえばイオン注入や拡散工程における不
純物密度量あるいはドーズ量と、その導入条件や熱処理
条件等から見積もる。
は、以下のようにしてｔox，ＮSUB，ΦMS，Ｑoxを求め
る。なお、図４のチャンネル部に模式的に示した界面準
位９がゲート酸化膜電荷Ｑoxのひとつの要因となってい
る。まず、ｔoxは強反転容量から決定する。強反転容量
とは図２に示すＣ−Ｖ特性の強反転領域における容量、
すなわち十分な反転電荷が誘起されるゲート電圧ＶG に
おけるＣGCである。強反転容量は（４）式に示すＣoxに
ほぼ等しい。従って、強反転容量値からｔoxが計算され
る。ＮSUB は、ウェハの仕様、または製造時のプロセス
パラメータ、たとえばイオン注入や拡散工程における不
純物密度量あるいはドーズ量と、その導入条件や熱処理
条件等から見積もる。
【０００９】ΦMSとＱoxは、ＶFBのｔox依存性から求め
ることができる。すなわち、同一の基板不純物密度で、
複数のｔoxのデバイスについてＶFBを求める。ＶFBのｔ
ox依存性は、（２）式から、直線的になる。その傾きか
らＱoxを求め、縦軸の切片からΦMSを求める。ＶFBは、
次のように求める。すなわち、ＶG ＝ＶFBにおいては、
ゲート絶縁膜中の電界はゼロになる。従って、ＶG ＝Ｖ
FBにおけるＣGBは、次式で表される。
ることができる。すなわち、同一の基板不純物密度で、
複数のｔoxのデバイスについてＶFBを求める。ＶFBのｔ
ox依存性は、（２）式から、直線的になる。その傾きか
らＱoxを求め、縦軸の切片からΦMSを求める。ＶFBは、
次のように求める。すなわち、ＶG ＝ＶFBにおいては、
ゲート絶縁膜中の電界はゼロになる。従って、ＶG ＝Ｖ
FBにおけるＣGBは、次式で表される。
【００１０】
【数２】 １／ＣGB（ＶFB）＝１／Ｃox＋１／ＣD （ＶFB) (6) ここで、ＣD は基板空乏層容量である。図５にＭＯＳＦ
ＥＴの構造に対応させた場合のＣoxとＣD との概念図を
示す。ＣD （ＶFB）は、均一基板では次式で表される。
ＥＴの構造に対応させた場合のＣoxとＣD との概念図を
示す。ＣD （ＶFB）は、均一基板では次式で表される。
【００１１】
【数３】 ＣD （ＶFB）＝εs εo ／ＬD (7) ＬD ＝（εs εo ｋB Ｔ／ｑ2 ＮSUB ）0.5 (8) ここで、ＬD は、デバイ長である。
【００１２】なお、以上の説明はより一般的なＩＧＴに
も適用でき、この場合は上記説明中のＣoxはゲート絶縁
膜容量、Ｑoxはゲート絶縁膜電荷、……等の必要な置き
換えをすればよいことは当業者には自明であろう。
も適用でき、この場合は上記説明中のＣoxはゲート絶縁
膜容量、Ｑoxはゲート絶縁膜電荷、……等の必要な置き
換えをすればよいことは当業者には自明であろう。
【００１３】
【発明が解決しようとする課題】上述の従来技術の場
合、基板不純物密度ＮSUB の特定に不確定性があるとい
う問題点があった。これは特にサブハーフミクロンから
サブクォーターミクロン、さらにはナノメータオーダー
のゲート長となりつつＭＯＳＦＥＴ等のＩＧＴにおいて
は、微細化が進むにつれ、基板不純物密度ＮSUB あるい
はチャンネル領域の不純物密度が、ソース・ドレイン間
のパンチ・スルーを防止するため等の理由により、１０
18〜１０19ｃｍ-3以上となることに起因している。つま
りチャンネル領域の不純物密度が高くなるとＣ−Ｖ特性
からフラットバンド電圧ＶFBの特定が難しくなるので、
仕事関数ΦMSとゲート絶縁膜電荷Ｑoxを正確に求めるこ
とが出来なくなるからである。
合、基板不純物密度ＮSUB の特定に不確定性があるとい
う問題点があった。これは特にサブハーフミクロンから
サブクォーターミクロン、さらにはナノメータオーダー
のゲート長となりつつＭＯＳＦＥＴ等のＩＧＴにおいて
は、微細化が進むにつれ、基板不純物密度ＮSUB あるい
はチャンネル領域の不純物密度が、ソース・ドレイン間
のパンチ・スルーを防止するため等の理由により、１０
18〜１０19ｃｍ-3以上となることに起因している。つま
りチャンネル領域の不純物密度が高くなるとＣ−Ｖ特性
からフラットバンド電圧ＶFBの特定が難しくなるので、
仕事関数ΦMSとゲート絶縁膜電荷Ｑoxを正確に求めるこ
とが出来なくなるからである。
【００１４】したがって本発明は、上記問題点を鑑み、
微細化が進み、チャンネル領域の不純物密度が高くなる
ようなＭＯＳＦＥＴ，ＭＩＳＦＥＴ等の絶縁ゲートトラ
ンジスタ（ＩＧＴ）のΦMSとＱoxを高精度にかつ簡便に
特定する方法を提供することを目的とする。
微細化が進み、チャンネル領域の不純物密度が高くなる
ようなＭＯＳＦＥＴ，ＭＩＳＦＥＴ等の絶縁ゲートトラ
ンジスタ（ＩＧＴ）のΦMSとＱoxを高精度にかつ簡便に
特定する方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体デバイスの特性評価方法は、
図４に示すようなＭＯＳＦＥＴやその他のＭＩＳＦＥＴ
等の絶縁ゲートトランジスタ（ＩＧＴ）のゲート電極に
係るキャパシタのＣ−Ｖ特性測定による方法であり、あ
らかじめ、一定の範囲内の構造パラメータを有する絶縁
ゲートトランジスタ（ＩＧＴ）を被測定物として選び、
高精度なデバイスパラメータを最終的に決定できるよう
にしたことを第１の特徴とする。具体的には、ＭＯＳＦ
ＥＴ等のＩＧＴの閾値電圧Ｖthを表わす式（１）におけ
る右辺第３項、すなわち、
め、この発明による半導体デバイスの特性評価方法は、
図４に示すようなＭＯＳＦＥＴやその他のＭＩＳＦＥＴ
等の絶縁ゲートトランジスタ（ＩＧＴ）のゲート電極に
係るキャパシタのＣ−Ｖ特性測定による方法であり、あ
らかじめ、一定の範囲内の構造パラメータを有する絶縁
ゲートトランジスタ（ＩＧＴ）を被測定物として選び、
高精度なデバイスパラメータを最終的に決定できるよう
にしたことを第１の特徴とする。具体的には、ＭＯＳＦ
ＥＴ等のＩＧＴの閾値電圧Ｖthを表わす式（１）におけ
る右辺第３項、すなわち、
【数４】 ２εs εo ｑＮSUB （２φF ）1/2 ／Ｃox (9) の値が０．１Ｖ以下となるような範囲内のゲート絶縁膜
厚ｔoxおよび基板不純物密度ＮSUB を有したＩＧＴを被
測定物として選定し、図２に示すようなＣ−Ｖ特性を得
ることを特徴とする。（９）式はＩＧＴの閾値電圧Ｖth
を表わす式（１）からフラットバンド電圧ＶFB（式
（１）の右辺第１項）、フェルミポテンシャル２φ
F （式（１）の右辺第２項）の寄与分を除いた値という
ことになる。すなわち本発明の第１の特徴は、（イ）図
２に示すようなＣ−Ｖ特性の強反転領域における容量
（強反転容量）の実測値からゲート絶縁膜厚ｔoxを決定
し、（ロ）図２に示すＣ−Ｖ特性の弱反転領域における
ゲート／基板間容量（ＣGBのゲート電圧ＶG 依存性につ
いての実測値と、対応するＣ−Ｖ特性のシミュレーショ
ンの結果とを比較することにより、基板不純物密度Ｎ
SUB を決定する。
厚ｔoxおよび基板不純物密度ＮSUB を有したＩＧＴを被
測定物として選定し、図２に示すようなＣ−Ｖ特性を得
ることを特徴とする。（９）式はＩＧＴの閾値電圧Ｖth
を表わす式（１）からフラットバンド電圧ＶFB（式
（１）の右辺第１項）、フェルミポテンシャル２φ
F （式（１）の右辺第２項）の寄与分を除いた値という
ことになる。すなわち本発明の第１の特徴は、（イ）図
２に示すようなＣ−Ｖ特性の強反転領域における容量
（強反転容量）の実測値からゲート絶縁膜厚ｔoxを決定
し、（ロ）図２に示すＣ−Ｖ特性の弱反転領域における
ゲート／基板間容量（ＣGBのゲート電圧ＶG 依存性につ
いての実測値と、対応するＣ−Ｖ特性のシミュレーショ
ンの結果とを比較することにより、基板不純物密度Ｎ
SUB を決定する。
【００１６】（ハ）このようにゲート絶縁膜ｔoxと基板
不純物密度ＮSUB が特定されれば、未知数は、仕事関数
ΦMSとゲート絶縁膜電荷Ｑoxであるが、これはＱox＝０
としたＣ−Ｖ特性のシミュレーションの閾値電圧Ｖ
th(s) と実測の閾値電圧Ｖth(m)の差である閾値誤差Δ
Ｖthのゲート絶縁膜厚ｔoxに対する関係を用いれば比較
的容易に、かつ高精度に止められる。このΦMSとＱoxの
特定には後述の（１０）式を用いればよい。すなわち、
図３に示すような閾値誤差ΔＶthのゲート絶縁膜厚ｔox
に対する依存性の特性によりゲート絶縁膜電荷Ｑoxと仕
事関数ΦMSを決定する。
不純物密度ＮSUB が特定されれば、未知数は、仕事関数
ΦMSとゲート絶縁膜電荷Ｑoxであるが、これはＱox＝０
としたＣ−Ｖ特性のシミュレーションの閾値電圧Ｖ
th(s) と実測の閾値電圧Ｖth(m)の差である閾値誤差Δ
Ｖthのゲート絶縁膜厚ｔoxに対する関係を用いれば比較
的容易に、かつ高精度に止められる。このΦMSとＱoxの
特定には後述の（１０）式を用いればよい。すなわち、
図３に示すような閾値誤差ΔＶthのゲート絶縁膜厚ｔox
に対する依存性の特性によりゲート絶縁膜電荷Ｑoxと仕
事関数ΦMSを決定する。
【００１７】ＩＧＴのＣ−Ｖ特性においては、通常図５
に示すようにゲート／基板間容量ＣGBはゲート絶縁膜容
量Ｃoxと基板空乏層容量ＣD の直列接続からなると考え
ることができる。基板不純物密度ＮSUB が低く、ゲート
絶縁膜厚ｔoxが薄いほど、基板空乏層容量ＣD が支配的
になる。つまり、基板不純物密度ＮSUB がゲート／基板
間容量ＣGBに与える影響が大きくなるので、ＣGBからＮ
SUB を特定することが容易になる。この状態は、例えば
図２のような特性の場合、弱反転領域で最も顕著にな
る。これは、基板中の空乏層幅が最大となる領域であ
る。さらに、弱反転領域では、ゲート／基板間容量ＣGB
はゲート電圧に対して、変化が少ない。このことは、仕
事関数ΦMSに多少の誤差があっても、基板不純物密度Ｎ
SUB の特定に大きな影響はないことを意味する。図６に
ゲート基板間容量ＣGBの仕事関数の誤差ΔΦMSの存在に
よるＣ−Ｖ特性への影響の概念図を示す。仕事関数の誤
差ΔΦMSが存在しても、Ｃ−Ｖ特性を電圧方向にシフト
させるだけで、弱反転領域ではＣGBは変化しないことが
わかる。ただし、２６４ＭｂＤＲＡＭや１ＧｂＤＲＡＭ
等に用いられる実際のＩＧＴにおいては解析的な式から
ＮSUB を割り出すことは難しい。なぜならば、解析的な
式は、完全空乏層近似などの理想的な条件で成り立つか
らである。そこで、本発明においては、実際的な電荷分
布を扱える、デバイス・シミュレーションを用いる。す
なわち、弱反転領域のゲート／基板間容量ＣGBを再現す
るように、シミュレーションに用いる基板不純物密度の
ＮSUB の値を調整することによって、ＮSUB を特定する
ことを本発明の第１の特徴とする。
に示すようにゲート／基板間容量ＣGBはゲート絶縁膜容
量Ｃoxと基板空乏層容量ＣD の直列接続からなると考え
ることができる。基板不純物密度ＮSUB が低く、ゲート
絶縁膜厚ｔoxが薄いほど、基板空乏層容量ＣD が支配的
になる。つまり、基板不純物密度ＮSUB がゲート／基板
間容量ＣGBに与える影響が大きくなるので、ＣGBからＮ
SUB を特定することが容易になる。この状態は、例えば
図２のような特性の場合、弱反転領域で最も顕著にな
る。これは、基板中の空乏層幅が最大となる領域であ
る。さらに、弱反転領域では、ゲート／基板間容量ＣGB
はゲート電圧に対して、変化が少ない。このことは、仕
事関数ΦMSに多少の誤差があっても、基板不純物密度Ｎ
SUB の特定に大きな影響はないことを意味する。図６に
ゲート基板間容量ＣGBの仕事関数の誤差ΔΦMSの存在に
よるＣ−Ｖ特性への影響の概念図を示す。仕事関数の誤
差ΔΦMSが存在しても、Ｃ−Ｖ特性を電圧方向にシフト
させるだけで、弱反転領域ではＣGBは変化しないことが
わかる。ただし、２６４ＭｂＤＲＡＭや１ＧｂＤＲＡＭ
等に用いられる実際のＩＧＴにおいては解析的な式から
ＮSUB を割り出すことは難しい。なぜならば、解析的な
式は、完全空乏層近似などの理想的な条件で成り立つか
らである。そこで、本発明においては、実際的な電荷分
布を扱える、デバイス・シミュレーションを用いる。す
なわち、弱反転領域のゲート／基板間容量ＣGBを再現す
るように、シミュレーションに用いる基板不純物密度の
ＮSUB の値を調整することによって、ＮSUB を特定する
ことを本発明の第１の特徴とする。
【００１８】望ましいゲート絶縁膜厚ｔoxと基板不純物
密度ＮSUB の値は、（１）式の右辺第３項、すなわち
（９）式の値が可能な限り小さくなるようなｔoxおよび
ＮSUBの組み合わせとすることである。理想的にはＮ
SUB を真性キャリア密度ｎi とすればよく、この場合に
は（９）式の値はゼロとなる。実用上においては（９）
式の値は０．１Ｖ以下になる組み合わせが好ましい。例
えば、ｔox≦１０ｎｍとＮSUB ≦１０16ｃｍ-3であれば
（１）式の右辺第３項が０．１Ｖ以下になる。この条件
であれば、ＣGBはゲート電圧に対して、変化が少ない。
このことは本発明の発明者による種々のパラメータを有
する広範な実験から初めて確認されたものである。従っ
て（９）式の値が０．１Ｖ以下となるように被測定物で
あるＭＯＳＦＥＴの構造パラメータの範囲をあらかじめ
選定しておけば、最終的に決定すべきＮSUB の特定が容
易かつ高精度となる。すなわち、構造パラメータが所定
の範囲内にあるＭＯＳＦＥＴやＭＩＳＦＥＴ等のＩＧＴ
を被測定物として選定したことにより、正確なＮSUB の
値が最終的に求められるのである。たとえば、図１０に
示すようにＭＯＳＦＥＴのｔox＝１０ｎｍ，ＮSUB ＝１
０16ｃｍ-3とすればゲート絶縁膜ｔoxと基板不純物密度
ＮSUB の値に１０％の誤差が含まれていても、それぞれ
が閾値電圧Ｖth全体の誤差に与える影響は、０．０１Ｖ
程度に抑制される。一方（９）式の値が０．１Ｖ以上に
なる場合、たとえばｔox＝１０ｎｍ，ＮSU B ＝１０17ｃ
ｍ-3の場合は閾値誤差は０．０５Ｖ程度となり、実用上
影響を与える値となってしまう。
密度ＮSUB の値は、（１）式の右辺第３項、すなわち
（９）式の値が可能な限り小さくなるようなｔoxおよび
ＮSUBの組み合わせとすることである。理想的にはＮ
SUB を真性キャリア密度ｎi とすればよく、この場合に
は（９）式の値はゼロとなる。実用上においては（９）
式の値は０．１Ｖ以下になる組み合わせが好ましい。例
えば、ｔox≦１０ｎｍとＮSUB ≦１０16ｃｍ-3であれば
（１）式の右辺第３項が０．１Ｖ以下になる。この条件
であれば、ＣGBはゲート電圧に対して、変化が少ない。
このことは本発明の発明者による種々のパラメータを有
する広範な実験から初めて確認されたものである。従っ
て（９）式の値が０．１Ｖ以下となるように被測定物で
あるＭＯＳＦＥＴの構造パラメータの範囲をあらかじめ
選定しておけば、最終的に決定すべきＮSUB の特定が容
易かつ高精度となる。すなわち、構造パラメータが所定
の範囲内にあるＭＯＳＦＥＴやＭＩＳＦＥＴ等のＩＧＴ
を被測定物として選定したことにより、正確なＮSUB の
値が最終的に求められるのである。たとえば、図１０に
示すようにＭＯＳＦＥＴのｔox＝１０ｎｍ，ＮSUB ＝１
０16ｃｍ-3とすればゲート絶縁膜ｔoxと基板不純物密度
ＮSUB の値に１０％の誤差が含まれていても、それぞれ
が閾値電圧Ｖth全体の誤差に与える影響は、０．０１Ｖ
程度に抑制される。一方（９）式の値が０．１Ｖ以上に
なる場合、たとえばｔox＝１０ｎｍ，ＮSU B ＝１０17ｃ
ｍ-3の場合は閾値誤差は０．０５Ｖ程度となり、実用上
影響を与える値となってしまう。
【００１９】本発明の第２の特徴は、上述の第１の特徴
における半導体デバイスの特性評価方法を半導体デバイ
スの量産を行う製造現場に適用するものである。すなわ
ち、本発明の第２の特徴は図７のプロセスフロー図に示
すようにＭＯＳＦＥＴ等の第１のＩＧＴの通常の製造工
程（ステップＡ）である第１の製造工程後に、第１のＩ
ＧＴの閾値電圧Ｖth求め、所定の規格値からのズレがあ
るか否かを検査し（ステップＢ）、規格値からのズレが
生じた場合は、第１の製造工程からチャンネルイオン注
入工程を除いた製造工程である評価モードの製造工程
（第２の製造工程）により、第２のＩＧＴを製造し（ス
テップＤ）、上述の本発明の第１の特徴の半導体デバイ
スの特性評価方法を用いた評価システムによりゲート絶
縁膜厚ｔox、基板不純物密度ＮSUB 、ゲート絶縁膜電荷
Ｑox、仕事関数ΦMS等を特定し（ステップＥ）、これら
の値により製造条件を修正し（ステップＦ）、第１の製
造工程にフィードバックすることである。本発明の第２
の特徴によれば、パンチスルーを防止するため等の理由
によりチャンネルの不純物密度ＮSUB (CH)が１０18ｃｍ
-3以上となった微細ゲート構造のＭＯＳＦＥＴ等であっ
てもゲート絶縁膜電荷Ｑoxと閾値の電圧Ｖthの変動の管
理が容易となる。したがって量産工場等の現場において
Ｑox，Ｖth等の値の特定が高精度にかつ簡便に行われＬ
ＳＩの品質および生産性が向上する。
における半導体デバイスの特性評価方法を半導体デバイ
スの量産を行う製造現場に適用するものである。すなわ
ち、本発明の第２の特徴は図７のプロセスフロー図に示
すようにＭＯＳＦＥＴ等の第１のＩＧＴの通常の製造工
程（ステップＡ）である第１の製造工程後に、第１のＩ
ＧＴの閾値電圧Ｖth求め、所定の規格値からのズレがあ
るか否かを検査し（ステップＢ）、規格値からのズレが
生じた場合は、第１の製造工程からチャンネルイオン注
入工程を除いた製造工程である評価モードの製造工程
（第２の製造工程）により、第２のＩＧＴを製造し（ス
テップＤ）、上述の本発明の第１の特徴の半導体デバイ
スの特性評価方法を用いた評価システムによりゲート絶
縁膜厚ｔox、基板不純物密度ＮSUB 、ゲート絶縁膜電荷
Ｑox、仕事関数ΦMS等を特定し（ステップＥ）、これら
の値により製造条件を修正し（ステップＦ）、第１の製
造工程にフィードバックすることである。本発明の第２
の特徴によれば、パンチスルーを防止するため等の理由
によりチャンネルの不純物密度ＮSUB (CH)が１０18ｃｍ
-3以上となった微細ゲート構造のＭＯＳＦＥＴ等であっ
てもゲート絶縁膜電荷Ｑoxと閾値の電圧Ｖthの変動の管
理が容易となる。したがって量産工場等の現場において
Ｑox，Ｖth等の値の特定が高精度にかつ簡便に行われＬ
ＳＩの品質および生産性が向上する。
【００２０】本発明の第３の特徴は、第２の特徴と同様
に、第１の特徴に示した半導体デバイスの特性評価方法
を量産を行う製造現場に適用するものであり、具体的に
は、図９に示すプロセスフロー図に示す通りである。す
なわち本発明の第３の特徴は、主デバイスとなる半導体
装置と、この半導体装置に対する所定の評価素子（いわ
ゆるＴＥＧ）とを同一半導体チップ（半導体基板）上に
同一工程で製造する半導体デバイスの製造方法に係るも
のである。本発明の第３の特徴においては半導体装置は
第１のＩＧＴを少なくとも含み、評価素子は第２のＩＧ
Ｔを含む。そして、この評価用素子（ＴＥＧ）は第２の
ＩＧＴのチャンネル部へチャンネルイオン注入がされな
いようなＴＥＧマスクパターンを有して構成され、図９
に示すようにＴＥＧパターンを含む製造工程（Ｇ）後
に、第１のＩＧＴの閾値電圧Ｖth(m ) を測定し、この測
定値Ｖth(m) と規格値Ｖth(d) からのズレを検査し（ス
テップＢ）、規格値からのズレが生じた場合、評価用素
子（ＴＥＧ）を用いて前述した第１の特徴の半導体デバ
イスの特性評価方法を用いた評価システム（ステップ
Ｅ）によりゲート絶縁膜電荷Ｑox等の評価を行い、製造
工程の各条件を修正し（ステップＦ）、製造工程にフィ
ードバックすることである。本発明の第３の特徴によれ
ば、ゲート絶縁膜電荷Ｑoxと閾値電圧Ｖthの変動の管理
が、量産工場等の製造現場において高精度にかつ簡便に
行われ、その結果生産性およびＬＳＩの品質が向上す
る。特に従来高精度な構造パラメータを決定することが
困難であったサブハーフミクロン，サブクォーターミク
ロン等の微細構造のＭＯＳＦＥＴやＭＩＳＦＥＴ等のＩ
ＧＴを含む半導体デバイスの生産管理が確実かつ容易に
できる。
に、第１の特徴に示した半導体デバイスの特性評価方法
を量産を行う製造現場に適用するものであり、具体的に
は、図９に示すプロセスフロー図に示す通りである。す
なわち本発明の第３の特徴は、主デバイスとなる半導体
装置と、この半導体装置に対する所定の評価素子（いわ
ゆるＴＥＧ）とを同一半導体チップ（半導体基板）上に
同一工程で製造する半導体デバイスの製造方法に係るも
のである。本発明の第３の特徴においては半導体装置は
第１のＩＧＴを少なくとも含み、評価素子は第２のＩＧ
Ｔを含む。そして、この評価用素子（ＴＥＧ）は第２の
ＩＧＴのチャンネル部へチャンネルイオン注入がされな
いようなＴＥＧマスクパターンを有して構成され、図９
に示すようにＴＥＧパターンを含む製造工程（Ｇ）後
に、第１のＩＧＴの閾値電圧Ｖth(m ) を測定し、この測
定値Ｖth(m) と規格値Ｖth(d) からのズレを検査し（ス
テップＢ）、規格値からのズレが生じた場合、評価用素
子（ＴＥＧ）を用いて前述した第１の特徴の半導体デバ
イスの特性評価方法を用いた評価システム（ステップ
Ｅ）によりゲート絶縁膜電荷Ｑox等の評価を行い、製造
工程の各条件を修正し（ステップＦ）、製造工程にフィ
ードバックすることである。本発明の第３の特徴によれ
ば、ゲート絶縁膜電荷Ｑoxと閾値電圧Ｖthの変動の管理
が、量産工場等の製造現場において高精度にかつ簡便に
行われ、その結果生産性およびＬＳＩの品質が向上す
る。特に従来高精度な構造パラメータを決定することが
困難であったサブハーフミクロン，サブクォーターミク
ロン等の微細構造のＭＯＳＦＥＴやＭＩＳＦＥＴ等のＩ
ＧＴを含む半導体デバイスの生産管理が確実かつ容易に
できる。
【００２１】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本発明の第１の実施の形態に
係る半導体デバイスの特性評価方法のプロセスフローを
示す図である。より具体的にはＩＧＴの一例として、ｎ
チャンネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）を製造す
る際のゲート絶縁膜に係るΦMSとＱoxを抽出する例を示
す。本発明の第１の実施の形態においては、被測定物と
してゲート幅１００μｍ、ゲート長１００μｍのｎＭＯ
ＳＦＥＴを製造する。このｎＭＯＳＦＥＴは後述の第３
の実施の形態においてサブハーフミクロン，サブクォー
ターミクロンのゲート長を有した主半導体装置のＴＥＧ
（評価用デバイス）となるものである。本発明の第１の
実施の形態に係るｎＭＯＳＦＥＴの製造工程開始時のウ
ェハのＮSUB の仕様は、式（９）の値が０．１Ｖ以下と
なるようにするため、ホウ素（Ｂ）が２．３×１０15ｃ
ｍ-3である。ここで、ｔox（目標値）は１０ｎｍ、２０
ｎｍ、４０ｎｍの３種類として以下の説明を行う。何れ
もドライ酸化でゲート酸化膜を形成する。ゲート電極
は、多結晶シリコンに燐拡散をしたｎ+ ドープドポリシ
リコン（ｎ+ ＤＯＰＯＳ）として形成する。式（９）の
値を０．１Ｖ以下とするためにチャンネルには、イオン
注入を行わないようにしている。すなわち、いわゆる生
ウェハの状態でｎＭＯＳＦＥＴを製造するのである（こ
のことは後述の第２の実施の形態における評価モードの
製造工程にも対応するものである）。
の形態を説明する。図１は本発明の第１の実施の形態に
係る半導体デバイスの特性評価方法のプロセスフローを
示す図である。より具体的にはＩＧＴの一例として、ｎ
チャンネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）を製造す
る際のゲート絶縁膜に係るΦMSとＱoxを抽出する例を示
す。本発明の第１の実施の形態においては、被測定物と
してゲート幅１００μｍ、ゲート長１００μｍのｎＭＯ
ＳＦＥＴを製造する。このｎＭＯＳＦＥＴは後述の第３
の実施の形態においてサブハーフミクロン，サブクォー
ターミクロンのゲート長を有した主半導体装置のＴＥＧ
（評価用デバイス）となるものである。本発明の第１の
実施の形態に係るｎＭＯＳＦＥＴの製造工程開始時のウ
ェハのＮSUB の仕様は、式（９）の値が０．１Ｖ以下と
なるようにするため、ホウ素（Ｂ）が２．３×１０15ｃ
ｍ-3である。ここで、ｔox（目標値）は１０ｎｍ、２０
ｎｍ、４０ｎｍの３種類として以下の説明を行う。何れ
もドライ酸化でゲート酸化膜を形成する。ゲート電極
は、多結晶シリコンに燐拡散をしたｎ+ ドープドポリシ
リコン（ｎ+ ＤＯＰＯＳ）として形成する。式（９）の
値を０．１Ｖ以下とするためにチャンネルには、イオン
注入を行わないようにしている。すなわち、いわゆる生
ウェハの状態でｎＭＯＳＦＥＴを製造するのである（こ
のことは後述の第２の実施の形態における評価モードの
製造工程にも対応するものである）。
【００２２】以下に図１のプロセスフロー図を説明す
る。
る。
【００２３】（１）まず、上記チャンネルイオン注入を
行わない各デバイス（ｎＭＯＳＦＥＴ）について、図４
（ａ）および（ｂ）に示す従来公知の手法によりＣ−Ｖ
測定を行い、図２のようなＣ−Ｖ特性を得る（ステップ
Ｄ１）。
行わない各デバイス（ｎＭＯＳＦＥＴ）について、図４
（ａ）および（ｂ）に示す従来公知の手法によりＣ−Ｖ
測定を行い、図２のようなＣ−Ｖ特性を得る（ステップ
Ｄ１）。
【００２４】（２）次いで、図２に示したＣ−Ｖ特性の
強反転領域のＣGCからｔoxを決定する（ステップＤ
２）。これは、従来技術と同様である。目標値（設計
値）が１０ｎｍ、２０ｎｍ、４０ｎｍに対して実測した
結果は、それぞれ１０．２５ｎｍ、２１．６ｎｍ、４
１．３ｎｍの実測値であった。図２は実測値１０．２５
ｎｍの場合のＣ−Ｖ特性である。
強反転領域のＣGCからｔoxを決定する（ステップＤ
２）。これは、従来技術と同様である。目標値（設計
値）が１０ｎｍ、２０ｎｍ、４０ｎｍに対して実測した
結果は、それぞれ１０．２５ｎｍ、２１．６ｎｍ、４
１．３ｎｍの実測値であった。図２は実測値１０．２５
ｎｍの場合のＣ−Ｖ特性である。
【００２５】（３）次いで、弱反転領域におけるゲート
／基板間容量ＣGBから基板の不純物密度ＮSUB を求める
（ステップＤ３）。前述の３種類の試料のち、最もゲー
ト絶縁膜厚が薄いｔox＝１０．２５ｎｍのデバイスの場
合について説明する。図２にシミュレーション結果も示
してあるが、ＮSUB の値は、図２に示したＣGBのゲート
電圧ＶG 依存性について実測値とシミュレーションの結
果と比較することによって決定する。つまり、図２に示
したｔox＝１０．２５ｎｍの場合は、ＶG ＝０Ｖ付近で
ＣGBの測定値を再現するように、シミュレーションのＮ
SUB を調整すると、ＮSUB ＝４．２×１０15ｃｍ-3と求
められる。本発明の第１の実施の形態において望ましい
ｔoxとＮSUB の値は、（１）式の右辺第３項である
（９）式の値が０．１Ｖ以下になる組み合わせであるこ
とは前述した通りである。例えば、ｔox＜１００ｎｍと
ＮSUB ＜１０16ｃｍ-3とすれば（９）式の値は０．１Ｖ
以下となる。この条件であれば、ＣGBはゲート電圧に対
して、変化が少ないので、ＮSU B の特定が容易である。
また、図１０に示すようにｔoxとＮSUB の値に１０％の
誤差が含まれていても、ｔox＜１００ｎｍ，ＮSUB ＜１
０16ｃｍ-3ならば、それぞれが閾値全体の誤差に与える
影響は、０．０１Ｖ程度に抑制される。
／基板間容量ＣGBから基板の不純物密度ＮSUB を求める
（ステップＤ３）。前述の３種類の試料のち、最もゲー
ト絶縁膜厚が薄いｔox＝１０．２５ｎｍのデバイスの場
合について説明する。図２にシミュレーション結果も示
してあるが、ＮSUB の値は、図２に示したＣGBのゲート
電圧ＶG 依存性について実測値とシミュレーションの結
果と比較することによって決定する。つまり、図２に示
したｔox＝１０．２５ｎｍの場合は、ＶG ＝０Ｖ付近で
ＣGBの測定値を再現するように、シミュレーションのＮ
SUB を調整すると、ＮSUB ＝４．２×１０15ｃｍ-3と求
められる。本発明の第１の実施の形態において望ましい
ｔoxとＮSUB の値は、（１）式の右辺第３項である
（９）式の値が０．１Ｖ以下になる組み合わせであるこ
とは前述した通りである。例えば、ｔox＜１００ｎｍと
ＮSUB ＜１０16ｃｍ-3とすれば（９）式の値は０．１Ｖ
以下となる。この条件であれば、ＣGBはゲート電圧に対
して、変化が少ないので、ＮSU B の特定が容易である。
また、図１０に示すようにｔoxとＮSUB の値に１０％の
誤差が含まれていても、ｔox＜１００ｎｍ，ＮSUB ＜１
０16ｃｍ-3ならば、それぞれが閾値全体の誤差に与える
影響は、０．０１Ｖ程度に抑制される。
【００２６】（４）ｔoxとＮUSB が特定された後、未知
数は仕事関数ΦMSとゲート絶縁膜電荷Ｑoxである。Ｑox
＝０としたＣ−Ｖ特性のシミュレーションによる閾値Ｖ
th(s ) と実測による値Ｖth(m) との閾値誤差ΔＶthは以
下のように表せる。
数は仕事関数ΦMSとゲート絶縁膜電荷Ｑoxである。Ｑox
＝０としたＣ−Ｖ特性のシミュレーションによる閾値Ｖ
th(s ) と実測による値Ｖth(m) との閾値誤差ΔＶthは以
下のように表せる。
【００２７】
【数５】 ΔＶth＝ΔΦMS−Ｑox／Ｃox＝ΔΦMS−Ｑoxｔox／εoxε0 (10) ここでΔΦMSは仕事関数ΦMSの誤差で、シミュレーショ
ンで用いたΦMSに対する修正量となる。したがって、図
３に示すように閾値誤差ΔＶthをゲート絶縁膜厚ｔoxに
対してプロットすれば、（１０）式によりゲート絶縁膜
電荷Ｑoxおよび仕事関数の誤差ΔΦMSが求められる（ス
テップＤ４）。
ンで用いたΦMSに対する修正量となる。したがって、図
３に示すように閾値誤差ΔＶthをゲート絶縁膜厚ｔoxに
対してプロットすれば、（１０）式によりゲート絶縁膜
電荷Ｑoxおよび仕事関数の誤差ΔΦMSが求められる（ス
テップＤ４）。
【００２８】以上のように本発明第１の実施の形態によ
れば、ΦMSとＱoxを比較的容易に、かつ高精度に特定で
きる。
れば、ΦMSとＱoxを比較的容易に、かつ高精度に特定で
きる。
【００２９】図７および図８は本発明の第２の実施の形
態に係る半導体デバイスの製造方法のプロセスフロー示
す。すなわち図７は、量産工場において、本発明のＭＯ
ＳＦＥＴの特性評価方法を適用する場合を示す。本発明
の第２の実施の形態においては、まず通常のＭＯＳＦＥ
Ｔの製造工程（ステップＡ）を行い第１のＭＯＳＦＥＴ
を製造する。次に、本発明の第１の実施の形態で説明し
た半導体デバイスの特性評価方法を用いて製造された第
１のＭＯＳＦＥＴの閾値電圧ＶthをステップＢにおいて
検査する。その後、ステップＣにおいて測定された閾値
電圧Ｖth(m) を仕様の値Ｖth(d) と比較し、設計された
仕様との差異が許容範囲内であれば製造工程終了とし、
許容範囲外であれば、評価モードの製造工程（ステップ
Ｄ）を実行し第２のＭＯＳＦＥＴを製造する。すなわち
（９）式の値が０．１Ｖ以下となるように構造パラメー
タの範囲を選ぶためにプロセス設計，構造設計をした特
別の製造工程を行う。すなわちチャンネルイオン注入等
を省略した製造工程（ステップＤ）を行い第２のＭＯＳ
ＦＥＴを製造するのである。次いで、この特別の製造工
程である評価モードの製造工程（ステップＤ）で製造さ
れた評価用デバイスに含まれる第２のＭＯＳＦＥＴを、
評価システム（ステップＥ）で評価し、ゲート絶縁膜厚
ｔox、基板不純物度ＮSUB 、ゲート絶縁膜電荷Ｑox、仕
事関数ΦMSを特定する。次いで、ステップＥにおける評
価結果をもとにステップＦで製造条件を修正する。例え
ば、ｔoxが規格外であれば、酸化炉の温度またはガス流
量または酸化時間等を修正する。また、ΔΦMSが許容値
を超えたら、ゲート電極に燐を導入する工程の温度、ガ
ス流量または時間等を調整する。また、Ｑoxが許容値を
超えたら、各装置の洗浄を行う等の条件修正をする。こ
れらの情報を通常の製造工程（ステップＡ）にフィード
バックする。
態に係る半導体デバイスの製造方法のプロセスフロー示
す。すなわち図７は、量産工場において、本発明のＭＯ
ＳＦＥＴの特性評価方法を適用する場合を示す。本発明
の第２の実施の形態においては、まず通常のＭＯＳＦＥ
Ｔの製造工程（ステップＡ）を行い第１のＭＯＳＦＥＴ
を製造する。次に、本発明の第１の実施の形態で説明し
た半導体デバイスの特性評価方法を用いて製造された第
１のＭＯＳＦＥＴの閾値電圧ＶthをステップＢにおいて
検査する。その後、ステップＣにおいて測定された閾値
電圧Ｖth(m) を仕様の値Ｖth(d) と比較し、設計された
仕様との差異が許容範囲内であれば製造工程終了とし、
許容範囲外であれば、評価モードの製造工程（ステップ
Ｄ）を実行し第２のＭＯＳＦＥＴを製造する。すなわち
（９）式の値が０．１Ｖ以下となるように構造パラメー
タの範囲を選ぶためにプロセス設計，構造設計をした特
別の製造工程を行う。すなわちチャンネルイオン注入等
を省略した製造工程（ステップＤ）を行い第２のＭＯＳ
ＦＥＴを製造するのである。次いで、この特別の製造工
程である評価モードの製造工程（ステップＤ）で製造さ
れた評価用デバイスに含まれる第２のＭＯＳＦＥＴを、
評価システム（ステップＥ）で評価し、ゲート絶縁膜厚
ｔox、基板不純物度ＮSUB 、ゲート絶縁膜電荷Ｑox、仕
事関数ΦMSを特定する。次いで、ステップＥにおける評
価結果をもとにステップＦで製造条件を修正する。例え
ば、ｔoxが規格外であれば、酸化炉の温度またはガス流
量または酸化時間等を修正する。また、ΔΦMSが許容値
を超えたら、ゲート電極に燐を導入する工程の温度、ガ
ス流量または時間等を調整する。また、Ｑoxが許容値を
超えたら、各装置の洗浄を行う等の条件修正をする。こ
れらの情報を通常の製造工程（ステップＡ）にフィード
バックする。
【００３０】図８に、通常の製造工程（ステップＡ２〜
Ａ９）と評価モードの製造工程（ステップＤ４〜Ｄ９）
の詳細を示す。半導体デバイス、特にＭＯＳＦＥＴを製
造する場合、以下のような工程からなる。すなわち、ス
テップＡ１において評価モードでなければ、基板へのイ
オン注入（ステップＡ２）とチャンネルイオン注入（ス
テップＡ３）を実行する。次いで、熱酸化によるゲート
絶縁膜の形成（ステップＡ４）、ゲート電極の堆積（ス
テップＡ５）、ゲート電極への不純物の導入（ステップ
Ａ６）、ゲート電極のパターニング（ステップＡ７）、
ソース／ドレイン・イオン注入（ステップＡ８）、アニ
ール（ステップＡ９）を行う。
Ａ９）と評価モードの製造工程（ステップＤ４〜Ｄ９）
の詳細を示す。半導体デバイス、特にＭＯＳＦＥＴを製
造する場合、以下のような工程からなる。すなわち、ス
テップＡ１において評価モードでなければ、基板へのイ
オン注入（ステップＡ２）とチャンネルイオン注入（ス
テップＡ３）を実行する。次いで、熱酸化によるゲート
絶縁膜の形成（ステップＡ４）、ゲート電極の堆積（ス
テップＡ５）、ゲート電極への不純物の導入（ステップ
Ａ６）、ゲート電極のパターニング（ステップＡ７）、
ソース／ドレイン・イオン注入（ステップＡ８）、アニ
ール（ステップＡ９）を行う。
【００３１】ステップＡ１において評価モードであれば
図８に示したように基板イオン注入（ステップＡ２）と
チャンネルイオン注入（ステップＡ３）とを省略した評
価モードの製造工程（ステップＤ４〜Ｄ９）を行う。す
なわち、測定された閾値電圧Ｖth(m) と仕様値Ｖth(d)
とを比較し、ステップＡ１において評価モードと判定さ
れれば、ただちに熱酸化によるゲート酸化膜の形成（ス
テップＤ４）、ゲート電極の堆積（ステップＤ５）、ゲ
ート電極への不純物の導入（ステップＤ６）、ゲート電
極のパターニング（ステップＤ７）、ソース／ドレイン
・イオン注入（ステップＤ８）、アニール（ステップＤ
９）を行う。ステップＤ４，Ｄ５，…，Ｄ９はそれぞれ
ステップＡ４，Ａ５，…，Ａ９と同一工程である。な
お、図８に示したプロセスフロー図は標準的なＭＯＳＦ
ＥＴの製造プロセスの一例として示したものであり、ゲ
ート酸化膜形成（ステップＡ４，Ｄ４）後にさらにチャ
ンネルドープのイオン注入を行ってもよい。またゲート
電極堆積（ステップＡ５）は、一般的なポリシリコンの
堆積以外にもＷ，Ｍｏ，Ｔｉ等の高融点金属や、これら
のシリサイド（ＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，
…）等を用いてもよく、さらにはポリサイドやＳＡＬＩ
ＣＩＤＥ（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）等の構造の実現のための、より複雑な工程となって
もよいことはもちろんである。
図８に示したように基板イオン注入（ステップＡ２）と
チャンネルイオン注入（ステップＡ３）とを省略した評
価モードの製造工程（ステップＤ４〜Ｄ９）を行う。す
なわち、測定された閾値電圧Ｖth(m) と仕様値Ｖth(d)
とを比較し、ステップＡ１において評価モードと判定さ
れれば、ただちに熱酸化によるゲート酸化膜の形成（ス
テップＤ４）、ゲート電極の堆積（ステップＤ５）、ゲ
ート電極への不純物の導入（ステップＤ６）、ゲート電
極のパターニング（ステップＤ７）、ソース／ドレイン
・イオン注入（ステップＤ８）、アニール（ステップＤ
９）を行う。ステップＤ４，Ｄ５，…，Ｄ９はそれぞれ
ステップＡ４，Ａ５，…，Ａ９と同一工程である。な
お、図８に示したプロセスフロー図は標準的なＭＯＳＦ
ＥＴの製造プロセスの一例として示したものであり、ゲ
ート酸化膜形成（ステップＡ４，Ｄ４）後にさらにチャ
ンネルドープのイオン注入を行ってもよい。またゲート
電極堆積（ステップＡ５）は、一般的なポリシリコンの
堆積以外にもＷ，Ｍｏ，Ｔｉ等の高融点金属や、これら
のシリサイド（ＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，
…）等を用いてもよく、さらにはポリサイドやＳＡＬＩ
ＣＩＤＥ（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）等の構造の実現のための、より複雑な工程となって
もよいことはもちろんである。
【００３２】図９に、本発明の第３の実施の形態に係る
半導体デバイスの製造方法のプロセスフローを示す。本
発明の第３の実施の形態は、本来目的とする主半導体装
置と、この主半導体装置の評価用素子としてのＴＥＧパ
ターンとを、同一工程で、同一半導体基板（チップ）上
に形成する半導体デバイスの製造方法に係るものであ
る。主半導体装置には少なくとも第１のＭＯＳＦＥＴが
含まれ、評価用デバイスとしては第２のＭＯＳＦＥＴが
少なくとも含まれている。ここで第２のＭＯＳＦＥＴの
構造パラメータは、例えばチャンネルにイオン注入を行
わないようにして、式（９）の値が０．１Ｖとなるよう
に、所定の範囲内の値に選定しておく。すなわち、この
ような範囲の構造パラメータを有すべく第２のＭＯＳＦ
ＥＴおよびＴＥＧパターンを設計する。そして、図９に
示すようにまず、このように設計された評価用素子（Ｔ
ＥＧパターン）を含んだマスクパターンを用意し、これ
を用いて半導体デバイスの製造工程（ステップＧ）を実
行する。次いで、ステップＧで製造された主半導体装置
に含まれる第１のＭＯＳＦＥＴの閾値電圧Ｖthをステッ
プＢにおいて検査する。ステップＣにおいて、ステップ
Ｂで測定された閾値電圧Ｖth(m) を設計仕様の閾値電圧
Ｖth(d) と比較し、仕様値Ｖth(d) との差異が許容範囲
内であれば製造工程終了と判断する。一方、Ｖth(d) と
Ｖth(m) との差異が許容範囲外であれば、評価用デバイ
ス（ＴＥＧ）に含まれる第２のＭＯＳＦＥＴを、評価シ
ステムで評価する（ステップＥ）。この際、この評価シ
ステムは本発明の第１の実施の形態で説明した半導体デ
バイスの特性評価方法を用い、ゲート絶縁膜厚ｔox、基
板不純物密度ＮSUB 、ゲート絶縁膜電荷Ｑox、仕事関数
ΦMSを特定する。ＴＥＧ（評価用デバイス）に含まれる
第２のＭＯＳＦＥＴの構造パラメータが式（９）の値が
０．１Ｖ以下となるように設定されているので、前述し
たようにｔox，ＮSUB ，ＱoxおよびΦMSは極めて正確に
かつ容易に特定できる。次いで評価結果をもとにステッ
プＦで製造条件を修正する。例えば、ｔoxが規格外であ
れば、酸化炉の温度またはガス流量または酸化時間等を
修正する。また、ΔΦMSが許容値を超えたら、ゲート電
極に燐を導入する工程の温度、ガス流量または時間等を
調整する。また、Ｑoxが許容値を超えたら、酸化炉の反
応管等各装置の洗浄作業等のメインテナンスを行い製造
条件を修正する（ステップＦ）。すなわち、ステップＥ
で得られた情報をステップＦで製造工程（ステップＧ）
にフィードバックすることにより半導体製造装置の管
理，メインテナンスおよび量産レベルにおける品質管理
が容易に可能となる。
半導体デバイスの製造方法のプロセスフローを示す。本
発明の第３の実施の形態は、本来目的とする主半導体装
置と、この主半導体装置の評価用素子としてのＴＥＧパ
ターンとを、同一工程で、同一半導体基板（チップ）上
に形成する半導体デバイスの製造方法に係るものであ
る。主半導体装置には少なくとも第１のＭＯＳＦＥＴが
含まれ、評価用デバイスとしては第２のＭＯＳＦＥＴが
少なくとも含まれている。ここで第２のＭＯＳＦＥＴの
構造パラメータは、例えばチャンネルにイオン注入を行
わないようにして、式（９）の値が０．１Ｖとなるよう
に、所定の範囲内の値に選定しておく。すなわち、この
ような範囲の構造パラメータを有すべく第２のＭＯＳＦ
ＥＴおよびＴＥＧパターンを設計する。そして、図９に
示すようにまず、このように設計された評価用素子（Ｔ
ＥＧパターン）を含んだマスクパターンを用意し、これ
を用いて半導体デバイスの製造工程（ステップＧ）を実
行する。次いで、ステップＧで製造された主半導体装置
に含まれる第１のＭＯＳＦＥＴの閾値電圧Ｖthをステッ
プＢにおいて検査する。ステップＣにおいて、ステップ
Ｂで測定された閾値電圧Ｖth(m) を設計仕様の閾値電圧
Ｖth(d) と比較し、仕様値Ｖth(d) との差異が許容範囲
内であれば製造工程終了と判断する。一方、Ｖth(d) と
Ｖth(m) との差異が許容範囲外であれば、評価用デバイ
ス（ＴＥＧ）に含まれる第２のＭＯＳＦＥＴを、評価シ
ステムで評価する（ステップＥ）。この際、この評価シ
ステムは本発明の第１の実施の形態で説明した半導体デ
バイスの特性評価方法を用い、ゲート絶縁膜厚ｔox、基
板不純物密度ＮSUB 、ゲート絶縁膜電荷Ｑox、仕事関数
ΦMSを特定する。ＴＥＧ（評価用デバイス）に含まれる
第２のＭＯＳＦＥＴの構造パラメータが式（９）の値が
０．１Ｖ以下となるように設定されているので、前述し
たようにｔox，ＮSUB ，ＱoxおよびΦMSは極めて正確に
かつ容易に特定できる。次いで評価結果をもとにステッ
プＦで製造条件を修正する。例えば、ｔoxが規格外であ
れば、酸化炉の温度またはガス流量または酸化時間等を
修正する。また、ΔΦMSが許容値を超えたら、ゲート電
極に燐を導入する工程の温度、ガス流量または時間等を
調整する。また、Ｑoxが許容値を超えたら、酸化炉の反
応管等各装置の洗浄作業等のメインテナンスを行い製造
条件を修正する（ステップＦ）。すなわち、ステップＥ
で得られた情報をステップＦで製造工程（ステップＧ）
にフィードバックすることにより半導体製造装置の管
理，メインテナンスおよび量産レベルにおける品質管理
が容易に可能となる。
【００３３】本発明は、上述した第１〜第３の実施の形
態で説明したＭＯＳＦＥＴに限られるものではなく、ゲ
ート酸化膜が酸化膜（ＳｉＯ2 膜）以外の他の材質の絶
縁体薄膜、例えば窒化膜やオキシナイトライド膜であっ
ても適用可能である。これらの絶縁体薄膜と酸化膜との
差異は、誘電率のほかに半導体基板と絶縁体薄膜との界
面における界面準位密度がある。この界面準位密度は酸
化膜の場合１０10ｅＶ-1ｃｍ-2であるのに対し、窒化膜
では１０12ｅＶ-1ｃｍ-2程度、オキシナイトライドでは
１０11ｅＶ-1ｃｍ-2程度である。これらは閾値電圧Ｖth
に影響するが、本発明のゲート絶縁膜電荷Ｑoxとして検
出される。いずれにしても各種ＭＩＳＦＥＴ等の絶縁ゲ
ート型トランジスタ（ＩＧＴ）の構造パラメータを式
（９）に示した値が０．１Ｖ以下となるように選定して
おけば、ＱoxおよびΦMSは正確かつ容易に求められるの
である。
態で説明したＭＯＳＦＥＴに限られるものではなく、ゲ
ート酸化膜が酸化膜（ＳｉＯ2 膜）以外の他の材質の絶
縁体薄膜、例えば窒化膜やオキシナイトライド膜であっ
ても適用可能である。これらの絶縁体薄膜と酸化膜との
差異は、誘電率のほかに半導体基板と絶縁体薄膜との界
面における界面準位密度がある。この界面準位密度は酸
化膜の場合１０10ｅＶ-1ｃｍ-2であるのに対し、窒化膜
では１０12ｅＶ-1ｃｍ-2程度、オキシナイトライドでは
１０11ｅＶ-1ｃｍ-2程度である。これらは閾値電圧Ｖth
に影響するが、本発明のゲート絶縁膜電荷Ｑoxとして検
出される。いずれにしても各種ＭＩＳＦＥＴ等の絶縁ゲ
ート型トランジスタ（ＩＧＴ）の構造パラメータを式
（９）に示した値が０．１Ｖ以下となるように選定して
おけば、ＱoxおよびΦMSは正確かつ容易に求められるの
である。
【００３４】またＭＯＳＦＥＴ，ＭＩＳＦＥＴに限ら
ず、静電誘導型トランジスタ（ＳＩＴ）にも適用可能で
ある。すなわち本発明の技術的思想はＭＯＳ・ＳＩＴ，
ＭＩＳ・ＳＩＴを含んだ種々の絶縁ゲート型トランジス
タに適用できるものである。
ず、静電誘導型トランジスタ（ＳＩＴ）にも適用可能で
ある。すなわち本発明の技術的思想はＭＯＳ・ＳＩＴ，
ＭＩＳ・ＳＩＴを含んだ種々の絶縁ゲート型トランジス
タに適用できるものである。
【００３５】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜電荷Ｑoxと閾値電圧Ｖth等の構造パラメータ
の変動の管理が、高精度にかつ簡便に行われ、したがっ
て絶縁ゲート型トランジスタ（ＩＧＴ）の品質が向上す
る。特にパンチスルーを防止するためにチャンネルの不
純物密度を１０17〜１０18ｃｍ-3以上の高密度とするこ
とが必然的に要求されるサブハーフミクロン、サブクォ
ーターミクロン等の微細ＭＩＳＦＥＴを含む半導体デバ
イスにおいて構造パラメータが正確かつ容易に決定で
き、しかも酸化炉等の各種半導体製造装置の管理、メイ
ンテナンスも容易かつ確実となる。
ート絶縁膜電荷Ｑoxと閾値電圧Ｖth等の構造パラメータ
の変動の管理が、高精度にかつ簡便に行われ、したがっ
て絶縁ゲート型トランジスタ（ＩＧＴ）の品質が向上す
る。特にパンチスルーを防止するためにチャンネルの不
純物密度を１０17〜１０18ｃｍ-3以上の高密度とするこ
とが必然的に要求されるサブハーフミクロン、サブクォ
ーターミクロン等の微細ＭＩＳＦＥＴを含む半導体デバ
イスにおいて構造パラメータが正確かつ容易に決定で
き、しかも酸化炉等の各種半導体製造装置の管理、メイ
ンテナンスも容易かつ確実となる。
【００３６】したがって、ＬＳＩ，ＶＬＳＩ，ＵＬＳ
Ｉ，キガビット集積回路（ＧＳＩ）等の絶縁ゲート型半
導体集積回路の量産工場等における生産性向上と生産管
理に役立つ。
Ｉ，キガビット集積回路（ＧＳＩ）等の絶縁ゲート型半
導体集積回路の量産工場等における生産性向上と生産管
理に役立つ。
【図１】本発明の第１の実施の形態に係る半導体デバイ
スの特性評価方法のプロセスフローを示す図である。
スの特性評価方法のプロセスフローを示す図である。
【図２】Ｃ−Ｖ特性（実測とシミュレーションの比較）
を示す図である。
を示す図である。
【図３】ΔＶth−ｔox特性図である。
【図４】ＭＯＳＦＥＴのＣ−Ｖ測定の概念図である。
【図５】ＭＯＳＦＥＴの構造におけるＣoxとＣD の概念
図である。
図である。
【図６】ΔΦMSがＣ−Ｖ特性に与える影響を示す図であ
る。
る。
【図７】本発明の第２の実施の形態に係る半導体デバイ
スの製造方法のプロセスフローを示す図で量産工場にお
けるＭＯＳＦＥＴの特性評価により製造工程にフィード
バックを行う場合である。。
スの製造方法のプロセスフローを示す図で量産工場にお
けるＭＯＳＦＥＴの特性評価により製造工程にフィード
バックを行う場合である。。
【図８】本発明の第２の実施の形態における製造工程の
詳細なプロセスフロー図である。
詳細なプロセスフロー図である。
【図９】本発明第３の実施の形態に係る半導体デバイス
の製造方法のプロセスフローを示す図で、量産工場にお
ける適用例である。
の製造方法のプロセスフローを示す図で、量産工場にお
ける適用例である。
【図１０】閾値電圧と基板不純物密度との関係をゲート
絶縁膜厚ｔoxをパラメータとして示す図である。
絶縁膜厚ｔoxをパラメータとして示す図である。
【符号の説明】 １ ｐ基板 ２ ｎ+ ソース・ドレイン拡散層 ３ ゲート酸化膜（ゲート絶縁膜） ４ ゲート電極 ５ 交流電源 ６ 直流電源 ７ 交流電流計 ８ ＬＣＲメータ ９ 界面準位
Claims (3)
- 【請求項１】 絶縁ゲートトランジスタ（以下ＩＧＴと
いう）のゲート電極に係るキャパシタのＣ−Ｖ特性測定
を用いた特性評価方法であって、 該ＩＧＴのゲート絶縁膜厚ｔoxおよび基板不純物密度Ｎ
SUB を、該ＩＧＴの閾値電圧Ｖthを構成する成分よりフ
ラットバンド電圧ＶFBおよびフェルミポテンシャル２φ
F の寄与分を除いた値が０．１Ｖ以下となるように、あ
らかじめ所定の範囲内の値にそれぞれ選定し、 該ＩＧＴのＣ−Ｖ特性および閾値電圧Ｖthを測定し、 該Ｃ−Ｖ特性の強反転容量の実測値からゲート絶縁膜厚
ｔoxを決定し、 該Ｃ−Ｖ特性に対応したシミュレーションを用いて、該
Ｃ−Ｖ特性の弱反転領域におけるゲート基板間容量のＣ
GBの実測値に対応した基板不純物密度ＮSUB を決定し、 実測された閾値電圧Ｖth(m) とシミュレーションによる
閾値電圧Ｖth(s) とによる閾値誤差ΔＶth＝｜Ｖth(m)
−Ｖth(s) ｜のゲート絶縁膜厚ｔoxに対する関係から、
ゲート絶縁膜電荷Ｑoxと仕事関数ΦMSを決定することを
特徴とする半導体デバイスの特性評価方法。 - 【請求項２】 第１のＩＧＴを製造する第１の製造工程
後に該第１のＩＧＴの閾値電圧Ｖthを求め、該閾値電圧
Ｖthが所定の規格値からズレた場合、該第１の製造工程
からチャンネルイオン注入工程を除いた製造工程である
第２の製造工程によって第２のＩＧＴを製造し、 該第２のＩＧＴのゲート絶縁膜厚ｔoxおよび基板不純物
密度ＮSUB は、該第２のＩＧＴの閾値電圧Ｖthを構成す
る成分より、フラットバンド電圧ＶFB，フェルミポテン
シャル２φF の寄与分を除いた値が０．１Ｖ以下となる
ような範囲内の値に選定され、 該第２の製造工程後に該第２のＩＧＴのＣ−Ｖ特性およ
び閾値電圧Ｖthを測定し、 該Ｃ−Ｖ特性の強反転容量の実測値からゲート絶縁膜厚
ｔoxを決定し、 該Ｃ−Ｖ特性に対応したシミュレーションを用いて、該
Ｃ−Ｖ特性の弱反転領域におけるゲート基板間容量のＣ
GBの実測値に対応した基板不純物密度ＮSUB を決定し、 実測された第２のＩＧＴの閾値電圧Ｖth(m) とシミュレ
ーションによる閾値電圧Ｖth(s) とによる閾値誤差ΔＶ
th＝｜Ｖth(m) −Ｖth(s) ｜のゲート絶縁膜厚ｔoxに対
する関係から、ゲート絶縁膜電荷Ｑoxと仕事関数ΦMSを
決定し、該第１の製造工程の条件を修正することを特徴
とする半導体デバイスの製造方法。 - 【請求項３】 第１のＩＧＴを少なくとも含む半導体装
置と、該半導体装置に対する所定の評価用素子とを同一
チップ上に形成すべく構成されたマスクパターンを用い
て、該半導体装置と該評価用素子とを同一工程で製造す
る半導体デバイスの製造方法であって、 該評価用素子は第２のＩＧＴを少なくとも含み、該第２
のＩＧＴのチャンネル部にイオン注入がされないように
該マスクパターンを構成し、該第２のＩＧＴのゲート絶
縁膜ｔoxおよび基板不純物密度ＮSUB を、該第２のＩＧ
Ｔの閾値電圧Ｖthを構成する成分より、フラットバンド
電圧ＶFB，フェルミポテンシャル２φFの寄与分を除い
た値が０．１Ｖ以下となるような範囲内の値に選定し、 該半導体デバイスの製造工程後に、該第１のＩＧＴの閾
値電圧Ｖthを測定し、その値が規格値からズレた場合、
該第２のＩＧＴのＣ−Ｖ特性および閾値電圧Ｖthを測定
し、 該Ｃ−Ｖ特性の強反転容量の実測値からゲート絶縁膜厚
ｔoxを決定し、 該Ｃ−Ｖ特性に対応したシミュレーションを用いて、該
Ｃ−Ｖ特性の弱反転領域におけるゲート基板間容量のＣ
GBの実測値に対応した基板不純物密度ＮSUB を決定し、 実測された第２のＩＧＴの閾値電圧Ｖth(m) とシミュレ
ーションによる閾値電圧Ｖth(s) とによる閾値誤差ΔＶ
th＝｜Ｖth(m) −Ｖth(s) ｜のゲート絶縁膜厚ｔoxに対
する関係から、ゲート絶縁膜電荷Ｑoxと仕事関数ΦMSを
決定し、 該半導体デバイスの製造工程の条件を修正することを特
徴とする半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4916696A JPH09246343A (ja) | 1996-03-06 | 1996-03-06 | 半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4916696A JPH09246343A (ja) | 1996-03-06 | 1996-03-06 | 半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246343A true JPH09246343A (ja) | 1997-09-19 |
Family
ID=12823502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4916696A Pending JPH09246343A (ja) | 1996-03-06 | 1996-03-06 | 半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109087889A (zh) * | 2017-06-13 | 2018-12-25 | 格芯公司 | 在finfet装置中用于阈值电压控制的方法、设备及系统 |
| CN109473369A (zh) * | 2018-10-29 | 2019-03-15 | 西安微电子技术研究所 | 一种监控高温炉管内掺杂浓度的方法 |
-
1996
- 1996-03-06 JP JP4916696A patent/JPH09246343A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109087889A (zh) * | 2017-06-13 | 2018-12-25 | 格芯公司 | 在finfet装置中用于阈值电压控制的方法、设备及系统 |
| CN109087889B (zh) * | 2017-06-13 | 2023-08-04 | 台湾积体电路制造股份有限公司 | 在finfet装置中用于阈值电压控制的方法、设备及系统 |
| CN109473369A (zh) * | 2018-10-29 | 2019-03-15 | 西安微电子技术研究所 | 一种监控高温炉管内掺杂浓度的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lee et al. | Modeling and characterization of gate oxide reliability | |
| US7103484B1 (en) | Non-contact methods for measuring electrical thickness and determining nitrogen content of insulating films | |
| US7358748B1 (en) | Methods and systems for determining a property of an insulating film | |
| US7397254B1 (en) | Methods for imperfect insulating film electrical thickness/capacitance measurement | |
| US6295630B1 (en) | Method and apparatus for measuring an overlap length of MISFET, and a recording medium and a device model each carrying an extraction program for determining the overlap length | |
| Wilson et al. | The present status and recent advancements in corona-Kelvin non-contact electrical metrology of dielectrics for IC-manufacturing | |
| Nissan-Cohen et al. | Measurement of Fowler-Nordheim tunneling currents in MOS structures under charge trapping conditions | |
| US7696021B2 (en) | Semiconductor device manufactured using a non-contact implant metrology | |
| CN101620994B (zh) | 掺杂栅介质层、多晶硅层及叠层顶层的最小厚度确定方法 | |
| JPH09246343A (ja) | 半導体デバイスの特性評価方法およびこれを用いた半導体デバイスの製造方法 | |
| US7033846B2 (en) | Method for manufacturing semiconductor devices by monitoring nitrogen bearing species in gate oxide layer | |
| Krieger et al. | Moderately doped NMOS (M-LDD)-hot electron and current drive optimization | |
| US20050153467A1 (en) | Method of monitoring introduction of interfacial species | |
| Ji et al. | Interface states beyond band gap and their impact on charge carrier mobility in MOSFETs | |
| Severi et al. | Accurate channel length extraction by split CV measurements on short-channel MOSFETs | |
| US6228663B1 (en) | Method of forming semiconductor devices using gate insulator thickness and channel length for controlling drive current strength | |
| US6822430B2 (en) | Method of assessing lateral dopant and/or charge carrier profiles | |
| US6815974B1 (en) | Determining composition of mixed dielectrics | |
| US6968303B1 (en) | Automated system for extracting and combining tool trace data and wafer electrical test (WET) data for semiconductor processing | |
| Sell et al. | Fast interface characterization of tunnel oxide MOS structures | |
| US7459913B2 (en) | Methods for the determination of film continuity and growth modes in thin dielectric films | |
| Kraus et al. | Physical models for predicting plasma nitrided Si-ON gate dielectric properties from physical metrology | |
| Croci et al. | Extraction and evolution of Fowler-Nordheim tunneling parameters of thin gate oxides under EEPROM-like dynamic degradation | |
| US6071749A (en) | Process for forming a semiconductor device with controlled relative thicknesses of the active region and gate electrode | |
| Hof | Deuterium in the gate dielectric of CMOS devices |