JPH09246208A - Semiconductor integrated circuit device and manufacture of the same - Google Patents

Semiconductor integrated circuit device and manufacture of the same

Info

Publication number
JPH09246208A
JPH09246208A JP8049357A JP4935796A JPH09246208A JP H09246208 A JPH09246208 A JP H09246208A JP 8049357 A JP8049357 A JP 8049357A JP 4935796 A JP4935796 A JP 4935796A JP H09246208 A JPH09246208 A JP H09246208A
Authority
JP
Japan
Prior art keywords
film
integrated circuit
silicon
circuit device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8049357A
Other languages
Japanese (ja)
Other versions
JP3686470B2 (en
Inventor
Satoshi Moriya
聡 守屋
Matsuo Kurokome
松夫 黒米
Hiromi Kimura
裕美 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP04935796A priority Critical patent/JP3686470B2/en
Publication of JPH09246208A publication Critical patent/JPH09246208A/en
Application granted granted Critical
Publication of JP3686470B2 publication Critical patent/JP3686470B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device having the contact area of high performance and high reliability and to provide the manufacture technology. SOLUTION: Barrier films 12 containing the silicon of contact electrodes are formed on the surface of semiconductor areas 6 whose surfaces are exposed by contact holes 10 in an insulating film 8. Silicon rich films formed on the outer layers of the barrier films 12 and damage areas formed in the semiconductor areas 6 whose surfaces are exposed by the other contact holes 11 are changed into silicon oxide films with an oxide processing. The silicon oxide films are removed and the contact electrodes 17 are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its manufacturing technology.

【0002】[0002]

【従来の技術】近年、LSI(Large Scale Integrated
Circuit)などの半導体集積回路装置は、高集積化、微
細加工化および高性能化が推進されており、それに伴い
半導体素子およびその配線構造も微細なものが要求され
てきている。
2. Description of the Related Art In recent years, LSI (Large Scale Integrated)
2. Description of the Related Art Semiconductor integrated circuit devices such as circuits) have been highly integrated, finely processed, and have high performance, and accordingly, fine semiconductor elements and their wiring structures have been required.

【0003】ところで、本発明者は、半導体集積回路装
置について検討した。以下は、本発明者によって検討さ
れた技術であり、その概要は次のとおりである。
By the way, the present inventor has examined a semiconductor integrated circuit device. The following is a technique studied by the present inventors, and the outline is as follows.

【0004】すなわち、近年の半導体集積回路装置は、
単結晶シリコンなどの半導体基板上にMOSFETにお
けるゲート電極およびソース/ドレインとなる半導体領
域を形成し、そのMOSFETを被覆するように半導体
基板の上に酸化シリコン膜などの絶縁膜を形成した後、
その絶縁膜にフォトリソグラフィ技術と選択エッチング
技術を使用してゲート電極やソース・ドレイン用の半導
体領域に達するようなコンタクトホールを形成してい
る。
That is, recent semiconductor integrated circuit devices are
After forming a semiconductor region to be a gate electrode and a source / drain in a MOSFET on a semiconductor substrate such as single crystal silicon, and forming an insulating film such as a silicon oxide film on the semiconductor substrate so as to cover the MOSFET,
A contact hole reaching the semiconductor region for the gate electrode and the source / drain is formed in the insulating film by using the photolithography technique and the selective etching technique.

【0005】この場合、絶縁膜にコンタクトホールを形
成する工程などにより、そのコンタクトホールの下部に
おける半導体領域に種々の衝撃が与えられてダメージ領
域が形成されることにより、コンタクトホールを形成す
るためのエッチング用マスクとなっているフォトレジス
ト膜を酸素ガスを用いたアッシャ処理により取り除いた
後、そのダメージ領域を取り除くためにCF4 またはC
HF3 などのフッ素系ガスと酸素ガスとを用いた低ダメ
ージアッシャ処理を行っている。
In this case, in the step of forming a contact hole in the insulating film, various impacts are applied to the semiconductor region below the contact hole to form a damaged region, so that the contact hole is formed. After removing the photoresist film as the etching mask by an asher process using oxygen gas, CF 4 or C is used to remove the damaged area.
A low damage asher process using a fluorine-based gas such as HF 3 and oxygen gas is performed.

【0006】なお、フォトレジスト膜のアッシャ処理に
ついて記載されている文献としては、例えば平成元年1
1月2日、(株)プレスジャーナル発行の「’90最新
半導体プロセス技術」p207〜p211に記載されて
いるものがある。
[0006] Note that literatures describing the asher treatment of the photoresist film include, for example, 1989
Some of them are described in "'90 latest semiconductor process technology" p207 to p211 issued by Press Journal Co., Ltd. on January 2nd.

【0007】[0007]

【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置において、コンタクトホールの下部の
半導体領域におけるダメージ領域を取り除くためにCF
4 またはCHF3 などのフッ素系ガスと酸素ガスとを用
いた低ダメージアッシャ処理を行うと、他の領域のコン
タクトホールにより表面が露出しているコンタクト電極
のバリア膜としてのタングステンシリサイド膜のコンタ
クト抵抗値が高くなってしまい、半導体集積回路装置の
電気特性を低下させてしまうという問題点が発生してい
ることを本発明者が見い出した。
However, in the above-described semiconductor integrated circuit device, CF is used to remove a damaged region in the semiconductor region below the contact hole.
When low damage asher processing using a fluorine-based gas such as 4 or CHF 3 and oxygen gas is performed, the contact resistance of the tungsten silicide film as the barrier film of the contact electrode whose surface is exposed by the contact holes in other regions. The present inventor has found that there is a problem that the value becomes high and the electrical characteristics of the semiconductor integrated circuit device are deteriorated.

【0008】すなわち、前述した半導体集積回路装置に
おいて、CF4 またはCHF3 などのフッ素系ガスと酸
素ガスとを用いた低ダメージアッシャ処理により、コン
タクトホールにより表面が露出しているタングステンシ
リサイド膜の表層部にシリコンが多く析出されてしま
い、その領域のタングステンシリサイド膜におけるタン
グステンが減少してしまうことにより、その領域にシリ
コンリッチ膜が形成されてしまい、その領域のコンタク
ト抵抗値が高くなってしまうという問題点が発生してい
る。
That is, in the above-described semiconductor integrated circuit device, the surface layer of the tungsten silicide film whose surface is exposed by the contact hole is subjected to the low damage asher process using the fluorine gas such as CF 4 or CHF 3 and the oxygen gas. A large amount of silicon is deposited in the area, and the amount of tungsten in the tungsten silicide film in that area is reduced, so that a silicon-rich film is formed in that area and the contact resistance value in that area increases. There is a problem.

【0009】本発明の目的は、高性能でしかも高信頼度
のコンタクト領域を有する半導体集積回路装置およびそ
の製造技術を提供することにある。
An object of the present invention is to provide a semiconductor integrated circuit device having a high-performance and highly reliable contact region and a manufacturing technique thereof.

【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【0011】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0012】すなわち、本発明の半導体集積回路装置の
製造方法は、MOSFETなどの半導体素子が形成され
ている半導体基板などの基板の活性領域におけるコンタ
クトホールにより表面が露出している半導体領域の表面
にコンタクト電極のシリコンを含有しているバリア膜を
形成する工程と、バリア膜の表層部に形成されているシ
リコンリッチ膜および他の活性領域におけるコンタクト
ホールにより表面が露出している半導体領域に形成され
ているダメージ領域を酸化処理により酸化シリコン膜に
変化させる酸化処理工程と、その酸化シリコン膜を取り
除いた後、コンタクト電極を形成する工程とを有するも
のである。
That is, the method for manufacturing a semiconductor integrated circuit device according to the present invention is applied to the surface of a semiconductor region whose surface is exposed by a contact hole in an active region of a substrate such as a semiconductor substrate on which a semiconductor element such as MOSFET is formed. The step of forming a barrier film containing silicon of the contact electrode and the silicon rich film formed in the surface layer portion of the barrier film and the contact hole in the other active region are formed in the semiconductor region whose surface is exposed. The method includes an oxidation process of changing the damaged region into a silicon oxide film by an oxidation process, and a process of forming a contact electrode after removing the silicon oxide film.

【0013】[0013]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and redundant description will be omitted.

【0014】図1〜図7は、本発明の一実施の形態であ
る半導体集積回路装置の製造工程を示す概略断面図であ
る。同図を用いて、本発明の半導体集積回路装置および
そのその具体的な製造技術について説明する。
1 to 7 are schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention. The semiconductor integrated circuit device of the present invention and its specific manufacturing technique will be described with reference to FIG.

【0015】まず、図1に示すように、例えば単結晶シ
リコンからなるp型の半導体基板1の表面の選択的な領
域を熱酸化してLOCOS(Local Oxidation of Silic
on)構造の酸化シリコン膜を形成し、半導体素子が形成
される各活性領域の間に素子分離用のフィールド絶縁膜
2を形成する。
First, as shown in FIG. 1, a selective region on the surface of a p-type semiconductor substrate 1 made of, for example, single crystal silicon is thermally oxidized to LOCOS (Local Oxidation of Silic).
A silicon oxide film having an on structure is formed, and a field insulating film 2 for element isolation is formed between each active region where a semiconductor element is formed.

【0016】次に、図2に示すように、半導体基板1の
表面に例えば酸化シリコン膜などからなるゲート絶縁膜
3を形成した後、半導体基板1の上にCVD(Chemical
Vapor Deposition)法により導電性不純物を含有してい
る多結晶シリコン膜からなるゲート電極4を形成し、そ
のゲート電極4の上に酸化シリコン膜からなる絶縁膜5
を形成する。
Next, as shown in FIG. 2, a gate insulating film 3 made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate 1, and then CVD (Chemical) is performed on the semiconductor substrate 1.
A gate electrode 4 made of a polycrystalline silicon film containing conductive impurities is formed by a vapor deposition method, and an insulating film 5 made of a silicon oxide film is formed on the gate electrode 4.
To form

【0017】次に、半導体基板1の表面が露出している
領域にn型の不純物をイオン注入し、拡散してMOSF
ETのソースおよびドレインとなるn型の半導体領域6
を形成する。
Next, an n-type impurity is ion-implanted into a region where the surface of the semiconductor substrate 1 is exposed and diffused to form a MOSF.
N-type semiconductor region 6 serving as source and drain of ET
To form

【0018】次に、ゲート電極4の側壁に例えば酸化シ
リコン膜などからなる側壁絶縁膜7を形成する。
Next, a sidewall insulating film 7 made of, for example, a silicon oxide film is formed on the sidewall of the gate electrode 4.

【0019】前述した本実施例の製造工程は、先行技術
を流用して行うことができることにより、種々の態様を
採用することができる。
Since the manufacturing process of this embodiment described above can be performed by diverting the prior art, various modes can be adopted.

【0020】具体的には、前述した本実施例の製造工程
において半導体基板1をスターティングマテリアルとし
ているが、他の態様として、半導体基板1とは別の基板
であるSOI(Silicon on Insulator)構造の基板を用
いることができる。このSOI構造の基板は、絶縁性領
域の上にシリコンの単結晶薄膜が形成されて構成されて
いる。
Specifically, the semiconductor substrate 1 is used as the starting material in the manufacturing process of the above-described embodiment, but as another aspect, an SOI (Silicon on Insulator) structure which is a substrate different from the semiconductor substrate 1 is used. The substrate of can be used. This SOI structure substrate is configured by forming a silicon single crystal thin film on an insulating region.

【0021】また、MOSFETのソースおよびドレイ
ンとなっている半導体領域6を必要に応じてLDD(Li
ghly Doped Drain Structure)構造のものとすることが
できる。
The semiconductor region 6 serving as the source and drain of the MOSFET may be LDD (Li
ghly Doped Drain Structure) structure.

【0022】次に、図3に示すように、例えばCVD法
により形成できる酸化シリコン膜、リンを含んでいる酸
化シリコン膜であるPSG(Phospho Silicate Glass)
膜またはホウ素およびリンを含んでいる酸化シリコン膜
であるBPSG(Boro Phospho Silicate Glass)膜ある
いは回転塗布法により形成できるSOG(Spin On Glas
s)膜を形成した後、必要に応じて表面研磨を行いその表
面を平坦化処理することにより、半導体基板1の上に絶
縁膜8を形成する。
Next, as shown in FIG. 3, PSG (Phospho Silicate Glass), which is a silicon oxide film that can be formed by, for example, a CVD method, or a silicon oxide film containing phosphorus.
Film or BPSG (Boro Phospho Silicate Glass) film which is a silicon oxide film containing boron and phosphorus, or SOG (Spin On Glas) which can be formed by a spin coating method.
s) After forming the film, the surface is polished and the surface is planarized if necessary, so that the insulating film 8 is formed on the semiconductor substrate 1.

【0023】平坦化処理は、絶縁膜8の表面を例えばエ
ッチバック法または化学機械研磨(CMP)法により平
坦にする態様を採用することができる。
The flattening treatment can be carried out by flattening the surface of the insulating film 8 by, for example, an etch back method or a chemical mechanical polishing (CMP) method.

【0024】また、平坦化処理は、高濃度のリンを含有
しているPSG膜またはBPSG膜を高温状態で熱処理
することによりリフローさせて行うことができる。
The flattening process can be performed by reflowing the PSG film or the BPSG film containing a high concentration of phosphorus at a high temperature.

【0025】次に、絶縁膜8の上にフォトレジスト膜9
を形成した後、フォトリソグラフィ技術および選択エッ
チング技術を用いて、絶縁膜8の選択的な領域にコンタ
クトホール10およびコンタクトホール11を同時に形
成する。
Next, a photoresist film 9 is formed on the insulating film 8.
Then, the contact hole 10 and the contact hole 11 are simultaneously formed in the selective region of the insulating film 8 by using the photolithography technique and the selective etching technique.

【0026】この場合、選択エッチング技術として、低
圧力のドライエッチングを行った後、高圧力のドライエ
ッチングを行うことにより、コンタクトホール10,1
1の微細加工ができると共にそれらのコンタクトホール
10,11の下部の半導体領域6に与えるダメージを低
減できる。
In this case, as the selective etching technique, low pressure dry etching is performed, and then high pressure dry etching is performed, whereby the contact holes 10 and 1 are formed.
1 can be finely processed and damage to the semiconductor region 6 below the contact holes 10 and 11 can be reduced.

【0027】すなわち、ドライエッチングにおいて、圧
力が低圧であれば下地へのダメージが増すけれども加工
の安定性がよく微細加工ができる。また、ドライエッチ
ングにおいて、圧力が高圧であれば下地へのダメージが
低減するけれども加工の安定性が低下し微細加工ができ
難い状態となる。したがって、低圧力のドライエッチン
グと高圧力のドライエッチングとを組み合わせることに
より、それらの長所を有効に活用することができる。
That is, in dry etching, if the pressure is low, damage to the base increases, but the processing stability is good and fine processing is possible. Further, in the dry etching, if the pressure is high, the damage to the base is reduced, but the processing stability is lowered and it becomes difficult to perform fine processing. Therefore, by combining the low-pressure dry etching and the high-pressure dry etching, these advantages can be effectively utilized.

【0028】次に、図4に示すように、コンタクトホー
ル10により表面が露出している半導体領域6の上にコ
ンタクト電極のバリア膜12を形成する。このバリア膜
12は、例えばタングステンシリサイド膜からなる。そ
の形成方法は、例えば次のとおりである。まず、半導体
基板1上にタングステン膜を形成した後、半導体基板1
に対して熱処理等を施すことにより、タングステン膜と
半導体領域6のシリコンとを反応させタングステン膜と
半導体領域6との接触部分にシリサイド膜を形成する。
続いて、非反応領域のタングステン膜を取り除く。
Next, as shown in FIG. 4, a barrier film 12 of a contact electrode is formed on the semiconductor region 6 whose surface is exposed by the contact hole 10. The barrier film 12 is made of, for example, a tungsten silicide film. The forming method is as follows, for example. First, after forming a tungsten film on the semiconductor substrate 1, the semiconductor substrate 1
By subjecting the tungsten film to silicon in the semiconductor region 6 by heat treatment or the like, a silicide film is formed in the contact portion between the tungsten film and the semiconductor region 6.
Then, the tungsten film in the non-reactive region is removed.

【0029】本実施の形態のコンタクト電極のバリア膜
12は、シリコンを含有しているバリア膜を使用してい
るものであり、タングステンシリサイド膜、チタンシリ
サイド膜またはモリブデンシリサイド膜などのような高
融点金属シリサイド膜を使用することにより、薄膜状態
の半導体領域6における抵抗を下げることができ、コン
タクト電極および半導体素子の性能を高めることができ
る。
The barrier film 12 of the contact electrode of the present embodiment uses a barrier film containing silicon and has a high melting point such as a tungsten silicide film, a titanium silicide film or a molybdenum silicide film. By using the metal silicide film, it is possible to reduce the resistance in the semiconductor region 6 in a thin film state and improve the performance of the contact electrode and the semiconductor element.

【0030】特に、MOSFETにおけるソース/ドレ
インとしての半導体領域6は、微細加工をもって浅接合
構造としているので抵抗が高くなりがちだが、コンタク
ト電極の下部にバリア膜12を設けることにより、コン
タクト電極およびMOSFETの性能を高めることがで
きる。
In particular, since the semiconductor region 6 as the source / drain in the MOSFET has a shallow junction structure formed by fine processing, it tends to have a high resistance. However, by providing the barrier film 12 below the contact electrode, the contact electrode and the MOSFET can be formed. The performance of can be improved.

【0031】また、半導体集積回路装置の設計仕様に応
じて、コンタクト電極の下部にバリア膜12を設ける必
要がある半導体素子とコンタクト電極の下部にバリア膜
12を設ける必要がない半導体素子との組み合わせ構造
が半導体集積回路の高性能化および高集積化を行う際に
有効となる。
Also, depending on the design specifications of the semiconductor integrated circuit device, a combination of a semiconductor element that needs to have the barrier film 12 below the contact electrode and a semiconductor element that does not need to have the barrier film 12 below the contact electrode. The structure is effective in achieving high performance and high integration of the semiconductor integrated circuit.

【0032】また、前述したコンタクトホール10,1
1の形成工程ではコンタクトホール10とコンタクトホ
ール11とを同一工程により形成しているが、半導体集
積回路装置の設計仕様に応じて、絶縁膜8にバリア膜1
2を設ける領域のコンタクトホール10を形成した後、
その領域にバリア膜12を形成し、その後に絶縁膜8に
バリア膜12を設ける必要がない領域のコンタクトホー
ル11を形成することもできる。
Further, the above-mentioned contact holes 10, 1
In the formation process of No. 1, the contact hole 10 and the contact hole 11 are formed in the same process. However, the insulating film 8 and the barrier film 1 are formed according to the design specifications of the semiconductor integrated circuit device.
After forming the contact hole 10 in the region where 2 is provided,
It is also possible to form the barrier film 12 in that region and then form the contact hole 11 in a region in which it is not necessary to provide the barrier film 12 in the insulating film 8.

【0033】この場合、前述した種々の製造工程によ
り、コンタクトホール10におけるシリコンを含有して
いるバリア膜12の表層部にはシリコンが多く存在する
シリコンリッチ膜13が形成される。
In this case, the silicon-rich film 13 containing a large amount of silicon is formed in the surface layer portion of the barrier film 12 containing silicon in the contact hole 10 by the various manufacturing steps described above.

【0034】また、前述した種々の製造工程により、コ
ンタクトホール11により表面が露出している半導体領
域6の表層部には半導体領域6の結晶構造などにダメー
ジが与えられているダメージ領域14が形成される。
Further, by the various manufacturing steps described above, the damaged region 14 in which the crystal structure of the semiconductor region 6 is damaged is formed in the surface layer portion of the semiconductor region 6 whose surface is exposed by the contact hole 11. To be done.

【0035】シリコンリッチ膜13およびダメージ領域
14は、抵抗が大きくしかも半導体素子の電気特性を劣
化させる原因となるものである。
The silicon-rich film 13 and the damaged region 14 have a large resistance and also cause deterioration of the electrical characteristics of the semiconductor element.

【0036】次に、図5に示すように、コンタクトホー
ル10におけるシリコンリッチ膜13およびコンタクト
ホール11により表面が露出しているダメージ領域14
を酸化処理することにより、シリコンリッチ膜13を酸
化シリコン膜15に変化させると共にダメージ領域14
を酸化シリコン膜16に変化させる。
Next, as shown in FIG. 5, the damaged region 14 whose surface is exposed by the silicon rich film 13 and the contact hole 11 in the contact hole 10.
Is oxidized to change the silicon-rich film 13 into a silicon oxide film 15 and damage the damaged region 14
Into a silicon oxide film 16.

【0037】前述した酸化処理工程は、多用されている
熱酸化処理などの種々の酸化処理法を採用することがで
きるが、簡単でしかも容易な製造工程で設計仕様により
他の製造工程と同時に行うことができる下記する酸化処
理法により行うのが有効である。
The above-mentioned oxidation treatment step can employ various oxidation treatment methods such as thermal oxidation treatment which is widely used, but it is a simple and easy production step and is performed simultaneously with other production steps according to design specifications. It is effective to carry out by the following oxidation treatment method which can be performed.

【0038】すなわち、酸化処理工程は、酸素ガスを用
いたアッシャ処理により行うことができる。
That is, the oxidation treatment step can be performed by an asher treatment using oxygen gas.

【0039】この場合、プラズマアッシャ装置を使用
し、酸素ガスを含有している反応性ガスのプラズマを発
生させ、そのプラズマを利用してシリコンを酸化して酸
化シリコンに変化させることが有効である。
In this case, it is effective to use a plasma asher device to generate a plasma of a reactive gas containing oxygen gas and oxidize silicon by using the plasma to change it into silicon oxide. .

【0040】酸素ガスを用いたアッシャ処理によれば、
低ダメージ処理であり半導体基板1などの領域に対して
不良を発生させる刺激を与えることがないので、それら
の特性を劣化させることなく行うことができる。
According to the asher treatment using oxygen gas,
Since it is a low damage process and does not give a stimulus that causes a defect to the region such as the semiconductor substrate 1, it can be performed without deteriorating the characteristics thereof.

【0041】また、コンタクトホール10におけるシリ
コンを含有しているバリア膜12の表層部に形成されて
いるシリコンが多く存在するシリコンリッチ膜13およ
びコンタクトホール11により表面が露出しているダメ
ージ領域14が浅いことにより、それらの酸化処理を容
易にしかも簡単な製造工程をもって行うことができる。
The silicon-rich film 13 formed in the surface layer of the barrier film 12 containing silicon in the contact hole 10 and the damaged region 14 whose surface is exposed by the contact hole 11 are formed. By being shallow, the oxidation treatment can be performed easily and with a simple manufacturing process.

【0042】また、酸化処理工程は、プラズマアッシャ
装置などを使用することにより、シリコンリッチ膜13
およびダメージ領域14の酸化処理をフォトレジスト膜
を取り除く工程と同時に行うことができる。
In the oxidation treatment step, the silicon rich film 13 is formed by using a plasma asher device or the like.
The oxidation treatment of the damaged region 14 can be performed simultaneously with the step of removing the photoresist film.

【0043】この場合、フォトリソグラフィ技術および
選択エッチング技術を用いて絶縁膜または配線層などの
種々のパターンを形成する際のエッチング用マスクとし
てのフォトレジスト膜を取り除くことができると共に薄
膜のシリコンを含有している領域を酸化して酸化シリコ
ン膜に変化させることができる。
In this case, the photoresist film as an etching mask when forming various patterns such as an insulating film or a wiring layer by using the photolithography technique and the selective etching technique can be removed, and a thin film of silicon is contained. It is possible to oxidize the region that is being etched and change it into a silicon oxide film.

【0044】また、エッチング用マスクとしてのフォト
レジスト膜を取り除く工程として、複数のプロセスに分
割してその工程をステップ化して行い、最後のプロセス
においてシリコンリッチ膜13とダメージ領域14を酸
化処理する態様とすることができる。
In addition, as a step of removing the photoresist film as the etching mask, it is divided into a plurality of processes and stepwise performed, and the silicon rich film 13 and the damaged region 14 are oxidized in the last process. Can be

【0045】この場合、酸素ガスを用いたアッシャ処理
を行った後、フォトレジスト膜を取り除くことができる
と共にダメージ領域14をも取り除くことができるCF
4 またはCHF3 などのフッ素系ガスと酸素ガスとを用
いた低ダメージアッシャ処理を行い、その後、酸素ガス
を用いたアッシャ処理を行うことにより、フォトレジス
ト膜を取り除く工程の最終工程を活用して酸化処理を行
うことができる。
In this case, after performing the ashering process using oxygen gas, the photoresist film can be removed and the damaged region 14 can also be removed.
4 or CHF 3 is used to perform a low-damage asher process using a fluorine-based gas and an oxygen gas, and then an asher process is performed using an oxygen gas to utilize the final process of removing the photoresist film. Oxidation treatment can be performed.

【0046】なお、フォトレジスト膜を取り除くことが
できると共にダメージ領域14をも取り除くことができ
るCF4 またはCHF3 などのフッ素系ガスと酸素ガス
とを用いた低ダメージアッシャ処理は、バリア膜12の
表層部にシリコンリッチ膜を形成させてしまう欠点があ
ることにより、フォトレジスト膜を取り除く工程を複数
回に分けて、その中間工程においてこの処理を行うのが
有効となる。
[0046] The low damage asher process using a fluorine-based gas and oxygen gas, such as CF 4 or CHF 3 can be removed even damage region 14 it is possible to remove the photoresist film, the barrier film 12 Due to the drawback of forming a silicon-rich film on the surface layer, it is effective to divide the step of removing the photoresist film into a plurality of steps and perform this process in the intermediate step.

【0047】また、酸化処理工程は、他の工程により使
用している製造装置によりウエハ処理を行った後、製造
装置に酸素ガスを流すことによりその製造装置を用いた
酸化処理により行うことができる。
In addition, the oxidation treatment step can be performed by performing a wafer treatment by a manufacturing apparatus used in another step and then flowing an oxygen gas into the manufacturing apparatus to perform the oxidation treatment using the manufacturing apparatus. .

【0048】この場合、酸化シリコン膜などの絶縁膜を
CVD法により形成する際に使用しているCVD装置ま
たは配線層としてのアルミニウムなどをスパッタリング
法により形成する際に使用しているスパッタ装置などの
製造装置を使用することが有効であり、層間絶縁膜など
の絶縁膜または配線層を形成した後、それらの製造装置
に酸素ガスを流すことにより、簡単な製造工程によりシ
リコンリッチ膜13およびダメージ領域14を酸化シリ
コン膜化することができる。
In this case, a CVD apparatus used when forming an insulating film such as a silicon oxide film by the CVD method or a sputtering apparatus used when forming aluminum or the like as a wiring layer by the sputtering method. It is effective to use a manufacturing apparatus, and after forming an insulating film such as an interlayer insulating film or a wiring layer, an oxygen gas is caused to flow through these manufacturing apparatuses, whereby the silicon-rich film 13 and the damaged region are damaged by a simple manufacturing process. 14 can be formed into a silicon oxide film.

【0049】また、酸化処理工程は、拡散工程における
ライト酸化処理により行うことができる。
Further, the oxidation treatment step can be performed by the light oxidation treatment in the diffusion step.

【0050】この場合、コンタクトホール10における
バリア膜12の表層部に形成されているシリコンリッチ
膜13およびコンタクトホール11により表面が露出し
ているダメージ領域14が浅いことにより、拡散工程に
おけるライト酸化処理を採用してそれらの酸化処理を行
うことができると共に酸化処理により形成された酸化シ
リコン膜15および酸化シリコン膜16を取り除く工程
として、拡散工程におけるライト酸化処理後のウエット
エッチングなどのエッチング技術を活用できるので、酸
化処理およびその後の酸化シリコン膜を取り除く工程を
容易にしかも簡単な製造工程をもって行うことができ
る。
In this case, the silicon-rich film 13 formed in the surface layer portion of the barrier film 12 in the contact hole 10 and the damaged region 14 whose surface is exposed by the contact hole 11 are shallow, so that the light oxidation process in the diffusion process is performed. Can be used to perform those oxidation treatments, and as a step of removing the silicon oxide film 15 and the silicon oxide film 16 formed by the oxidation treatment, an etching technique such as wet etching after the light oxidation treatment in the diffusion step is utilized. Therefore, the oxidation process and the subsequent process of removing the silicon oxide film can be performed easily and with a simple manufacturing process.

【0051】次に、図6に示すように、コンタクトホー
ル10により表面が露出している酸化シリコン膜15と
コンタクトホール11により表面が露出している酸化シ
リコン膜16をウエットエッチングなどの種々のエッチ
ング法により取り除く作業を行う。
Next, as shown in FIG. 6, the silicon oxide film 15 whose surface is exposed by the contact hole 10 and the silicon oxide film 16 whose surface is exposed by the contact hole 11 are subjected to various etching such as wet etching. Work to remove by law.

【0052】次に、図7に示すように、半導体基板1の
上に例えばアルミニウムなどの導電性材料からなる導電
膜をスパッタリング法などにより形成した後、フォトリ
ソグラフィ技術および選択エッチング技術を用いて、導
電膜を選択的に取り除くことにより、コンタクト電極1
7としてのパターンを形成する。
Next, as shown in FIG. 7, after a conductive film made of a conductive material such as aluminum is formed on the semiconductor substrate 1 by a sputtering method or the like, the photolithography technique and the selective etching technique are used. By selectively removing the conductive film, the contact electrode 1
The pattern as No. 7 is formed.

【0053】次に、図示していないが、必要に応じて上
層配線層などの多層配線層を形成した後、パッシベーシ
ョン膜を形成することにより、半導体集積回路装置の製
造工程を終了する。
Next, although not shown, a multilayer wiring layer such as an upper wiring layer is formed if necessary, and then a passivation film is formed to complete the manufacturing process of the semiconductor integrated circuit device.

【0054】前述した本実施の形態の半導体集積回路装
置の製造技術によれば、コンタクト電極のバリア膜とし
てのシリコンを含有しているバリア膜12の表層部に形
成されているシリコンリッチ膜13とコンタクトホール
11により表面が露出している半導体領域6に形成され
ているダメージ領域14を酸化処理により酸化シリコン
膜15および酸化シリコン膜16にした後、それらを取
り除いた後にその領域にコンタクト電極17を形成する
ことにより、コンタクト電極17の下部とのバリア膜1
2および半導体領域6との間にはシリコンリッチ膜13
およびダメージ領域14が存在しないので、コンタクト
抵抗が小さくなって高性能でしかも高信頼度のコンタク
ト領域とすることができ、半導体集積回路装置の性能お
よび信頼性を向上させることができる。
According to the above-described manufacturing technique of the semiconductor integrated circuit device of the present embodiment, the silicon-rich film 13 formed on the surface layer of the barrier film 12 containing silicon as the barrier film of the contact electrode is formed. The damaged region 14 formed in the semiconductor region 6 whose surface is exposed by the contact hole 11 is formed into a silicon oxide film 15 and a silicon oxide film 16 by an oxidation treatment, and after removing them, a contact electrode 17 is formed in the region. By forming the barrier film 1 with the lower part of the contact electrode 17.
2 and the semiconductor region 6 between the silicon-rich film 13
Also, since the damaged region 14 does not exist, the contact resistance is reduced, and a high-performance and highly-reliable contact region can be obtained, and the performance and reliability of the semiconductor integrated circuit device can be improved.

【0055】また、本実施の形態の半導体集積回路装置
の製造技術によれば、シリコンリッチ膜13とダメージ
領域14を酸化シリコン膜15および酸化シリコン膜1
6にする酸化処理工程とその後のそれらを取り除く工程
は、エッチング用マスクとして使用するフォトレジスト
膜を取り除く工程、層間絶縁膜などの絶縁膜を形成する
際に使用するCVD装置、配線層を形成する際に使用す
るスパッタ装置または拡散工程におけるライト酸化処理
工程などの種々のウエハ処理工程を使用して行うことに
より、容易にしかも簡単な製造工程をもって行うことが
できる。
Further, according to the manufacturing technique of the semiconductor integrated circuit device of the present embodiment, the silicon rich film 13 and the damaged region 14 are formed in the silicon oxide film 15 and the silicon oxide film 1.
In the oxidation treatment step of 6 and the subsequent removal step, a step of removing the photoresist film used as an etching mask, a CVD device used when forming an insulating film such as an interlayer insulating film, and a wiring layer are formed. By carrying out using various wafer processing steps such as a sputtering apparatus used at this time or a light oxidation processing step in the diffusion step, it is possible to carry out easily and with simple manufacturing steps.

【0056】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
Although the invention made by the present inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention. It goes without saying that it can be changed.

【0057】例えば、本発明の半導体集積回路装置は、
半導体素子としてMOSFETに限定されず、CMOS
FETまたはバイポーラトランジスタあるいはそれらを
組み合わせた半導体素子とすることにより、MOS型、
CMOS型またはBiCMOS型の半導体集積回路装置
に適用できる。
For example, the semiconductor integrated circuit device of the present invention is
The semiconductor element is not limited to MOSFET, but may be CMOS
By using FET or bipolar transistor or a semiconductor element combining them, MOS type,
It can be applied to a CMOS type or BiCMOS type semiconductor integrated circuit device.

【0058】また、本発明の半導体集積回路装置は、D
RAM、論理回路またはマイコンなどの種々の半導体集
積回路装置に適用できる。
The semiconductor integrated circuit device of the present invention is
It can be applied to various semiconductor integrated circuit devices such as RAM, logic circuits, and microcomputers.

【0059】[0059]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【0060】(1).本発明の半導体集積回路装置の製
造技術によれば、コンタクト電極のバリア膜としてのシ
リサイド膜などのシリコンを含有しているバリア膜の表
層部に形成されているシリコンリッチ膜とコンタクトホ
ールにより表面が露出している半導体領域に形成されて
いるダメージ領域を酸化処理により酸化シリコン膜にし
た後、その酸化シリコン膜を取り除いた後にその領域に
コンタクト電極を形成するものであることにより、コン
タクト抵抗が小さくなって高性能でしかも高信頼度のコ
ンタクト領域とすることができ、半導体集積回路装置の
性能および信頼性を向上させることができる。
(1). According to the manufacturing technology of the semiconductor integrated circuit device of the present invention, the surface is formed by the contact layer and the silicon-rich film formed in the surface layer portion of the barrier film containing silicon such as the silicide film as the barrier film of the contact electrode. The contact resistance is small because the damaged region formed in the exposed semiconductor region is converted into a silicon oxide film by oxidation treatment and then the contact electrode is formed in that region after removing the silicon oxide film. Therefore, it is possible to form a contact region having high performance and high reliability, and it is possible to improve the performance and reliability of the semiconductor integrated circuit device.

【0061】(2).本発明の半導体集積回路装置の製
造技術によれば、シリコンリッチ膜とダメージ領域を酸
化シリコン膜にする酸化処理工程とその後のその酸化シ
リコン膜を取り除く工程は、エッチング用マスクとして
使用するフォトレジスト膜を取り除く工程、層間絶縁膜
などの絶縁膜を形成する際に使用するCVD装置、配線
層を形成する際に使用するスパッタ装置または拡散工程
におけるライト酸化処理工程などの種々のウエハ処理工
程を使用して行うことができることにより、容易にしか
も簡単な製造工程をもって行うことができる。
(2). According to the manufacturing technology of the semiconductor integrated circuit device of the present invention, the step of oxidizing the silicon rich film and the damaged region into the silicon oxide film and the subsequent step of removing the silicon oxide film are performed using the photoresist film used as the etching mask. Various wafer processing steps such as a removal step, a CVD apparatus used for forming an insulating film such as an interlayer insulating film, a sputtering apparatus used for forming a wiring layer, or a light oxidation processing step in a diffusion step. Since it can be performed in a simple manner, it can be performed with a simple manufacturing process.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 1 is a schematic cross-sectional view showing a manufacturing process of a semiconductor integrated circuit device which is an embodiment of the present invention.

【図2】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 2 is a schematic sectional view showing a manufacturing process of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図3】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 3 is a schematic sectional view showing a manufacturing process of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図4】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 4 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図5】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 5 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図6】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 6 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図7】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 7 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;

【符号の説明】[Explanation of symbols]

1 半導体基板 2 フィールド絶縁膜 3 ゲート絶縁膜 4 ゲート電極 5 絶縁膜 6 半導体領域 7 側壁絶縁膜 8 絶縁膜 9 フォトレジスト膜 10 コンタクトホール 11 コンタクトホール 12 バリア膜 13 シリコンリッチ膜 14 ダメージ領域 15 酸化シリコン膜 16 酸化シリコン膜 17 コンタクト電極 1 semiconductor substrate 2 field insulating film 3 gate insulating film 4 gate electrode 5 insulating film 6 semiconductor region 7 sidewall insulating film 8 insulating film 9 photoresist film 10 contact hole 11 contact hole 12 barrier film 13 silicon rich film 14 damage region 15 silicon oxide Film 16 Silicon oxide film 17 Contact electrode

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 基板の半導体領域における第1の活性領
域および第2の活性領域に半導体素子が形成されてお
り、前記第1の活性領域におけるコンタクトホールに形
成されているコンタクト電極の下部のシリコンを含有し
ているバリア膜の表層部にはシリコンリッチ膜が取り除
かれており、前記第2の活性領域におけるコンタクトホ
ールに形成されているコンタクト電極の下部の半導体領
域にはダメージ領域が取り除かれていることを特徴とす
る半導体集積回路装置。
1. A semiconductor element is formed in a first active region and a second active region in a semiconductor region of a substrate, and silicon under a contact electrode formed in a contact hole in the first active region is formed. The silicon-rich film is removed from the surface layer portion of the barrier film containing Al, and the damaged region is removed from the semiconductor region below the contact electrode formed in the contact hole in the second active region. A semiconductor integrated circuit device characterized in that.
【請求項2】 請求項1記載の半導体集積回路装置にお
いて、前記シリコンを含有しているバリア膜は、高融点
金属とシリコンとを含有している高融点金属シリサイド
膜であることを特徴とする半導体集積回路装置。
2. The semiconductor integrated circuit device according to claim 1, wherein the barrier film containing silicon is a refractory metal silicide film containing refractory metal and silicon. Semiconductor integrated circuit device.
【請求項3】 請求項1または2記載の半導体集積回路
装置において、半導体素子は、MOSFETであること
を特徴とする半導体集積回路装置。
3. The semiconductor integrated circuit device according to claim 1 or 2, wherein the semiconductor element is a MOSFET.
【請求項4】 基板の半導体領域における第1の活性領
域および第2の活性領域に半導体素子を形成した後、前
記基板の上に絶縁膜を形成した後、前記絶縁膜の選択的
な領域にコンタクトホールを形成する工程と、 前記第1の活性領域におけるコンタクトホールにより表
面が露出している半導体領域の表面にシリコンを含有し
ているバリア膜を形成する工程と、 前記第1の活性領域におけるコンタクトホールにより表
面が露出しているバリア膜の表層部に形成されているシ
リコンリッチ膜および前記第2の活性領域におけるコン
タクトホールにより表面が露出している半導体領域に形
成されているダメージ領域を酸化シリコン膜に変化させ
る酸化処理工程と、 前記第1の活性領域におけるコンタクトホールにより表
面が露出している酸化シリコン膜および前記第2の活性
領域におけるコンタクトホールにより表面が露出してい
る酸化シリコン膜を取り除く工程と、 前記第1の活性領域におけるコンタクトホールにより表
面が露出しているバリア膜および前記第2の活性領域に
おけるコンタクトホールにより表面が露出している半導
体領域の表面にコンタクト電極を形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。
4. A semiconductor device is formed on a first active region and a second active region of a semiconductor region of a substrate, an insulating film is formed on the substrate, and then a selective region of the insulating film is formed. A step of forming a contact hole; a step of forming a barrier film containing silicon on a surface of a semiconductor region whose surface is exposed by the contact hole in the first active region; The silicon-rich film formed on the surface layer of the barrier film whose surface is exposed by the contact hole and the damaged region formed on the semiconductor region whose surface is exposed by the contact hole in the second active region are oxidized. An oxidation treatment step for changing to a silicon film, and an oxide silicon surface exposed by a contact hole in the first active region. Removing the silicon oxide film whose surface is exposed by the contact hole in the second active region, and the barrier film and the second film exposed by the contact hole in the first active region. And a step of forming a contact electrode on the surface of the semiconductor region whose surface is exposed by the contact hole in the active region.
【請求項5】 請求項4記載の半導体集積回路装置の製
造方法において、前記シリコンを含有しているバリア膜
は、高融点金属とシリコンとからなる高融点金属シリサ
イド膜であることを特徴とする半導体集積回路装置の製
造方法。
5. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the silicon-containing barrier film is a refractory metal silicide film made of refractory metal and silicon. Manufacturing method of semiconductor integrated circuit device.
【請求項6】 請求項4または5記載の半導体集積回路
装置の製造方法において、前記酸化処理工程は、酸素ガ
スを用いたアッシャ処理であることを特徴とする半導体
集積回路装置の製造方法。
6. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the oxidation treatment step is an asher treatment using oxygen gas.
【請求項7】 請求項4〜6のいずれか1項に記載の半
導体集積回路装置の製造方法において、前記酸化処理工
程は、フォトレジスト膜を取り除く工程と同時に行うこ
とを特徴とする半導体集積回路装置の製造方法。
7. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the oxidation treatment step is performed simultaneously with the step of removing the photoresist film. Device manufacturing method.
【請求項8】 請求項4〜7のいずれか1項に記載の半
導体集積回路装置のの製造方法において、前記酸化処理
工程は、他の工程により使用している製造装置によりウ
エハ処理を行った後、前記製造装置に酸素ガスを流すこ
とによりその製造装置を使用した酸化処理であることを
特徴とする半導体集積回路装置の製造方法。
8. The method for manufacturing a semiconductor integrated circuit device according to claim 4, wherein in the oxidation process, a wafer is processed by a manufacturing device used by another process. Then, a method for manufacturing a semiconductor integrated circuit device is characterized in that an oxidizing process is performed by using an oxygen gas flowing through the manufacturing apparatus.
【請求項9】 請求項4または5記載の半導体集積回路
装置の製造方法において、前記酸化処理工程は、拡散工
程におけるライト酸化処理であることを特徴とする半導
体集積回路装置の製造方法。
9. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the oxidation process is a light oxidation process in a diffusion process.
JP04935796A 1996-03-06 1996-03-06 Manufacturing method of semiconductor integrated circuit device Expired - Fee Related JP3686470B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04935796A JP3686470B2 (en) 1996-03-06 1996-03-06 Manufacturing method of semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04935796A JP3686470B2 (en) 1996-03-06 1996-03-06 Manufacturing method of semiconductor integrated circuit device

Publications (2)

Publication Number Publication Date
JPH09246208A true JPH09246208A (en) 1997-09-19
JP3686470B2 JP3686470B2 (en) 2005-08-24

Family

ID=12828776

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04935796A Expired - Fee Related JP3686470B2 (en) 1996-03-06 1996-03-06 Manufacturing method of semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JP3686470B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170729A (en) * 2008-01-17 2009-07-30 Spansion Llc Method of manufacturing semiconductor device
JP2014112746A (en) * 2014-03-27 2014-06-19 Spansion Llc Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170729A (en) * 2008-01-17 2009-07-30 Spansion Llc Method of manufacturing semiconductor device
JP2014112746A (en) * 2014-03-27 2014-06-19 Spansion Llc Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP3686470B2 (en) 2005-08-24

Similar Documents

Publication Publication Date Title
US5654216A (en) Formation of a metal via structure from a composite metal layer
JPH07273063A (en) Semiconductor device and its manufacture
US7807564B2 (en) Method and structure for low-k interlayer dielectric layer
US6576508B2 (en) Formation of a frontside contact on silicon-on-insulator substrate
US5861673A (en) Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
US5895975A (en) Optimized process for creating and passivating a metal pillar via structure located between two metal interconnect structures
US20230307231A1 (en) Semiconductor-on-insulator (soi) substrate and method for forming
US5668401A (en) Chessboard pattern layout for scribe lines
US6638816B2 (en) Integrated circuit device with MIM capacitance circuit and method of manufacturing the same
CN112435983B (en) Metal interconnect structure and method for fabricating the same
JP3686470B2 (en) Manufacturing method of semiconductor integrated circuit device
US7326606B2 (en) Semiconductor processing methods
JP2002050702A (en) Semiconductor device
US20030036276A1 (en) Method for forming high resistance resistor with integrated high voltage device process
JPH11111843A (en) Semiconductor integrated circuit device and its manufacture
US6177355B1 (en) Pad etch process capable of thick titanium nitride arc removal
US5905306A (en) Metal contact to a novel polysilicon contact extension
JPH10200096A (en) Mos field-effect transistor and its manufacturing method
KR100194656B1 (en) Semiconductor device manufacturing method
JPH10189759A (en) Semiconductor integrated circuit device and fabrication thereof
JPH09129728A (en) Semiconductor integrated circuit device and manufacture thereof
JP2000040700A (en) Manufacture of semiconductor device
JP2004140263A (en) Method for substrate treatment and method for forming wiring structure
JPH1167724A (en) Slective etching method for polycrystalline silicon film and manufacture of semiconductor device using the same
JPH0629521A (en) Manufacture of mos field-effect transistor

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050603

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080610

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090610

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100610

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110610

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110610

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110610

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120610

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120610

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130610

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130610

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140610

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees