JPH09245694A - Electron-source substrate, its manufacture, and image display device - Google Patents

Electron-source substrate, its manufacture, and image display device

Info

Publication number
JPH09245694A
JPH09245694A JP5338596A JP5338596A JPH09245694A JP H09245694 A JPH09245694 A JP H09245694A JP 5338596 A JP5338596 A JP 5338596A JP 5338596 A JP5338596 A JP 5338596A JP H09245694 A JPH09245694 A JP H09245694A
Authority
JP
Japan
Prior art keywords
wiring
electron
electrode
source substrate
electron source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5338596A
Other languages
Japanese (ja)
Inventor
Hiroaki Toshima
博彰 戸島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP5338596A priority Critical patent/JPH09245694A/en
Publication of JPH09245694A publication Critical patent/JPH09245694A/en
Pending legal-status Critical Current

Links

Landscapes

  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an electron-source substrate in which a positioning margin for the process of forming an interlayer insulating layer is large enough to reduce the time for the process. SOLUTION: In a matrix wiring board on the surface of which first wiring 2 and second wiring 4 that cross almost at right angles via an interlayer insulating layer 3 are formed, a pair of roughly trapezoidal element electrodes 1, 1 connected to the first 2 and second 4 wiring are formed in the regions of the matrix wiring board which are surrounded by the first 2 and second 4 wiring. An electron emitting part is formed in the microclearance 5 between the pair of element electrodes 1, 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、電子源基板、特に
表面伝導型電子放出素子を2次元平面上に複数個配設し
た電子源基板、その製造方法、及び電子源基板を組み込
んだ画像表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron source substrate, particularly an electron source substrate having a plurality of surface conduction electron-emitting devices arranged on a two-dimensional plane, a method for manufacturing the same, and an image display incorporating the electron source substrate. Regarding the device.

【0002】[0002]

【従来の技術】従来、電子放出素子としては、熱電子源
と冷陰極電子源の2種類が知られている。冷陰極電子源
には、電界放出型(以下、FEと記す)、金属/絶縁層
/金属型(以下、MIMと記す)や表面伝導型電子放出
素子等がある。
2. Description of the Related Art Conventionally, two types of electron-emitting devices, a thermionic electron source and a cold cathode electron source, are known. The cold cathode electron source includes a field emission type (hereinafter, referred to as FE), a metal / insulating layer / metal type (hereinafter, referred to as MIM), a surface conduction type electron emission element, and the like.

【0003】FE型の例としては、W.P.Dyke & W.W.Dol
an, “Field emission”, Advancein Electron Physici
s, 8, 89 (1956)或いはC.A.Spindt, “Physical Proper
ties of thin-film field emission cathodes with mol
ybdenum”, J.Appl.Phys.,47, 5248 (1976) 等が知られ
ている。
As an example of the FE type, WPDyke & WWDol
an, “Field emission”, Advancein Electron Physici
s, 8, 89 (1956) or CASpindt, “Physical Proper
ties of thin-film field emission cathodes with mol
ybdenum ”, J.Appl.Phys., 47, 5248 (1976) are known.

【0004】MIM型の例としては、C.A.Mead, “The
tunnel-emission amplifier, J. Appl. Phys., 32, 646
(1961) が知られている。
As an example of the MIM type, CAMead, “The
tunnel-emission amplifier, J. Appl. Phys., 32, 646
(1961) is known.

【0005】表面伝導型電子放出素子の例としては、M.
I.Elinson, Radio Eng. Electron Phys., 10, (1965)]
等がある。
As an example of the surface conduction electron-emitting device, M.
I. Elinson, Radio Eng. Electron Phys., 10, (1965)]
Etc.

【0006】表面伝導型電子放出素子は基板上に形成さ
れた小面積の薄膜に、膜面に平行に電流を流すことによ
り、電子放出が生ずる現象を利用するものである。この
表面伝導型電子放出素子としては、前記Elinson 等によ
るSnO2 薄膜を用いたもの、Au薄膜によるもの[G.
Dittmer:“Thin Solid Films", 9, 317 (1972)]、In2
3 /SnO2 薄膜によるもの[M.Hartwell and C.G.
Fonstad: “IEEE Trans. ED Conf.”,519 (1975)]、カ
ーボン薄膜によるもの[荒木久他:真空、第26巻、第
1号、22ページ(1983)]等が報告されている。
The surface conduction electron-emitting device utilizes a phenomenon in which electron emission occurs when a current is passed through a thin film having a small area formed on a substrate in parallel with the film surface. Examples of the surface conduction electron-emitting device include a device using a SnO 2 thin film by Elinson et al., And a device using an Au thin film [G.
Dittmer: “Thin Solid Films”, 9, 317 (1972)], In 2
O 3 / SnO 2 thin film [M.Hartwell and CG
Fonstad: “IEEE Trans. ED Conf.”, 519 (1975)], a carbon thin film [Hisashi Araki et al .: Vacuum, Vol. 26, No. 1, page 22 (1983)] and the like are reported.

【0007】これらの表面伝導型電子放出素子の典型的
な素子構成として、前述のM.Hartwellの素子構成を図1
4に示す。同図において141は、基板である。142
は導電性薄膜で、スパッタリングで形成されたH型形状
の金属酸化物薄膜等からなり、後述するフォーミングと
呼ばれる通電処理により電子放出部143が形成され
る。
As a typical device configuration of these surface conduction electron-emitting devices, the above-described device configuration of M. Hartwell is shown in FIG.
It is shown in FIG. In the figure, reference numeral 141 denotes a substrate. 142
Denotes an H-shaped metal oxide thin film or the like formed by sputtering, and the electron emission portion 143 is formed by an energization process called forming described below.

【0008】従来、これらの表面伝導型電子放出素子に
おいては、電子放出を行う前に導電性薄膜142を予め
フォーミングと呼ばれる通電処理することによって、電
子放出部143を形成するのが一般的であった。すなわ
ち、通電フォーミングとは、前記導電性薄膜142の両
端に直流電圧、或いは非常にゆっくりとした昇電圧、例
えば1V/分程度を印加通電し、導電性薄膜を局所的に
破壊、変形もしくは変質せしめ、電気的に高抵抗な状態
にした電子放出部143を形成することである。なお電
子放出部143は導電性薄膜142の一部に亀裂が発生
し、その亀裂付近から電子放出が行われる場合もある。
Conventionally, in these surface-conduction electron-emitting devices, the electron-emitting portion 143 is generally formed by subjecting the conductive thin film 142 to an energization process called forming before performing electron emission. Was. That is, the energization forming means that a direct current voltage or a very slow rising voltage, for example, about 1 V / min is applied to both ends of the conductive thin film 142, and the conductive thin film is locally destroyed, deformed or altered. That is, the electron emitting portion 143 is formed in an electrically high resistance state. In the electron emitting portion 143, a crack may be generated in a part of the conductive thin film 142, and electrons may be emitted from the vicinity of the crack.

【0009】上記表面伝導型電子放出素子を多数配列し
て電子源基板を製造する方法としては、従来フォトリソ
グラフィーによっていた(特開平6ー12997)。し
かし、この場合には、層間絶縁層近傍における不具合
による上下配線間で短絡が生じ易い、製造工程におけ
る位置合わせマージンが小さく時間工数が大きい、等の
問題があった。
As a method of manufacturing an electron source substrate by arranging a large number of the surface conduction electron-emitting devices, photolithography has been conventionally used (Japanese Patent Laid-Open No. 6-12997). However, in this case, there are problems that a short circuit is likely to occur between the upper and lower wirings due to a defect near the interlayer insulating layer, a positioning margin in the manufacturing process is small, and a time man-hour is large.

【0010】[0010]

【発明が解決しようとする課題】本発明は上記事情に鑑
みなされたもので、その目的とするところは、上記問題
を解決した電子源基板、その製造方法、及び画像表示装
置を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide an electron source substrate, a method of manufacturing the same, and an image display device which solve the above problems. is there.

【0011】[0011]

【課題を解決するための手段】上記目的を達成するため
に、本発明は層間絶縁層を介して互いに略直交する第1
の配線と第2の配線とを基板面に形成したマトリクス配
線基板と、第1の配線と第2の配線とで囲まれた各領域
にそれぞれ配設されると共に第1の配線と第2の配線と
にそれぞれ接続された一対の素子電極及び前記一対の素
子電極間に形成された電子放出部を有する導電性薄膜と
を有する電子源基板において、前記一対の素子電極が略
直角三角形の電極部及び前記電極部に一体に形成された
接続部とからなり前記一対の電極部の三角形の斜辺部を
たがいに所定間隔離間して対向して配設すると共に各接
続部を前記第1の配線又は第2の配線にそれぞれ接続す
ることにより、電子放出部が第1の配線及び第2の配線
から略等距離に形成されていることを特徴とする電子源
基板を提案するものである。
In order to achieve the above object, the present invention provides a first embodiment in which the layers are substantially orthogonal to each other with an interlayer insulating layer interposed therebetween.
And a second wiring are formed on the substrate surface of the matrix wiring board, and the first wiring and the second wiring are arranged in respective regions surrounded by the first wiring and the second wiring. In an electron source substrate having a pair of element electrodes respectively connected to wiring and a conductive thin film having an electron emission portion formed between the pair of element electrodes, the pair of element electrodes are substantially right triangle electrode portions. And a pair of connecting portions integrally formed with the electrode portion, the pair of electrode portions are arranged so as to face each other with a predetermined distance therebetween, and each connecting portion is provided with the first wiring or The present invention proposes an electron source substrate characterized in that an electron emitting portion is formed at substantially equal distances from the first wiring and the second wiring by connecting to the second wiring, respectively.

【0012】また本発明は、上記の電子源基板の製造方
法において、まず基板上に素子電極を形成し、次いで第
1の配線を形成することを特徴とする電子源基板の製造
方法である。
Further, the present invention is the above-mentioned method for manufacturing an electron source substrate, characterized in that the element electrode is first formed on the substrate, and then the first wiring is formed.

【0013】また本発明は上記の電子源基板の製造方法
において、まず基板上に素子電極対を形成し、次いで一
対の素子電極の一方の電極の接続部に重ねて第1の配線
を形成し、次いで第1の配線の上面を覆って層間絶縁層
を形成した後、一対の素子電極の他方の電極の接続部に
重ねて第2の配線を形成することを特徴とする電子源基
板の製造方法である。
In the method for manufacturing an electron source substrate according to the present invention, first, an element electrode pair is formed on the substrate, and then a first wiring is formed so as to overlap the connection portion of one of the pair of element electrodes. Then, after manufacturing an interlayer insulating layer covering the upper surface of the first wiring, the second wiring is formed so as to overlap with the connection portion of the other electrode of the pair of element electrodes, and the manufacturing of the electron source substrate characterized by the above-mentioned. Is the way.

【0014】また本発明は上記の電子源基板の製造方法
において、まず基板上に素子電極を形成し、次いで一対
の素子電極の一方の電極の接続部に重ねて第1の配線を
形成し、次いで一対の素子電極の他方の電極の接続部に
重ねると共に前記接続部上方に接続用切り欠き部を有す
る層間絶縁層を第1の配線と直交させて形成した後、層
間絶縁層の上面に第2の配線を形成することを特徴とす
る電子源基板の製造方法である。
In the method for manufacturing an electron source substrate according to the present invention, first, an element electrode is formed on the substrate, and then a first wiring is formed so as to overlap with a connection portion of one of the pair of element electrodes. Then, an interlayer insulating layer having a connection cutout portion is formed above the connection portion so as to overlap the connection portion of the other electrode of the pair of element electrodes so as to be orthogonal to the first wiring, and then, is formed on the upper surface of the interlayer insulating layer. The method of manufacturing an electron source substrate is characterized by forming two wirings.

【0015】また本発明は上記の電子源基板の製造方法
において、まず基板上に素子電極対を形成し、次いで一
対の素子電極の一方の電極の接続部に重ねて第1の配線
を形成し、次いで第1の配線の上面であってかつ第1の
配線と第2の配線との交差予定部を覆って層間絶縁層を
形成した後、一対の素子電極の他方の電極の接続部に重
ねて第2の配線を形成することを特徴とする電子源基板
の製造方法である。
In the method for manufacturing an electron source substrate according to the present invention, first, an element electrode pair is formed on the substrate, and then a first wiring is formed so as to overlap the connecting portion of one of the pair of element electrodes. Then, after forming an interlayer insulating layer on the upper surface of the first wiring and covering the planned intersection portion of the first wiring and the second wiring, it is overlaid on the connection portion of the other electrode of the pair of element electrodes. And a second wiring is formed to form the electron source substrate.

【0016】また本発明は第1の配線、第2の配線、層
間絶縁層、又は素子電極を厚膜印刷法によって形成する
上記の電子源基板の製造方法である。
The present invention is also the above-mentioned method for manufacturing an electron source substrate, in which the first wiring, the second wiring, the interlayer insulating layer, or the device electrode is formed by the thick film printing method.

【0017】また本発明は電子放出素子が導電性薄膜に
通電処理を施すことにより電子放出部が形成される表面
伝導型電子放出素子である上記の電子源基板の製造方法
である。
The present invention is also the method for producing the above-mentioned electron source substrate, which is a surface conduction electron-emitting device in which the electron-emitting device is provided with an electron-emitting portion by subjecting a conductive thin film to an electric current treatment.

【0018】また本発明は上記製造方法によって製造さ
れた電子源基板である。
Further, the present invention is an electron source substrate manufactured by the above manufacturing method.

【0019】また本発明は上記電子源基板の各電子放出
素子と対向する位置に、電子の照射により可視光を発す
る蛍光体を配設することにより画素を形成せしめる画像
表示装置である。
The present invention is also an image display device in which a pixel is formed by disposing a phosphor that emits visible light when irradiated with electrons, at a position facing each electron-emitting device on the electron source substrate.

【0020】本発明は上記構成とすることにより、単純
マトリクス配線基板において、 第1の配線(第2の配線)に接続される素子電極が隣
接する2つの第2の配線(第1の配線)の中央に配置で
きる。 素子電極を略台形とすることにより、一対の素子電極
で形成する微小間隙内の各点から第1の配線および第2
の配線に至る距離が略等しくなる。
According to the present invention having the above structure, in the simple matrix wiring substrate, two second wirings (first wirings) adjacent to the element electrodes connected to the first wirings (second wirings) are provided. It can be placed in the center of. By making the element electrode substantially trapezoidal, the first wiring and the second wiring are formed from each point in the minute gap formed by the pair of element electrodes.
The distances to the wirings are almost equal.

【0021】これらによって、 (A)上記の場合、素子電極の接続箇所が隣接する配
線から最も遠い位置になるため、第1の配線と第2の配
線との短絡が著しく低減する。 (B)上記の場合、一対の素子電極によって構成され
る微小間隙の長さは、設計上最も長くすることができ
る。 (C)上記の場合、各配線から微小間隙内の任意の各
点までの距離が等しくなるので、電位分布が改善され
る。
As a result, (A) In the above case, the connection point of the element electrode is located farthest from the adjacent wiring, so that the short circuit between the first wiring and the second wiring is significantly reduced. (B) In the above case, the length of the minute gap formed by the pair of element electrodes can be the longest in terms of design. (C) In the above case, since the distance from each wiring to each arbitrary point in the minute gap becomes equal, the potential distribution is improved.

【0022】[0022]

【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings.

【0023】図1に、本発明の電子源基板に用いる代表
的な電子放出素子の構成(平面図)を示す。
FIG. 1 shows a configuration (plan view) of a typical electron-emitting device used for the electron source substrate of the present invention.

【0024】図2に、その製造方法の工程フロー図を示
す。図中、1は素子電極、2は第1の配線(信号側配線
又は走査側配線)、3は第1の配線と第2の配線との間
の層間絶縁層、4は第2の配線(走査側配線又は信号側
配線)、5は素子電極により形成される微小間隙であ
る。この微小間隙の部分に、電子放出部形成用膜が形成
される。
FIG. 2 shows a process flow chart of the manufacturing method. In the figure, 1 is an element electrode, 2 is a first wiring (signal side wiring or scanning side wiring), 3 is an interlayer insulating layer between the first wiring and the second wiring, and 4 is a second wiring ( Scanning side wiring or signal side wiring) 5 is a minute gap formed by the element electrodes. A film for forming an electron emitting portion is formed in this minute gap portion.

【0025】以下、図2の工程フロー図にしたがって、
本発明による電子源基板の製造方法を詳細に説明する。
Hereinafter, according to the process flow chart of FIG.
The method of manufacturing the electron source substrate according to the present invention will be described in detail.

【0026】まず、予め洗浄された基板に、左右非等長
構造をもった素子電極1を形成する(図2(a))。本
電極は、導電性薄膜と上下各配線とのオーム接触を良好
にするために設けられるものである。通常、導電性薄膜
は、配線用の導体層と比べて著しく薄い膜であるため、
「ヌレ性」、「膜厚保持性」等の問題を回避するために
設けているものである。
First, the device electrode 1 having a left-right non-equal length structure is formed on a previously washed substrate (FIG. 2A). The present electrode is provided for improving ohmic contact between the conductive thin film and each of the upper and lower wirings. Normally, the conductive thin film is a film that is significantly thinner than the conductor layer for wiring,
It is provided in order to avoid problems such as “wetting property” and “film thickness retention property”.

【0027】前記素子電極1は一体に形成した略直角三
角形状の電極部15と、略長方形状の接続部17とから
なり、全体として略台形状である。一対の素子電極1、
1は前記略直角三角形の電極部15の斜辺19を互いに
対向させて所定間隔離れて配設することにより、微小間
隔5を形成している。
The device electrode 1 is composed of a substantially right-angled triangular electrode portion 15 and a substantially rectangular connecting portion 17 which are integrally formed, and has a substantially trapezoidal shape as a whole. A pair of device electrodes 1,
The reference numeral 1 forms a minute gap 5 by arranging the hypotenuses 19 of the substantially right-angled triangular electrode portion 15 so as to face each other and separated by a predetermined distance.

【0028】ここで、本発明の特徴について述べると、
一対の素子電極により形成された微小間隙5内の任意の
点が、素子電極と接続する第1の配線及び第2の配線の
各配線の接続部から等距離になるように素子電極のパタ
ーンを形成することにある。
The features of the present invention will be described below.
The pattern of the element electrode is formed so that an arbitrary point in the minute gap 5 formed by the pair of element electrodes is equidistant from the connection portion of each wiring of the first wiring and the second wiring connected to the element electrode. To form.

【0029】この構成により、後述する実施例1に示す
ように素子電極1と第2の配線4との接続部分を層間絶
縁層3に形成する際に自由度が増す。好ましいこの例と
しては、隣接する2本の第1の配線のちょうど中点部分
に接続部分を形成することである。一般に印刷ペースト
による配線は印刷時にダレ等により、配線幅が若干広が
るが、上記のような構成により、ダレ等による上下間配
線の短絡が著しく低減される。
With this structure, the degree of freedom is increased when the connecting portion between the device electrode 1 and the second wiring 4 is formed in the interlayer insulating layer 3 as shown in Example 1 described later. A preferable example of this is to form a connecting portion at the midpoint of two adjacent first wirings. In general, the wiring formed by the printing paste has a slightly widened wiring width due to sagging or the like during printing, but the above-described configuration significantly reduces short circuits between upper and lower wiring due to sagging or the like.

【0030】さらに、最も良い例は後述する実施例2に
示すように、素子電極形成工程のすぐ次の工程にて第2
の配線を形成することである。こうすることにより、層
間絶縁層に接続部分を形成する必要がなくなる。したが
って、印刷ペーストのダレ等による問題は回避される。
Further, the best example is the second step in the step immediately following the element electrode forming step, as shown in Example 2 described later.
Wiring is formed. By doing so, it is not necessary to form a connecting portion in the interlayer insulating layer. Therefore, problems due to sagging of the printing paste and the like are avoided.

【0031】電極の形成方法としては、真空蒸着法、ス
パッタリング法、プラズマCVD法等の真空系を用いる
方法や、溶媒に金属成分及びガラス成分を混合した厚膜
ペーストを印刷、焼成することにより形成する厚膜印刷
法がある。
As a method for forming the electrodes, a method using a vacuum system such as a vacuum vapor deposition method, a sputtering method, a plasma CVD method or the like is formed by printing and firing a thick film paste in which a solvent is mixed with a metal component and a glass component. There is a thick film printing method.

【0032】本発明の効果を最大限に引き出すには、フ
ォトリソ工程を必要としない厚膜印刷法を用いることに
よって最も工程及び時間工数の短縮を図ることができ
る。しかしながら素子電極の膜厚は薄いことが望まし
い。そこで、厚膜印刷法を用いる場合は、その際使用す
るペーストとして、有機金属化合物により構成された所
謂MODペーストを使用することが好ましい。もちろ
ん、これ以外の成膜方法を用いても差し支えなく、ま
た、構成材料としては、電気伝導性のある材料であれ
ば、特に限定されるものではない。
In order to maximize the effects of the present invention, a thick film printing method which does not require a photolithography process can be used to reduce the number of processes and time required most. However, it is desirable that the film thickness of the device electrode be small. Therefore, when the thick film printing method is used, it is preferable to use a so-called MOD paste composed of an organometallic compound as the paste used at that time. Of course, other film formation methods may be used, and the constituent materials are not particularly limited as long as they are electrically conductive materials.

【0033】さらに、本発明の内、最も簡単な工程を構
成する場合には、既述の素子電極1、さらには外部回路
との接続用電極(不図示)との部分を同時に形成するこ
とが可能である。この場合も、厚膜印刷法を用いること
が簡便であるが、もちろんスパッタリング法等により成
膜し、フォトリソ法によりパターンを形成しても、一向
に構わない。
Further, in the case of constituting the simplest process of the present invention, it is possible to simultaneously form the above-mentioned element electrode 1 and a portion with an electrode (not shown) for connection with an external circuit. It is possible. Also in this case, it is easy to use the thick film printing method, but it goes without saying that the film may be formed by the sputtering method or the like and the pattern may be formed by the photolithography method.

【0034】次に、第1の配線2を形成する(図2
(b))。配線2の形成方法には、素子電極1の形成方
法と同様の形成方法が適用可能であるが、配線2の場合
には、素子電極1と異なり、膜厚は厚い方が電気抵抗を
低減でき有利である。そこで、厚膜印刷を用いるのが有
利である。もちろん、薄膜配線の適用も可能であるが、
膜厚を厚くするのには時間が必要であり、また、極厚膜
は、現実性がない。
Next, the first wiring 2 is formed (see FIG. 2).
(B)). A method similar to the method of forming the element electrode 1 can be applied to the method of forming the wiring 2. However, in the case of the wiring 2, unlike the element electrode 1, a thicker film can reduce electric resistance. It is advantageous. Therefore, it is advantageous to use thick film printing. Of course, thin film wiring can be applied,
It takes time to increase the film thickness, and the extremely thick film is not realistic.

【0035】次に、層間絶縁層3を形成する(図2
(c))。ここで、図1及び図2においては例(最も複
雑な例)として、層間絶縁層に第2の配線4との接続用
切り欠き部20(凹型のパターン)を形成してある。
Next, the interlayer insulating layer 3 is formed (FIG. 2).
(C)). Here, as an example (the most complicated example) in FIGS. 1 and 2, a cutout portion 20 (concave pattern) for connection with the second wiring 4 is formed in the interlayer insulating layer.

【0036】層間絶縁層の構成材料としては、絶縁性を
保てるものであればよく、例えばSiO2 薄膜、金属成
分を含まない厚膜ペーストによる膜等がある。
The constituent material of the interlayer insulating layer may be any material as long as it can maintain the insulating property, and examples thereof include a SiO 2 thin film and a film made of a thick film paste containing no metal component.

【0037】次に、第2の配線4を形成する(図2
(d))。形成方法は第1の配線2と同様の方法が適用
可能である。
Next, the second wiring 4 is formed (see FIG. 2).
(D)). As a forming method, a method similar to that of the first wiring 2 can be applied.

【0038】最後に、導電性薄膜を形成して、冷陰極電
子ビーム源用の素子(1素子分)が完成する。成膜方法
及び電子放出部分の形成方法は、従来の方法をそのまま
適用することが可能である(後述)。
Finally, a conductive thin film is formed to complete an element (one element) for the cold cathode electron beam source. As the film forming method and the electron emitting portion forming method, a conventional method can be applied as it is (described later).

【0039】本図では、一素子部分のみを図示してある
が、これを複数個、同時に形成するようにすることで、
単純マトリクス構成の電子源基板の構成が完成する。
Although only one element portion is shown in the figure, by forming a plurality of elements at the same time,
The configuration of the electron source substrate having the simple matrix configuration is completed.

【0040】なお、マトリクス構成については、さらに
簡単な構成にすることも可能で、例えば、実施例2に示
すように素子電極を形成する工程の次工程で走査側配線
を形成すれば、実施例1の複雑な例のような、層間絶縁
層に凹型の部分を形成することなく、素子電極と走査側
の配線の接続が可能となる。
It should be noted that the matrix structure may be a simpler structure. For example, if the scan side wiring is formed in the step subsequent to the step of forming the element electrodes as shown in the second embodiment, It is possible to connect the device electrodes to the wiring on the scanning side without forming a concave portion in the interlayer insulating layer as in the complicated example of No. 1.

【0041】本発明は、画像表示装置の中でも、表面伝
導型電子放出素子を用いた単純マトリクス方式の画像表
示装置において、また特に厚膜印刷法を用いた製造方法
において、優れた効果をもたらすものである。
Among the image display devices, the present invention provides excellent effects in a simple matrix type image display device using surface conduction electron-emitting devices, and particularly in a manufacturing method using a thick film printing method. Is.

【0042】表面伝導型電子放出素子の代表的な構成、
製造方法及び特性については、例えば特開平2−568
22に開示されている。
Typical structure of surface conduction electron-emitting device,
For the manufacturing method and characteristics, see, for example, JP-A-2-568.
22.

【0043】以下に、本発明にかかわる表面伝導型電子
放出素子の基本的な構成と製造方法及び特性について概
説する。図3(a)は、本発明にかかわる模式的な電子
放出素子の構成を示す図面(原理図)である。図におい
て、31は基板、35と36は素子電極、34は導電性
薄膜、33は電子放出部である。また、37、38はそ
れぞれ図2における上配線及び下配線に相当する配線部
分である。
The basic structure, manufacturing method and characteristics of the surface conduction electron-emitting device according to the present invention will be outlined below. FIG. 3A is a drawing (principle diagram) showing a schematic structure of an electron-emitting device according to the present invention. In the figure, 31 is a substrate, 35 and 36 are device electrodes, 34 is a conductive thin film, and 33 is an electron emitting portion. Further, 37 and 38 are wiring portions corresponding to the upper wiring and the lower wiring in FIG. 2, respectively.

【0044】導電性薄膜34の具体例としては、Pd,
Ru,Ag,Au,Ti,In,Cu,Cr,Fe,Z
n,Sn,Ta,W,Pb等の金属、PdO,SnO
2 ,In23 ,PbO,Sb23 等の酸化物、Hf
2 ,LaB6 ,CeB6 ,YB4 ,GdB4 等のホウ
化物、TiC,ZrC,HfC,TaC,SiC,WC
等の炭化物、TiN,ZrN,HfN等の窒化物、S
i,Ge等の半導体、さらにはカーボン等である。
Specific examples of the conductive thin film 34 include Pd,
Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Z
n, Sn, Ta, W, Pb and other metals, PdO, SnO
Oxides such as 2 , In 2 O 3 , PbO and Sb 2 O 3 , Hf
Borides of B 2 , LaB 6 , CeB 6 , YB 4 , GdB 4, etc., TiC, ZrC, HfC, TaC, SiC, WC
Such as carbides, TiN, ZrN, HfN and other nitrides, S
It is a semiconductor such as i or Ge, or carbon.

【0045】また、該薄膜の形成方法としては、真空蒸
着法、スパッタリング法、化学的気相成長法、分散塗布
法、ディッピング法、スピナー法等がある。
As the method of forming the thin film, there are a vacuum vapor deposition method, a sputtering method, a chemical vapor deposition method, a dispersion coating method, a dipping method, a spinner method and the like.

【0046】表面伝導型電子放出素子の形成方法として
は様々な方法が考えられるが、その一例を図4に示す。
34は導電性薄膜で、例えば微粒子膜が挙げられる。
Various methods are conceivable for forming the surface conduction electron-emitting device, and one example thereof is shown in FIG.
A conductive thin film 34 is, for example, a fine particle film.

【0047】なお、ここで述べる微粒子膜とは複数の微
粒子が集合した膜であり、その微細構造として、微粒子
が個々に分散配置した状態のみならず、微粒子が互いに
隣接、あるいは重なり合った状態(島状も含む)の膜を
指しており、微粒子の粒径は数nmから数100nmで
あり、好ましくは1nmより20nmである。
The fine particle film described here is a film in which a plurality of fine particles are aggregated, and its fine structure is not only a state in which the fine particles are dispersed and arranged but also a state in which the fine particles are adjacent to each other or overlap each other (islands). (Including a shape), and the particle size of the fine particles is several nm to several hundred nm, preferably 1 nm to 20 nm.

【0048】電子放出部33は導電性薄膜34の一部に
形成された高抵抗の亀裂であり、通電フォーミング等に
より形成される。また、亀裂内には数nmから数10n
mの粒径の導電性微粒子を有することもある。この導電
性微粒子は導電性薄膜34を構成する物質の少なくとも
一部の元素を含んでいる。また、電子放出部33及びそ
の近傍の導電性薄膜34は炭素及び炭素化合物を有する
こともある。
The electron emitting portion 33 is a high resistance crack formed in a part of the conductive thin film 34, and is formed by energization forming or the like. In addition, several nm to several tens of nanometers in the crack
It may have conductive fine particles having a particle diameter of m. The conductive fine particles contain at least a part of the elements forming the conductive thin film 34. Further, the electron emitting portion 33 and the conductive thin film 34 in the vicinity thereof may contain carbon and a carbon compound.

【0049】以下、図3、図4及び図5を参照しつつ、
素子の形成方法を説明する。
Hereinafter, referring to FIGS. 3, 4 and 5,
A method of forming the element will be described.

【0050】以下の説明は、単一の素子の形成方法を説
明したものであるが、既述の本発明による新規な電子源
基板の製造方法にも適用されるものである。
The following description describes a method of forming a single element, but it is also applicable to the method of manufacturing the novel electron source substrate according to the present invention described above.

【0051】1)絶縁性基板1を洗剤、純水及び有機溶
剤により十分に洗浄後、真空蒸着技術、フォトリソグラ
フィー技術により、該絶縁性基板31の面上に素子電極
35,36を形成する(図4(a1))。素子電極の材
料としては電気伝導性を有するものであればどのような
ものであっても構わないが、例えばニッケル金属が挙げ
られ、素子電極間隔L1は20μm(10〜30μmが
好ましい。)、素子電極長さW2は300μm(100
〜500μmが好ましい。)、素子電極35,36の膜
厚dは100nm(50〜300nmが好ましい。)で
ある。素子電極(電子放出部近傍電極)の形成方法とし
て、厚膜印刷法を用いても一向に差し支えない。印刷法
の場合の材料としては有機金属ペースト(MOD)等が
ある。
1) After the insulating substrate 1 is thoroughly washed with a detergent, pure water and an organic solvent, the device electrodes 35 and 36 are formed on the surface of the insulating substrate 31 by the vacuum evaporation technique and the photolithography technique ( FIG. 4 (a1)). Any material may be used as the material of the device electrodes as long as it has electrical conductivity. For example, nickel metal may be used, and the device electrode interval L1 is 20 μm (preferably 10 to 30 μm), device. The electrode length W2 is 300 μm (100
~ 500 µm is preferred. ), And the film thickness d of the device electrodes 35 and 36 is 100 nm (preferably 50 to 300 nm). A thick film printing method may be used as a method of forming the device electrodes (electrodes in the vicinity of the electron emitting portion). In the case of the printing method, there is an organic metal paste (MOD) or the like.

【0052】次いで、導体配線部37、38を形成する
(図4(a2))。
Next, the conductor wiring portions 37 and 38 are formed (FIG. 4 (a2)).

【0053】2)基板31上に設けられた素子電極35
と36との間に、素子電極35と36を形成した基板3
1上に、有機金属溶液を塗布して放置することにより、
有機金属薄膜を形成する。なお、有機金属溶液とは、前
記Pd,Ru,Ag,Au,Ti,In,Cu,Cr,
Fe,Zn,Sn,Ta,W,Pd等の金属を主元素と
する有機金属化合物の溶液である。この後、有機金属薄
膜を加熱焼成処理して、リフトオフ、エッチング等によ
りパターニングし、導電性薄膜34を形成する(図4
(b))。
2) Device electrode 35 provided on the substrate 31
And the substrate 3 on which the device electrodes 35 and 36 are formed between
By coating the organometallic solution on 1 and leaving it to stand,
An organometallic thin film is formed. The organic metal solution means Pd, Ru, Ag, Au, Ti, In, Cu, Cr,
It is a solution of an organometallic compound containing a metal such as Fe, Zn, Sn, Ta, W, or Pd as a main element. Then, the organometallic thin film is heated and baked, and patterned by lift-off, etching, etc. to form the conductive thin film 34 (FIG. 4).
(B)).

【0054】3)続いて、フォーミングと呼ばれる通電
処理を素子電極35,36間に電圧を印加することによ
り、導電性薄膜34の部分に、構造の変化した電子放出
部33が形成される(図4(c))。この通電処理によ
り導電性薄膜34を局所的に破壊、変形もしくは変質せ
しめ、構造の変化した部位を電子放出部33と呼ぶ。先
に説明したように電子放出部33は金属微粒子で構成さ
れていることを本出願人らは観察している。
3) Subsequently, a voltage is applied between the device electrodes 35 and 36 by an energization process called forming to form an electron emitting portion 33 having a changed structure in the conductive thin film 34 (see FIG. 4 (c)). The electrically conductive thin film 34 is locally destroyed, deformed, or altered by this energization process, and a portion whose structure is changed is called an electron emission portion 33. The applicants have observed that the electron emitting portion 33 is composed of metal fine particles as described above.

【0055】フォーミング処理中の電圧波形を図5に示
す。電圧波形は特にパルス波形が好ましく、パルス波高
値が一定の電圧パルスを連続的に印加する場合(図5
(a))と、パルス波高値を増加させながら、電圧パル
スを印加する場合(図5(b))とがある。まず、パル
ス波高値を一定電圧とした場合(図5(a))について
説明する。
FIG. 5 shows the voltage waveform during the forming process. A pulse waveform is particularly preferable as the voltage waveform, and when a voltage pulse having a constant pulse peak value is continuously applied (see FIG. 5).
(A)) and the case of applying a voltage pulse while increasing the pulse peak value (FIG. 5 (b)). First, a case where the pulse peak value is a constant voltage (FIG. 5A) will be described.

【0056】図5(a)のにおけるT1及びT2は電圧
波形のパルス幅とパルス間隔であり、T1を1マイクロ
秒〜10ミリ秒、T2を10マイクロ秒〜100ミリ秒
とし、三角波の波高値(通電フォーミング時のピーク電
圧)は、表面伝導型電子放出素子の形態に応じて適宜選
択し、適当な真空度、例えば10-5torr程度の真空
雰囲気下で、数秒から数十分間印加する。
In FIG. 5A, T1 and T2 are the pulse width and pulse interval of the voltage waveform. T1 is 1 microsecond to 10 milliseconds, T2 is 10 microseconds to 100 milliseconds, and the peak value of the triangular wave is set. (Peak voltage during energization forming) is appropriately selected according to the form of the surface conduction electron-emitting device, and is applied for several seconds to several tens of minutes under an appropriate vacuum atmosphere, for example, in a vacuum atmosphere of about 10 −5 torr. .

【0057】図5(b)におけるT1及びT2は図5
(a)と同様であり、三角波の波高値(通電フォーミン
グ時のピーク電圧)は、例えば0.1Vステップ程度ず
つ増加させ適当な真空雰囲気下で印加する。なお、この
場合の通電フォーミング処理はパルス間隔T2中に、導
電性薄膜2を局所的に破壊、変形しない程度の電圧、例
えば0.1V程度の電圧で素子電流を測定し、抵抗値を
求め、例えば1MΩ以上の抵抗を示したときに通電フォ
ーミングを終了とする。
T1 and T2 in FIG. 5B are shown in FIG.
As in (a), the peak value of the triangular wave (peak voltage during energization forming) is increased by, for example, about 0.1 V step and applied in an appropriate vacuum atmosphere. In the energization forming process in this case, the element current is measured at a voltage that does not locally break or deform the conductive thin film 2 during the pulse interval T2, for example, a voltage of about 0.1 V, and the resistance value is obtained, For example, the energization forming is terminated when the resistance is 1 MΩ or more.

【0058】次に通電フォーミングが終了した素子に活
性化工程と呼ぶ処理を施すことが望ましい。活性化工程
とは、例えば10-4〜10-5torr程度の真空度で、
通電フォーミング同様、パルス波高値が一定の電圧パル
スを繰り返し印加する処理のことであり、真空中に存在
する有機物質に起因する炭素もしくは炭素化合物を導電
性薄膜上に堆積させ、素子電極If、放電電流Ieを著
しく変化させる処理である。活性化工程は素子電流If
と放出電流Ieを測定しながら、例えば放出電流Ieが
飽和した時点で終了する。また、印加する電圧パルスは
動作駆動電圧で行うことが好ましい。
Next, it is desirable to perform a process called an activation process on the element for which energization forming has been completed. The activation step is, for example, a vacuum degree of about 10 −4 to 10 −5 torr,
Similar to the energization forming, it is a process of repeatedly applying a voltage pulse with a constant pulse peak value. Carbon or a carbon compound derived from an organic substance existing in a vacuum is deposited on a conductive thin film, and the device electrode If, discharge This is a process of significantly changing the current Ie. The activation process is the device current If
While measuring the emission current Ie, the process ends when the emission current Ie is saturated, for example. Further, it is preferable that the applied voltage pulse is an operation drive voltage.

【0059】以上、説明した電子放出部を形成する際
に、素子の電極間に三角波パルスを印加してフォーミン
グ処理を行っているが、素子の電極間に印加する波形は
三角波に限定することはなく、矩形波等所望の波形を用
いてもよく、その波高値及びパルス幅、パルス間隔等に
ついても上述の値に限るものではなく、電子放出部が良
好に形成されれば所望の値を選択することができる。
As described above, when forming the electron emitting portion described above, the forming process is performed by applying the triangular wave pulse between the electrodes of the element, but the waveform applied between the electrodes of the element is not limited to the triangular wave. Alternatively, a desired waveform such as a rectangular wave may be used, and the crest value, pulse width, pulse interval, etc. are not limited to the above values, and a desired value may be selected if the electron-emitting portion is well formed. can do.

【0060】なお、ここで炭素もしくは炭素化合物とは
グラファイト(単、多結晶双方を指す)、非晶質カーボ
ン(非晶質カーボン及び多結晶グラファイトとの混合物
を指す)であり、その膜厚は50nm以下が好ましく、
より好ましくは30nm以下である。
Here, carbon or carbon compound means graphite (both single and polycrystalline) and amorphous carbon (a mixture of amorphous carbon and polycrystalline graphite), and its film thickness is 50 nm or less is preferable,
More preferably, it is 30 nm or less.

【0061】こうして作成した電子放出素子をフォーミ
ング工程、活性化工程における真空度よりも高い真空度
の雰囲気下において動作駆動させるのがよい。また、さ
らに高い真空度の雰囲気下で80℃〜150℃の加熱後
動作駆動させることが望ましい。なお、フォーミング工
程、活性化処理した真空度より高い真空度とは、例えば
約10-6以上の真空度であり、より好ましくは超高真空
系であり、新たに炭素もしくは炭素化合物が導電性薄膜
上にほとんど堆積しない真空度である。こうすることに
よって素子電流If、放出電流Ieを安定化させること
が可能になる。
It is preferable to drive the electron-emitting device thus produced in an atmosphere having a vacuum degree higher than the vacuum degree in the forming step and the activation step. In addition, it is desirable to operate and drive after heating at 80 ° C. to 150 ° C. in an atmosphere of a higher degree of vacuum. The degree of vacuum higher than the degree of vacuum formed by the forming process and activation is, for example, a degree of vacuum of about 10 −6 or more, more preferably an ultrahigh vacuum system, and a new carbon or carbon compound is used as the conductive thin film. The degree of vacuum is such that it hardly deposits on top. By doing so, the device current If and the emission current Ie can be stabilized.

【0062】上述のような素子構成と製造方法によって
作成された本発明にかかわる電子放出素子の基本特性に
ついて図6と図7を用いて説明する。
Basic characteristics of the electron-emitting device according to the present invention produced by the above device structure and manufacturing method will be described with reference to FIGS. 6 and 7.

【0063】図6は、図3で示した構成を有する素子の
電子放出特性を測定するための測定評価装置の概略構成
図である。図6において、31は絶縁性基板、35,3
6は素子電極、34は導電性薄膜、33は電子放出部を
示す。また、61は素子に素子電圧Vfを印加するため
の電源、60は素子電極35,36間の導電性薄膜34
を流れる素子電流Ifを測定するための電流計、64は
素子の電子放出部より放出される放出電流Ieを捕捉す
るためのアノード電極、63はアノード電極64に電圧
を印加するための高圧電源、62は素子の電子放出部3
3より放出される放出電流Ieを測定するための電流計
である。電子放出素子の上記素子電流If、放出電流I
eの測定にあたっては、素子電極35,36に電源61
と電流計60とを接続し、該電子放出素子の上方に電源
63と電流計62とを接続したアノード電極64を配置
している。また、本電子放出素子及びアノード電極64
は真空装置65内に設置され、その真空装置には不図示
の排気ポンプ及び真空計等の真空装置に必要な機器が具
備されており、所望の真空下にて本素子の測定評価を行
えるようになっている。なお、アノード電極の電圧は1
〜10kV、アノード電極と電子放出素子との距離Hは
3〜8mmの範囲で測定することが、好ましい。
FIG. 6 is a schematic configuration diagram of a measurement / evaluation apparatus for measuring the electron emission characteristics of the element having the configuration shown in FIG. In FIG. 6, 31 is an insulating substrate, and 35, 3
Reference numeral 6 is a device electrode, 34 is a conductive thin film, and 33 is an electron emitting portion. Further, 61 is a power source for applying a device voltage Vf to the device, and 60 is a conductive thin film 34 between the device electrodes 35 and 36.
Ammeter for measuring the device current If flowing through the device, 64 is an anode electrode for capturing the emission current Ie emitted from the electron emission portion of the device, 63 is a high-voltage power supply for applying a voltage to the anode electrode 64, 62 is an electron emitting portion 3 of the device
3 is an ammeter for measuring the emission current Ie emitted from the device 3. The device current If and the emission current I of the electron-emitting device
When measuring e, the power source 61 is applied to the device electrodes 35 and 36.
And an ammeter 60 are connected to each other, and an anode electrode 64 to which a power source 63 and an ammeter 62 are connected is arranged above the electron-emitting device. Further, the present electron-emitting device and the anode electrode 64
Is installed in a vacuum device 65, and the vacuum device is equipped with equipment necessary for a vacuum device such as an exhaust pump and a vacuum gauge, which are not shown, so that measurement and evaluation of this element can be performed under a desired vacuum. It has become. The voltage of the anode electrode is 1
It is preferable to measure in the range of 10 to 10 kV and the distance H between the anode electrode and the electron-emitting device in the range of 3 to 8 mm.

【0064】図6に示した測定評価装置により測定され
た放出電流Ie及び素子電流Ifと素子電圧Vfの関係
の典型的な例を図7に示す。なお、図7は任意単位で示
されており、放出電流Ieは素子電流Ifのおよそ10
00分の1程度である。図から明らかなように、電子放
出素子は放出電流Ieに対して3つの特性を有する。
FIG. 7 shows a typical example of the relationship between the emission current Ie and the device current If and the device voltage Vf measured by the measurement / evaluation apparatus shown in FIG. Note that FIG. 7 is shown in arbitrary units, and the emission current Ie is about 10 times the device current If.
It is about 1/00. As is apparent from the figure, the electron-emitting device has three characteristics with respect to the emission current Ie.

【0065】第一に、本素子はある電圧(閾値電圧と呼
ぶ、図7中のVth)以上の素子電圧を印加すると、急
激に放出電流Ieが増加し、一方、閾値電圧以下では放
出電流Ieがほとんど検出されない。すなわち、放出電
流Ieに対する明確な閾値電圧Vthをもった非線形素
子である。
First, in the present device, when a device voltage higher than a certain voltage (called a threshold voltage, Vth in FIG. 7) is applied, the emission current Ie rapidly increases, while below the threshold voltage, the emission current Ie. Is hardly detected. That is, it is a non-linear element having a clear threshold voltage Vth with respect to the emission current Ie.

【0066】第二に、放出電流Ieが素子電圧Vfに依
存するため、放出電流Ieは素子電圧Vfで制御でき
る。
Secondly, since the emission current Ie depends on the element voltage Vf, the emission current Ie can be controlled by the element voltage Vf.

【0067】第三に、アノード電極64に捕捉される電
荷量は、素子電圧Vfを印加する時間により制御でき
る。
Thirdly, the amount of charge captured by the anode electrode 64 can be controlled by the time for which the device voltage Vf is applied.

【0068】以上のような特性を有するため、本発明に
かかわる電子放出素子は、多方面への応用が期待され
る。また、素子電流Ifは素子電圧Vfに対して単調増
加する(MI)特性の例を図7に示したが、この他に
も、素子電流Ifが素子電圧Vfに対して電圧制御型負
性抵抗(VCNR)特性を示す場合もある(不図示)。
この場合も電子放出素子は上述した3つの特性を有す
る。なお、予め導電性微粒子を分散して構成した表面伝
導型電子放出素子においては、前記本発明の基本的な素
子構成の、基本的な製造方法の一部を変更しても構成で
きる。
Since the electron-emitting device according to the present invention has the above characteristics, it is expected to be applied to various fields. Further, FIG. 7 shows an example of the characteristic (MI) in which the element current If monotonously increases with respect to the element voltage Vf. However, in addition to this, the element current If is a voltage-controlled negative resistance with respect to the element voltage Vf. In some cases, the (VCNR) characteristic is exhibited (not shown).
Also in this case, the electron-emitting device has the above-mentioned three characteristics. The surface conduction electron-emitting device in which the conductive fine particles are dispersed in advance can be configured by partially modifying the basic manufacturing method of the basic device structure of the present invention.

【0069】また、本発明が適用されるカラー画像表示
装置の代表的な構成としては、まず、上記本発明による
製造方法により作成される電子放出素子を複数個、基板
31上に形成する(図8)。該基板31をリアプレート
32上に固定した後、基板31の5mm上方にフェース
プレート40(ガラス基板37の内面に蛍光体膜38と
メタルバック39が形成されて構成される)を支持枠4
3を介して配置し、フェースプレート40、支持枠4
3、リアプレート32の接合部にフリットガラスを塗布
し、大気中もしくは窒素雰囲気中にて400℃ないし5
00℃で10分間以上焼成することで封着できる(図
8)。また、リアプレート32への基板31の固定もフ
リットガラスによりできる。図8において、34は電子
放出部、35,36はそれぞれ第1、第2の配線2、
4、に接続された素子電極である。なお、ここではフェ
ースプレート40、支持枠43、リアプレート32で外
囲器41を構成したが、リアプレート32は主に基板3
1の強度を補強する目的で設けられるため、基板31自
体で十分な強度をもつ場合には、別体のリアプレート3
2は不要であり、基板31に直接、支持枠43を封着
し、フェースプレート40、支持枠43、基板31にて
外囲器41を構成する。また、蛍光体膜38の内面側に
は通常メタルバック39が設けられる。
As a typical structure of a color image display device to which the present invention is applied, first, a plurality of electron-emitting devices manufactured by the manufacturing method according to the present invention are formed on a substrate 31 (FIG. 8). After the substrate 31 is fixed on the rear plate 32, the face plate 40 (which is formed by forming the phosphor film 38 and the metal back 39 on the inner surface of the glass substrate 37) is supported 5 mm above the substrate 31 by the supporting frame 4.
3, the face plate 40, the support frame 4
3. Frit glass is applied to the joint of the rear plate 32, and the temperature is 400 ° C to 5 in the air or nitrogen atmosphere.
It can be sealed by baking at 00 ° C. for 10 minutes or more (FIG. 8). Further, the substrate 31 can be fixed to the rear plate 32 by frit glass. In FIG. 8, 34 is an electron emitting portion, 35 and 36 are the first and second wirings 2, respectively.
4 is an element electrode connected to. Although the face plate 40, the support frame 43, and the rear plate 32 constitute the envelope 41 here, the rear plate 32 is mainly the substrate 3
Since it is provided for the purpose of reinforcing the strength of No. 1, if the substrate 31 itself has sufficient strength, the rear plate 3 which is a separate body is provided.
2, the support frame 43 is directly sealed to the substrate 31, and the face plate 40, the support frame 43, and the substrate 31 constitute the envelope 41. A metal back 39 is usually provided on the inner surface side of the phosphor film 38.

【0070】メタルバックの目的は、蛍光体の発光のう
ち内面側への光をフェースプレート40側へ鏡面反射す
ることにより輝度を向上することで、電子ビーム加速電
圧を印加するための電極として作用すること、外囲器内
で発生した負イオンの衝突によるダメージからの蛍光体
の保護等である。
The purpose of the metal back is to serve as an electrode for applying an electron beam accelerating voltage by improving the brightness by specularly reflecting, to the face plate 40 side, the light to the inner surface side of the light emitted from the phosphor. This is to protect the phosphor from damage caused by collision of negative ions generated in the envelope.

【0071】メタルバックは、蛍光体膜作成後、蛍光体
膜の内面の平滑処理(通常フィルミングと呼ばれる)を
行い、その後Alを真空蒸着することで作成する。フェ
ースプレート40には、さらに蛍光体膜38の電気伝導
性を高めるため、蛍光体膜38の外面側に透明電極(図
示せず)が設けられる場合もある。前述の封着を行う
際、カラー画像表示装置の場合には、各色に対応する蛍
光体と電子放出素子との位置合わせを十分に行う必要が
ある。このようにして作成されるガラス容器内の雰囲気
を排気管(図示せず)を通じて真空ポンプにて排気し、
十分な真空度に達した後、容器外端子Dx1〜Dxmと
Dy1〜Dyn(不図示)を通じ素子電極35,36間
に電圧を印加し、前述のフォーミングを実施して、電子
放出部34を形成し電子放出素子を作成する。最後に、
10-6torr程度の真空度にて、排気管を熱して溶着
して外囲器の封止を行い画像表示装置を完成する。さら
に、封止後に真空度を維持するために、ゲッター処理な
る工程を実施する。これは、封止を行う直前あるいは封
止後に、抵抗加熱あるいは高周波加熱とにより、画像表
示装置の所定の位置(図示せず)に配設されたゲッター
を加熱してゲッター蒸着膜を形成する処理である。ゲッ
ターとしては、通常、Ba等が主成分であり、該蒸着膜
の吸着作用により真空度を維持するものである。
The metal back is formed by performing a smoothing process (usually called filming) on the inner surface of the phosphor film after forming the phosphor film, and then vacuum depositing Al. The face plate 40 may be provided with a transparent electrode (not shown) on the outer surface side of the phosphor film 38 in order to further increase the electric conductivity of the phosphor film 38. When performing the above-mentioned sealing, in the case of a color image display device, it is necessary to sufficiently align the phosphors corresponding to the respective colors with the electron-emitting devices. The atmosphere in the glass container thus created is exhausted by a vacuum pump through an exhaust pipe (not shown),
After reaching a sufficient degree of vacuum, a voltage is applied between the device electrodes 35 and 36 through the terminals Dx1 to Dxm and Dy1 to Dyn (not shown) outside the container, and the above-described forming is performed to form the electron emitting portion 34. Then, an electron-emitting device is created. Finally,
At a vacuum degree of about 10 −6 torr, the exhaust pipe is heated and welded to seal the envelope to complete the image display device. Furthermore, in order to maintain the degree of vacuum after sealing, a step of getter processing is performed. This is a process of forming a getter vapor deposition film by heating a getter arranged at a predetermined position (not shown) of the image display device by resistance heating or high frequency heating immediately before or after the sealing. Is. As a getter, Ba or the like is usually the main component, and the degree of vacuum is maintained by the adsorption action of the vapor deposition film.

【0072】以上のような製造方法により構成される画
像表示装置において、各電子放出素子には容器外端子D
x1〜DxmないしDy1〜Dynを通じて電圧を印加
することにより電子放出させ、また高圧端子Hvを通じ
メタルバック39または透明電極に数kV以上の高圧を
印加し電子ビームを加速して蛍光体膜38に衝突させて
蛍光体を励起、発光させることにより画像が形成され
る。もちろん、これらの構成は画像表示装置を作成する
上で必要な構成の概略であり、各部材の材料等は上述の
内容に限るものではない。
In the image display device constructed by the above manufacturing method, each electron-emitting device has a terminal D outside the container.
Electrons are emitted by applying a voltage through x1 to Dxm or Dy1 to Dyn, and a high voltage of several kV or more is applied to the metal back 39 or the transparent electrode through the high voltage terminal Hv to accelerate the electron beam and collide with the phosphor film 38. An image is formed by causing the phosphor to excite and emit light. Of course, these configurations are the outlines of the configurations necessary for producing the image display device, and the materials and the like of each member are not limited to the above contents.

【0073】蛍光体膜38は、モノクローム表示の場合
には蛍光体のみからなるが、カラー表示の場合は蛍光体
の配列によりブラックストライプあるいはブラックマト
リクスと呼ばれる黒色部材92と蛍光体93とで構成さ
れる(図9)。黒色部材が設けられる目的は、カラー表
示の場合に必要となる三原色蛍光体の、各蛍光体93の
塗り分け部分を黒くすることで混色等を目立たなくする
こと、蛍光体膜38における外光反射によるコントラス
トの低下を抑制することである。該黒色材料としては、
通常、黒鉛を主成分とするものが多いが、電気伝導性が
あり、光の透過及び反射が少ない材料であれば、これに
限るものではない。
The phosphor film 38 is composed of only phosphors in the case of monochrome display, but in the case of color display, it is composed of a black member 92 called a black stripe or a black matrix and a phosphor 93 depending on the arrangement of the phosphors. (Fig. 9). The purpose of providing the black member is to make the mixed colors of the three primary color phosphors, which are necessary in the case of color display, different from each other by making the portions of the phosphors 93 differently colored, and to reflect external light on the phosphor film 38. This is to suppress the decrease in contrast due to. As the black material,
Usually, graphite is the main component in many cases, but the material is not limited to this as long as it is a material having electrical conductivity and little transmission and reflection of light.

【0074】ガラス基板37に蛍光体を塗布する方法と
しては、モノクロームの場合には沈澱法、印刷法等があ
る。カラーでは、スラリー法等がある。もちろん、カラ
ーにて印刷法を用いることも可能である。
As a method of applying the phosphor to the glass substrate 37, in the case of monochrome, there are a precipitation method, a printing method and the like. For color, there is a slurry method or the like. Of course, it is also possible to use a printing method in color.

【0075】[0075]

【実施例】次に、実施例により、電子源基板、特に表面
伝導型電子放出素子を用いた画像表示装置、及びそれら
の製造方法について具体的に説明する。
EXAMPLES Next, examples will be used to specifically describe an image display device using an electron source substrate, particularly a surface conduction electron-emitting device, and manufacturing methods thereof.

【0076】[実施例1]第1の実施例を、図1及び図
2を参照しつつ説明する。図1は平面図、図2は作製プ
ロセスを説明する工程図である。本実施例は、層間絶縁
層に素子電極と第2の配線(走査側配線)との接続部分
に切り欠き部20(凹部分)を形成した例で、本発明に
おける最も複雑な構造の製造方法である。
[Embodiment 1] A first embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view, and FIG. 2 is a process diagram illustrating a manufacturing process. The present embodiment is an example in which a cutout portion 20 (recess portion) is formed in a connection portion between an element electrode and a second wiring (scanning side wiring) in an interlayer insulating layer, and a manufacturing method of the most complicated structure in the present invention. Is.

【0077】まず、洗浄されたガラス基板(ここでは、
ソーダライムガラス基板を使用)に、素子電極1を形成
した。本実施例では、膜の成膜方法としては、スクリー
ン印刷法を使用した。ここで使用した厚膜ペースト材料
は、MODペーストで、金属成分はAuである。印刷の
方法はスクリーン印刷法である。印刷の後、70℃で1
0分乾燥し、次に本焼成を実施した。焼成温度は580
℃で、ピーク保持時間は約8分である。印刷、焼成後の
膜厚は、〜0.3μmであった。
First, a cleaned glass substrate (here,
The element electrode 1 was formed on a soda-lime glass substrate). In this example, a screen printing method was used as a film forming method. The thick film paste material used here is MOD paste, and the metal component is Au. The printing method is a screen printing method. After printing, 1 at 70 ℃
It was dried for 0 minutes, and then main firing was performed. Firing temperature is 580
At ° C, the peak retention time is about 8 minutes. The film thickness after printing and firing was ˜0.3 μm.

【0078】パターンは、図2に記載の通り、左右非等
長の略台形のパターンを形成した。また、このとき同時
に、外部駆動回路との接続用引出電極(不図示)を形成
した。このことにより工程が1工程短縮される。もちろ
ん、別々に形成しても一向に差し支えない。
As shown in FIG. 2, the pattern was a substantially trapezoidal pattern having non-equal right and left lengths. At the same time, a lead electrode (not shown) for connection with an external drive circuit was formed. This shortens the process by one process. Of course, it does not matter if they are formed separately.

【0079】次に第1の配線(信号側配線)を形成し
た。膜の形成方法は、スクリーン印刷法を用い、ペース
ト材料としては、ノリタケカンパニー製Ag含有厚膜ペ
ーストNP−4028Aを使用した。印刷、焼成後の膜
厚は〜13μmであった。
Next, a first wiring (signal side wiring) was formed. A screen printing method was used as a film forming method, and Ag-containing thick film paste NP-4028A manufactured by Noritake Company was used as a paste material. The film thickness after printing and firing was ˜13 μm.

【0080】次に、層間絶縁層3を形成した。本実施例
では配線と同様に、厚膜スクリーン印刷法を用いた。ペ
ースト材料はPbOを主成分としてガラスバインダーを
混合したペーストである。焼成温度は580℃、ピーク
保持時間は約8分である。印刷、焼成後の膜厚は〜30
μmであった。また、通常、絶縁層は上下の第1の配線
と第2の配線との層間の絶縁性を確保するために、印
刷、焼成を2回ずつ実施する。厚膜ペーストにより形成
される膜は通常ポーラスな膜である。このため、1回印
刷、焼成後、再度印刷を行い1回目の膜のポーラス状態
を埋め込むようにして2回目の膜を印刷、焼成する。こ
れにより絶縁性が確保されることになる。本実施例もこ
れに従った。ここで、本発明の特徴である、素子電極に
より形成される微小間隙5と第2の配線とが45度であ
ることの効果が発揮される。すなわち、本発明の構成に
よれば、素子電極と第2の配線(走査側配線)層との接
続部分(凹部分)を形成する位置は、第1の配線(信号
側配線)層の間であれば、どの位置にでも形成すること
が可能である。ここで、第1の配線の丁度中点部分に接
続部分を形成することにより、上下配線間での短絡を著
しく低減することが可能となる。
Next, the interlayer insulating layer 3 was formed. In this embodiment, a thick film screen printing method was used similarly to the wiring. The paste material is a paste containing PbO as a main component and a glass binder mixed. The firing temperature is 580 ° C. and the peak holding time is about 8 minutes. Film thickness after printing and firing is ~ 30
μm. Normally, printing and baking are performed twice on the insulating layer in order to ensure insulation between the upper and lower first wirings and the second wirings. The film formed by the thick film paste is usually a porous film. Therefore, after printing and firing once, printing is performed again and the second film is printed and fired so as to embed the porous state of the first film. This ensures insulation. This example also follows this. Here, the effect that the minute gap 5 formed by the element electrode and the second wiring is 45 degrees, which is a feature of the present invention, is exhibited. That is, according to the configuration of the present invention, the position where the connection portion (recess portion) between the element electrode and the second wiring (scanning side wiring) layer is formed is between the first wiring (signal side wiring) layer. If it is possible, it can be formed at any position. Here, by forming the connection portion just at the midpoint portion of the first wiring, it becomes possible to remarkably reduce the short circuit between the upper and lower wirings.

【0081】最後に、第2の配線(走査側配線)層を形
成する。第1の配線と同様に、形成方法は厚膜スクリー
ン印刷法を用い、ペースト材料としては、ノリタケカン
パニーのNP−4035Cを使用した。焼成温度は45
0℃、ピーク保持時間は約8分である。印刷、焼成後の
膜厚は、〜15μmであった。
Finally, a second wiring (scanning side wiring) layer is formed. As in the case of the first wiring, a thick film screen printing method was used as the forming method, and NP-4035C of Noritake Company was used as the paste material. Firing temperature is 45
At 0 ° C., peak retention time is about 8 minutes. The film thickness after printing and firing was ˜15 μm.

【0082】以上で、マトリクス配線の部分が完成す
る。もちろん、ペースト材料、印刷方法等はここに記し
たものに限るものではない。
Thus, the matrix wiring portion is completed. Of course, the paste material, printing method, etc. are not limited to those described here.

【0083】配線完成後、電子放出部を形成する。ま
ず、上記印刷方法で形成された、電子放出部への通電用
素子電極1の上層に有機パラジウム(CCP4230、
奥野製薬工業(株)製)をスピンナーにより回転塗布
後、300℃で10分間の加熱処理を行いPdOからな
る導電性薄膜5を形成する。このようにして形成された
導電性薄膜は、Pdを主元素とする微粒子から構成さ
れ、その膜厚は10nm、シート抵抗値は5×104Ω
/□であった。なお、ここで述べる微粒子膜としては複
数の微粒子が集合した膜であり、その微細構造としては
微粒子が個々に分散配置した状態のみならず、微粒子が
互いに隣接、あるいは、重なり合った状態(島状も含
む)の膜をも指し、その粒径とは、前記状態で粒子形状
が認識可能な微粒子についての径をいう。
After the wiring is completed, an electron emitting portion is formed. First, the organic palladium (CCP4230, CCP4230,
Okuno Chemical Industries Co., Ltd. spin coating is applied by a spinner, followed by heat treatment at 300 ° C. for 10 minutes to form a conductive thin film 5 made of PdO. The conductive thin film thus formed is composed of fine particles containing Pd as a main element, and has a film thickness of 10 nm and a sheet resistance value of 5 × 10 4 Ω.
/ □. The fine particle film described here is a film in which a plurality of fine particles are gathered. The fine structure thereof is not only a state in which the fine particles are individually dispersed and arranged, but also a state in which the fine particles are adjacent to each other or overlapped (the island shape is also used). ), And the particle size refers to the diameter of the fine particles whose particle shape can be recognized in the above state.

【0084】このパラジウム膜をフォトリソグラフィー
法を用いて、パターニングすることによりフォーミング
前までの素子の製造工程が完了する。
By patterning this palladium film by using the photolithography method, the manufacturing process of the element before forming is completed.

【0085】フォーミング方法は、従来の方法を採用す
ることができる。本実施例では、以下の条件とした(図
5参照)。図5中、T1及びT2は電圧波形のパルス幅
とパルス間隔であり、本実施例ではT1を1ミリ秒、T
2を10ミリ秒とし、三角波の波高値(フォーミング時
のピーク電圧)は14Vとしフォーミング処理は約1×
10ー6torrの真空雰囲気下で60秒間実施した。
As a forming method, a conventional method can be adopted. In this example, the following conditions were set (see FIG. 5). In FIG. 5, T1 and T2 are the pulse width and pulse interval of the voltage waveform, and in this embodiment, T1 is 1 millisecond, T1
2 is set to 10 milliseconds, the peak value of the triangular wave (peak voltage at the time of forming) is set to 14 V, and the forming process is about 1 ×
It was carried out for 60 seconds under a vacuum atmosphere of 10 @ 6 torr.

【0086】次に、すべての表面伝導型電子放出素子の
フォーミングが終了後、1×10ー6torr程度の真空
度で排気管(不図示)をガスバーナーで熱して溶着し外
囲器の封止を行った。
[0086] Next, after the forming of all surface conduction electron-emitting device is finished, 1 × exhaust tube 10 over 6 torr vacuum of about (not shown) of enclosure outside welded by heating with a gas burner sealing I stopped.

【0087】最後に、封止後の真空度を維持するため
に、ゲッター処理を行った。これは、封止を行う直前に
高周波加熱等の加熱法により、画像表示装置内の所定の
位置(不図示)に配置されたゲッターを加熱し、蒸着膜
を形成する処理である。ゲッターはBa等を主成分とす
るものである。
Finally, a getter process was performed in order to maintain the degree of vacuum after sealing. This is a process for forming a vapor deposition film by heating a getter arranged at a predetermined position (not shown) in the image display device by a heating method such as high frequency heating immediately before sealing. The getter is mainly composed of Ba or the like.

【0088】以上のようにして完成した本発明の画像表
示装置において、各電子放出素子には、容器外端子Dx
1ないしDxm、Dy1ないしDynを通じて、走査信
号及び変調信号を信号発生手段(不図示)により、それ
ぞれ印加することにより、電子放出させ、高圧端子Hv
を通じて、メタルバック膜に数kVの高圧を印加し、電
子ビームを加速して蛍光膜に衝突、励起、発光させるこ
とで画像を表示させた。
In the image display device of the present invention completed as described above, each electron-emitting device has a terminal Dx outside the container.
A scanning signal and a modulation signal are applied by signal generation means (not shown) through 1 to Dxm and Dy1 to Dyn, respectively, thereby causing electrons to be emitted and the high voltage terminal Hv
, A high voltage of several kV was applied to the metal back film, and an electron beam was accelerated to collide with, excite, and emit light on the fluorescent film, thereby displaying an image.

【0089】[実施例2]第2の実施例を、図10及び
図11を参照しつつ説明する。図10は平面図、図11
は工程図である。本実施例の電子源基板の構成は、本発
明中、最も簡便な構成である。
[Second Embodiment] A second embodiment will be described with reference to FIGS. FIG. 10 is a plan view, and FIG.
Is a process drawing. The structure of the electron source substrate of the present embodiment is the simplest structure of the present invention.

【0090】まず、実施例1と同様にして、洗浄された
ガラス基板(ここでは、ソーダライムガラス基板を使
用)に、素子電極81を形成する(図11(a))。本
実施例でも、実施例1と同様に、膜の成膜方法として
は、厚膜印刷法を使用した。ここで使用した厚膜ペース
ト材料は、MODペーストで、本実施例では金属成分と
してPtを用いた。印刷の方法はスクリーン印刷法であ
る。印刷の後、70℃で10分乾燥し、次に本焼成を実
施した。焼成温度は580℃で、ピーク保持時間は約8
分であった。印刷、焼成後の膜厚は、〜0.25μmで
あった。
First, the device electrode 81 is formed on a cleaned glass substrate (here, a soda lime glass substrate is used) in the same manner as in Example 1 (FIG. 11A). Also in this example, as in Example 1, a thick film printing method was used as a film forming method. The thick film paste material used here was MOD paste, and Pt was used as the metal component in this example. The printing method is a screen printing method. After printing, it was dried at 70 ° C. for 10 minutes and then subjected to main firing. The firing temperature is 580 ° C and the peak holding time is about 8
Minutes. The film thickness after printing and firing was ˜0.25 μm.

【0091】パターンは、左右非対称な略台形パターン
を形成した。また、このとき同時に、外部駆動回路との
接続用引出電極(不図示)を形成する。このことにより
工程が1工程短縮される。
The pattern formed a left-right asymmetrical trapezoidal pattern. At the same time, a lead-out electrode (not shown) for connection with an external drive circuit is also formed. This shortens the process by one process.

【0092】次に、本実施例では、走査側の配線層84
を形成する(図11(b))。
Next, in this embodiment, the wiring layer 84 on the scanning side is formed.
Are formed (FIG. 11B).

【0093】ここで、本発明の特徴である、素子電極に
より形成される微小間隙85と走査側の配線層84とが
45度であることの効果が発揮される。すなわち、本発
明の構成によれば、素子電極と走査側配線層84との接
続部分が大きくとれ、かつ次工程で形成される層間絶縁
層83に接続用の例えば凹部分等を設ける必要がない。
このことは、層間絶縁層を印刷で形成する際にパターン
の崩れ等がなく良好な膜が形成できる。また、凹部分が
ないことから、信号側の配線層を形成した際のペースト
のダレ等のによる上下間の短絡等がなくなる。
Here, the effect that the minute gap 85 formed by the element electrodes and the wiring layer 84 on the scanning side are 45 degrees is a feature of the present invention. That is, according to the configuration of the present invention, the connection portion between the device electrode and the scanning-side wiring layer 84 is large, and it is not necessary to provide, for example, a concave portion for connection in the interlayer insulating layer 83 formed in the next step. .
This means that when the interlayer insulating layer is formed by printing, a good film can be formed without pattern collapse or the like. Further, since there is no recessed portion, there is no short circuit between the upper and lower sides due to the sagging of the paste when the signal side wiring layer is formed.

【0094】次に、層間絶縁素膜83を形成する。本実
施例では厚膜印刷法を用いた。ペースト材料はPbOを
主成分としてガラスバインダー及び樹脂を混合したペー
ストである。焼成温度は580℃、ピーク保持時間は約
8分であった。印刷、焼成後の膜厚は〜30μmであっ
た。形成方法は実施例1と同様に2回印刷、2回焼成し
た(図11(c))。
Next, the interlayer insulating film 83 is formed. In this example, the thick film printing method was used. The paste material is a paste containing PbO as a main component, a glass binder and a resin. The firing temperature was 580 ° C. and the peak holding time was about 8 minutes. The film thickness after printing and firing was ˜30 μm. The forming method was printing twice and firing twice as in Example 1 (FIG. 11C).

【0095】最後に、信号側配線層82を形成した(図
11(d))。走査側配線層と同様に、形成方法は厚膜
スクリーン印刷法を用い、ペースト材料としては、ノリ
タケカンパニーのNP−4035Cを使用した。焼成温
度は450℃、ピーク保持時間は約8分である。印刷、
焼成後の膜厚は、〜15μmであった。
Finally, the signal side wiring layer 82 was formed (FIG. 11D). As in the case of the scanning side wiring layer, the thick film screen printing method was used as the forming method, and NP-4035C of Noritake Company was used as the paste material. The firing temperature is 450 ° C. and the peak holding time is about 8 minutes. printing,
The film thickness after firing was ˜15 μm.

【0096】以上で、マトリクス配線の部分が完成す
る。もちろん、ペースト材料、印刷方法等はここに記し
たものに限るものではない。
Thus, the matrix wiring portion is completed. Of course, the paste material, printing method, etc. are not limited to those described here.

【0097】これ以降の工程は実施例1と同様にして作
製した。
The subsequent steps were made in the same manner as in Example 1.

【0098】[実施例3]第3の実施例を図12及び図
13に示した。図11は平面図、図13は工程図であ
る。本実施例は、実施例2をさらに簡略化した例で、層
間絶縁層93を上下の配線(第1、第2の配線92、9
4)の交差する部分近傍にのみ形成したものである。そ
の他の構成は実施例1と同様であるからその説明を省略
する。
[Embodiment 3] A third embodiment is shown in FIGS. 11 is a plan view and FIG. 13 is a process drawing. The present embodiment is an example in which the second embodiment is further simplified, and the interlayer insulating layer 93 is connected to upper and lower wirings (first and second wirings 92 and 9).
It is formed only near the intersection of 4). Since other configurations are similar to those of the first embodiment, the description thereof will be omitted.

【0099】なお、91は素子電極である。Reference numeral 91 is a device electrode.

【0100】このような構成にすることで、電子放出部
分より放出される電子ビームの軌道に与える影響が緩和
される。
With such a structure, the influence on the trajectory of the electron beam emitted from the electron emitting portion is alleviated.

【0101】なお、本実施例の場合、層間絶縁層が上下
配線の交差部分のみであることから走査側配線と信号側
配線の形成順序を逆にすることも可能である。
In this embodiment, since the interlayer insulating layer is only at the intersection of the upper and lower wirings, it is possible to reverse the formation order of the scanning side wiring and the signal side wiring.

【0102】[0102]

【発明の効果】以上説明したように、本発明においては
電子源基板を上記のように構成したので、 層間絶縁層に走査側配線と素子電極との接続用の切り
欠き部を形成する場合には、隣接する信号側配線の中点
部分に形成することが可能となる。 素子電極を略台形とすることで、素子電極が切る走査
側及び信号側の各配線から、一対の素子電極で形成され
る微小間隙内の任意の点が各電極から等距離に位置する
ように形成できる。これらにより、(A)上記の場
合、接続部分が、隣接する各信号側配線から最も遠い位
置にくるため、上下配線間の短絡確率が著しく低減す
る、(B)上記の場合、素子電極により形成される微
小間隙の長さは設計上、最も長くできる、という効果が
あり、特に厚膜スクリーン印刷法を用いて電子源基板を
作製する場合に、信頼性が高くかつ、製造工程の容易な
方法で製造が可能となる。
As described above, according to the present invention, since the electron source substrate is constructed as described above, when the cutout portion for connecting the scanning side wiring and the device electrode is formed in the interlayer insulating layer, Can be formed at the midpoint of the adjacent signal side wiring. By making the element electrodes into a substantially trapezoidal shape, any point in the minute gap formed by a pair of element electrodes is located equidistant from each of the scanning-side and signal-side wirings cut by the element electrodes. Can be formed. As a result, (A) in the above case, the connection portion is located at the farthest position from each adjacent signal-side wiring, so that the short-circuit probability between the upper and lower wirings is significantly reduced. (B) In the above case, the element electrode is formed. The length of the minute gap to be formed has the effect that it can be made the longest in terms of design. In particular, when an electron source substrate is manufactured using a thick film screen printing method, the method has high reliability and an easy manufacturing process. Can be manufactured in.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の電子源基板の素子部分の基本構成を示
す概略平面図である。
FIG. 1 is a schematic plan view showing a basic configuration of an element portion of an electron source substrate of the present invention.

【図2】(a),〜(d)は本発明の電子源基板の製造
方法の一例を示す工程図である。
2A to 2D are process drawings showing an example of a method for manufacturing an electron source substrate of the present invention.

【図3】本発明に用いる表面伝導型電子放出素子の典型
的な構成を示す(a)は平面図、(b)は側面図であ
る。
FIG. 3A is a plan view and FIG. 3B is a side view showing a typical configuration of a surface conduction electron-emitting device used in the present invention.

【図4】(a1)〜(c)は表面伝導型電子の放出素子
の製造方法の各プロセス工程を示す説明図である。
4 (a1) to 4 (c) are explanatory views showing process steps of a method of manufacturing a surface conduction electron-emitting device.

【図5】(a),(b)はフォーミング電圧波形を示す
グラフである。
5A and 5B are graphs showing forming voltage waveforms.

【図6】電子放出素子の電子放出特性測定評価装置の構
成を示す概略図である。
FIG. 6 is a schematic diagram showing a configuration of an electron emission characteristic measurement / evaluation apparatus for an electron emission element.

【図7】表面伝導型電子放出素子の典型的な放電特性を
示すグラフである。
FIG. 7 is a graph showing typical discharge characteristics of a surface conduction electron-emitting device.

【図8】本発明の画像表示装置の構成例を示す斜視図で
ある。
FIG. 8 is a perspective view illustrating a configuration example of an image display device of the present invention.

【図9】(a),(b)は蛍光体の構成を示す平面図で
ある。
9A and 9B are plan views showing a structure of a phosphor.

【図10】実施例2の素子構成を示す平面図である。FIG. 10 is a plan view showing the element structure of Example 2;

【図11】(a)〜(d)は実施例2の製造工程を示す
説明図である。
11A to 11D are explanatory views showing the manufacturing process of the second embodiment.

【図12】実施例3の素子の構成を示す平面図である。FIG. 12 is a plan view showing the configuration of an element of Example 3.

【図13】(a)〜(d)は実施例3の製造工程を示す
説明図である。
13 (a) to 13 (d) are explanatory views showing a manufacturing process of a third embodiment.

【図14】従来の表面伝導型電子放出素子の構成を示す
平面図である。
FIG. 14 is a plan view showing a configuration of a conventional surface conduction electron-emitting device.

【符号の説明】[Explanation of symbols]

1 素子電極 2 第1の配線 3 層間絶縁層 4 第2の配線 5 微小間隙 6 切り欠き部 1 Element Electrode 2 First Wiring 3 Interlayer Insulation Layer 4 Second Wiring 5 Small Gap 6 Notch

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 層間絶縁層を介して互いに略直交する第
1の配線と第2の配線とを基板面に形成したマトリクス
配線基板と、第1の配線と第2の配線とで囲まれた各領
域にそれぞれ配設されると共に第1の配線と第2の配線
とにそれぞれ接続された一対の素子電極及び前記一対の
素子電極間に形成された電子放出部を有する導電性薄膜
とを有する電子源基板において、前記一対の素子電極が
略直角三角形の電極部及び前記電極部に一体に形成され
た接続部とからなり前記一対の電極部の三角形の斜辺部
をたがいに所定間隔離間して対向して配設すると共に各
接続部を前記第1の配線又は第2の配線にそれぞれ接続
することにより、電子放出部が第1の配線及び第2の配
線から略等距離に形成されていることを特徴とする電子
源基板。
1. A matrix wiring board having a first wiring and a second wiring formed on a substrate surface and being substantially orthogonal to each other with an interlayer insulating layer interposed between the matrix wiring board and the first wiring and the second wiring. A pair of element electrodes respectively arranged in each region and connected to the first wiring and the second wiring, and a conductive thin film having an electron emitting portion formed between the pair of element electrodes. In the electron source substrate, the pair of element electrodes is composed of a substantially right-angled triangle electrode portion and a connection portion integrally formed with the electrode portion, and the pair of electrode portions are spaced apart from each other by a predetermined distance along the hypotenuse portion of the triangle. The electron emitting portions are formed at substantially equal distances from the first wiring and the second wiring by disposing them facing each other and connecting the respective connecting portions to the first wiring or the second wiring, respectively. An electron source substrate characterized by the above.
【請求項2】 請求項1に記載の電子源基板の製造方法
において、まず基板上に素子電極を形成し、次いで第1
の配線を形成することを特徴とする電子源基板の製造方
法。
2. The method of manufacturing an electron source substrate according to claim 1, wherein the device electrode is first formed on the substrate, and then the first electrode is formed.
A method of manufacturing an electron source substrate, comprising:
【請求項3】 請求項1に記載の電子源基板の製造方法
において、まず基板上に素子電極対を形成し、次いで一
対の素子電極の一方の電極の接続部に重ねて第1の配線
を形成し、次いで第1の配線の上面を覆って層間絶縁層
を形成した後、一対の素子電極の他方の電極の接続部に
重ねて第2の配線を形成することを特徴とする電子源基
板の製造方法。
3. The method of manufacturing an electron source substrate according to claim 1, wherein an element electrode pair is first formed on the substrate, and then the first wiring is overlapped with a connection portion of one electrode of the pair of element electrodes. An electron source substrate, which is formed, and then covers the upper surface of the first wiring to form an interlayer insulating layer, and then forms the second wiring so as to overlap the connection portion of the other electrode of the pair of element electrodes. Manufacturing method.
【請求項4】 請求項1に記載の電子源基板の製造方法
において、まず基板上に素子電極を形成し、次いで一対
の素子電極の一方の電極の接続部に重ねて第1の配線を
形成し、次いで一対の素子電極の他方の電極の接続部に
重ねると共に前記接続部上方に接続用切り欠き部を有す
る層間絶縁層を第1の配線と直交させて形成した後、層
間絶縁層の上面に第2の配線を形成することを特徴とす
る電子源基板の製造方法。
4. The method of manufacturing an electron source substrate according to claim 1, wherein an element electrode is first formed on the substrate, and then a first wiring is formed so as to overlap with a connection portion of one electrode of the pair of element electrodes. Then, an interlayer insulating layer is formed so as to overlap the connecting portion of the other electrode of the pair of device electrodes and has a connecting cutout portion above the connecting portion so as to be orthogonal to the first wiring, and then, the upper surface of the interlayer insulating layer is formed. A method of manufacturing an electron source substrate, comprising forming a second wiring on the substrate.
【請求項5】 請求項1に記載の電子源基板の製造方法
において、まず基板上に素子電極対を形成し、次いで一
対の素子電極の一方の電極の接続部に重ねて第1の配線
を形成し、次いで第1の配線の上面であってかつ第1の
配線と第2の配線との交差予定部を覆って層間絶縁層を
形成した後、一対の素子電極の他方の電極の接続部に重
ねて第2の配線を形成することを特徴とする電子源基板
の製造方法。
5. The method of manufacturing an electron source substrate according to claim 1, wherein an element electrode pair is first formed on the substrate, and then the first wiring is overlapped on a connection portion of one electrode of the pair of element electrodes. Then, after forming an interlayer insulating layer on the upper surface of the first wiring and covering the planned intersection portion of the first wiring and the second wiring, the connection portion of the other electrode of the pair of element electrodes A method of manufacturing an electron source substrate, comprising: forming a second wiring on the substrate.
【請求項6】 第1の配線、第2の配線、層間絶縁層、
又は素子電極を厚膜印刷法によって形成する請求項2乃
至5のいずれかに記載された電子源基板の製造方法。
6. A first wiring, a second wiring, an interlayer insulating layer,
Alternatively, the method of manufacturing an electron source substrate according to claim 2, wherein the element electrode is formed by a thick film printing method.
【請求項7】 電子放出素子が導電性薄膜に通電処理を
施すことにより電子放出部が形成される表面伝導型電子
放出素子である請求項2乃至6のいずれかに記載された
電子源基板の製造方法。
7. The electron source substrate according to claim 2, wherein the electron-emitting device is a surface-conduction electron-emitting device in which an electron-emitting portion is formed by subjecting a conductive thin film to an electrification treatment. Production method.
【請求項8】 請求項2乃至7のいずれかに記載された
製造方法によって製造された電子源基板。
8. An electron source substrate manufactured by the manufacturing method according to claim 2.
【請求項9】 請求項1又は8に記載された電子源基板
の各電子放出素子と対向する位置に、電子の照射により
可視光を発する蛍光体を配設することにより画素を形成
せしめる画像表示装置。
9. An image display in which a pixel is formed by disposing a phosphor that emits visible light when irradiated with electrons at a position facing each electron-emitting device of the electron source substrate according to claim 1 or 8. apparatus.
JP5338596A 1996-03-11 1996-03-11 Electron-source substrate, its manufacture, and image display device Pending JPH09245694A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5338596A JPH09245694A (en) 1996-03-11 1996-03-11 Electron-source substrate, its manufacture, and image display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5338596A JPH09245694A (en) 1996-03-11 1996-03-11 Electron-source substrate, its manufacture, and image display device

Publications (1)

Publication Number Publication Date
JPH09245694A true JPH09245694A (en) 1997-09-19

Family

ID=12941367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5338596A Pending JPH09245694A (en) 1996-03-11 1996-03-11 Electron-source substrate, its manufacture, and image display device

Country Status (1)

Country Link
JP (1) JPH09245694A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210091A (en) * 2005-01-27 2006-08-10 Seiko Epson Corp Electron source, its manufacturing method, electro-optical device, and electronic equipment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210091A (en) * 2005-01-27 2006-08-10 Seiko Epson Corp Electron source, its manufacturing method, electro-optical device, and electronic equipment

Similar Documents

Publication Publication Date Title
JP3217629B2 (en) Electron source, image forming apparatus using the electron source, method of manufacturing the electron source, and method of manufacturing the image forming apparatus
JP3372720B2 (en) Electron source substrate, image forming apparatus, and manufacturing method thereof
JP3200270B2 (en) Surface conduction electron-emitting device, electron source, and method of manufacturing image forming apparatus
JPH08162001A (en) Electron source substrate, electron source, image forming device and manufacture
JP4058187B2 (en) Electron source substrate, image display device, and electron source substrate manufacturing method
JP3222338B2 (en) Method of manufacturing electron source and image forming apparatus
JPH09245694A (en) Electron-source substrate, its manufacture, and image display device
JP3450533B2 (en) Method of manufacturing electron source substrate and image forming apparatus
JP3332673B2 (en) Electron source substrate, image forming apparatus, and manufacturing method thereof
JP3402891B2 (en) Electron source and display panel
JP3459705B2 (en) Method of manufacturing electron source substrate and method of manufacturing image forming apparatus
JP3450425B2 (en) Electron source, method of manufacturing the same, and image forming apparatus
JP3450565B2 (en) Method of manufacturing electron source substrate and image forming apparatus
JPH09245693A (en) Electron-source substrate, its manufacture, and image display device
JPH08180800A (en) Electron source and manufacture of image display apparatus
JP3207990B2 (en) Flat plate type image forming apparatus
JP3044434B2 (en) Method of manufacturing electron source and image forming apparatus
JP3459720B2 (en) Method of manufacturing electron source and method of manufacturing image forming apparatus
JP2001351548A (en) Flat-panel image forming device and its manufacturing method
JPH11312462A (en) Electron source board, image display device and manufacture of electron source board
JPH09219163A (en) Wiring forming method, matrix wiring formed by the method, manufacture of electron source, electron source and image forming device
JPH07321110A (en) Method of forming interconnection, electron source and manufacture thereof, and image forming device
JP2000251681A (en) Electron source substrate, image forming device, manufacture of the electron source substrate and storage medium
JPH07130280A (en) Manufacture of electron source material and electron source, and electron source and image forming device
JP2002216616A (en) Substrate for electron source, picture display device, and manufacturing method therefor