JPH09232974A - パンクチャード回路 - Google Patents

Abstract

(57)【要約】 【課題】 複雑な組合せのパンクチャードパターンにも
対応することができるパンクチャード回路を提供する。 【解決手段】 原信号データを畳み込み符号器１で符号
化し、パラレル／シリアル変換器２にて畳み込み符号化
データをシリアルデータに変換し、書き込みアドレス生
成回路７でシリアルデータクロック信号を計数した計数
値を書き込みアドレスとして、シリアルデータをメモリ
９に書き込む。一方、インデックスを参照してメモリ５
および６に記憶しているパンクチャードパターン情報を
読み出し、読み出したパンクチャードパターン情報に基
づいて書き込みアドレス生成回路７におけるシリアルデ
ータクロック信号の計数を選択的に停止させて、計数停
止のときのシリアルデータの上書きによってパンクチャ
ードさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パンクチャード回
路に関し、さらに詳細には欧州規格のディジタル音声放
送（Digital Audio broadcasting）システム（以下、デ
ジタルオーディオ放送をＤＡＢとも記す）に適用できる
パンクチャード回路に関する。

【０００２】

【従来の技術】従来、入力データを畳み込み符号化し、
符号化されたデータストリームから一定のコードワード
を削除すること、所謂パンクチャード処理が行われて伝
送レートを下げることが行われる。従来のこの種のパン
クチャード回路は、例えば図１０に示すものが知られて
いる。図１０は符号化率１／２の畳み込み符号化を行
い、これを符号化率３／４で一定のパンクチャード処理
を行って符号語を得ている例である。

【０００３】図１０に示した従来の符号化について説明
する。畳み込み符号器であるエンコーダ２１によって入
力データを図１１（ａ）に示すクロック信号に同期して
畳み込み符号化して、図１１（ｂ）、図１１（ｃ）に示
す符号語Ｃ０、Ｃ１を得て、符号Ｃ０はＦＩＦＯバッフ
ァ２５に供給して一旦記憶し、符号Ｃ１はラッチ回路２
４に供給してラッチする。一方、パンクチャー回路２３
においては符号語Ｃ０、Ｃ１に対応した図１１（ｄ）お
よび（ｅ）に示すパンクチャードパターンが予め準備し
てあり、図１１（ｅ）に示すパンクチャードパターンＣ
１ｐを反転した図１１（ｆ）に示す信号ｘをラッチスト
ローブパルスとしてラッチ回路２４に供給して符号Ｃ１
をラッチし、ラッチ出力Ｃ１´をＦＩＦＯ２５に供給す
る。

【０００４】クロック信号を反転した信号とパンクチャ
ードパターンＣ０ｐとを論理積演算した信号をライト信
号ｚとする。ライト信号ｚは図１１（ｉ）に示す如くで
あって、ライト信号ｚはＦＩＦＯ２５に供給して、ライ
ト信号ｚによって符号Ｃ０およびＣ１´をＦＩＦＯ２５
に書き込む。ＦＩＦＯ２５への入力符号は図１１（ｇ）
および（ｈ）に示すとおりであって、パンクチャードさ
れている。したがって、クロックゼネレータ２２によっ
て生成された図１１（ｊ）に示すリード信号によってＦ
ＩＦＯ２５からデータを読み出せば、パンクチャードさ
れた図１１（ｋ）および（ｌ）に示した符号語が得られ
る。

【０００５】

【発明が解決しようとする課題】しかしながら上記した
従来のパンクチャード回路によるときは、畳み込み符号
語に対して一律のパンクチャードパターンでパンクチャ
ード処理をすることはできるが、複雑な組合せのパンク
チャードパターンによってパンクチャード処理を行うこ
とは不可能であるという問題点があった。

【０００６】本発明は、複雑な組合せのパンクチャード
パターンにも対応することができるパンクチャード回路
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明にかかるパンクチ
ャード回路は、原信号データを畳み込み符号化する畳み
込み符号器と、畳み込み符号器の出力をシリアルデータ
に変換するパラレル／シリアル変換器と、シリアル変換
された畳み込み符号器の出力データを格納する第１のメ
モリと、パラレル／シリアル変換のためのシリアルデー
タクロック信号を計数して計数値を第１のメモリの書き
込みアドレスとする書き込みアドレス生成手段と、誤り
訂正能力に基づく参照情報に対応してパンクチャードパ
ターン情報が予め記憶された第２のメモリと、供給され
た参照情報をシリアルデータクロック信号に同期したタ
イミングで参照して該参照情報に対応して記憶されてい
るパンクチャードパターン情報を第２のメモリから読み
出し、かつ読み出されたパンクチャードパターン情報に
基づいて書き込みアドレス生成手段におけるシリアルデ
ータのクロック信号の計数を選択的に停止させるアドレ
ス制御手段とを備えたことを特徴とする。

【０００８】本発明にかかるパンクチャード回路によれ
ば、原信号データが畳み込み符号化されたデータがシリ
アルデータに変換され、パラレル／シリアル変換のため
のシリアルデータクロック信号を計数した計数値を書き
込みアドレスとして、シリアル変換されたシリアルデー
タが第１のメモリに書き込まれる。一方、供給された参
照情報がシリアルデータクロック信号に同期したタイミ
ングで参照されて、第２のメモリに参照情報に対応して
記憶されているパンクチャードパターン情報が第２のメ
モリから読み出され、読み出されたパンクチャードパタ
ーン情報に基づいて書き込みアドレス生成手段における
シリアルデータクロック信号の計数が選択的に停止させ
られる。

【０００９】したがって、シリアルデータクロック信号
の計数が停止させられているときは第１のメモリのアド
レスは進められず、このときに第１のメモリに供給され
たシリアルデータが記憶されたアドレスに、次に第１の
メモリに供給されたシリアルデータが上書きされること
になって、前記次に第１のメモリに供給されたシリアル
データの直前に第１のメモリに供給されたシリアルデー
タはパンクチャードされることになる。このため、第２
のメモリに予め記憶させておくパンクチャードパターン
情報によって複雑なパンクチャードパターンにも容易に
対応させることができる。

【００１０】本発明にかかるパンクチャード回路におい
て、アドレス制御手段はパンクチャードパターン情報中
の情報がパンクチャード指示情報のときは書き込みアド
レス生成手段におけるシリアルデータクロック信号の計
数を一次的に停止し、かつパンクチャードパターン情報
中の情報がパンクチャード指示情報でないときは書き込
みアドレス生成手段におけるシリアルデータクロック信
号の計数を行うことを特徴とする。

【００１１】本発明にかかるパンクチャード回路によれ
ば、パンクチャードパターン情報中の情報がパンクチャ
ード指示情報のときは書き込みアドレス生成手段におけ
るシリアルデータクロック信号の計数が一次的に停止さ
れ、パンクチャードパターン情報中の情報がパンクチャ
ード指示情報でないときは書き込みアドレス生成手段に
おけるシリアルデータクロック信号の計数がなされる。
したがって、パンクチャード指示情報のときには第１の
メモリのアドレスが進められずパンクチャードされるシ
リアルデータが第１のメモリの同一アドレスに書き込ま
れ、次のパンクチャード指示情報でないときのシリアル
データが前記同一アドレスに上書きされて、パンクチャ
ードがなされる。

【００１２】本発明にかかるパンクチャード回路は、畳
み込み符号器は原信号データを拘束長７符号化率１／４
の畳み込み符号に符号化する畳み込み符号器であること
を特徴とする。

【００１３】本発明にかかるパンクチャード回路によれ
ば、原信号データが拘束長７符号化率１／４の畳み込み
符号化される欧州規格のＤＡＢシステムに適用すること
ができる。

【００１４】

【発明の実施の形態】以下、本発明にかかるパンクチャ
ード回路を実施の一形態によって説明する。図１は、本
発明の実施の一形態にかかるパンクチャード回路の構成
を示すブロック図である。本発明の実施の一形態にかか
るパンクチャード回路はＤＡＢシステムに適用した場合
の例である。

【００１５】先ず、欧州規格ＤＡＢで規格化されている
畳み込み符号の符号化について説明する。

【００１６】1フレーム（２４ｍｓ）のビットストリー
ムデータＩビットをフレーム単位で、拘束長7、符号化
率１／４で畳み込み符号化する。畳み込み符号器１は図
２に示すごとく、１ビット遅延器１０１〜１０６から構
成したシフトレジスタ１００と、モジュロ２加算器１０
７〜１１７とから構成されている。畳み込み符号器１の
初期状態および終期状態を全て０とし、原信号データを
畳み込み符号器１で（Ｉ＋６）回、符号化したときの出
力をシリアルに変換した出力は（４Ｉ＋２４）ビットの
シリアルマザー符号語となる。ここで、（Ｉ＋６）中の
〃６〃は１ビット遅延器の数に対応し、（４Ｉ＋２４）
は４×（Ｉ＋６）であって畳み込み符号化されたデータ
が４ビット並列で出力されれ、それをシリアルにしたた
め４倍の（Ｉ＋６）となっているのである。なお、Ｉは
参照符号である後記するインデックスＩＤＸに対応する
原信号データのデータ数に対応し、ビットレート、プロ
テクションレベルを定めるものである。

【００１７】例えば、ビットレート３２ｋｂｐｓのデー
タの場合、１フレーム７６８ビットであるが、シリアル
データに変換することにより３０９６ビットとなる。次
にこのシリアルマザー符号語の先頭からの４Ｉビットを
図３に示すように、連続する１２８ビットのブロックに
分割する。このブロックをさらに３２ビットのサブブロ
ックに分割する。同ブロック内の全てのサブブロック
を、同じ規則(パンクチャードベクトルＶＰＩ）でパン
クチャードする。

【００１８】パンクチャードベクトルは図６および図７
に示すようにパンクチャードインデックスＰＩ＝１から
ＰＩ＝２４までの２４種類ある。また４Ｉビットの後に
残った最後の２４ビットには、後記のパンクチヤードベ
クトルＶＴを用いる。図６および図７において、左欄は
パンクチャードインデックスを、右欄はサブブロック単
位でのパンクチャードベクトルを示している。

【００１９】ＶＴ＝（１１００ １１００ １１００
１１００ １１００ １１００）

【００２０】この２４ビットがバンクチヤードされて生
じた１２ビットをテールビツトと呼ぶ。今回はＶＴの第
２５ビット目から第３２ビット目までを０とした３２ビ
ットのベクトルをパンクチャードインデンクスＰＩ＝３
１と定義した（図７の最後の欄参照）。なお、パンクチ
ャードベクトル中の０はパンクチャード処理によって削
除されることになる。

【００２１】パンクチャードインデンクスＰＩは、１２
８ビットからなるブロック単位で定義され、データのビ
ットレートと誤り訂正能力を示すプロテクションレベル
Ｐによって異なる(図８および図９参照）。図８および
図９において、Ｐ欄はプロテクションレベルの欄であ
り、Ｌ１〜Ｌ４欄はブロックの欄であり、ＰＩ１〜ＰＩ
４はパンクチャードインデンクスの欄である。

【００２２】例えば、図８の最初のインデックスＩＤＸ
＝０の欄に示されているごとく、オーディオビットレー
ト３２ｋｂｐｓ、ブロテクンョンレベルＰ＝５の場合、
総ブロック数は４Ｉ／１２８（Ｉ＝７６８）から２４ブ
ロックとなり、これをデータの先頭から３ブロック（Ｌ
１）、４ブロック（Ｌ２）、１７ブロック（Ｌ３）、０
ブロック（Ｌ４）に分割し、最初の３ブロックがパンク
チャードインデックスＰＩ１＝５、次の４ブロックがパ
ンクチャードインデックスＰＩ２＝３、最後の１７ブロ
ックがパンクチャードインデックスＰＩ３＝２でパンク
チャードされる。これに最後の２４ビットがＰＩ＝３１
でパンクチャードされたテールビット（１２ビット）を
加えたパンクチャード処理後の符号語は （３×１２８）×１３／３２＋（４×１２８）×１１／
３２＋（１７×１２８）×５／１６＋１２＝１０２４ ビットとなる。以下、インデックスＩＤＸ＝０の場合を
例に説明する。

【００２３】ここで、１フレームは２４ｍｓであり、原
信号のデータ数は（ビットレート×０．０２４）から求
まる。したがって、インデックスから原信号のデータ数
も求まる。上記のようにインデックス０の場合は、オー
ディオビットレートが３２ｋｂｐｓである。このため、
原信号のデータ数は７６８ビット（＝３２０００×０．
０２４）であり、インデックスＩＤＸと対応する。

【００２４】次に、図１に基づいて、本実施の一形態に
かかるパンクチャード回路について説明する。図４
（ｄ）および図４（ｅ）に示す原信号データおよび原信
号データのビットクロック信号であるデータクロック信
号とは拘束長７、符号化率１／４の畳み込み符号器１に
供給される。原信号データおよびデータクロック信号が
供給された畳み込み符号器１から、原信号データがデー
タクロック信号に同期して４ビットパラレルの畳み込み
符号語Ａ１（ｘ）、Ａ２（ｘ）、Ａ３（ｘ）、Ａ４
（ｘ）が出力される。図においてＡ１（ｘ）、Ａ２
（ｘ）、Ａ３（ｘ）、Ａ４（ｘ）を、Ａ１、Ａ２、Ａ
３、Ａ４とも記してある。

【００２５】畳み込み符号語Ａ１（ｘ）、Ａ２（ｘ）、
Ａ３（ｘ）、Ａ４（ｘ）および図４（ｆ）に示すシリア
ルデータのビットクロック信号であるシリアルデータク
ロック信号はパラレル／シリアル変換器２に供給され
て、シリアルデータクロック信号に同期して図４（ｊ）
に示すようにシリアルデータに変換される。パラレル／
シリアル変換器２にて変換されたシリアルデータはメモ
リ９に供給され、書き込みクロック信号を受けた書き込
みパルス生成回路８にて生成された書き込みパルスに同
期して、アドレスカウンタからなる書き込みアドレス生
成回路７の制御のもとに生成されたメモリ９のアドレス
にシリアルデータが書き込まれる。

【００２６】一方、フレーム同期信号の低レベル時にク
リアされかつデータクロック信号の立ち下がりでカウン
トアップされるフレームカウンタ１１に、２４ｍｓ周期
でかつデータクロック信号１周期幅の図４（ａ）に示す
フレーム同期信号とデータクロック信号とが供給され
て、フレーム同期信号に同期してデータクロック信号が
計数される。計数したデータクロック信号数をデータカ
ウント値と記し、図４（ｂ）に示す。

【００２７】データクロック信号、シリアルデータクロ
ック信号、データカウント値、原信号のビットレートや
誤り訂正の方法を規定するインデックス（以下、インデ
ックスデータとも記す）がイネーブル信号生成回路３に
供給されて、イネーブル信号生成回路３において、原信
号データがイネーブルであることを示すための図４
（ｃ）に示すＤＡＴＡ−ＥＮ信号と、シリアルデータが
イネーブルであることを示すための図４（ｉ）に示すＳ
ＤＡＴＡ−ＥＮ信号が生成される(何れも、低レベルの
ときイネーブルである)。

【００２８】ＤＡＴＡ−ＥＮ信号はデータクロック信号
およびフレーム同期信号に同期してイネーブルとなり、
畳み込み符号器１に供給されて、原信号データはフレー
ム同期信号の立上り後に有効となる。ＳＤＡＴＡ−ＥＮ
信号はデータクロック信号とシリアルデータクロック信
号と同期してイネーブルとなる。ここで、インデックス
０の場合であるため、１フレームのビット数は前記のよ
うに７６８ビットであり、データカウント値が７６８と
なったとき、すなわちフレームカウンタ１１が７６８カ
ウントしたときＤＡＴＡ−ＥＮ信号は高レベルとなり、
このときから原信号データは有効でなくなる。

【００２９】畳み込み符号器１では、ＤＡＴＡ−ＥＮ信
号を受けて、ＤＡＴＡ−ＥＮ信号が低レベルのときはデ
ータクロック信号で原信号データがラッチされ、畳み込
み符号語Ａ１（ｘ）、Ａ２（ｘ）、Ａ３（ｘ）、Ａ４
（ｘ）が出力される。ＤＡＴＡ−ＥＮ信号が高レベルの
ときは原信号データが０とされる。したがって、パラレ
ル／シリアル変換器２において、シリアルデータクロッ
ク信号の立上りで、畳み込み符号Ａ１（ｘ）、Ａ２
（ｘ）、Ａ３（ｘ）、Ａ４（ｘ）の順序でシリアデータ
に変換されてシリアルデータとして送出される。データ
数はインデックス０の場合は３０９６（＝４×７６８＋
２４）である。

【００３０】ここで、イネーブル信号生成回路３につい
て、さらに説明すれば、フレーム同期信号の立上りから
フレームカウンタ１１の計数値が（Ｉ＋６）、すなわち
インデックス０の本例では７７４（＝７６８＋６）まで
低レベルの図４（ｇ）に示す信号Ａが生成され、信号Ａ
をデータクロック信号の立上りでラッチした図４（ｈ）
に示す信号Ｂが生成され、さらに信号Ｂがシリアルデー
タクロック信号でラッチれてＳＤＡＴＡ−ＥＮ信号とし
て送出される。

【００３１】カウンタ４は１２８進の７ビットバイナリ
カウン夕とこのバイナリ力ウンタのキャリーをカウント
するブロックカウンタとで構成されて、ＳＤＡＴＡ−Ｅ
Ｎ信号が高レベルのときにカウンタ４の各カウンタはリ
セットされる。カウンタ４にはシリアルデータクロック
信号およびＳＤＡＴＡ−ＥＮ信号が供給されて、ＳＤＡ
ＴＡ−ＥＮ信号がイネーブルのときにシリアルデータク
ロック信号によってカウントアップされて、カウンタ４
の下位５ビット（３２進カウンタの計数値）がサブブロ
ックデータカウント値として出力され、またブロックカ
ウンタのカウント値がブロック数として出力される。

【００３２】一方、メモリ５には、インデックスに対応
した図８および図９のブロック（Ｌ１〜Ｌ４）数および
パンクチャードインデンクス（ＰＩ１〜ＰＩ４）のデー
タテーブルが予め記憶されており、メモリ６には、パン
クチャードインデックスＰＩに対応した図６および図７
のパンクチャードベクトルのデータテーブルが予め記憶
されている。図１においてメモリ５および６はＬＵＴと
記してある。

【００３３】インデックスＩＤＸとカウンタ４から出力
されるブロック数とが参照されて、ブロックカウンタの
カウント値が出力される毎に、メモリ５のテーブルがル
ックアップされて、インデックスＩＤＸとブロックカウ
ンタのカウント値とに基づいてパンクチャードインデッ
クスＰＩが読み出される。インデックス０の場合には、
ブロックＬＩは３ブロックであり、ブロックＬ２は４ブ
ロックであり、ブロックＬ３は１７ブロックであり、ブ
ロックＬ４は０ブロックであり、これに対応するパンク
チャードインデックスＰＩは、それぞてＰＩ１＝５、Ｐ
Ｉ２＝３、ＰＩ３＝２、ＰＩ４＝０である。また残りの
２４ビットに対してはテールビットとして割り当てたＰ
Ｉ＝３１が割り当てられる。

【００３４】したがって、ブロック数が０〜２のときに
はＰＩ１＝５が出力され、ブロック数が３〜６のときに
はＰＩ２＝５が出力され、ブロック数が７〜２３のとき
にはＰＩ３＝２が出力され、ブロック数が２４のときに
はＰＩ＝３１が出力されることになる。かかる組み合わ
せは図８および図９に示すようにインデックスＩＤＸに
対応して、すなわち６４種類持っている。

【００３５】この結果、ブロック数とパンクチャードイ
ンデックスとの関係は、図５（ｃ）と、図５（ｄ）とに
示すごとくになる。図５（ａ）および図５（ｂ）は、図
４（ｉ）および図４（ｆ）のＳＤＡＴＡ−ＥＮ信号とシ
リアルクデータロック信号とを再記したものである。図
５（ｃ）においてブロック数２４はテールビットを計数
したときを示している。

【００３６】一方、メモリ６は、カウンタ４から出力さ
れるサブブロックデータカウント値とメモリ５から出力
されるパンクチャードインデックスＰＩとが参照され、
メモリ６のテーブルがルックアップされて、メモリ６か
らパンクチャードベクトルがＰＵＮＣ−ＥＮ信号として
読み出される。すなわち、シリアルデータクロック信号
を計数したサブブロックデータカウント値に基づいてシ
リアルデータクロック信号毎に、パンクチャードインデ
ックスＰＩに対応するパンクチャードベクトルが１ビッ
トづつ読み出される。

【００３７】すなわち、メモリ６からＰＵＮＣ−ＥＮ信
号が出力される。インデックス０の場合で、上記のＰＩ
＝５を例に説明すればパンクチャードベクトルＶＴは次
の如くである。

【００３８】すなわち、パンクチャードベクトルＶＴは ＶＴ＝（１１００ １１００ １１００ １０００ １
１００ １０００１１００ １０００） であり、サブブロックデータカウント値が順次、０、
１、２、……３１となる毎に、上記のパンクチャードベ
クトルが１、１、０、０、１、１、０、０、……１、
０、０、０と、この３２ビットがこの順序でＰＵＮＣ−
ＥＮ信号として出力される。

【００３９】この状態は、図５（ｄ）、図５（ｅ）およ
び図５（ｆ）に示すごとくであって、図５（ｄ）はメモ
リ５から出力されるパンクチャードインデックスＰＩを
示し、図５（ｅ）はカウンタ４から出力されるサブブロ
ックデータカウント値を示し、図５（ｆ）はメモリ６か
ら出力されるＰＵＮＣ−ＥＮ信号を示している。上記し
た説明と図５（ｃ）〜図５（ｆ）を対応することによっ
て、ブロック数、パンクチャードインデックスＰＩ、サ
ブブロックデータカウント値、ＰＵＮＣ−ＥＮ信号の関
係が容易に理解されよう。

【００４０】書き込みパルス生成回路８では、シリアル
データクロック信号と同期した図５（ｈ）に示す書き込
みクロック信号が、ＳＤＡＴＡ−ＥＮ信号が低レベルの
期間中送出され、図５（ｉ）に示す書き込み信号ＷＥと
してメモリ９に供給される。

【００４１】一方、シリアルデータクロック信号とＳＤ
ＡＴＡ−ＥＮ信号と、さらにＰＵＮＣ−ＥＮ信号が供給
されて書き込みアドレスを生成するアドレスカウンタか
らなる書き込みアドレス生成回路７において、ＳＤＡＴ
Ａ−ＥＮ信号が低レベルの期間であって、かつＰＵＮＣ
−ＥＮ信号が高レベルの期間のみ、シリアルデータクロ
ック信号の立ち下がりを計数し、図５（ｇ）に示す計数
値によってメモリ９のアドレス指定が行われ、指定され
たアドレスに、書き込み信号ＷＥに同期して、畳み込み
符号化されてシリアル変換されたシリアルデータがメモ
リ９に書き込まれる。書き込みアドレス生成回路７は計
数値が１０２４に達した後、ＳＤＡＴＡ−ＥＮ信号の高
レベル時にシリアルデータクロック信号に同期してクリ
アされる。

【００４２】したがって、パンクチャードされないシリ
アルデータが供給されたときはそのときに指示されてい
る、メモリ９のアドレスにシリアルデータが書き込ま
れ、この書き込みに続いて引き続きアドレスは（＋１）
される。次がパンクチャードされるシリアルデータのと
きはそのアドレスに書き込みがなされるが、書き込みの
終了によってもアドレスは（＋１）されず保持されて、
引き続いて供給された次のパンクチャードされないシリ
アルデータが保持されているアドレス上に書き込まれ
る。すなわちパンクチャードされるデータに上書きされ
る。この操作によってパンクチャード処理が実現され
る。この上書きの操作に続いてアドレスは（＋１）され
て次に備える。

【００４３】読み出しアドレス生成回路１０において
は、メモリ９に書き込まれているデータを順に読み出す
ようにアドレスが生成され、メモリ９からデータを読み
出すと、パンクチャード処理後の符号語がメモリ９から
得られる。

【００４４】

【発明の効果】以上説明したように本発明にかかるパン
クチャード回路によれば、欧州ＤＡＢ規格で規格化され
ている畳み込み符号の符号化のような、複雑な組み合わ
せのパンクチャードパターンに対しても、対応してパン
クチャード処理が行える。

【００４５】さらに、本発明にかかるパンクチャード回
路によれば、パンクチャードパターンの変更に対しても
部分的な変更によって対応することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態にかかるパンクチャード
回路の構成を示すブロック図である。

【図２】本発明の実施の一形態にかかるパンクチャード
回路における畳み込み符号器の構成を示すブロック図で
ある。

【図３】本発明の実施の一形態にかかるパンクチャード
回路におけるブロックおよびサブブロック化の説明に供
する説明図である。

【図４】本発明の実施の一形態にかかるパンクチャード
回路の作用の説明に供するタイミング図である。

【図５】本発明の実施の一形態にかかるパンクチャード
回路の作用の説明に供するタイミング図である。

【図６】本発明の実施の一形態にかかるパンクチャード
回路におけるメモリに格納されているテーブルを示す模
式図である。

【図７】本発明の実施の一形態にかかるパンクチャード
回路におけるメモリに格納されているテーブルを示す模
式図である。

【図８】本発明の実施の一形態にかかるパンクチャード
回路におけるメモリに格納されているテーブルを示す模
式図である。

【図９】本発明の実施の一形態にかかるパンクチャード
回路におけるメモリに格納されているテーブルを示す模
式図である。

【図１０】従来のパンクチャード回路の構成を示すブロ
ック図である。

【図１１】従来の図１０に示すパンクチャード回路の作
用の説明に供するタイミング図である。

【符号の説明】

１ 畳み込み符号器 ２ パラレル／シリアル変換器 ３ イネーブル信号生成回路 ４ カウンタ ５および６ テーブルを格納したメモリ ７ 書き込みアドレス生成回路 ８ 書き込みパルス生成回路 ９ メモリ １０ 読み出しアドレス生成回路 １１ フレームカウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】原信号データを畳み込み符号化する畳み込
   み符号器と、畳み込み符号器の出力をシリアルデータに
   変換するパラレル／シリアル変換器と、シリアル変換さ
   れた畳み込み符号器の出力データを格納する第１のメモ
   リと、パラレル／シリアル変換のためのシリアルデータ
   クロック信号を計数して計数値を第１のメモリの書き込
   みアドレスとする書き込みアドレス生成手段と、誤り訂
   正能力に基づく参照情報に対応してパンクチャードパタ
   ーン情報が予め記憶された第２のメモリと、供給された
   参照情報をシリアルデータクロック信号に同期したタイ
   ミングで参照して該参照情報に対応して記憶されている
   パンクチャードパターン情報を第２のメモリから読み出
   し、かつ読み出されたパンクチャードパターン情報に基
   づいて書き込みアドレス生成手段におけるシリアルデー
   タのクロック信号の計数を選択的に停止させるアドレス
   制御手段とを備えたことを特徴とするパンクチャード回
   路。
2. 【請求項２】請求項１記載のパンクチャード回路におい
   て、アドレス制御手段はパンクチャードパターン情報中
   の情報がパンクチャード指示情報のときは書き込みアド
   レス生成手段におけるシリアルデータクロック信号の計
   数を一次的に停止し、かつパンクチャードパターン情報
   中の情報がパンクチャード指示情報でないときは書き込
   みアドレス生成手段におけるシリアルデータクロック信
   号の計数を行うことを特徴とするパンクチャード回路。
3. 【請求項３】請求項１記載のパンクチャード回路におい
   て、畳み込み符号器は原信号データを拘束長７符号化率
   １／４の畳み込み符号に符号化する畳み込み符号器であ
   ることを特徴とするパンクチャード回路。