JPH09223950A - Driving method for vco circuit and vco circuit - Google Patents
Driving method for vco circuit and vco circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＰＬＬ（Phase-
locked loop ）装置等に用いられるＶＣＯ（Voltage Co
ntrolled Oscillator)回路の駆動方法及びＶＣＯ回路に
関する。TECHNICAL FIELD The present invention relates to a PLL (Phase-
VCO (Voltage Co) used in locked loop devices, etc.
ntrolled oscillator) driving method and VCO circuit.
【０００２】[0002]
【従来の技術】図１１は、従来、一般に用いられている
ＶＣＯ回路の構成を示す回路図である。この構成例のＶ
ＣＯ回路は、外部から入力される制御電圧に応じた二つ
のレベルの一定電圧を出力する電圧−電圧変換部１０
と、電圧−電圧変換部１０の出力である二つの一定電圧
をバイアス電圧として発振するリングオシレータ４８と
を含んでいる。2. Description of the Related Art FIG. 11 is a circuit diagram showing a structure of a VCO circuit which is conventionally and generally used. V of this configuration example
The CO circuit is a voltage-voltage conversion unit 10 that outputs a constant voltage of two levels according to a control voltage input from the outside.
And a ring oscillator 48 that oscillates with two constant voltages output from the voltage-voltage conversion unit 10 as bias voltages.
【０００３】先ず、電圧−電圧変換部１０は、４つのＭ
ＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トラ
ンジスタをＭＯＳＦＥＴまたはＭＯＳと略称する。）か
ら構成されている。ｎ−ＭＯＳ（ｎ−はｎチャネルトラ
ンジスタであることを意味する。）Ｔｒ１のゲート電極
は、制御入力端子１４に接続しており、外部より制御電
圧ＶINが入力される。ｎ−ＭＯＳＴｒ１のソース電極は
接地端子ＧＮＤ（図中のアース記号で示される。）に接
続される。First, the voltage-voltage conversion unit 10 has four Ms.
It is composed of an OS field effect transistor (hereinafter, MOS field effect transistor is abbreviated as MOSFET or MOS). The gate electrode of the n-MOS (n- means an n-channel transistor) Tr1 is connected to the control input terminal 14, and the control voltage V IN is input from the outside. The source electrode of the n-MOSTr1 is connected to the ground terminal GND (indicated by a ground symbol in the figure).
【０００４】電源端子ＶDD（図中の記号△で表され
る。）にはｐ−ＭＯＳ（ｐ−はｐチャネルトランジスタ
であることを意味する。）Ｔｒ２およびｐ−ＭＯＳＴｒ
３の各ソース電極が接続されている。ｐ−ＭＯＳＴｒ２
のゲート電極、ｐ−ＭＯＳＴｒ２のドレイン電極、ｐ−
ＭＯＳＴｒ３のゲート電極およびｎ−ＭＯＳＴｒ１のド
レイン電極は互いに共通に接続されており同電位であ
る。この電圧レベルが第１バイアス電圧Ｖ1 としてリン
グオシレータ４８側に出力される。A p-MOS (p- means a p-channel transistor) Tr2 and p-MOSTr are connected to the power supply terminal V DD (denoted by a symbol Δ in the figure).
3 source electrodes are connected. p-MOSTr2
Gate electrode, p-MOSTr2 drain electrode, p-
The gate electrode of the MOSTr3 and the drain electrode of the n-MOSTr1 are commonly connected to each other and have the same potential. This voltage level is output to the ring oscillator 48 side as the first bias voltage V 1 .
【０００５】ｐ−ＭＯＳＴｒ３のドレイン電極には、ｎ
−ＭＯＳＴｒ４のドレイン電極が接続される。ｎ−ＭＯ
ＳＴｒ４のソース電極は接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ４のドレイン電極はｎ−ＭＯＳＴｒ
４のゲート電極に接続されており、この電極における電
圧が第２バイアス電圧Ｖ2 としてリングオシレータ４８
側に出力される。The drain electrode of the p-MOSTr3 has n
-The drain electrode of MOSTr4 is connected. n-MO
The source electrode of STr4 is connected to the ground terminal GND. The drain electrode of n-MOSTr4 is n-MOSTr
4 is connected to the gate electrode of the ring oscillator 48 and the voltage at this electrode is used as the second bias voltage V 2.
Output to the side.
【０００６】次に、リングオシレータ４８は、電源端子
ＶDDおよび接地端子ＧＮＤ間に設けられるｐ−ＭＯＳお
よびｎ−ＭＯＳがコンプリメンタリ接続されて構成され
るインバータを奇数個備えている。この構成例のリング
オシレータ４８は、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ
８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から
構成されるインバータと、ｐ−ＭＯＳＴｒ６、ｐ−ＭＯ
ＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１
５から構成されるインバータと、ｐ−ＭＯＳＴｒ７、ｐ
−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯ
ＳＴｒ１６から構成されるインバータとで以て構成され
ている。そして、奇数個（この構成例では３個）のイン
バータの各々の出力端子が入力端子に順次に接続されて
いる。また、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、
ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成
されるインバータの出力端子をＶＣＯ回路の出力端子１
６としている。Next, the ring oscillator 48 includes an odd number of inverters configured by complementary connection of p-MOS and n-MOS provided between the power supply terminal V DD and the ground terminal GND. The ring oscillator 48 of this configuration example includes p-MOSTr5 and p-MOSTr5.
8, an inverter composed of n-MOSTr11 and n-MOSTr14, and p-MOSTr6, p-MO
STr9, n-MOSTr12 and n-MOSTr1
5, an inverter composed of 5 and p-MOSTr7, p
-MOSTr10, n-MOSTr13 and n-MO
It is composed of an inverter composed of STr16. The output terminals of the odd number (three in this configuration example) of inverters are sequentially connected to the input terminals. In addition, p-MOSTr7, p-MOSTr10,
The output terminal of the inverter composed of the n-MOSTr 13 and the n-MOSTr 16 is connected to the output terminal 1 of the VCO circuit.
It is 6.
【０００７】インバータの構成を、ｐ−ＭＯＳＴｒ５、
ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯ
ＳＴｒ１４から構成されるインバータを例にとって説明
する。先ず、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１
１の各々のゲート電極は互いに接続されておりこの接続
点を入力端子としている。また、ｐ−ＭＯＳＴｒ８およ
びｎ−ＭＯＳＴｒ１１の各々のドレイン電極は互いに接
続されており、この接続点を出力端子としている。The inverter is composed of p-MOSTr5,
p-MOSTr8, n-MOSTr11 and n-MO
An inverter composed of the STr 14 will be described as an example. First, p-MOSTr8 and n-MOSTr1
The respective gate electrodes of No. 1 are connected to each other, and this connection point is used as an input terminal. The drain electrodes of the p-MOSTr8 and the n-MOSTr11 are connected to each other, and the connection point serves as an output terminal.
【０００８】そして、ｐ−ＭＯＳＴｒ８のソース電極お
よび電源端子ＶDD間には、ｐ−ＭＯＳＴｒ５が設けられ
ている。ｐ−ＭＯＳＴｒ８のソース電極がｐ−ＭＯＳＴ
ｒ５のドレイン電極に接続され、ｐ−ＭＯＳＴｒ５のソ
ース電極が電源端子ＶDDに接続されている。ｐ−ＭＯＳ
Ｔｒ５のゲート電極には、電圧−電圧変換部１０から出
力された第１バイアス電圧Ｖ1 が印加される。A p-MOSTr5 is provided between the source electrode of the p-MOSTr8 and the power supply terminal V DD . The source electrode of p-MOSTr8 is p-MOST
It is connected to the drain electrode of r5 and the source electrode of the p-MOSTr5 is connected to the power supply terminal V DD . p-MOS
The first bias voltage V 1 output from the voltage-voltage conversion unit 10 is applied to the gate electrode of Tr5.
【０００９】さらに、ｎ−ＭＯＳＴｒ１１のソース電極
および接地端子ＧＮＤ間には、ｎ−ＭＯＳＴｒ１４が設
けられている。ｎ−ＭＯＳＴｒ１１のソース電極がｎ−
ＭＯＳＴｒ１４のドレイン電極に接続され、ｎ−ＭＯＳ
Ｔｒ１４のソース電極が接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ１４のゲート電極には電圧−電圧変
換部１０から出力された第２バイアス電圧Ｖ2 が印加さ
れる。Further, an n-MOSTr 14 is provided between the source electrode of the n-MOSTr 11 and the ground terminal GND. The source electrode of n-MOSTr11 is n-
N-MOS connected to the drain electrode of MOSTr14
The source electrode of Tr14 is connected to the ground terminal GND. The second bias voltage V 2 output from the voltage-voltage conversion unit 10 is applied to the gate electrode of the n-MOSTr 14.
【００１０】尚、基板の接続状態（バックバイアス）は
省略して示してある。Incidentally, the connection state (back bias) of the substrate is omitted.
【００１１】上述のように、各インバータにはそれぞれ
のＦＥＴを介して第１バイアス電圧Ｖ1 および第２バイ
アス電圧Ｖ2 が印加される（ｐ−ＭＯＳＴｒ６、ｐ−Ｍ
ＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ
１５から構成されるインバータには、ｐ−ＭＯＳＴｒ６
を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳ
Ｔｒ１５を介して第２バイアス電圧Ｖ2 が印加される。
ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴ
ｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバ
ータには、ｐ−ＭＯＳＴｒ７を介して第１バイアス電圧
Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１６を介して第２バイ
アス電圧Ｖ2 が印加される。）。従って、出力端子１６
から出力される出力電圧ＶOUT の発振周波数は、第１お
よび第２バイアス電圧Ｖ1 およびＶ2 によって決まり、
すなわち、制御入力端子１４に入力される制御電圧ＶIN
によって変化させることができる。As described above, the first bias voltage V 1 and the second bias voltage V 2 are applied to the respective inverters through the respective FETs (p-MOSTr6, p-M).
OSTr9, n-MOSTr12 and n-MOSTr
The inverter composed of 15 includes a p-MOSTr6
The first bias voltage V 1 is applied via the
The second bias voltage V 2 is applied via Tr15.
p-MOSTr7, p-MOSTr10, n-MOST
The first bias voltage V 1 is applied via the p-MOSTr 7 and the second bias voltage V 2 is applied via the n-MOSTr 16 to the inverter composed of the r 13 and the n-MOSTr 16. ). Therefore, the output terminal 16
The oscillation frequency of the output voltage V OUT output from is determined by the first and second bias voltages V 1 and V 2 ,
That is, the control voltage V IN input to the control input terminal 14
Can be changed by
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上述し
た従来のＶＣＯ回路には以下のような問題があった。However, the above-mentioned conventional VCO circuit has the following problems.
【００１３】図１２は、図１１に示したＶＣＯ回路の出
力電圧の時間波形の様子を示すグラフである。横軸に時
間ｔ、縦軸に電圧Ｖを取り、出力端子１６における電圧
の時間変化の様子を示した。出力電圧は正弦波状の変動
を示し、各ピークは最大がほぼ電源電圧ＶDD、最小がほ
ぼ接地電圧ＧＮＤとなっている。従って、出力電圧は電
源電圧ＶDDおよび接地電圧ＧＮＤ間のフル振幅変動を繰
り返すため、このＶＣＯ回路の消費電流は大きいといっ
た問題があった。また、電源電圧ＶDDが変動した場合に
は、この電圧変動がリングオシレータすなわちＶＣＯ回
路の出力電圧ＶOUT の発振周波数に影響を及ぼし易いと
いった問題があった。FIG. 12 is a graph showing the time waveform of the output voltage of the VCO circuit shown in FIG. The time t is plotted on the abscissa and the voltage V is plotted on the ordinate, and the time variation of the voltage at the output terminal 16 is shown. The output voltage shows a sinusoidal variation, and the maximum of each peak is approximately the power supply voltage V DD and the minimum is approximately the ground voltage GND. Therefore, the output voltage repeats full amplitude fluctuation between the power supply voltage VDD and the ground voltage GND, which causes a problem that the current consumption of the VCO circuit is large. Further, when the power supply voltage V DD fluctuates, there is a problem that this voltage fluctuation easily affects the oscillation frequency of the output voltage V OUT of the ring oscillator, that is, the VCO circuit.
【００１４】図１０は、ＰＬＬ（Phase-Locked Loop ）
の基本構成を示すブロック図である。ＰＬＬは、周波数
位相比較器３８、チャージポンプ４０、ローパスフィル
タ４２、ＶＣＯ回路４４およびＮ分周器４６で構成され
る。周波数位相比較器３８には外部の基準クロックおよ
びＮ分周器４６から周波数信号が入力される。これらの
周波数信号の位相差に対応する電圧がチャージポンプ４
０に出力される。FIG. 10 shows a PLL (Phase-Locked Loop).
FIG. 2 is a block diagram showing a basic configuration of FIG. The PLL includes a frequency phase comparator 38, a charge pump 40, a low pass filter 42, a VCO circuit 44 and an N frequency divider 46. A frequency signal is input to the frequency phase comparator 38 from an external reference clock and an N frequency divider 46. The voltage corresponding to the phase difference between these frequency signals is the charge pump 4
Output to 0.
【００１５】チャージポンプ４０は、ディジタル形位相
比較器およびＶＣＯ回路間に設けられ、一般にローパス
フィルタと共に使用される。チャージポンプ４０は、位
相比較器３８によりパルス幅変調されたデジタル入力信
号をアナログ信号に変換してローパスフィルタ４２に出
力する。ローパスフィルタ４２の出力はＶＣＯ回路４４
に入力される。ＶＣＯ回路４４の出力は、Ｎ分周器４６
により逓倍操作を施されて外部のＬＳＩクロック等に出
力される。The charge pump 40 is provided between the digital phase comparator and the VCO circuit and is generally used with a low pass filter. The charge pump 40 converts the digital input signal pulse-width modulated by the phase comparator 38 into an analog signal and outputs the analog signal to the low-pass filter 42. The output of the low pass filter 42 is the VCO circuit 44.
Is input to The output of the VCO circuit 44 is the N frequency divider 46.
Is multiplied and output to an external LSI clock or the like.
【００１６】ところで、このようなＰＬＬに使用される
ＶＣＯ回路の発振特性が電源変動に弱い場合には、基準
クロックに対してＶＣＯクロックの周波数および位相は
変動してしまいジッターの大きな出力クロックになる。
このように、ジッターの大きなクロックがＬＳＩのクロ
ックに使用されると回路の誤動作を引き起こしてしま
う。By the way, when the oscillation characteristic of the VCO circuit used in such a PLL is weak against power supply fluctuation, the frequency and phase of the VCO clock fluctuate with respect to the reference clock, resulting in an output clock with large jitter. .
As described above, when a clock with large jitter is used as the clock of the LSI, the circuit malfunctions.
【００１７】従って、従来より、消費電流が比較的小さ
く、電源電圧の変動に対して発振周波数の変化が起こら
ないＶＣＯ回路の駆動方法及びＶＣＯ回路の出現が望ま
れていた。Therefore, conventionally, there has been a demand for a VCO circuit driving method and a VCO circuit which have a relatively small current consumption and in which the oscillation frequency does not change in response to fluctuations in the power supply voltage.
【００１８】[0018]
【課題を解決するための手段】この発明のＶＣＯ回路の
駆動方法によれば、リングオシレータを備えるＶＣＯ回
路を駆動するに当たり、このＶＣＯ回路への入力電圧を
電界効果トランジスタ（以下、単にＦＥＴと称する。）
の出力特性の飽和領域を利用してこの入力電圧に応じた
定電流信号に変換し、この定電流信号をリングオシレー
タの電源電流として供給してこのリングオシレータを駆
動させることを特徴とする。According to the method for driving a VCO circuit of the present invention, when driving a VCO circuit having a ring oscillator, an input voltage to the VCO circuit is a field effect transistor (hereinafter, simply referred to as FET). .)
It is characterized in that the ring oscillator is driven by converting it into a constant current signal corresponding to the input voltage by utilizing the saturation region of the output characteristic of, and supplying this constant current signal as the power supply current of the ring oscillator.
【００１９】このように、リングオシレータにバイアス
電流として供給する電流を、入力電圧を、出力特性が飽
和領域において動作するようなＦＥＴを用いて変換され
た電流信号にすることにより、電源電圧の変動に影響さ
れることがなく、発振周波数を一定に保ってリングオシ
レータを駆動させることができる。As described above, the current supplied to the ring oscillator as a bias current is converted into a current signal obtained by converting the input voltage using the FET whose output characteristic operates in the saturation region, thereby changing the power supply voltage. It is possible to drive the ring oscillator with the oscillation frequency kept constant without being affected by.
【００２０】また、この発明のＶＣＯ回路によれば、入
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次に接続してなるリングオシレータ
を含み、制御入力端子、出力端子および電源端子を少な
くとも具えるＶＣＯ回路において、前記インバータの電
源供給端子の各々は共通接続してあり、および制御電極
が前記制御入力端子に結合され、第１主電極が前記電源
端子に結合されおよび第２主電極が前記電源供給端子に
結合され、かつ、ＦＥＴの出力特性の飽和領域で動作す
るように設けられている当該ＦＥＴを含む電圧−電流変
換部を具え、前記制御入力端子へ入力された制御入力電
圧を、前記ＦＥＴで、この制御入力電圧に応じた定電流
信号に変えて前記電源供給端子へ接続してなることを特
徴とする。Further, according to the VCO circuit of the present invention, an inverter having an input terminal, an output terminal, a power supply terminal and a ground terminal is connected in an odd number of stages of three or more, and the input terminal and the output terminal are sequentially connected. In a VCO circuit including at least a control input terminal, an output terminal and a power supply terminal, wherein each of the power supply terminals of the inverter is commonly connected, and a control electrode is coupled to the control input terminal. The first main electrode is coupled to the power supply terminal and the second main electrode is coupled to the power supply terminal, and the FET is provided so as to operate in a saturation region of output characteristics of the FET. A current conversion unit, wherein the control input voltage input to the control input terminal is converted into a constant current signal corresponding to the control input voltage by the FET, and Characterized by comprising connecting to the source supply terminal.
【００２１】このように、インバータの電源供給端子お
よび電源端子間に飽和領域で動作するＦＥＴを設け、こ
のＦＥＴの主電極間に流れる定電流をインバータの電源
供給端子に与えるので、インバータを駆動する電流を一
定に保つことができ、従って、電源電圧の変動に影響す
ることなく、発振周波数を一定に保ってリングオシレー
タを駆動させることができる。また、インバータの電源
供給端子の電位を電源電圧より低く抑えることができる
ので、消費電流を小さくすることができる。In this way, the FET operating in the saturation region is provided between the power supply terminals of the inverter and the constant current flowing between the main electrodes of the FET is applied to the power supply terminal of the inverter, so that the inverter is driven. The current can be kept constant, so that the ring oscillator can be driven with the oscillation frequency kept constant without affecting the fluctuation of the power supply voltage. Further, since the potential of the power supply terminal of the inverter can be suppressed to be lower than the power supply voltage, it is possible to reduce current consumption.
【００２２】[0022]
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２３】［第１の実施の形態］図１は、第１の実施
の形態のＶＣＯ回路の構成を示す回路図である。この第
１の構成例は、電圧−電流変換部１８およびリングオシ
レータ１２から構成されている。[First Embodiment] FIG. 1 is a circuit diagram showing a configuration of a VCO circuit according to a first embodiment. The first configuration example includes a voltage-current conversion unit 18 and a ring oscillator 12.
【００２４】この構成例のリングオシレータ１２は、入
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次にリング状（またはループ状）と
なるように接続することにより構成している。図２は、
この実施の形態例のインバータの構成を示す回路図であ
る。The ring oscillator 12 of this configuration example is an inverter having an input terminal, an output terminal, a power supply terminal and a ground terminal, and has an input terminal and an output terminal sequentially arranged in a ring shape (only an odd number of three or more steps). Or it is configured by connecting so as to form a loop. FIG.
It is a circuit diagram which shows the structure of the inverter of this embodiment.
【００２５】この構成のインバータ２６は、図２にも示
すように、電源供給端子２０および接地端子ＧＮＤ間に
コンプリメンタリ接続されて設けられたＭＯＳＴｒ１お
よびＴｒ２から構成されている。それぞれのＭＯＳＦＥ
Ｔの極性は、ＭＯＳＴｒ１がｐチャネルタイプであり、
ＭＯＳＴｒ２がｎチャネルタイプである。先ず、ＭＯＳ
Ｔｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電
極が互いに接続されてこの接続点がインバータの出力端
子２４となっている。また、ＭＯＳＴｒ１のゲート電極
およびＭＯＳＴｒ２のゲート電極が互いに接続されてこ
の接続点がインバータの入力端子２２となっている。Ｍ
ＯＳＴｒ１のソース電極は電源供給端子２０に接続され
ており、ＭＯＳＴｒ２のソース電極が接地端子ＧＮＤに
接続されている。As shown in FIG. 2, the inverter 26 of this structure is composed of MOSTr1 and Tr2 provided by being complementarily connected between the power supply terminal 20 and the ground terminal GND. Each MOSFE
The polarity of T is that MOSTr1 is a p-channel type,
MOSTr2 is an n-channel type. First, MOS
The drain electrode of Tr1 and the drain electrode of MOSTr2 are connected to each other, and this connection point serves as the output terminal 24 of the inverter. The gate electrode of the MOSTr1 and the gate electrode of the MOSTr2 are connected to each other, and this connection point serves as the input terminal 22 of the inverter. M
The source electrode of OSTr1 is connected to the power supply terminal 20, and the source electrode of MOSTr2 is connected to the ground terminal GND.
【００２６】図３は、リングオシレータ１２を構成する
各インバータの接続状態の説明に供するブロック図であ
る。この実施の形態においては、前述した構成の３個の
インバータ２６ａ、２６ｂおよび２６ｃを用いて、各々
のインバータの出力端子および入力端子を順次に接続し
て構成している。インバータ２６ｃの出力端子をこのリ
ングオシレータ１２の出力端子すなわちＶＣＯ回路の出
力端子２８としている。また、各インバータの電源供給
端子２０は共通に接続されてあり、リングオシレータ１
２の電源供給端子２０となっている。FIG. 3 is a block diagram for explaining the connection state of each inverter constituting the ring oscillator 12. In this embodiment, the three inverters 26a, 26b and 26c having the above-described configuration are used, and the output terminal and the input terminal of each inverter are sequentially connected. The output terminal of the inverter 26c is used as the output terminal of the ring oscillator 12, that is, the output terminal 28 of the VCO circuit. Further, the power supply terminals 20 of the respective inverters are connected in common, and the ring oscillator 1
2 power supply terminals 20.
【００２７】図１に示す、この第１の構成例のＶＣＯ回
路は、以上説明したインバータ２６を３段設けており、
出力端子を次段の入力端子に順次に接続し、最終段の出
力端子を初段の入力端子に接続したリングオシレータ１
２を備えている。尚、図１には、インバータを構成して
いるＭＯＳＴｒ１およびＴｒ２の記号を一段目のインバ
ータ２６（図３のインバータ２６ａに対応する。）にだ
け付し、２段目、３段目のインバータ（それぞれ図３の
インバータ２６ｂ、２６ｃに対応する。）には省略して
示してある。The VCO circuit of the first configuration example shown in FIG. 1 is provided with three stages of the inverter 26 described above,
A ring oscillator 1 in which the output terminals are connected in sequence to the input terminals in the next stage, and the output terminals in the last stage are connected to the input terminals in the first stage.
2 is provided. In FIG. 1, the symbols of the MOS Tr1 and Tr2 constituting the inverter are attached only to the first-stage inverter 26 (corresponding to the inverter 26a in FIG. 3), and the second-stage and third-stage inverters ( These correspond to the inverters 26b and 26c of FIG. 3, respectively) and are omitted.
【００２８】次に、この構成例のリングオシレータ１２
の動作について説明する。このリングオシレータ１２の
出力端子２８から出力される電圧の発振周波数は、リン
グオシレータ１２を構成しているインバータ２６ａ、２
６ｂ、２６ｃの各々の伝播速度（スイッチング速度）に
依存する。また、各インバータの伝播速度は、各インバ
ータの出力端子２４および接地端子ＧＮＤ間に形成され
る負荷（浮遊）容量および次段インバータのゲート容量
の影響を受ける。また、この実施の形態のＶＣＯ回路の
インバータは、既に図２および図３を参照して説明した
ように、二つのＭＯＳＦＥＴＴｒ１およびＴｒ２から構
成されており、電源端子ＶDDおよび接地端子ＧＮＤ間を
流れる電流がインバータの伝播速度に影響する。Next, the ring oscillator 12 of this configuration example.
Will be described. The oscillation frequency of the voltage output from the output terminal 28 of the ring oscillator 12 is determined by the inverters 26a, 2
It depends on the propagation speed (switching speed) of each of 6b and 26c. Further, the propagation speed of each inverter is affected by the load (floating) capacitance formed between the output terminal 24 and the ground terminal GND of each inverter and the gate capacitance of the next-stage inverter. Further, the inverter of the VCO circuit of this embodiment is composed of two MOSFETs Tr1 and Tr2, as already described with reference to FIGS. 2 and 3, and flows between the power supply terminal V DD and the ground terminal GND. The current affects the propagation speed of the inverter.
【００２９】例えば、図２に示す１つの段のインバータ
で考えてみると、ＭＯＳＴｒ２が高インピーダンス状態
（ＯＦＦ状態）のときには、出力端子２４および接地端
子ＧＮＤ間は非導通である。このとき、ＭＯＳＴｒ１は
低インピーダンス状態（ＯＮ状態）であり、前述の負荷
容量には電荷が充電される。そして、ＭＯＳＴｒ２が低
インピーダンス状態（ＯＮ状態）から高インピーダンス
状態（ＯＦＦ状態）に変わるとき、出力端子２４および
接地端子ＧＮＤ間は導通するが、このとき負荷容量に蓄
えられていた電荷が放電される。この放電の影響で、出
力端子２４の電位状態が高電位（Ｈ）状態から低電位
（Ｌ）状態に移るのに時間的な遅れが生じる。従って、
図３従って図１に示す構成のインバータの伝播速度は低
下し、リングオシレータ１２の出力電圧の発振周波数は
低下する。この伝播速度および発振周波数は負荷容量に
充電される電荷量、すなわち、電源端子ＶDDおよび接地
端子ＧＮＤ間を流れる電流値に比例して小さくなる。ま
た、リングオシレータ１２の出力電圧の発振周波数は、
リングオシレータ１２を構成しているインバータ２６の
数に比例して小さくなる。Considering, for example, the one-stage inverter shown in FIG. 2, when the MOSTr2 is in the high impedance state (OFF state), the output terminal 24 and the ground terminal GND are non-conductive. At this time, the MOSTr1 is in a low impedance state (ON state), and the above-mentioned load capacitance is charged. When the MOSTr2 changes from the low impedance state (ON state) to the high impedance state (OFF state), the output terminal 24 and the ground terminal GND are electrically connected, but at this time, the electric charge stored in the load capacitance is discharged. . Due to the influence of this discharge, there is a time delay in changing the potential state of the output terminal 24 from the high potential (H) state to the low potential (L) state. Therefore,
Therefore, the propagation speed of the inverter having the configuration shown in FIG. 3 is reduced, and the oscillation frequency of the output voltage of the ring oscillator 12 is reduced. The propagation speed and the oscillation frequency decrease in proportion to the amount of charge charged in the load capacitance, that is, the current value flowing between the power supply terminal V DD and the ground terminal GND. The oscillation frequency of the output voltage of the ring oscillator 12 is
It becomes smaller in proportion to the number of inverters 26 forming the ring oscillator 12.
【００３０】この発明のＶＣＯ回路は、このようなリン
グオシレータ１２に加えて電圧−電流変換部１８を具え
ており（図１参照）、この電圧−電流変換部１８は、電
界効果トランジスタ（ＦＥＴ）Ｔｒ５を具えていて、こ
のＦＥＴＴｒ５の制御端子をＶＣＯ回路の制御入力端子
に結合してあり、このＦＥＴＴｒ５の第１主電圧をＶＣ
Ｏ回路の電源端子ＶDDに接続してあり、およびその第２
主電極を各インバータの共通接続された電源供給端子２
０に結合してあって、このＦＥＴＴｒ５を、このＦＥＴ
の出力特性の飽和領域で動作するように接続してある。The VCO circuit of the present invention comprises a voltage-current conversion section 18 in addition to such a ring oscillator 12 (see FIG. 1), and this voltage-current conversion section 18 is a field effect transistor (FET). A transistor Tr5 is provided, the control terminal of the FET Tr5 is coupled to the control input terminal of the VCO circuit, and the first main voltage of the FET Tr5 is VC
Connected to the power supply terminal V DD of the O circuit, and its second
Power supply terminal 2 with main electrode commonly connected to each inverter
This FET Tr5 is connected to 0
It is connected to operate in the saturation region of the output characteristics of.
【００３１】そして、この図１に示す実施の形態の構成
例では、電圧−電流変換部１８は、電源端子ＶDDおよび
接地端子ＧＮＤ間に設けられたｎチャネルＭＯＳのＭＯ
ＳＴｒ３、ｐチャネルＭＯＳのＭＯＳＴｒ４およびｐチ
ャネルＭＯＳのＭＯＳＴｒ５を具えている。In the configuration example of the embodiment shown in FIG. 1, the voltage-current conversion unit 18 includes an n-channel MOS MO provided between the power supply terminal V DD and the ground terminal GND.
It comprises an STr3, a p-channel MOS MOSTr4 and a p-channel MOS MOSTr5.
【００３２】ここで、ＭＯＳＴｒ３のゲート電極が電圧
−電流変換部１８の制御入力端子３０に接続されてい
る。また、ＭＯＳＴｒ３のソース電極が接地端子ＧＮＤ
に接続されている。そして、ＭＯＳＴｒ３のドレイン電
極は、ＭＯＳＴｒ４のドレイン電極に接続されている。Here, the gate electrode of the MOSTr3 is connected to the control input terminal 30 of the voltage-current converter 18. Further, the source electrode of the MOSTr3 is the ground terminal GND.
It is connected to the. The drain electrode of MOSTr3 is connected to the drain electrode of MOSTr4.
【００３３】さらに、ＭＯＳＴｒ４のドレイン電極は、
ＭＯＳＴｒ４のゲート電極に接続されており、このゲー
ト電極は、ＭＯＳＴｒ５のゲート電極に接続されてい
る。また、ＭＯＳＴｒ４のソース電極は、電源端子ＶDD
に接続されている。Further, the drain electrode of MOSTr4 is
It is connected to the gate electrode of MOSTr4, and this gate electrode is connected to the gate electrode of MOSTr5. The source electrode of MOSTr4 is connected to the power supply terminal V DD.
It is connected to the.
【００３４】ＭＯＳＴｒ５のソース電極は電源端子ＶDD
に接続されており、ドレイン電極は電圧−電流変換部１
８の出力端子に接続されている。この電圧−電流変換部
１８の出力端子は、リングオシレータ１２の電源供給端
子２０に接続される。The source electrode of MOSTr5 is the power supply terminal V DD.
The drain electrode is connected to the voltage-current converter 1
8 output terminals. The output terminal of the voltage-current converter 18 is connected to the power supply terminal 20 of the ring oscillator 12.
【００３５】次に、この構成例の電圧−電流変換部１８
の動作について説明する。例えば、制御入力端子３０の
電圧を増加してゆくと、ＭＯＳＴｒ５のゲート電極に印
加される電圧は減少してゆく。従って、電圧−電流変換
部１８の出力端子および電源端子ＶDD間に流れる電流は
増加する。このとき、前述したように、リングオシレー
タ１２の電源供給端子２０から各インバータに与えられ
るバイアス電流は増加するので、リングオシレータ１２
の出力電圧の発振周波数は増大する。Next, the voltage-current converter 18 of this configuration example.
Will be described. For example, if the voltage of the control input terminal 30 is increased, the voltage applied to the gate electrode of the MOSTr5 will be decreased. Therefore, the current flowing between the output terminal of the voltage-current converter 18 and the power supply terminal V DD increases. At this time, as described above, the bias current applied from the power supply terminal 20 of the ring oscillator 12 to each inverter increases, so the ring oscillator 12
The oscillation frequency of the output voltage is increased.
【００３６】この電圧−電流変換部１８を構成している
ＭＯＳＴｒ５は、既に説明した通り、このＦＥＴの出力
特性が飽和領域の状態で動作するように設けられてい
る。そして、制御入力端子３０に入力される制御入力電
圧ＶINに応じた定電流信号に変えて電源供給端子２０へ
接続している。As described above, the MOSTr5 constituting the voltage-current converter 18 is provided so that the output characteristic of this FET operates in the saturation region. Then, the constant current signal corresponding to the control input voltage V IN input to the control input terminal 30 is changed to be connected to the power supply terminal 20.
【００３７】図４は、ＭＯＳＦＥＴの出力特性の様子を
示すグラフである。横軸にドレイン・ソース間電圧
ＶDS、縦軸にドレイン電流ＩD を取って示す。このそれ
ぞれのＶDS−ＩD 特性曲線１〜３はゲート・ソース間電
圧ＶGSが増加すると共に１→２→３と変化してゆく。ド
レイン・ソース間電圧ＶDSが増加すると、ドレイン電流
ＩD が増加するが、その増加率は次第に低下してゆき、
ドレイン・ソース間電圧ＶDSの変化に対してドレイン電
流が変化しないようになる。このような、ＶDS−ＩD グ
ラフ上の領域のことを飽和領域（図４の点線ａによって
非飽和領域と飽和領域とを分離して示している。）と呼
ぶ。FIG. 4 is a graph showing the output characteristics of the MOSFET. The horizontal axis represents the drain-source voltage V DS , and the vertical axis represents the drain current ID . The respective V DS -I D characteristic curve 1-3 slide into changes 1 → 2 → 3 together with the gate-source voltage V GS increases. When the drain-source voltage V DS increases, the drain current ID increases, but the rate of increase gradually decreases.
The drain current does not change with the change in the drain-source voltage V DS . Such, (shown by separating the non-saturation region and a saturation region by dotted line a in FIG. 4.) V DS -I D saturation region to a region on the graph and is called.
【００３８】従って、ＭＯＳＴｒ５を、上述の飽和領域
において動作させれば、ソース電極およびドレイン電極
間の電圧が変動してもソース電極およびドレイン電極間
に流れるドレイン電流は一定であるので、電源電圧ＶDD
の変動に対する影響を受けない。図４のＶDS−ＩD 特性
曲線１を例にとると、飽和領域の範囲Ｓは、電源電圧Ｖ
DDが５Ｖのときには、大体１〜４Ｖ程度の範囲である。
所望の発振周波数でＭＯＳＴｒ５を飽和領域で動作させ
るためには、このＦＥＴを含むＶＣＯ回路を構成するＦ
ＥＴのディメンジョン（ＦＥＴの各構成要素のサイズま
たは特性を表す用語。）を適当に設定することにより実
現できる。Therefore, if the MOSTr5 is operated in the above-mentioned saturation region, the drain current flowing between the source electrode and the drain electrode is constant even if the voltage between the source electrode and the drain electrode changes, and therefore the power supply voltage V DD
Is not affected by fluctuations in Taking V DS -I D characteristic curve 1 in FIG. 4 as an example, a range S of the saturation region, the power supply voltage V
When DD is 5V, the range is about 1 to 4V.
In order to operate the MOSTr5 at the desired oscillation frequency in the saturation region, the FCO which constitutes the VCO circuit including this FET is used.
It can be realized by appropriately setting the ET dimension (a term indicating the size or characteristic of each constituent element of the FET).
【００３９】また、ＭＯＳＴｒ５を飽和領域で動作させ
ることで、Ｓ点の電位を電源電圧ＶDDより小さくするこ
とができる。後述するように、リングオシレータ１２の
出力電圧はＳ点電位およびＧＮＤ間で振動するから、各
インバータの電源供給端子２０および接地端子ＧＮＤ間
に流れる電流は従来より小さくなる。従って、従来より
も消費電流（消費電力）を小さくすることできる。By operating the MOSTr5 in the saturation region, the potential at the point S can be made lower than the power supply voltage V DD . As will be described later, the output voltage of the ring oscillator 12 oscillates between the S-point potential and GND, so that the current flowing between the power supply terminal 20 and the ground terminal GND of each inverter becomes smaller than in the conventional case. Therefore, the current consumption (power consumption) can be made smaller than in the conventional case.
【００４０】このように、ＶＣＯ回路への入力電圧をＭ
ＯＳＦＥＴの出力特性の飽和領域を利用して入力電圧に
応じた定電流信号に変換し、この定電流信号をリングオ
シレータの電源電流として供給してリングオシレータを
駆動させている。In this way, the input voltage to the VCO circuit is M
The saturation region of the output characteristics of the OSFET is used to convert it into a constant current signal according to the input voltage, and this constant current signal is supplied as the power supply current of the ring oscillator to drive the ring oscillator.
【００４１】また、この第１の構成例のＶＣＯ回路に
は、その出力端子２８に、レベル変換部３２を接続して
具えていてもよい。このレベル変換部３２は、ｎチャネ
ルＭＯＳのＭＯＳＴｒ６を具え、また、負荷抵抗Ｒ0 を
具えている。ＭＯＳＴｒ６のゲート電極に、ＶＣＯ回路
の出力端子２８が接続される。ＭＯＳＴｒ６のソース電
極は接地端子ＧＮＤに接続されている。ＭＯＳＴｒ６の
ドレイン電極に負荷抵抗Ｒ0 の一端が接続されており、
負荷抵抗Ｒ0 の他方の端子は電源端子ＶDDに接続されて
いる。ＭＯＳＴｒ６および負荷抵抗Ｒ0 の接続点がレベ
ル変換部３２の出力端子３４となっている。Further, the VCO circuit of the first configuration example may be provided with a level converting section 32 connected to the output terminal 28 thereof. The level conversion unit 32 includes an n-channel MOS MOSTr6 and a load resistor R 0 . The output terminal 28 of the VCO circuit is connected to the gate electrode of the MOSTr6. The source electrode of the MOSTr6 is connected to the ground terminal GND. One end of the load resistor R 0 is connected to the drain electrode of the MOSTr6,
The other terminal of the load resistor R 0 is connected to the power supply terminal V DD . The connection point of the MOSTr 6 and the load resistor R 0 serves as the output terminal 34 of the level conversion unit 32.
【００４２】図５の（Ａ）は、このＶＣＯ回路の出力端
子２８（図のＣ点）における出力電圧の変化の様子を示
すグラフである。また、図５の（Ｂ）は、このＶＣＯ回
路のレベル変換部３２の出力端子３４の出力電圧ＶOUT
の変化の様子を示すグラフである。図５の（Ａ）、
（Ｂ）は、横軸に時間ｔを取り、縦軸に電圧Ｖを取って
示した。FIG. 5A is a graph showing how the output voltage changes at the output terminal 28 (point C in the figure) of this VCO circuit. Further, FIG. 5B shows the output voltage V OUT of the output terminal 34 of the level conversion unit 32 of this VCO circuit.
3 is a graph showing the state of change of. 5A,
In (B), the horizontal axis represents time t and the vertical axis represents voltage V.
【００４３】図１の回路図のＳ点の電位（電源供給端子
２０の電位）をＶS とすると、Ｃ点における電圧は、ほ
ぼＶS 〜ＧＮＤ間で振動する。この電圧ＶS がＭＯＳＴ
ｒ６のゲート電極Ｇに印加される。ゲート電極に印加さ
れる電圧がＶS のときには、ＭＯＳＴｒ６は導通状態に
なり、出力端子３４はほぼＧＮＤ電位になる。また、Ｍ
ＯＳＴｒ６のゲート電極にＧＮＤ電位が印加されるとき
には、ＭＯＳＴｒ６は高インピーダンス状態であり、負
荷抵抗Ｒ0 によって定められる電源電圧レベルＶDDから
の電圧降下により出力端子３４における電圧が決まる。
負荷抵抗Ｒ0 の値およびＭＯＳＴｒ６の特性を適当に設
定することにより、出力端子３４の出力電圧を、ほぼ電
源電圧ＶDDおよびＧＮＤ電位間で振動する出力を得るこ
とができる。Assuming that the potential at the point S (potential of the power supply terminal 20) in the circuit diagram of FIG. 1 is V S , the voltage at the point C oscillates between V S and GND. This voltage V S is MOST
It is applied to the gate electrode G of r6. When the voltage applied to the gate electrode is V S , the MOSTr6 becomes conductive, and the output terminal 34 becomes almost at the GND potential. Also, M
When the GND potential is applied to the gate electrode of the OSTr6, the MOSTr6 is in a high impedance state, and the voltage at the output terminal 34 is determined by the voltage drop from the power supply voltage level V DD determined by the load resistance R 0 .
By appropriately setting the value of the load resistance R 0 and the characteristic of the MOSTr 6, it is possible to obtain an output in which the output voltage of the output terminal 34 oscillates substantially between the power supply voltage V DD and the GND potential.
【００４４】［第２の実施の形態］図６は、第２の実施
の形態のＶＣＯ回路の構成を示す回路図である。この第
２の構成例の電圧−電流変換部１８は、ＭＯＳＴｒ５の
ドレイン電極にｐチャネルＭＯＳであるＭＯＳＴｒ７の
ソース電極を接続してある。ＭＯＳＴｒ７のゲート電極
には、電源電圧ＶDDから供給され適当にレベル変換され
た一定電圧ＶR が印加されている。電圧ＶR は電源電圧
ＶDDの中間電位程度に設定される。また、ＭＯＳＴｒ７
のドレイン電極は、リングオシレータ１２の電源供給端
子２０に接続される。[Second Embodiment] FIG. 6 is a circuit diagram showing a structure of a VCO circuit according to a second embodiment. In the voltage-current converter 18 of the second configuration example, the drain electrode of the MOSTr5 is connected to the source electrode of the MOSTr7 which is a p-channel MOS. To the gate electrode of the MOSTr7, a constant voltage V R, which is supplied from the power supply voltage V DD and whose level is appropriately converted, is applied. The voltage V R is set to about the midpoint potential of the power supply voltage V DD . Also, MOSTr7
The drain electrode of is connected to the power supply terminal 20 of the ring oscillator 12.
【００４５】このように、ＭＯＳＴｒ５のドレイン電極
および電源供給端子２０間にＭＯＳＴｒ７を挿入するこ
とにより、ＭＯＳＴｒ５のドレイン電極の電位を固定す
ることができる。図４に示したように、飽和領域で動作
するＭＯＳＴｒ５のドレイン電流ＩD はドレイン・ソー
ス電圧ＶDSの変動に対して理想的には一定となる。しか
し、特にｐチャネルＭＯＳの場合には、飽和領域におい
ても一定とならずドレイン・ソース電圧ＶDSの増加に従
い徐々に増加してゆく。この場合には、ドレイン電流Ｉ
D は一定とならず変動してしまう。そこで、ＭＯＳＴｒ
５のドレイン電極に、ゲート電極に一定電圧ＶR が印加
されたＭＯＳＴｒ７を接続することにより、ドレイン電
極の電位を固定する。よって、電源供給端子２０に与え
られるバイアス電流が一定に保たれ、リングオシレータ
の発振周波数を電源ＶDDの変動の影響を受けずに一定に
保つことができる。By thus inserting the MOSTr7 between the drain electrode of the MOSTr5 and the power supply terminal 20, the potential of the drain electrode of the MOSTr5 can be fixed. As shown in FIG. 4, the drain current I D of MOSTr5 operating in the saturation region is constant ideally to variations in the drain-source voltage V DS. However, particularly in the case of p-channel MOS, it is not constant even in the saturation region and gradually increases as the drain-source voltage V DS increases. In this case, the drain current I
D is not constant and fluctuates. Therefore, MOSTr
5 the drain electrode of, by connecting the MOSTr7 a constant voltage V R is applied to the gate electrode, to fix the potential of the drain electrode. Therefore, the bias current applied to the power supply terminal 20 is kept constant, and the oscillation frequency of the ring oscillator can be kept constant without being affected by the fluctuation of the power supply V DD .
【００４６】［第３の実施の形態］図７は、第３の実施
の形態のＶＣＯ回路の構成を示す回路図である。この構
成例３は、レベル変換部３２の負荷抵抗Ｒ0 を、電圧−
電流変換部１８と同じ回路をさらに一つ設けて、この電
圧−電流変換部１８の出力端子がＭＯＳＴｒ６のドレイ
ン電極に接続されて構成される能動負荷３６とした例で
ある。[Third Embodiment] FIG. 7 is a circuit diagram showing a structure of a VCO circuit according to a third embodiment. In this configuration example 3, the load resistance R 0 of the level conversion unit 32 is set to the voltage −
This is an example of an active load 36 configured by further providing the same circuit as the current converter 18 and connecting the output terminal of the voltage-current converter 18 to the drain electrode of the MOSTr 6.
【００４７】能動負荷３６は、電圧−電流変換部１８と
同一の回路構成である。ＭＯＳＴｒ３がＭＯＳＴｒ８
に、ＭＯＳＴｒ４がＭＯＳＴｒ９に、ＭＯＳＴｒ５がＭ
ＯＳＴｒ１０に置き換わり、各ＭＯＳのチャネルタイプ
も対応している回路である。The active load 36 has the same circuit configuration as the voltage-current converter 18. MOSTr3 is MOSTr8
In addition, MOSTr4 is MOSTr9 and MOSTr5 is M
It is a circuit that replaces the OSTr 10 and is compatible with the channel type of each MOS.
【００４８】ＭＯＳＴｒ８のゲート電極は、ＭＯＳＴｒ
３のゲート電極に接続され、従って、制御入力端子３０
に接続されている。ＭＯＳＴｒ３のソース電極は、接地
端子ＧＮＤに接続されている。ＭＯＳＴｒ３のドレイン
電極は、ＭＯＳＴｒ９のドレイン電極に接続される。Ｍ
ＯＳＴｒ９のドレイン電極およびゲート電極は共通であ
り、ＭＯＳＴｒ１０のゲート電極に接続されている。Ｍ
ＯＳＴｒ９およびＭＯＳＴｒ１０のソース電極は、電源
端子ＶDDに接続されている。そして、ＭＯＳＴｒ１０の
ドレイン電極が、負荷抵抗Ｒ0 の代わりにＭＯＳＴｒ６
のドレイン電極に接続されていて、この接続点を出力端
子３４としている。The gate electrode of MOSTr8 is
3 is connected to the gate electrode, and therefore the control input terminal 30
It is connected to the. The source electrode of MOSTr3 is connected to the ground terminal GND. The drain electrode of MOSTr3 is connected to the drain electrode of MOSTr9. M
The drain electrode and the gate electrode of OSTr9 are common, and are connected to the gate electrode of MOSTr10. M
The source electrodes of OSTr9 and MOSTr10 are connected to the power supply terminal V DD . Then, the drain electrode of the MOSTr10 is replaced by the MOSTr6 instead of the load resistance R 0.
Connected to the drain electrode of, and this connection point is used as the output terminal 34.
【００４９】前述したレベル変換部１８における負荷抵
抗Ｒ0 は一定の抵抗値を持つ。よって、ＶＣＯ回路に入
力される制御入力電圧ＶINが小さいときには、リングオ
シレータ１２の出力電圧の振幅も小さくなり、ＭＯＳＴ
ｒ６の吸い込み能力が低下する。すなわち、ＭＯＳＴｒ
６のゲート電極に印加される最大電圧が小さく、このと
きＭＯＳＴｒ６が低インピーダンス状態（ＯＮ状態）に
ならず、レベル変換部３２の出力端子３４の出力電圧が
ＧＮＤレベルまで落ちない。The load resistance R 0 in the level converter 18 described above has a constant resistance value. Therefore, when the control input voltage V IN input to the VCO circuit is small, the amplitude of the output voltage of the ring oscillator 12 also becomes small and the MOST
The suction ability of r6 decreases. That is, MOSTr
The maximum voltage applied to the gate electrode of 6 is small, and at this time the MOSTr 6 does not enter the low impedance state (ON state), and the output voltage of the output terminal 34 of the level conversion unit 32 does not drop to the GND level.
【００５０】レベル変換部１８を上述した能動負荷３６
に置き換えることにより、電源端子ＶDDおよびＭＯＳＴ
ｒ６のドレイン電極間の抵抗値を、制御入力電圧ＶINの
大きさに応じた抵抗値に変化させることが可能になり電
源端子ＶDDおよび出力端子３４間の電圧降下を適当に制
御することができる。よって、この構成のＶＣＯ回路
は、制御入力電圧ＶINが小さいときにも、レベル変換部
１８の出力端子３４の出力電圧ＶOUT がＧＮＤレベルま
で落ち、電源レベルＶDDおよびＧＮＤレベル間で振動す
る電圧を出力する。The level converter 18 is connected to the active load 36 described above.
To replace the power supply terminal V DD and MOST
The resistance value between the drain electrodes of r6 can be changed to the resistance value according to the magnitude of the control input voltage V IN , and the voltage drop between the power supply terminal V DD and the output terminal 34 can be appropriately controlled. it can. Therefore, in the VCO circuit of this configuration, even when the control input voltage V IN is small, the output voltage V OUT of the output terminal 34 of the level converter 18 drops to the GND level and oscillates between the power supply levels V DD and GND levels. Output voltage.
【００５１】［第４の実施の形態］図８は、第４の実施
の形態の構成を示す回路図である。この第４の構成例
は、第１の構成例における電源供給端子２０（図のＳ
点）および接地端子ＧＮＤ間にコンデンサＣ0 を挿入し
た例である。[Fourth Embodiment] FIG. 8 is a circuit diagram showing a structure of the fourth embodiment. This fourth configuration example is the same as the power supply terminal 20 (S in the figure) in the first configuration example.
This is an example in which a capacitor C 0 is inserted between the point) and the ground terminal GND.
【００５２】このコンデンサＣ0 を所定の位置に挿入し
たことにより、Ｓ点の電圧レベルの変動分の周波数成分
をカットでき、電圧レベルが安定する。従って、電源電
圧ＶDDの電圧変動に対する影響をさらに小さくすること
ができ、ＶＣＯ回路の発振周波数の周波数変動をさらに
抑圧することができる。By inserting the capacitor C 0 at a predetermined position, the frequency component of the voltage level variation at the point S can be cut, and the voltage level becomes stable. Therefore, the influence of the power supply voltage V DD on the voltage fluctuation can be further reduced, and the frequency fluctuation of the oscillation frequency of the VCO circuit can be further suppressed.
【００５３】コンデンサＣ0 の容量値は、各ＭＯＳＦＥ
Ｔのディメンジョンと、抑圧すべき電源変動周波数成分
に応じた時定数を考慮して決定される。このＶＣＯ回路
の入力電圧ＶINは、例えば、ＰＬＬに用いられた場合、
このＰＬＬに入力される信号の周波数変動に応じて変化
する。ＰＬＬの入力信号周波数は数Ｍ〜数百ＭＨｚの場
合が多く、この入力周波数に対して１００ｐＨｚ程度の
周波数変動に追従するよう設計される。したがって、コ
ンデンサＣ0 の容量値を１０ｐｆ以下にして用いれば制
御電圧ＶINの変化に対する応答が遅延することなく所望
の効果が得られる。The capacitance value of the capacitor C 0 is
It is determined in consideration of the dimension of T and the time constant according to the power supply fluctuation frequency component to be suppressed. The input voltage V IN of this VCO circuit is, for example, when used in a PLL,
It changes according to the frequency fluctuation of the signal input to this PLL. The input signal frequency of the PLL is often several M to several hundred MHz, and is designed to follow the frequency fluctuation of about 100 pHz with respect to this input frequency. Therefore, if the capacitance value of the capacitor C 0 is set to 10 pf or less, the desired effect can be obtained without delaying the response to the change in the control voltage V IN .
【００５４】尚、この実施の形態では、このコンデンサ
Ｃ0 を第１の構成例に適用したが、これに限ることな
く、他の構成例に対して用いても同様の効果を得ること
ができる。In this embodiment, the capacitor C 0 is applied to the first configuration example, but the present invention is not limited to this, and the same effect can be obtained by using it for other configuration examples. .
【００５５】［第５の実施の形態］図９は、第５の実施
の形態の構成を示す回路図である。この第５の構成例の
ＶＣＯ回路は、リングオシレータ１２を別の構成にした
例である。[Fifth Embodiment] FIG. 9 is a circuit diagram showing the structure of the fifth embodiment. The VCO circuit of the fifth configuration example is an example in which the ring oscillator 12 has a different configuration.
【００５６】ＭＯＳＴｒ１およびＴｒ２から構成される
各インバータは、次のように構成されている。先ず、各
ＭＯＳＴｒ１のゲート電極には、一定基準電圧ＶR が印
加されている。各ＭＯＳＴｒ１のドレイン電極は、電源
供給端子２０（Ｓ点）に接続される。ＭＯＳＴｒ１のド
レイン電極およびＭＯＳＴｒ２のドレイン電極は共通に
接続されておりこの接続点をインバータの出力端子とす
る。そして、ＭＯＳＴｒ２のゲート電極を入力端子とす
る。Each inverter composed of MOSTr1 and Tr2 is constructed as follows. First, the gate electrode of each MOSTr1, constant reference voltage V R is applied. The drain electrode of each MOSTr1 is connected to the power supply terminal 20 (point S). The drain electrode of the MOSTr1 and the drain electrode of the MOSTr2 are commonly connected, and this connection point is used as the output terminal of the inverter. Then, the gate electrode of the MOSTr2 is used as an input terminal.
【００５７】このような構成のインバータの出力端子が
入力端子に順次に接続されてリングオシレータ１２が構
成される。この実施の形態においては、インバータを３
段備えており、３段目のインバータの出力端子をリング
オシレータ１２の出力端子（Ｃ点）としている。このよ
うな構成にした結果、ＭＯＳＴｒ１のゲート電極には常
に一定の基準電圧ＶR が印加され高インピーダンス状態
であり、従って、インバータに流れるバイアス電流は低
く抑えられ、さらに低消費電流を実現することができ
る。また、各インバータの出力端子は次段の１個のＭＯ
ＳＴｒのゲートにしか接続されず、ゲート容量等の負荷
容量が低減され、リングオシレータの高速化が容易にな
る。The ring oscillator 12 is constructed by sequentially connecting the output terminals of the thus constructed inverter to the input terminals. In this embodiment, three inverters are used.
The output terminal of the third-stage inverter is the output terminal (point C) of the ring oscillator 12. As a result of such a configuration, a constant reference voltage V R is always applied to the gate electrode of the MOSTr1 and is in a high impedance state. Therefore, the bias current flowing in the inverter can be suppressed low, and further low current consumption can be realized. You can Also, the output terminal of each inverter is one MO of the next stage.
Since it is connected only to the gate of the STr, the load capacitance such as the gate capacitance is reduced, and the speedup of the ring oscillator is facilitated.
【００５８】尚、インバータの数は３個に限らず、３個
以上の奇数個であるならばよい。また、この構成のリン
グオシレータ１２を第１の構成例だけでなく前述した別
の構成例に適用して用いてもよい。The number of inverters is not limited to three, and may be an odd number of three or more. Further, the ring oscillator 12 having this configuration may be applied to not only the first configuration example but also another configuration example described above.
【００５９】[0059]
【発明の効果】この発明のＶＣＯ回路の駆動方法によれ
ば、ＶＣＯ回路への入力電圧をＦＥＴの出力特性の飽和
領域を利用して入力電圧に応じた定電流信号に変換し、
この定電流信号をリングオシレータの電源電流として供
給してリングオシレータを駆動させることにより、電源
電圧の電圧変動に影響することなく、また、低消費電流
を実現することが可能である。According to the driving method of the VCO circuit of the present invention, the input voltage to the VCO circuit is converted into a constant current signal corresponding to the input voltage by utilizing the saturation region of the output characteristics of the FET,
By supplying this constant current signal as the power supply current of the ring oscillator to drive the ring oscillator, it is possible to realize a low current consumption without affecting the voltage fluctuation of the power supply voltage.
【００６０】また、この発明のＶＣＯ回路によれば、出
力特性の飽和領域を利用したＦＥＴを用いる電圧−電流
変換部を具えることにより、電源電圧の電圧変動に影響
しにくく、低消費電流のＶＣＯ回路を構成することが可
能である。Further, according to the VCO circuit of the present invention, since the VCO circuit is provided with the voltage-current conversion section using the FET utilizing the saturation region of the output characteristic, the voltage fluctuation of the power supply voltage is hardly influenced and the low current consumption is achieved. It is possible to configure a VCO circuit.
【図１】第１の構成例の回路図である。FIG. 1 is a circuit diagram of a first configuration example.
【図２】インバータの構成例を示す図である。FIG. 2 is a diagram showing a configuration example of an inverter.
【図３】リングオシレータの構成を示す図である。FIG. 3 is a diagram showing a configuration of a ring oscillator.
【図４】ＭＯＳＦＥＴの出力特性を示す図である。FIG. 4 is a diagram showing output characteristics of a MOSFET.
【図５】（Ａ）、（Ｂ）は電圧の時間変化を示す図であ
る。5A and 5B are diagrams showing changes in voltage with time.
【図６】第２の構成例の回路図である。FIG. 6 is a circuit diagram of a second configuration example.
【図７】第３の構成例の回路図である。FIG. 7 is a circuit diagram of a third configuration example.
【図８】第４の構成例の回路図である。FIG. 8 is a circuit diagram of a fourth configuration example.
【図９】第５の構成例の回路図である。FIG. 9 is a circuit diagram of a fifth configuration example.
【図１０】ＰＬＬの基本構成を示す図である。FIG. 10 is a diagram showing a basic configuration of a PLL.
【図１１】従来のＶＣＯ回路構成を示す図である。FIG. 11 is a diagram showing a conventional VCO circuit configuration.
【図１２】出力電圧の時間変化を示す図である。FIG. 12 is a diagram showing a time change of an output voltage.
１０：電圧−電圧変換部 １２、４８：リングオシレータ １４、３０：制御入力端子 １６、２８：出力端子（ＶＣＯ回路） １８：電圧−電流変換部 ２０：電源供給端子 ２２：入力端子（インバータ） ２４：出力端子（インバータ） ２６、２６ａ、２６ｂ、２６ｃ：インバータ ３２：レベル変換部 ３４：出力端子（レベル変換部） ３６：能動負荷 ３８：周波数位相比較器 ４０：チャージポンプ ４２：ローパスフィルタ ４４：ＶＣＯ回路 ４６：Ｎ分周器 10: voltage-voltage converter 12, 48: ring oscillator 14, 30: control input terminal 16, 28: output terminal (VCO circuit) 18: voltage-current converter 20: power supply terminal 22: input terminal (inverter) 24 : Output terminal (inverter) 26, 26a, 26b, 26c: Inverter 32: Level converter 34: Output terminal (level converter) 36: Active load 38: Frequency phase comparator 40: Charge pump 42: Low pass filter 44: VCO Circuit 46: N divider
Claims (9)
駆動するに当たり、該ＶＣＯ回路への入力電圧を電界効
果トランジスタ（以下、単にＦＥＴと称する。）の出力
特性の飽和領域を利用して該入力電圧に応じた定電流信
号に変換し、該定電流信号をリングオシレータの電源電
流として供給して該リングオシレータを駆動させること
を特徴とするＶＣＯ回路の駆動方法。1. When driving a VCO circuit including a ring oscillator, an input voltage to the VCO circuit is set to the input voltage by utilizing a saturation region of an output characteristic of a field effect transistor (hereinafter, simply referred to as FET). A method for driving a VCO circuit, which comprises converting the constant current signal to a corresponding constant current signal and supplying the constant current signal as a power supply current of the ring oscillator to drive the ring oscillator.
び接地端子を具えるインバータを、３段以上の奇数段だ
け、その入力端子および出力端子を順次に接続してなる
リングオシレータを含み、制御入力端子、出力端子およ
び電源端子を少なくとも具えるＶＣＯ回路において、 前記インバータの電源供給端子の各々は共通接続してあ
り、および制御電極が前記制御入力端子に結合され、第
１主電極が前記電源端子に結合されおよび第２主電極が
前記電源供給端子に結合され、かつ、電界効果トランジ
スタ（以下、単にＦＥＴと称する。）の出力特性の飽和
領域で動作するように設けられている当該ＦＥＴを含む
電圧−電流変換部を具え、 前記制御入力端子へ入力された制御入力電圧を、前記Ｆ
ＥＴで、該制御入力電圧に応じた定電流信号に変えて前
記電源供給端子へ接続してなることを特徴とするＶＣＯ
回路。2. An inverter having an input terminal, an output terminal, a power supply terminal and a ground terminal, and a ring oscillator formed by sequentially connecting the input terminal and the output terminal only in odd stages of three or more stages, and controlling the inverter. In a VCO circuit having at least an input terminal, an output terminal and a power supply terminal, each of the power supply terminals of the inverter is commonly connected, and a control electrode is coupled to the control input terminal, and a first main electrode is the power supply. A field effect transistor (hereinafter, simply referred to as FET), which is coupled to the terminal and the second main electrode is coupled to the power supply terminal, and which is provided so as to operate in a saturation region of output characteristics of the field effect transistor. A voltage-current converter including the control input voltage input to the control input terminal;
The VCO is characterized in that it is connected to the power supply terminal by changing the constant current signal according to the control input voltage at ET.
circuit.
電圧−電流変換部は、前記電源端子および接地端子間に
設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥ
ＴおよびｎチャネルＭＯＳの第３ＦＥＴを具え、 前記第１ＦＥＴの第１主電極および前記第２ＦＥＴの第
１主電極が前記電源端子に接続され、前記第３ＦＥＴの
第１主電極が接地端子に接続されており、 前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電
極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴ
の第２主電極が接続されており、 前記第３ＦＥＴの制御電極を前記制御入力端子とし、前
記第１ＦＥＴの第２主電極を前記電源供給端子に接続し
てなることを特徴とするＶＣＯ回路。3. The VCO circuit according to claim 2, wherein the FET is a first FET of a p-channel MOS, and the voltage-current converter is provided between the power supply terminal and the ground terminal. Second FE of channel MOS
A third FET of T and n channel MOS, a first main electrode of the first FET and a first main electrode of the second FET are connected to the power supply terminal, and a first main electrode of the third FET is connected to a ground terminal. The control electrode of the first FET, the control electrode of the second FET, the second main electrode of the second FET, and the third FET.
A second main electrode of the first FET is connected to the power supply terminal, and a second main electrode of the first FET is connected to the power supply terminal.
電圧−電流変換部は、前記電源端子および接地端子間に
設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥ
Ｔ、ｎチャネルＭＯＳの第３ＦＥＴおよびｐチャネルＭ
ＯＳの第４ＦＥＴを具え、 前記第１ＦＥＴの第１主電極および前記第２ＦＥＴの第
１主電極が前記電源端子に接続され、前記第３ＦＥＴの
第１主電極が接地端子に接続されており、 前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電
極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴ
の第２主電極が接続されており、 前記第１ＦＥＴの第２主電極が前記第４ＦＥＴの第１主
電極に接続され、前記第４ＦＥＴの制御電極に一定電圧
が印加されており、 前記第３ＦＥＴの制御電極を前記制御入力端子とし、前
記第４ＦＥＴの第２主電極を前記電源供給端子に接続し
てなることを特徴とするＶＣＯ回路。4. The VCO circuit according to claim 2, wherein the FET is a first FET of a p-channel MOS, and the voltage-current converter is provided between the power supply terminal and the ground terminal. Second FE of channel MOS
T, third FET of n-channel MOS and p-channel M
An OS fourth FET, a first main electrode of the first FET and a first main electrode of the second FET are connected to the power supply terminal, and a first main electrode of the third FET is connected to a ground terminal; Control electrode of first FET, control electrode of second FET, second main electrode of second FET, and third FET
Second main electrode is connected, the second main electrode of the first FET is connected to the first main electrode of the fourth FET, and a constant voltage is applied to the control electrode of the fourth FET, the third FET The VCO circuit is characterized in that the control electrode is used as the control input terminal, and the second main electrode of the fourth FET is connected to the power supply terminal.
にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯ
Ｓの第６ＦＥＴを具え、これら第５および第６ＦＥＴの
制御電極どうしが接続されこの接続点を前記入力端子と
し、 前記第５ＦＥＴの第１主電極が前記電源供給端子に接続
され、前記第５ＦＥＴの第２主電極および前記第６ＦＥ
Ｔの第１主電極が接続されこの接続点を前記出力端子と
し、 前記第６ＦＥＴの第２主電極を前記接地端子に接続して
なることを特徴とするＶＣＯ回路。5. The VCO circuit according to claim 2, wherein the inverter includes a p-channel fifth FET and an n-channel MO between the power supply terminal and the ground terminal.
A sixth FET of S, control electrodes of the fifth and sixth FETs are connected to each other and the connection point is used as the input terminal, a first main electrode of the fifth FET is connected to the power supply terminal, and a fifth FET of the fifth FET is connected. Second main electrode and the sixth FE
A VCO circuit, wherein the first main electrode of T is connected to this connection point as the output terminal, and the second main electrode of the sixth FET is connected to the ground terminal.
にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯ
Ｓの第６ＦＥＴを具え、 前記第５ＦＥＴの第１主電極が前記電源供給端子に接続
され、前記第５ＦＥＴの第２主電極および前記第６ＦＥ
Ｔの第１主電極が接続されこの接続点を前記出力端子と
し、 前記第５ＦＥＴの制御電極に一定電圧を印加し、前記第
６ＦＥＴの制御電極を前記入力端子とし、 前記第６ＦＥＴの第２主電極を前記接地端子に接続して
なることを特徴とするＶＣＯ回路。6. The VCO circuit according to claim 2, wherein the inverter includes a p-channel fifth FET and an n-channel MO between the power supply terminal and the ground terminal.
A sixth FET of S, a first main electrode of the fifth FET is connected to the power supply terminal, a second main electrode of the fifth FET and the sixth FE
The first main electrode of T is connected to this connection point as the output terminal, a constant voltage is applied to the control electrode of the fifth FET, the control electrode of the sixth FET is used as the input terminal, and the second main electrode of the sixth FET is connected. A VCO circuit comprising an electrode connected to the ground terminal.
を有する第７ＦＥＴおよび負荷抵抗を具え、 前記第７ＦＥＴの第１主電極および前記負荷抵抗の一端
が接続されこの接続点を出力端子とし、 前記第７ＦＥＴの第２主電極が接地端子に接続されてお
り、前記負荷抵抗の別の一端が電源端子に接続してなる
レベル変換部を具えることを特徴とするＶＣＯ回路。7. The VCO circuit of claim 2, comprising a seventh FET having a control electrode connected to one of the output terminals of the inverter and a load resistor, the first main electrode of the seventh FET and the load. One end of the resistor is connected to this connection point as an output terminal, the second main electrode of the seventh FET is connected to the ground terminal, and the other end of the load resistor is connected to a power supply terminal. A VCO circuit characterized by including.
け、この電圧−電流変換部の出力端子が前記第７ＦＥＴ
の第１主電極に接続されて構成されている能動負荷とす
ることを特徴とするＶＣＯ回路。8. The VCO circuit according to claim 7, wherein the load resistor further includes one of the voltage-current converters, and the output terminal of the voltage-current converters is the seventh FET.
A VCO circuit, which is an active load connected to the first main electrode of.
記載のＶＣＯ回路において、 前記電源供給端子および接地端子間にコンデンサを挿入
してあることを特徴とするＶＣＯ回路。9. The VCO circuit according to any one of claims 2 to 8, wherein a capacitor is inserted between the power supply terminal and the ground terminal.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02706296A JP3638696B2 (en) | 1996-02-14 | 1996-02-14 | VCO circuit driving method and VCO circuit |
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|---|---|---|---|
| JP02706296A JP3638696B2 (en) | 1996-02-14 | 1996-02-14 | VCO circuit driving method and VCO circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH09223950A true JPH09223950A (en) | 1997-08-26 |
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| JP (1) | JP3638696B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374097B1 (en) | 1998-02-24 | 2002-04-16 | Nec Corporation | Radio type selective calling receiver and method of receiving selective calling |
| KR100490283B1 (en) * | 1998-12-23 | 2005-08-01 | 주식회사 하이닉스반도체 | Ring Oscillator_ |
| KR100822786B1 (en) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | Delay circuit, voltage controlled delay circuit, voltage controlled oscilating circuit, delay adjustment circuit, dll circuit and pll circuit |
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| US7965145B2 (en) | 2008-07-17 | 2011-06-21 | Samsung Electronics Co., Ltd. | Voltage-controlled oscillator circuit including level shifter |
| WO2019167353A1 (en) * | 2018-03-01 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | Voltage current conversion circuit and voltage control oscillator |
-
1996
- 1996-02-14 JP JP02706296A patent/JP3638696B2/en not_active Expired - Fee Related
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