JPH0922029A - Active matrix panel - Google Patents
Active matrix panelInfo
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- JPH0922029A JPH0922029A JP8192450A JP19245096A JPH0922029A JP H0922029 A JPH0922029 A JP H0922029A JP 8192450 A JP8192450 A JP 8192450A JP 19245096 A JP19245096 A JP 19245096A JP H0922029 A JPH0922029 A JP H0922029A
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- electrode
- tft
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- Liquid Crystal (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はアクティブマトリク
スパネルの構造に関する。The present invention relates to a structure of an active matrix panel.
【０００２】[0002]
【従来の技術】従来アクテイブマトリクスパネルの構造
は「日経エレクトロニクス １９８４年９月１０日号Ｎ
ｏ３５１Ｐ２２１〜２４０」に示されるようなものであ
った。図２はアクテイブマトリクスパネルの画素部分の
平面図の例である。２２はポリシリコンまたはアモルフ
ァスシリコンの薄膜でＴＦＴのチヤネル部及びソース・
ドレイソ電極を形成している。2. Description of the Related Art The structure of a conventional active matrix panel is described in "Nikkei Electronics, September 10, 1984, N
o351P221 to 240 ". FIG. 2 is an example of a plan view of a pixel portion of the active matrix panel. Numeral 22 is a thin film of polysilicon or amorphous silicon, which is a TFT channel part and a source film.
A drain electrode is formed.
【０００３】２４はポリシリコンや金属からなる薄膜で
ＴＦＴのゲート電極及び走査線を形成している。２６は
画素電極、２７はデータ線である。Reference numeral 24 denotes a thin film made of polysilicon or metal, which forms a gate electrode of a TFT and a scanning line. 26 is a pixel electrode, and 27 is a data line.
【０００４】[0004]
【発明が解決しようとする課題】しかし前述の従来技術
では以下に述べるような問題点を生じる。まず第１に、
液晶に印加される電圧は液晶自身の時定数に依存するた
め、温度が変化すると液晶の時定数が変化して表示状態
も変化するという問題点である。特に高温においては液
晶の抵抗が小さくなり時定数も短くなるためコントラス
ト比が滅少する。第２の問題点は、液晶は交流駆動する
必要があるため通常はビデオ信号を交流反転して用いる
が、この信号の極性の違いによりＴＦＴの書き込み及び
保持の状態も異なるため、液晶に印加される電圧が非対
称な成分を持ち、フリッカーを生じるというものであ
る。However, the above-mentioned prior art has the following problems. First of all,
Since the voltage applied to the liquid crystal depends on the time constant of the liquid crystal itself, when the temperature changes, the time constant of the liquid crystal changes and the display state also changes. Particularly at high temperatures, the contrast ratio decreases because the resistance of the liquid crystal decreases and the time constant decreases. The second problem is that the liquid crystal needs to be driven by an alternating current, so that a video signal is usually used by inverting the video signal. Voltage has an asymmetrical component, causing flicker.
【０００５】本発明はこれらの問題を解決するものであ
り、その目的とするところは、高温でもコントラスト比
か減少することなく、かつフリッカーの少ないアクティ
ブマリクスパネルの構造を与えるところにある。The present invention has been made to solve these problems, and an object of the present invention is to provide a structure of an active matrix panel which does not decrease the contrast ratio even at a high temperature and has little flicker.
【０００６】[0006]
【課題を解決するための手段】本発明のアクテイプマト
リクスパネルは、前段の走査線の上部または下部にＴＦ
Ｔのチヤネル部と同じ導電膜をゲート絶縁膜を介して配
置し、前記導電膜が画素電極に接続されていることを特
徴とする。In the active matrix panel of the present invention, a TF is provided above or below the scanning line in the preceding stage.
The same conductive film as that of the channel portion of T is arranged via a gate insulating film, and the conductive film is connected to the pixel electrode.
【０００７】[0007]
【作用】本発明の上記の構造によれば、液晶の容量と並
列にゲート絶縁膜の容量が付加されることとなり液晶の
時定数が長くなるためコントラスト比が大きくなる。ま
た、温度が上昇して液晶の時定数か小さくなってもゲー
ト絶縁膜の容量は変化しないため、コントラスト比の減
少を抑えることかできる。さらにビデオ信号の極性の違
いにより生ずるＴＦＴの書き込み及び保持における非対
称な動作の影響を受けにくくなりフリッカーが減少す
る。According to the above structure of the present invention, the capacitance of the gate insulating film is added in parallel with the capacitance of the liquid crystal, and the time constant of the liquid crystal is increased, so that the contrast ratio is increased. Further, even when the temperature rises and the time constant of the liquid crystal decreases, the capacitance of the gate insulating film does not change, so that a decrease in the contrast ratio can be suppressed. Further, it is less susceptible to an asymmetric operation in writing and holding of a TFT caused by a difference in polarity of a video signal, thereby reducing flicker.
【０００８】[0008]
〔実施例１〕図１（ａ）は本発明の一実施例を示すアク
ティブマトリクスパネルの平面図であり、同図（ｂ）及
び（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにお
ける断面図である。この図を用いて製造工程に従い説明
する。まず絶縁基板１上にポリシリコンまたはアモルフ
ァスシリコンの薄膜２をデポジットし図のようにパター
ニングする。この薄膜はＴＦＴのチヤネル部及びソース
・ドレイン電極、そして容量を作り込むための電極とな
る。次にゲート絶縁膜３を形成し、その上にゲート電極
も兼ねる走査線４を形成する。その材料としてはポリシ
リコンＴＦＴの場合にはポリシリコンや高融点金属が、
アモルファスシリコンＴＦＴの場合には通常の金属や透
明導電膜等が用いられている。この上に層間絶縁膜５を
デポジットし、コンタクトホールを開ロし、画素電極６
及びデータ線７を形成したものがアクテイブマトリクス
基板である。この基板と数μｍの空間を介して、共通電
極を有するもう一つの基板を対向させ、この空間に液晶
を封入したものがアクティブマトリクスパネルである。Embodiment 1 FIG. 1A is a plan view of an active matrix panel showing one embodiment of the present invention, and FIGS. 1B and 1C are AB and C of FIG. 1A, respectively. It is sectional drawing in -D. The manufacturing process will be described with reference to FIG. First, a thin film 2 of polysilicon or amorphous silicon is deposited on an insulating substrate 1 and patterned as shown. The thin film serves as a channel portion of the TFT, a source / drain electrode, and an electrode for forming a capacitor. Next, a gate insulating film 3 is formed, and a scanning line 4 also serving as a gate electrode is formed thereon. As a material for the polysilicon TFT, polysilicon or a high melting point metal is used.
In the case of an amorphous silicon TFT, a normal metal, a transparent conductive film, or the like is used. On this, an interlayer insulating film 5 is deposited, a contact hole is opened, and a pixel electrode 6 is formed.
The substrate on which the data lines 7 are formed is an active matrix substrate. Another substrate having a common electrode is opposed to this substrate via a space of several μm and a liquid crystal is sealed in this space to form an active matrix panel.
【０００９】図３は、Ｎ型のＭＯＳキャパシタのゲート
電圧依存性を示したものである。ゲート電圧ＶGがしき
い値電圧Ｖｔｈを越えると容量は増大しＣ0となりしき
い値電圧以下では重なり容量Ｃｇｓｏ なる。従ってＶG
＞Ｖtｈの領域でＭＯＳ容量を使うことか望ましいが、
本実施例においては図１（Ｃ）の前段の走査線４の下に
作り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例
えばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態
ではＶG＜ＶtｈであるためにＣｇｓｏのみの容量とな
る。しかし、ゲート膜の厚さは液晶の封入される空間に
対して十分薄いため、単位面績あたりの容量が大きくな
り図１（ａ）に示すようなパターンの重なり容量のＣｇ
ｓｏのみでも、画素電極６によって駆動される液晶の容
量の３０〜５０％程度の容量となる。このＭＯＳ容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを図４
を用いて説明する。この図はアクテイプマトリクスパネ
ルの各部の電位を示す図であり、横軸に時刻、縦軸に電
位をとってある。周知のように、ＮＴＳＣのビデオ信号
はインターレースされた２つのフイールド、すなわち奇
数フィールドと偶数フィールドによって１フレームが構
成され１つの画面か完成される。液晶は交流駆動しなく
てはならないため、データ線の信号は４２のように交流
反転させたものを用いる。４１は走査線の信号であり、
ＮチヤネルのＴＦＴで駆動する場合にはこのようなパル
スが必要となる。４４及び４５はそれぞれ従来例と本発
明の実施例における画素電極の電位であり、４３は共通
電極の電位である。この共通電極と画素電極の間の電位
差か液晶に印加される電圧である。時刻ｔ0 から時刻ｔ
3 までを奇数フイールド、時刻ｔ3 からｔ6 までを偶数
フィールドとすると、まず奇数フィールドにおいて時刻
ｔ1 においてＴＦＴがＯＮし、画素電極にデータ線の信
号が書き込まれ、時刻ｔ2 においてＴＦＴがＯＦＦする
とある時定数で画素電極電位は共通電極電位に向かって
放電する。同様に偶数フィールドにおいても、時刻ｔ4
においてＴＦＴがＯＮし、画素電極にデータ線の信号が
書き込まれ、時刻ｔ5 においてＴＦＴがＯＦＦすると画
素電極電位は共通電極電位に向かって放電していく。斜
線で示した部分は本実施において液晶に印加される電圧
であり、従来例に比べて時定数が長くなったことによ
り、より大きな電圧を印加することができることがわか
る。このためコン卜ラスト比が増大する。また、ＭＯＳ
容量とＴＦＴのドレイン電極との間の配線部は図１
（ａ）のようにデータ線と画素電極の間に配置すること
により、このすき間からもれる光を遮断する働きもある
ため、コントラスト比を増大させるとともに、画像のき
れがよくなる。さらに、温度の変化に対して液晶の時定
数が多少変動しても、付加したＭＯＳ容量は変化しない
ため図３の斜線部の面積はあまり変動しない。すなわ
ち、広い温度範囲で再現性のよい表示画面を得ることが
できる。その上、フリッカーも従来例に対して３〜５ｄ
Ｂ下がることが出願人の実験で確かめられた。これは奇
数フィールドと偶数フイールドでのＴＦＴの書き込み及
び保持における非対称な動作の影響をうけにくくなるた
めである。FIG. 3 shows the gate voltage dependence of an N-type MOS capacitor. When the gate voltage VG exceeds the threshold voltage Vth, the capacitance increases to C0, and when the gate voltage VG is equal to or lower than the threshold voltage, the capacitance becomes Cgso. Therefore VG
It is desirable to use MOS capacitors in the region of> Vth,
In the present embodiment, the MOS capacitor formed under the scanning line 4 in the previous stage of FIG. 1C has the same conductivity type as the TFT. For example, in the case of the N type, in the normal state where the TFT is OFF, Since VG <Vth, the capacity is only Cgso. However, since the thickness of the gate film is sufficiently small with respect to the space in which the liquid crystal is sealed, the capacity per unit area increases, and the pattern overlap capacity Cg as shown in FIG.
Even with only so, the capacitance is about 30 to 50% of the capacitance of the liquid crystal driven by the pixel electrode 6. Since this MOS capacitance is added in parallel with the capacitance of the liquid crystal, the time constant of the liquid crystal apparently increases, and the display performance is greatly improved. This is shown in FIG.
This will be described with reference to FIG. This figure shows the potential of each part of the active matrix panel, with the horizontal axis representing time and the vertical axis representing potential. As is well known, an NTSC video signal constitutes one frame by two interlaced fields, that is, an odd field and an even field, and one screen is completed. Since the liquid crystal must be driven by an alternating current, the signal of the data line is obtained by inverting the alternating current as indicated at 42. 41 is a scanning line signal,
Such a pulse is necessary when driving with an N-channel TFT. Reference numerals 44 and 45 denote the potentials of the pixel electrodes in the conventional example and the embodiment of the present invention, respectively, and 43 denotes the potential of the common electrode. Either the potential difference between the common electrode and the pixel electrode or the voltage applied to the liquid crystal. From time t0 to time t
Three Up to odd field, time t3 From t6 Up to the even field, first, at the time t1 in the odd field At the time, the TFT is turned on, and the signal of the data line is written to the pixel electrode. When the TFT is turned off, the pixel electrode potential discharges toward the common electrode potential at a certain time constant. Similarly, in the even field, the time t4
At the time, the TFT is turned on, the signal of the data line is written to the pixel electrode, and at time t5 When the TFT is turned off, the pixel electrode potential is discharged toward the common electrode potential. The shaded portion is the voltage applied to the liquid crystal in this embodiment, and it can be seen that a larger voltage can be applied because the time constant is longer than in the conventional example. This increases the contrast ratio. Also, MOS
The wiring between the capacitor and the drain electrode of the TFT is shown in FIG.
By arranging between the data line and the pixel electrode as shown in (a), there is also a function of blocking the light leaking from the gap, so that the contrast ratio is increased and the image quality is improved. Further, even if the time constant of the liquid crystal slightly changes with a change in temperature, the area of the hatched portion in FIG. 3 does not change much because the added MOS capacitance does not change. That is, a display screen with good reproducibility over a wide temperature range can be obtained. In addition, flicker is 3 to 5 d compared to the conventional example.
It was confirmed by the applicant's experiment that B decreased. This is because the TFT is less likely to be affected by an asymmetric operation in writing and holding in the odd field and the even field.
【００１０】〔実施例２〕図５（ａ）は本発明の実施例
２におけるアクティブマトリクスパネルの平面図であ
り、同図（ｂ）及び（ｃ）はそれぞれ同図（ａ）のＡー
Ｂ及びＣーＤにおける断面図である。このアクテブマト
リクスパネルは第１の実施例と全く同じ工程を用いて製
造することかできる。６１〜６７はそれぞれ図１の１〜
７に対応しており、６１は絶縁基板、６２はポリシリコ
ンまたはアモルファスシリコンの薄膜、６３はゲート絶
縁膜、６４は走査線、６５は層間絶縁膜、６６は画素電
極、６７はデータ線である。透過型の場合は、６６の画
素電極には透明導電膜を用い、６７のデータ線には画素
電極と同じ透明導電膜または金属の薄膜を用いる。[Embodiment 2] FIG. 5A is a plan view of an active matrix panel according to Embodiment 2 of the present invention, and FIGS. 5B and 5C are views A-B in FIG. 5A, respectively. 3 is a sectional view taken along line C-D. This active matrix panel can be manufactured using exactly the same steps as in the first embodiment. 61 to 67 are respectively 1 to 1 in FIG.
7, reference numeral 61 denotes an insulating substrate, 62 denotes a thin film of polysilicon or amorphous silicon, 63 denotes a gate insulating film, 64 denotes a scanning line, 65 denotes an interlayer insulating film, 66 denotes a pixel electrode, and 67 denotes a data line. . In the case of the transmission type, a transparent conductive film is used for the pixel electrode 66, and the same transparent conductive film or metal thin film as the pixel electrode is used for the data line 67.
【００１１】本実施例においては第１の実施例と同じ
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本実施例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭＯＳ容量を作り込むことができるため、第１の実
施例の約２倍の容量を付加することができる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることができ
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭＯＳ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。In this embodiment, as in the first embodiment, an MO of the same conductivity type as the TFT is provided under the scanning line 64 in the previous stage.
Since the S capacitance is incorporated, only the overlap capacitance is effective in the normal state where the TFT is OFF. But,
In this embodiment, the scanning line 64 has a shape protruding in parallel with the data line as shown in FIG. 5A, and a MOS capacitor can be built in this portion. Approximately twice the capacity can be added. Therefore, it is possible to obtain a high quality display screen having a larger contrast ratio and less flicker in a wider temperature range. Moreover, by forming a MOS capacitor so as to cover the gap between the pixel electrode and the data line as shown in FIG.
Light leaking from the gap can be blocked, which contributes to an increase in the contrast ratio.
【００１２】〔実施例３〕図６（ａ）は本発明の第３の
実施例におけるアクティブマトリクスパネルの平面図で
あり、同図（ｂ）及び（Ｃ）はそれぞれ同図（ａ）のＡ
ーＢ及びＣーＤにおける断面図である。本参考例は第１
参考例および本発明のの実施例と異なり、ＴＦＴと異な
る導電型のＭＯＳ容量を作り込む。例えば、ＣＭＯＳ型
のドライバーを内蔵したアクテイブマトリクスパネルな
どには有効である。[Embodiment 3] FIG. 6A is a plan view of an active matrix panel according to a third embodiment of the present invention, and FIGS. 6B and 6C respectively show A in FIG.
FIG. 7 is a cross-sectional view taken along line B-C. This reference example is the first
Unlike the reference example and the embodiment of the present invention, a conductive type MOS capacitor different from that of the TFT is formed. For example, it is effective for an active matrix panel having a built-in CMOS type driver.
【００１３】図６を用いて本参考例のアクテイブマトリ
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチヤネル部及びソースドレイン電極となり、８
８はＭＯＳ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。その後選択的にイオン注入を行な
い、８２をＮチヤネルＴＦＴとし、８８をＰチヤネルの
ＭＯＳキヤパシタとする。以後の工程は実施例１と同じ
で、８５は層間絶縁膜、８６は画素電極、８７はデータ
線である。本実施例においてはＴＦＴとＭＯＳ容量の導
電型が違っている。ＰチャネルのＭＯＳキャパシタのゲ
ート電圧依存性は図３のＮチャネルの場合と対称で、Ｖ
G ＜ＶtｈでＣ0，ＶG＞ＶtｈでＣｇｓｏ となる。従って
ＴＦＴのＯＦＦする通常の状態では、ＶG＜Ｖtｈである
から、電極８８と走査線８４の重なっな面積がすべて容
量の電極として働き、本来のＭＯＢ容量Ｃ0が付加され
ることになる。この容量の大きさは、画素電極８６によ
って駆動される液晶の容量の１００〜２０％程度とな
り、第１や第２の実施例に比べてはるかに大きい。従っ
てその効果も大きくなる。また、前段の走査線が選択さ
れる期間は、ＭＯＳ容量はＯＦＦして重なり容量Ｃｇｓ
ｏのみとなるにめ、走査線の波形をなまらせることもな
く、容量を付加したことによって駆動状態は変化しな
い。The active matrix of this reference example will be described with reference to FIG.
The structure of the panel will be described. First, place a
Silicon or amorphous silicon thin films 82 and 8
8 is deposited and patterned as shown. 82 is
It becomes the channel part of the TFT and the source / drain electrode.
Reference numeral 8 is an electrode for forming a MOS capacitor. Next,
A gate insulating film 83 is formed, and a gate electrode
A check line 84 is formed. Thereafter, ion implantation is performed selectively.
82 is an N-channel TFT, and 88 is a P-channel TFT.
MOS capacitor. Subsequent steps are the same as in Example 1.
Where 85 is an interlayer insulating film, 86 is a pixel electrode, and 87 is data
Line. In this embodiment, the conduction of the TFT and the MOS capacitor is
Electric type is different. P-channel MOS capacitor
The dependence on the gate voltage is symmetric to that of the N-channel in FIG.
G It becomes Cgso when <Vth is C0, VG> Vth. Therefore
In a normal state where the TFT is turned off, VG <Vth
Therefore, the overlapping area of the electrode 88 and the scanning line 84 is all
Acts as an electrode for the quantity and adds the original MOB capacitance C0
Will be. The size of this capacitance depends on the pixel electrode 86.
Is about 100% to 20% of the capacity of the liquid crystal driven.
Which is much larger than the first and second embodiments. Follow
The effect is also increased. Also, the previous scanning line is selected.
During this period, the MOS capacitance is turned off and the overlap capacitance Cgs
In addition to only o, there is no need to blunt the scan line waveform.
The drive state does not change due to the addition of capacitance.
Yes.
【００１４】[0014]
【発明の効果】以上述べたように、本発明によるアクテ
ィブマトリクスパネルは工程を増やすことなく、画素に
容量を作り込むことができる。容量を付加することによ
り、コントラスト比が増大し、フリッカーは減少し、広
い温度範囲で再現性のよい画面を得ることができる。ま
た、データ線と画素電極の容量結合によるクロストーク
や、画面内での絵素のバラツキをおさえる効果もあり、
総合的に画質は向上する。As described above, in the active matrix panel according to the present invention, the capacitance can be built in the pixel without increasing the number of steps. By adding the capacity, the contrast ratio is increased, flicker is reduced, and a screen with good reproducibility can be obtained in a wide temperature range. In addition, it also has the effect of suppressing crosstalk due to capacitive coupling between the data line and the pixel electrode, and variation in picture elements within the screen.
Image quality improves overall.
【図１】（ａ）は第１の実施例のアクテイブマトリクス
パネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。FIG. 1A is a plan view showing the structure of an active matrix panel according to a first embodiment, and FIGS. 1B and 1C are sectional views thereof.
【図２】従来のアクティブマトリクスパネルの構造を示
す平面図。FIG. 2 is a plan view showing the structure of a conventional active matrix panel.
【図３】ＮチヤネルのＭＯＳ容量のゲート電圧依存性を
示す図。FIG. 3 is a diagram showing the gate voltage dependence of the MOS capacitance of an N-channel.
【図４】アクテイブマトリクスパネルの各部の電位を示
す図。FIG. 4 is a diagram showing potentials at various parts of an active matrix panel.
【図５】（ａ）は本発明の第２の実施例のアクテイブマ
トリクスパネルの構造を示す平面図、（ｂ）、（Ｃ）は
その断面図。FIG. 5A is a plan view showing the structure of an active matrix panel according to a second embodiment of the present invention, and FIGS. 5B and 5C are sectional views thereof.
【図６】（ａ）は第３の実施例のアクティプマトリクス
パネルの構造を示す平面図、（ｂ）、（Ｃ）はその断面
図。FIG. 6A is a plan view showing the structure of an active matrix panel according to a third embodiment, and FIGS. 6B and 6C are cross-sectional views thereof.
２，６２，８２・・・ポリシリコンまたはアモルファス
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線2, 62, 82: polysilicon or amorphous silicon thin film 3, 63, 83: gate insulating film 4, 64, 84: scanning line
【手続補正書】[Procedure amendment]
【提出日】平成８年８月１９日[Submission date] August 19, 1996
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００６】[0006]
【課題を解決するための手段】本発明のアクテイプマト
リクスパネルは、基板上にマトリクス状に配列されてな
る画素電極と、該画素電極に接続されてなる薄膜トラン
ジスタと保持容量とを有し、データ線に供給されるデー
タ信号を該薄膜トランジスタを介して該画素電極及び該
保持容量に供給するアクティブマトリクスパネルにおい
て、前記薄膜トランジスタのソース・ドレイン領域はシ
リコン薄膜からなり、前記保持容量は前記シリコン薄膜
とは異なる導電性からなる第１電極と、絶縁膜を介して
前記第１電極に対向配置されて、前記薄膜トランジスタ
のゲート電極と同一材料で形成された第２電極とからな
ることを特徴とする。 The means for solving the problems of the present invention
Lix panels are arranged in a matrix on the substrate.
Pixel electrode and a thin film transistor connected to the pixel electrode.
It has a register and a storage capacitor and is supplied to the data line.
The pixel signal through the thin film transistor and the pixel electrode.
The active matrix panel that supplies the storage capacitor
The source / drain regions of the thin film transistor are
The storage capacitor is composed of a silicon thin film
Through the insulating film and the first electrode that has a different conductivity from
The thin film transistor is disposed to face the first electrode.
The gate electrode of the second electrode and the second electrode formed of the same material.
It is characterized by that.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００８】[0008]
【発明の実施の形態】 〔参考例１〕図１（ａ）は本発明の一参考例を示すアク
ティブマトリクスパネルの平面図であり、同図（ｂ）及
び（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣーＤにお
ける断面図である。この図を用いて製造工程に従い説明
する。まず絶縁基板１上にポリシリコンまたはアモルフ
ァスシリコンの薄膜２をデポジットし図のようにパター
ニングする。この薄膜はＴＦＴのチヤネル部及びソース
・ドレイン電極、そして容量を作り込むための電極とな
る。次にゲート絶縁膜３を形成し、その上にゲート電極
も兼ねる走査線４を形成する。その材料としてはポリシ
リコンＴＦＴの場合にはポリシリコンや高融点金属が、
アモルファスシリコンＴＦＴの場合には通常の金属や透
明導電膜等が用いられている。この上に層間絶縁膜５を
デポジットし、コンタクトホールを開ロし、画素電極６
及びデータ線７を形成したものがアクテイブマトリクス
基板である。この基板と数μｍの空間を介して、共通電
極を有するもう一つの基板を対向させ、この空間に液晶
を封入したものがアクティブマトリクスパネルである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference Example 1 FIG. 1 (a) is a plan view of an active matrix panel showing a reference example of the present invention, and FIGS. FIG. 7B is a sectional view taken along line AB in FIG. The manufacturing process will be described with reference to FIG. First, a thin film 2 of polysilicon or amorphous silicon is deposited on an insulating substrate 1 and patterned as shown. The thin film serves as a channel portion of the TFT, a source / drain electrode, and an electrode for forming a capacitor. Next, a gate insulating film 3 is formed, and a scanning line 4 also serving as a gate electrode is formed thereon. As a material for the polysilicon TFT, polysilicon or a high melting point metal is used.
In the case of an amorphous silicon TFT, a normal metal, a transparent conductive film, or the like is used. On this, an interlayer insulating film 5 is deposited, a contact hole is opened, and a pixel electrode 6 is formed.
The substrate on which the data lines 7 are formed is an active matrix substrate. Another substrate having a common electrode is opposed to this substrate via a space of several μm and a liquid crystal is sealed in this space to form an active matrix panel.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】図３は、Ｎ型のＭＯＳキャパシタのゲート
電圧依存性を示したものである。ゲート電圧ＶGがしき
い値電圧Ｖｔｈを越えると容量は増大しＣ0となりしき
い値電圧以下では重なり容量Ｃｇｓｏ なる。従ってＶG
＞Ｖtｈの領域でＭＯＳ容量を使うことか望ましいが、
本参考例においては図１（Ｃ）の前段の走査線４の下に
作り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例
えばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態
ではＶG＜ＶtｈであるためにＣｇｓｏのみの容量とな
る。しかし、ゲート膜の厚さは液晶の封入される空間に
対して十分薄いため、単位面績あたりの容量が大きくな
り図１（ａ）に示すようなパターンの重なり容量のＣｇ
ｓｏのみでも、画素電極６によって駆動される液晶の容
量の３０〜５０％程度の容量となる。このＭＯＳ容量は
液晶の容量と並列に付加されるため、見かけ上液晶の時
定数が増大し、表示性能が大巾に向上する。これを図４
を用いて説明する。この図はアクテイプマトリクスパネ
ルの各部の電位を示す図であり、横軸に時刻、縦軸に電
位をとってある。周知のように、ＮＴＳＣのビデオ信号
はインターレースされた２つのフイールド、すなわち奇
数フィールドと偶数フィールドによって１フレームが構
成され１つの画面か完成される。液晶は交流駆動しなく
てはならないため、データ線の信号は４２のように交流
反転させたものを用いる。４１は走査線の信号であり、
ＮチヤネルのＴＦＴで駆動する場合にはこのようなパル
スが必要となる。４４及び４５はそれぞれ従来例と本発
明の参考例における画素電極の電位であり、４３は共通
電極の電位である。この共通電極と画素電極の間の電位
差か液晶に印加される電圧である。時刻ｔ0 から時刻ｔ
3 までを奇数フイールド、時刻ｔ3 からｔ6 までを偶数
フィールドとすると、まず奇数フィールドにおいて時刻
ｔ1 においてＴＦＴがＯＮし、画素電極にデータ線の信
号が書き込まれ、時刻ｔ2 においてＴＦＴがＯＦＦする
とある時定数で画素電極電位は共通電極電位に向かって
放電する。同様に偶数フィールドにおいても、時刻ｔ4
においてＴＦＴがＯＮし、画素電極にデータ線の信号が
書き込まれ、時刻ｔ5 においてＴＦＴがＯＦＦすると画
素電極電位は共通電極電位に向かって放電していく。斜
線で示した部分は本実施において液晶に印加される電圧
であり、従来例に比べて時定数が長くなったことによ
り、より大きな電圧を印加することができることがわか
る。このためコン卜ラスト比が増大する。また、ＭＯＳ
容量とＴＦＴのドレイン電極との間の配線部は図１
（ａ）のようにデータ線と画素電極の間に配置すること
により、このすき間からもれる光を遮断する働きもある
ため、コントラスト比を増大させるとともに、画像のき
れがよくなる。さらに、温度の変化に対して液晶の時定
数が多少変動しても、付加したＭＯＳ容量は変化しない
ため図３の斜線部の面積はあまり変動しない。すなわ
ち、広い温度範囲で再現性のよい表示画面を得ることが
できる。その上、フリッカーも従来例に対して３〜５ｄ
Ｂ下がることが出願人の実験で確かめられた。これは奇
数フィールドと偶数フイールドでのＴＦＴの書き込み及
び保持における非対称な動作の影響をうけにくくなるた
めである。FIG. 3 shows the gate voltage dependence of an N-type MOS capacitor. When the gate voltage VG exceeds the threshold voltage Vth, the capacitance increases to C0, and when the gate voltage VG is equal to or lower than the threshold voltage, the capacitance becomes Cgso. Therefore VG
It is desirable to use MOS capacitors in the region of> Vth,
In this reference example, the MOS capacitor formed under the scanning line 4 in the previous stage of FIG. 1C has the same conductivity type as the TFT. For example, in the case of the N type, the MOS capacitor is in a normal state where the TFT is OFF. Since VG <Vth, the capacity is only Cgso. However, since the thickness of the gate film is sufficiently small with respect to the space in which the liquid crystal is sealed, the capacity per unit area increases, and the pattern overlap capacity Cg as shown in FIG.
Even with only so, the capacitance is about 30 to 50% of the capacitance of the liquid crystal driven by the pixel electrode 6. Since this MOS capacitance is added in parallel with the capacitance of the liquid crystal, the time constant of the liquid crystal apparently increases, and the display performance is greatly improved. This is shown in FIG.
This will be described with reference to FIG. This figure shows the potential of each part of the active matrix panel, with the horizontal axis representing time and the vertical axis representing potential. As is well known, an NTSC video signal constitutes one frame by two interlaced fields, that is, an odd field and an even field, and one screen is completed. Since the liquid crystal must be driven by an alternating current, the signal of the data line is obtained by inverting the alternating current as indicated at 42. 41 is a scanning line signal,
Such a pulse is necessary when driving with an N-channel TFT. Reference numerals 44 and 45 denote the potentials of the pixel electrodes in the conventional example and the reference example of the present invention, respectively, and reference numeral 43 denotes the potential of the common electrode. Either the potential difference between the common electrode and the pixel electrode or the voltage applied to the liquid crystal. From time t0 to time t
Three Up to odd field, time t3 From t6 Up to the even field, first, at the time t1 in the odd field At the time, the TFT is turned on, and the signal of the data line is written to the pixel electrode. When the TFT is turned off, the pixel electrode potential discharges toward the common electrode potential at a certain time constant. Similarly, in the even field, the time t4
At the time, the TFT is turned on, the signal of the data line is written to the pixel electrode, and at time t5 When the TFT is turned off, the pixel electrode potential is discharged toward the common electrode potential. The shaded portion is the voltage applied to the liquid crystal in this embodiment, and it can be seen that a larger voltage can be applied because the time constant is longer than in the conventional example. This increases the contrast ratio. Also, MOS
The wiring between the capacitor and the drain electrode of the TFT is shown in FIG.
By arranging between the data line and the pixel electrode as shown in (a), there is also a function of blocking the light leaking from the gap, so that the contrast ratio is increased and the image quality is improved. Further, even if the time constant of the liquid crystal slightly changes with a change in temperature, the area of the hatched portion in FIG. 3 does not change much because the added MOS capacitance does not change. That is, a display screen with good reproducibility over a wide temperature range can be obtained. In addition, flicker is 3 to 5 d compared to the conventional example.
It was confirmed by the applicant's experiment that B decreased. This is because the TFT is less likely to be affected by an asymmetric operation in writing and holding in the odd field and the even field.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１０】〔参考例２〕図５（ａ）は本発明の参考例
２におけるアクティブマトリクスパネルの平面図であ
り、同図（ｂ）及び（ｃ）はそれぞれ同図（ａ）のＡー
Ｂ及びＣーＤにおける断面図である。このアクテブマト
リクスパネルは第１の参考例と全く同じ工程を用いて製
造することかできる。６１〜６７はそれぞれ図１の１〜
７に対応しており、６１は絶縁基板、６２はポリシリコ
ンまたはアモルファスシリコンの薄膜、６３はゲート絶
縁膜、６４は走査線、６５は層間絶縁膜、６６は画素電
極、６７はデータ線である。透過型の場合は、６６の画
素電極には透明導電膜を用い、６７のデータ線には画素
電極と同じ透明導電膜または金属の薄膜を用いる。 Reference Example 2 FIG. 5 (a) is a plan view of an active matrix panel in Reference Example 2 of the present invention, and FIGS. 5 (b) and 5 (c) are AB of FIG. 5 (a). 3 is a sectional view taken along line C-D. This active matrix panel can be manufactured using exactly the same steps as in the first reference example. 61 to 67 are respectively 1 to 1 in FIG.
7, reference numeral 61 denotes an insulating substrate, 62 denotes a thin film of polysilicon or amorphous silicon, 63 denotes a gate insulating film, 64 denotes a scanning line, 65 denotes an interlayer insulating film, 66 denotes a pixel electrode, and 67 denotes a data line. . In the case of the transmission type, a transparent conductive film is used for the pixel electrode 66, and the same transparent conductive film or metal thin film as the pixel electrode is used for the data line 67.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１１】本参考例においては第１の参考例と同じ
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本参考例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭＯＳ容量を作り込むことができるため、第１の参
考例の約２倍の容量を付加することができる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることができ
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭＯＳ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。[0011] As with the first reference example in this reference example, of the same conductivity type as TFT below the previous scan line 64 MO
Since the S capacitance is incorporated, only the overlap capacitance is effective in the normal state where the TFT is OFF. But,
In the present embodiment, the scanning lines 64 are parallel sticks out shape and data lines as shown in FIG. 5 (a), the order can also in this portion fabricated a MOS capacitor, a first ginseng
It can be added to about 2 times the volume of the considered example. Therefore, it is possible to obtain a high quality display screen having a larger contrast ratio and less flicker in a wider temperature range. Moreover, by forming a MOS capacitor so as to cover the gap between the pixel electrode and the data line as shown in FIG.
Light leaking from the gap can be blocked, which contributes to an increase in the contrast ratio.
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１２】〔実施例〕図６（ａ）は本発明の実施例に
おけるアクティブマトリクスパネルの平面図であり、同
図（ｂ）及び（Ｃ）はそれぞれ同図（ａ）のＡーＢ及び
ＣーＤにおける断面図である。本参考例は第１参考例お
よび本発明のの実施例と異なり、ＴＦＴと異なる導電型
のＭＯＳ容量を作り込む。例えば、ＣＭＯＳ型のドライ
バーを内蔵したアクテイブマトリクスパネルなどには有
効である。[Embodiment] FIG. 6A is a plan view of an active matrix panel in an embodiment of the present invention, and FIGS. 6B and 6C are views A-B and C in FIG. It is a sectional view in -D. This embodiment differs from the first embodiment and the embodiment of the present invention in that a MOS capacitor having a conductivity type different from that of the TFT is formed. For example, it is effective for an active matrix panel having a built-in CMOS type driver.
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１３】図６を用いて本実施例のアクテイブマトリ
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチヤネル部及びソースドレイン電極となり、８
８はＭＯＳ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。その後選択的にイオン注入を行な
い、８２をＮチヤネルＴＦＴとし、８８をＰチヤネルの
ＭＯＳキヤパシタとする。以後の工程は実施例１と同じ
で、８５は層間絶縁膜、８６は画素電極、８７はデータ
線である。本実施例においてはＴＦＴとＭＯＳ容量の導
電型が違っている。ＰチャネルのＭＯＳキャパシタのゲ
ート電圧依存性は図３のＮチャネルの場合と対称で、Ｖ
G ＜ＶtｈでＣ0，ＶG＞ＶtｈでＣｇｓｏ となる。従って
ＴＦＴのＯＦＦする通常の状態では、ＶG＜Ｖtｈである
から、電極８８と走査線８４の重なっな面積がすべて容
量の電極として働き、本来のＭＯＳ容量Ｃ0が付加され
ることになる。この容量の大きさは、画素電極８６によ
って駆動される液晶の容量の１００〜２０％程度とな
り、第１や第２の参考例に比べてはるかに大きい。従っ
てその効果も大きくなる。また、前段の走査線が選択さ
れる期間は、ＭＯＳ容量はＯＦＦして重なり容量Ｃｇｓ
ｏのみとなるにめ、走査線の波形をなまらせることもな
く、容量を付加したことによって駆動状態は変化しな
い。Referring to FIG.ImplementationExample active matrices
The structure of the panel will be described. First, place a
Silicon or amorphous silicon thin films 82 and 8
8 is deposited and patterned as shown. 82 is
It becomes the channel part of the TFT and the source / drain electrode.
Reference numeral 8 is an electrode for forming a MOS capacitor. Next,
A gate insulating film 83 is formed, and a gate electrode
A check line 84 is formed. Thereafter, ion implantation is performed selectively.
82 is an N-channel TFT, and 88 is a P-channel TFT.
MOS capacitor. Subsequent steps are the same as in Example 1.
Where 85 is an interlayer insulating film, 86 is a pixel electrode, and 87 is data
Line. In this embodiment, the conduction of the TFT and the MOS capacitor is
Electric type is different. P-channel MOS capacitor
The dependence on the gate voltage is symmetric to that of the N-channel in FIG.
G It becomes Cgso when <Vth is C0, VG> Vth. Therefore
In a normal state where the TFT is turned off, VG <Vth
Therefore, the overlapping area of the electrode 88 and the scanning line 84 is all
Works as an electrode forSCapacity C0 is added
Will be. The size of this capacitance depends on the pixel electrode 86.
Is about 100% to 20% of the capacity of the liquid crystal driven.
First and secondreferenceMuch larger than the example. Follow
The effect is also increased. Also, the previous scanning line is selected.
During this period, the MOS capacitance is turned off and the overlap capacitance Cgs
In addition to only o, there is no need to blunt the scan line waveform.
The drive state does not change due to the addition of capacitance.
Yes.
【手続補正９】[Procedure amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１４】[0014]
【発明の効果】以上述べたように、本発明によるアクテ
ィブマトリクスパネルは工程を増やすことなく、画素に
容量を作り込むことができる。容量を付加することによ
り、コントラスト比が増大し、フリッカーは減少し、広
い温度範囲で再現性のよい画面を得ることができる。ま
た、データ線と画素電極の容量結合によるクロストーク
や、画面内での絵素のバラツキをおさえる効果もあり、
総合的に画質は向上する。また、電極８８と走査線８４
の重なっな面積がすべて容量の電極として働き、本来の
ＭＯＳ容量Ｃ0が付加されることになる。この容量の大
きさは、画素電極８６によって駆動される液晶の容量の
１００〜２０％程度となり、第１や第２の参考例に比べ
てはるかに大きい。 As described above, in the active matrix panel according to the present invention, the capacitance can be built in the pixel without increasing the number of steps. By adding the capacity, the contrast ratio is increased, flicker is reduced, and a screen with good reproducibility can be obtained in a wide temperature range. In addition, it also has the effect of suppressing crosstalk due to capacitive coupling between the data line and the pixel electrode, and variation in picture elements within the screen.
Image quality improves overall. Also, the electrodes 88 and the scanning lines 84
All the overlapping areas work as electrodes for the capacitance,
The MOS capacitance C0 is added. This capacity is large
The magnitude is the capacitance of the liquid crystal driven by the pixel electrode 86.
About 100% to 20%, compared to the first and second reference examples
And much larger.
【手続補正１０】[Procedure amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of drawings]
【図１】（ａ）は第１の参考例のアクテイブマトリクス
パネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。1A is a plan view showing a structure of an active matrix panel of a first reference example, and FIGS. 1B and 1C are cross-sectional views thereof.
【図２】従来のアクティブマトリクスパネルの構造を示
す平面図。FIG. 2 is a plan view showing the structure of a conventional active matrix panel.
【図３】ＮチヤネルのＭＯＳ容量のゲート電圧依存性を
示す図。FIG. 3 is a diagram showing the gate voltage dependence of the MOS capacitance of an N-channel.
【図４】アクテイブマトリクスパネルの各部の電位を示
す図。FIG. 4 is a diagram showing potentials at various parts of an active matrix panel.
【図５】（ａ）は本発明の第２の参考例のアクテイブマ
トリクスパネルの構造を示す平面図、（ｂ）、（Ｃ）は
その断面図。5 (a) is a plan view showing the structure of Akuteibu matrix panel of the second reference example of the present invention, (b), (C) is a sectional view thereof.
【図６】（ａ）は本発明の実施例のアクティプマトリク
スパネルの構造を示す平面図、（ｂ）、（Ｃ）はその断
面図。FIG. 6A is a plan view showing the structure of an active matrix panel according to an embodiment of the present invention, and FIGS. 6B and 6C are cross-sectional views thereof.
【符号の説明】 ２，６２，８２・・・ポリシリコンまたはアモルファス
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線[Explanation of symbols] 2,62,82 ... Polysilicon or amorphous silicon thin film 3,63,83 ... Gate insulating film 4,64, 84 ... Scan line
Claims (4)
ータ線群、及び前記走査線とデータ線の交点に設けられ
た薄膜トランジスタ（以下、ＴＦＴと略記）アレイによ
って画素電極を駆動し、前記画素電極と対向電極との間
の電界で液晶を駆動して成るアクティブマトリクスパネ
ルにおいて、前記画素電極の前段の走査線の上部または
下部にＴＦＴのチヤネル部と同じ導電膜をゲート絶縁膜
を介して配置し、前記導電膜が前記画素電極に接続され
ていることを特徴とするアクティプマトリクスパネル。1. A pixel electrode is driven by a scanning line group, a data line group, and a thin film transistor (hereinafter abbreviated as TFT) array provided at an intersection of the scanning line and the data line, which is provided on an insulating substrate. In an active matrix panel in which liquid crystal is driven by an electric field between the pixel electrode and a counter electrode, the same conductive film as that of a channel section of a TFT is provided above or below a scanning line in the preceding stage of the pixel electrode via a gate insulating film. An active matrix panel, wherein the conductive film is connected to the pixel electrode.
であることを特徴とする特許請求の範囲第１項記載のア
クティブマトリクスパネル。2. The active matrix panel according to claim 1, wherein the conductive type of the conductive film is the same as that of the TFT.
間の一部を前記導電膜または走査線の一部を用いて覆う
ような配置としたことを特徴とする特許請求の範囲第２
項記載のアクティブマトリクスパネル。3. The arrangement according to claim 2, wherein a part of a gap between the data line and the pixel electrode is covered with the conductive film or a part of the scanning line.
An active matrix panel according to the item.
ることを特徴とする特許請求の範囲第１項記載のアクテ
イブマトリクスパネル。4. The active matrix panel according to claim 1, wherein the conductive type of the conductive film is different from that of the TFT.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19245096A JP2663941B2 (en) | 1996-07-22 | 1996-07-22 | Active matrix panel |
Applications Claiming Priority (1)
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|---|---|---|---|
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Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16258096A Division JP2626650B2 (en) | 1996-06-24 | 1996-06-24 | Active matrix panel manufacturing method |
Related Child Applications (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922029A true JPH0922029A (en) | 1997-01-21 |
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Family Applications (1)
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| Country | Link |
|---|---|
| JP (1) | JP2663941B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11218781A (en) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | Liquid crystal device and its manufacture, and electronic equipment |
| JP2003262881A (en) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | Liquid crystal device, method for manufacturing the same, and electronic equipment |
| KR100438964B1 (en) * | 1996-10-02 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | Liquid crystal display device and a fabrication method thereof, particularly with regards to increasing an opening ratio without using an additional mask by employing storage electrodes formed on the same layer with the same conductive material as a signal line |
-
1996
- 1996-07-22 JP JP19245096A patent/JP2663941B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438964B1 (en) * | 1996-10-02 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | Liquid crystal display device and a fabrication method thereof, particularly with regards to increasing an opening ratio without using an additional mask by employing storage electrodes formed on the same layer with the same conductive material as a signal line |
| JPH11218781A (en) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | Liquid crystal device and its manufacture, and electronic equipment |
| JP2003262881A (en) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | Liquid crystal device, method for manufacturing the same, and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663941B2 (en) | 1997-10-15 |
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