JPH09218825A - 可変キャッシュ方式 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュ動作のヒット率が低く、アクセス
時間も長い。 【解決手段】 ソースプログラムからプロセッサ１で使
用するコードを生成する際に、そのコードの内容の情報
をタグとして付加しておき、プロセッサからのアドレス
とキャッシュメモリ２に持つデータのアドレスをアドレ
ス比較部１１で比較し、この結果からプロセッサインタ
フェース部１２がキャッシュ動作の状態をプロセッサへ
伝達し、メインメモリ３のデータに付加されているタグ
の情報をタグビット判定部１３が判定し、これをタグバ
ッファ部１４に格納し、キャッシュ動作のミス時及びタ
グビット判定部による分岐処理検出時にキャッシュ動作
をリプレース制御部１５で制御し、データ中に分岐処理
があればその分岐先データもキャッシュメモリに取り込
むことにより、アクセス時間を延ばすことなくキャッシ
ュ動作のヒット率を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サを利用したＣＰＵ装置において、主記憶装置の内容を
プロセッサの処理状況に応じてキャッシュメモリに転送
する方式に関するものである。

【０００２】

【従来の技術】図５は、基本的なプロセッサ１とキャッ
シュメモリ２及びメインメモリ３間の結合構成を示す。
キャッシュメモリ２は、プロセッサ１によりアクセスさ
れたメインメモリ３のデータを一次的に記憶しておく。
この構成では、プロセッサ１によるメインメモリ３に対
する書き込み要求が発生すると、キャッシュ・コントロ
ーラ４を介してメインメモリ３とキャッシュメモリ２の
内容が更新される。

【０００３】キャッシュメモリ２は、その内部を特定の
データブロック毎に分けて構成されている。各データブ
ロックには、メインメモリ３のアドレスに対応するアド
レスを格納する領域が用意されており、これをタグと呼
ぶ。一般的に、このブロックをラインと呼び、プロセッ
サやメインメモリとのデータのやり取りは、ライン単位
で行われる。

【０００４】

【発明が解決しようとする課題】従来のキャッシュメモ
リの問題点は、プロセッサの読み込み要求が発生したと
き、キャッシュメモリ上に必要とするデータがあるかど
うかで判断する。以下に、各キャッシュメモリ構成にお
ける問題点を説明する。

【０００５】（１）ダイレクト・マッピング方式の問題
点。

【０００６】図６にダイレクトマッピング方式のデータ
関係を示す。この方式は、メインメモリ上の各アドレス
のデータが、キャッシュメモリ上のどこに存在するのか
が決まっている方式である。

【０００７】メインメモリの内容をキャッシュメモリの
どの位置に格納するかは、データのアドレス値を基に決
定する。この格納位置決定方法は、アドレス値に演算を
行ってその結果から得られるキャッシュのライン番号に
格納されるが、具体的な演算方法については説明を省略
する。

【０００８】キャッシュメモリは、メインメモリと比べ
るとその記憶容量は小さい。よってキャッシュメモリの
ラインには、メインメモリの複数のデータが入れ替わり
で格納されることになる。図６の例では、キャッシュメ
モリのライン番号３には処理の状況により、メインメモ
リのアドレス３又はｎ−１のデータが格納される。

【０００９】また、プロセッサは、キャッシュメモリに
対しては、ライン単位で参照するのでデータの走査時間
は短くて済む。

【００１０】しかし、ダイレクトマッピング方式では、
キャッシュメモリのラインに格納したデータがすぐに入
れ替えられてしまう可能性があるため、キャッシュの検
索は短時間で終了するが、そのかわりミスヒット（デー
タがキャッシュ上にない場合）によるキャッシュの更新
が頻繁に発生することにより、キャッシュ全体のミスヒ
ット率が上がる可能性がある。

【００１１】（２）フル・アソシアティブ方式の問題
点。

【００１２】図７にフル・アソシアティブ方式のデータ
関係を示す。この方式は、データをキャッシュライン上
のどのラインにおいてもよい方式である。つまり、時々
刻々と変化する処理の中でメインメモリのデータは、キ
ャッシュメモリのその時点で空いているラインに格納さ
れる。このために、メインメモリのデータが格納される
キャッシュメモリのライン位置は一定しない。図７の例
では、メインメモリのアドレス５のデータがキャッシュ
メモリのライン３、ｎ又はｎ＋ｍに格納されることを示
している。

【００１３】この方式では、データをキャッシュメモリ
に格納すると、ミスヒット率は低下するが、プロセッサ
のキャッシュメモリに対するアクセス（データの走査時
間）が長くなるという問題がある。

【００１４】（３）キャッシュする際の問題点。

【００１５】プロセッサで実行される命令は、その用意
されているすべてが実行されるわけではなく実際に頻繁
に実行される命令は、一部の命令に偏る傾向がある。

【００１６】つまり、一度参照されたデータは、近い将
来再び参照される可能性が高いという時間的な局所性
と、参照されたデータの近くのデータが参照される可能
性が高いという、データが格納されている空間的な局所
性がある。

【００１７】図８にメインメモリ上に格納されているデ
ータの例を示す。メモリ上には、各処理が格納されてい
るが、格納状態は、処理ごとに連続的記録されていると
は限らない。命令を実行する上では、メモリ上に連続し
て記録されていれば、キャッシュした際に、メインメモ
リから移してきたデータをすべて使用することができ、
使用効率がよい。

【００１８】しかし、実際の処理では、分岐処理が発生
しメモリのほかの領域を参照することになるので、連続
的に命令を実行することできない。

【００１９】本発明の目的は、アクセス時間を延ばすこ
となくキャッシュ動作のヒット率を向上させる可変キャ
ッシュ方式を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、プロセッサに
よりアクセスされたメインメモリのデータを一次的に記
憶しておくキャッシュメモリを設けたマイクロプロセッ
サシステムにおいて、ソースプログラムから前記プロセ
ッサで使用するコードを生成する際に、そのコードの内
容の情報をタグとして付加しておく手段と、前記プロセ
ッサが出力するアドレスと前記キャッシュメモリ中に存
在するデータのアドレスを比較するアドレス比較部と、
前記アドレス比較部の比較結果からキャッシュ動作の状
態を前記プロセッサへ伝達するプロセッサインタフェー
ス部と、前記メインメモリのデータに付加されている前
記タグの情報を判別するタグビット判定部と、前記タグ
ビット判定部からの出力に応じてタグ情報を格納するタ
グバッファ部と、キャッシュ動作のミス時及び前記タグ
ビット判定部による分岐処理検出時にキャッシュ動作を
制御するリプレース制御部とを備えたことを特徴とす
る。

【００２１】この構成により、メインメモリのデータを
キャッシュメモリに取り込む際に、データのチェックを
行い、データ中に分岐処理があればその分岐先データも
キャッシュメモリに取り込むことにより、アクセス時間
を延ばすことなくキャッシュ動作のヒット率を向上させ
る。

【００２２】

【発明の実施の形態】本実施形態は、以下のソフトウェ
ア構成とハードウェア構成で前記の課題を解消するもの
である。

【００２３】（１）ソフトウェア構成 プロセッサで使用するコードを生成する際に、そのコー
ドの内容の情報を付加する。つまり、ソースプログラム
からコードを生成する際に、コードの各部分において、
どの程度の空間的局所性（データの連続性）をもってい
るかの情報を付加する。

【００２４】図８のような処理内容のデータからプロセ
ッサで使用するコードを生成するときに、そのデータ構
成についての情報を付加するために、メインメモリのデ
ータフォーマットを図１のようにデータ部の外にタグ部
を持つ構成としておく。

【００２５】また、データを生成するときの流れを図２
に示す。図２においてソースプログラムからコードを生
成した後、コードサーチにより各処理内容について判別
を行う。分岐処理ならば図１のデータフォーマットにお
けるタグ部に“１”を書き、分岐先のアドレスも書き込
む。分岐処理でない場合は、タグ部には、“０”を書き
込んでおく。

【００２６】図３に図２の流れ図によって生成されるデ
ータを示す。図３において処理１から処理９のなかで分
岐処理は処理７である。図２の流れ図によりこの処理７
のタグ部には分岐の有無を示すビットに“１”を書き、
分岐先のアドレスも書き込んである。

【００２７】このようにデータを生成することにより、
次項（２）におけるハードウェアでは、メインメモリか
らデータを取り込む際にタグビットだけを監視して、タ
グビットに“１”を認識したら分岐先のアドレスのデー
タも取り込む処理を行う。

【００２８】これにより、処理の中で分岐処理が発生し
てもそのデータは、事前にキャッシュメモリに取り込ま
れているので、メインメモリにアクセスする必要がな
く、高速に分岐先のデータをキャッシュメモリから取り
込むことができる。

【００２９】（２）ハードウェア構成 本実施形態におけるハードウェア構成は、図４に示す構
成にてキャッシャ動作を行う。

【００３０】キャッシュ置換部１０は、キャッシュ・ミ
スＭＩＳＳが発生した際に、キャッシュ中の使用頻度の
低いデータをすてる。

【００３１】アドレス比較部１１は、プロセッサ１から
のアクセスに対してキャッシャメモリ２内に要求された
データが、存在するかどうかを判別する機能を有する。
キャッシュヒットＨＩＴ、キャッシュミスＭＩＳＳをプ
ロセッサインタフェース部（Ｉ／Ｆ）１２へ伝える。

【００３２】プロセッサインタフェース部（ＩＦ）１２
は、キャッシュのヒット／ミス、リプレースのステータ
スを、プロセッサ１へ伝達する。

【００３３】タグビット判定部１３は、メインメモリ３
からデータを取り込む際に、対象となるデータのタグＴ
ＡＧを判別する。キャッシュメモリ２へ転送するデータ
ブロック内に分岐処理がなければ、リプレース処理は１
ブロックの転送を終了した時点で終了する。もし、転送
ブロック内に分岐処理を認識した場合は、タグバッファ
部１４とリプレース制御部１５へ分岐処理発生を伝達す
る。

【００３４】タグバッファ部１４は、タグビット判定部
１３からの出力信号ＡＤよりタグの内容を格納する。

【００３５】リプレース制御部１５は、タグビット判定
部１３の構成により分岐処理発生が伝達されたら、タグ
バッファ部１４から分岐先のアドレスを取り込む。分岐
処理判別により再度メインメモリのアクセスが発生した
際に、アドレスバスに対して分岐先のアドレスを出力し
て、キャッシュリプレースのサイクルを開始する。

【００３６】

【発明の効果】以上のとおり、本発明によれば、以下の
効果がある。

【００３７】（１）主記憶装置の内容をキャッシュする
際に、単に記憶内容をブロック単位でリプレースするの
ではなく、その記憶内容に着目してキャッシュするデー
タが、連続的に構成されている部分ごとにキャッシュを
行う。このように、キャッシュする領域を可変的にする
ことにより、キャッシュを効率的に行うことかできる。

【００３８】（２）キャッシュするデータの内容につい
て、チェックを行いデータ中に分岐処理があれば、分岐
先の内容も続けてキャッシュに取り込むことにより、キ
ャッシュ・ミスの要因を減少させる。これにより、キャ
ッシュのリプレース回数が減少しプロセッサの処理効率
の向上が図れる。

【図面の簡単な説明】

【図１】本発明の実施形態におけるメインメモリのデー
タフォーマット。

【図２】実施形態におけるデータ生成手順。

【図３】実施形態におけるデータ作成例。

【図４】実施形態におけるハードウェア構成図。

【図５】キャッシュメモリを含むシステム構成図。

【図６】ダイレクトマッピング方式のデータ関係。

【図７】フル・アソシアティブ方式のデータ関係。

【図８】メインメモリのデータ例。

【符号の説明】

１…プロセッサ ２…キャッシュメモリ ３…メインメモリ １０…キャッシュ置換部 １１…アドレス比較部 １２…プロセッサインタフェース部 １３…タグビット判定部 １４…タグバッファ部 １５…リプレース制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサによりアクセスされたメイン
   メモリのデータを一次的に記憶しておくキャッシュメモ
   リを設けたマイクロプロセッサシステムにおいて、 ソースプログラムから前記プロセッサで使用するコード
   を生成する際に、そのコードの内容の情報をタグとして
   付加しておく手段と、 前記プロセッサが出力するアドレスと前記キャッシュメ
   モリ中に存在するデータのアドレスを比較するアドレス
   比較部と、 前記アドレス比較部の比較結果からキャッシュ動作の状
   態を前記プロセッサへ伝達するプロセッサインタフェー
   ス部と、 前記メインメモリのデータに付加されている前記タグの
   情報を判別するタグビット判定部と、 前記タグビット判定部からの出力に応じてタグ情報を格
   納するタグバッファ部と、 キャッシュ動作のミス時及び前記タグビット判定部によ
   る分岐処理検出時にキャッシュ動作を制御するリプレー
   ス制御部とを備えたことを特徴とする可変キャッシュ方
   式。