JPH09214079A - Wiring board - Google Patents
Wiring boardInfo
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- JPH09214079A JPH09214079A JP3905596A JP3905596A JPH09214079A JP H09214079 A JPH09214079 A JP H09214079A JP 3905596 A JP3905596 A JP 3905596A JP 3905596 A JP3905596 A JP 3905596A JP H09214079 A JPH09214079 A JP H09214079A
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
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- Structure Of Printed Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、所定の実装領域に
位置決めすることにより半導体素子が実装される配線基
板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring board on which a semiconductor element is mounted by positioning it in a predetermined mounting area.
【０００２】[0002]
【従来の技術】半導体素子には、ＢＧＡ（ball grid ar
ray)やＣＳＰ(chip size package) 等のように素子の底
部に電極を有するＩＣ(integrated circuit)がある。こ
れらの半導体素子は、底部に形成された電極をそれと対
応する位置に形成された配線基板の電極に対して接触さ
せることにより配線基板上に実装される。2. Description of the Related Art BGA (ball grid ar
There is an IC (integrated circuit) such as a ray and a CSP (chip size package) having an electrode at the bottom of the element. These semiconductor elements are mounted on the wiring board by bringing the electrodes formed on the bottom into contact with the electrodes of the wiring board formed at the positions corresponding to the electrodes.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、これら
の半導体素子は電極が素子の底部に形成されているの
で、実装の際に配線基板の電極が素子の下に隠れてしま
い、その実装位置を確認しにくく、実装作業が難しいと
いう問題があった。これは、半導体素子に不良が見つか
り修理等のために素子を交換する際に特に問題となる。However, since electrodes of these semiconductor elements are formed at the bottom of the elements, the electrodes of the wiring board are hidden under the elements during mounting, and the mounting position is confirmed. There was a problem that it was difficult to do and mounting work was difficult. This is a particular problem when a defective semiconductor element is found and the element is replaced for repair or the like.
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、半導体素子の正確な実装位置を示す
ことにより、その実装作業を容易とすることができる配
線基板を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to provide a wiring board which can facilitate the mounting work by indicating an accurate mounting position of a semiconductor element. is there.
【０００５】[0005]
【課題を解決するための手段】本発明に係る配線基板
は、表面に設けられた実装領域に位置決めすることによ
り半導体素子が実装されるものであって、実装領域に関
連して設けられ、前記半導体素子の各辺との相対的な位
置関係により半導体素子の実装領域に対する位置決めの
目印となる少なくとも１つの位置決めマークを有するも
のである。A wiring board according to the present invention is one in which a semiconductor element is mounted by positioning in a mounting area provided on a surface, and the wiring board is provided in association with the mounting area. It has at least one positioning mark which serves as a positioning mark for the mounting region of the semiconductor element due to the relative positional relationship with each side of the semiconductor element.
【０００６】この配線基板では、半導体素子を実装する
際に、表面に実装領域に関連して設けられた位置決めマ
ークを目安として、半導体素子の実装領域に対する位置
決めが行われる。In this wiring board, when the semiconductor element is mounted, the positioning of the semiconductor element with respect to the mounting area is performed with reference to the positioning marks provided on the surface in relation to the mounting area.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【０００８】図１は本発明の第１の実施の形態に係る配
線基板の構成を表すものである。なお、図１では、配線
基板１０のうち半導体素子の実装部分のみを表してい
る。図２は図１に示した配線基板のＡ−Ａ線に沿った断
面図である。FIG. 1 shows a structure of a wiring board according to a first embodiment of the present invention. It should be noted that FIG. 1 shows only the mounting portion of the semiconductor element of the wiring board 10. FIG. 2 is a cross-sectional view taken along the line AA of the wiring board shown in FIG.
【０００９】本実施の形態に係る配線基板１０は、ガラ
スエポキシ樹脂等の絶縁性樹脂によって形成された基板
１１の上に図示しない配線と、この配線に接続された複
数の電極１２とが形成されている。配線および各電極１
２は、例えば銅等の金属によってそれぞれ形成されてい
る。各電極１２は、図示しない半導体素子の電極に対応
してそれぞれ形成されている。これら電極１２は、本実
施の形態においては、ＢＧＡやＣＳＰ等のように素子の
底部に電極を有する半導体素子が実装さる領域、すなわ
ち図１において破線で示した実装領域２０の内部にそれ
ぞれ形成されている。In the wiring board 10 according to the present embodiment, a wiring (not shown) and a plurality of electrodes 12 connected to the wiring are formed on a board 11 formed of an insulating resin such as glass epoxy resin. ing. Wiring and each electrode 1
2 are each formed of a metal such as copper. Each electrode 12 is formed corresponding to an electrode of a semiconductor element (not shown). In the present embodiment, these electrodes 12 are respectively formed in regions where a semiconductor element having an electrode at the bottom of the element, such as BGA and CSP, is mounted, that is, inside the mounting area 20 shown by the broken line in FIG. ing.
【００１０】基板１１の上には、また、半導体素子の実
装位置を示すための複数の位置決めマーク１３が形成さ
れている。これらの位置決めマーク１３は、配線や各電
極１２と同一の金属によってそれらと共にそれぞれ形成
されている。各位置決めマーク１３の形は、例えば一辺
の長さが５ミリ程度の矩形状であり、その形成位置は実
装領域２０内の四隅である。各位置決めマーク１３の外
側の各辺の位置は、実装領域２０の各辺のうち対応する
辺の位置とそれぞれ対応している。すなわち、半導体素
子が正しい位置に実装されれば、４個の位置決めマーク
１３の全てが半導体素子に隠れて上方からは見えなくな
り、それにより半導体素子の位置決めがなされるように
なっている。A plurality of positioning marks 13 for indicating the mounting position of the semiconductor element are also formed on the substrate 11. These positioning marks 13 are formed together with the same metal as the wiring and each electrode 12, respectively. The shape of each positioning mark 13 is, for example, a rectangular shape having a side length of about 5 mm, and the formation positions thereof are four corners in the mounting area 20. The positions of the outer sides of the positioning marks 13 correspond to the positions of the corresponding sides of the mounting area 20. That is, if the semiconductor element is mounted at the correct position, all of the four positioning marks 13 are hidden by the semiconductor element and cannot be seen from above, whereby the semiconductor element is positioned.
【００１１】配線基板１０の表面は絶縁性の保護膜１４
によって覆われている。但し、各電極１２の上部は保護
膜１４が除去されて各電極１２がそれぞれ表面に露出さ
れており、図示しない半導体素子の電極をそれぞれ接触
させることができるようになっている。また、各位置決
めマーク１３の上部も保護膜１４が除去されて各位置決
めマーク１３がそれぞれ表面に露出されている。The surface of the wiring board 10 has an insulating protective film 14
Covered by However, the protective film 14 is removed from the upper portion of each electrode 12 to expose each electrode 12 on the surface, so that the electrodes of the semiconductor element (not shown) can be brought into contact with each other. Further, the protective film 14 is also removed from the upper part of each positioning mark 13 to expose each positioning mark 13 on the surface.
【００１２】このような構成を有する配線基板１０は、
例えば図３（ａ）〜（ｃ）に示すような工程により製造
される。The wiring board 10 having such a structure is
For example, it is manufactured by the steps as shown in FIGS.
【００１３】まず、図３（ａ）に示したような絶縁性樹
脂からなる基板１１を用意する。次いで、図３（ｂ）に
示したように、この基板１１の上にフォトレジスト膜１
５を塗布形成し、それを選択的に露光して基板１１上に
形成する配線，各電極１２および各位置決めマーク１３
のパターンを形成する。このとき各電極１２や各位置決
めマーク１３の位置は実装する半導体素子に合わせてそ
れぞれ決定される。First, a substrate 11 made of an insulating resin as shown in FIG. 3A is prepared. Then, as shown in FIG. 3B, the photoresist film 1 is formed on the substrate 11.
Wiring, each electrode 12 and each positioning mark 13 formed by coating and forming 5 on the substrate 11 by selectively exposing it
Is formed. At this time, the positions of the electrodes 12 and the positioning marks 13 are determined according to the semiconductor element to be mounted.
【００１４】次いで、図３（ｃ）に示したようにフォト
レジスト膜１５をマスクとして基板１１の表面に銅めっ
きを施し、配線，各電極１２および各位置決めマーク１
３をそれぞれ形成する。その後、フォトレジスト膜１５
を除去して基板１１上に感光性の樹脂を塗布し、それを
選択的に露光して各電極１２と各位置決めマーク１３の
部分がそれぞれ開口された保護膜１４を形成する。これ
により図１および図２に示した配線基板１０が作製され
る。Next, as shown in FIG. 3C, the surface of the substrate 11 is copper-plated using the photoresist film 15 as a mask to form wirings, electrodes 12, and positioning marks 1.
3 are formed respectively. After that, the photoresist film 15
Then, a photosensitive resin is applied on the substrate 11, and the substrate is selectively exposed to form a protective film 14 in which each electrode 12 and each positioning mark 13 is opened. As a result, the wiring board 10 shown in FIGS. 1 and 2 is manufactured.
【００１５】このようにして作製された配線基板１０に
は、次のようにして半導体素子が実装される。図４は配
線基板１０に半導体素子３０を適切に実装した状態を表
している。A semiconductor element is mounted on the wiring board 10 thus manufactured in the following manner. FIG. 4 shows a state in which the semiconductor element 30 is properly mounted on the wiring board 10.
【００１６】図４に示したように、半導体素子３０が適
切な位置にある場合には、実装領域２０の四隅に対応し
て設けられた４個の位置決めマーク１３が全て半導体素
子３０に隠れ上方からは見えない状態となる。この状態
では、半導体素子３０の各電極２１は、配線基板１０の
各電極１２に対してそれぞれ正確に接触される。As shown in FIG. 4, when the semiconductor element 30 is in an appropriate position, all four positioning marks 13 provided corresponding to the four corners of the mounting area 20 are hidden by the semiconductor element 30 and are located above. It will be invisible from. In this state, each electrode 21 of the semiconductor element 30 is accurately brought into contact with each electrode 12 of the wiring board 10.
【００１７】一方、半導体素子３０が適切な位置にない
場合には、図５に示したように、４個の位置決めマーク
１３のうちいくつかが半導体素子３０に隠れることなく
一部が上方から見える状態となる。具体的には、図５で
は半導体素子３０が右上にずれているので、４個の位置
決めマーク１３のうち右下のマークの下側と左上のマー
クの左側と左下のマークの左側および下側が見える。こ
のような実装状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
されない。On the other hand, when the semiconductor element 30 is not in an appropriate position, some of the four positioning marks 13 can be seen from above without being hidden by the semiconductor element 30, as shown in FIG. It becomes a state. Specifically, in FIG. 5, since the semiconductor element 30 is displaced to the upper right, the lower side of the lower right mark, the left side of the upper left mark, and the left side and the lower side of the lower left mark among the four positioning marks 13 can be seen. . In such a mounted state, each electrode 21 of the semiconductor element 30 is
Are not accurately contacted with the respective electrodes 12 of the wiring board.
【００１８】すなわち、本実施の形態において、半導体
素子３０を配線基板１０の実装領域２０に実装する際に
は、半導体素子３０および配線基板１０を上方から観察
し、各位置決めマーク１３が半導体素子３０に全て隠れ
て見えなくなるまで、図４において矢印で示したよう
に、半導体素子３０を前後左右に移動させて位置合わせ
をする。このように位置決めマーク１３が半導体素子３
０に隠れて全て見えない位置に半導体素子３０を位置決
めすれば、半導体素子３０の各電極２１を配線基板の各
電極１２に対してそれぞれ正確に接触させることができ
る。That is, in the present embodiment, when the semiconductor element 30 is mounted on the mounting area 20 of the wiring board 10, the semiconductor element 30 and the wiring board 10 are observed from above, and each positioning mark 13 shows the semiconductor element 30. As shown by the arrow in FIG. 4, the semiconductor element 30 is moved in the front-rear direction and the left-right direction until it is completely hidden and disappears. In this way, the positioning mark 13 has the semiconductor element 3
If the semiconductor element 30 is positioned at a position hidden by 0 and invisible to all, the electrodes 21 of the semiconductor element 30 can be accurately brought into contact with the electrodes 12 of the wiring board.
【００１９】本実施の形態に係る配線基板１０によれ
ば、実装領域２０の四隅にそれぞれ位置決めマーク１３
を設けるようにしたので、各位置決めマーク１３が全て
見えなくなるように半導体素子３０を位置決めすること
により、半導体素子３０の電極を配線基板１０の電極に
対して正確に接触させることができる。According to the wiring board 10 according to the present embodiment, the positioning marks 13 are provided at the four corners of the mounting area 20, respectively.
Since the semiconductor element 30 is positioned such that all the positioning marks 13 are invisible, the electrodes of the semiconductor element 30 can be brought into accurate contact with the electrodes of the wiring board 10.
【００２０】図６は本発明の第２の実施の形態に係る配
線基板の構成を表すものである。FIG. 6 shows the structure of a wiring board according to the second embodiment of the present invention.
【００２１】本実施の形態に係る配線基板は、位置決め
マーク３３の形成位置が第１の実施の形態における位置
決めマーク１３の形成位置と異なっていることを除き、
第１の実施の形態に係る配線基板と実質的に同一の構成
を有しており、同様にして製造される。よって、同一の
構成要素に対しては、同一の符合を付しその詳細な説明
は省略する。The wiring board according to this embodiment is different from the wiring board according to the first embodiment in that the position where the positioning mark 33 is formed is different from the position where the positioning mark 13 is formed.
It has substantially the same configuration as the wiring board according to the first embodiment, and is manufactured in the same manner. Therefore, the same reference numerals are given to the same components, and detailed description thereof will be omitted.
【００２２】位置決めマーク３３は、第１の実施の形態
と同様に一辺の長さが例えば５ミリ程度の矩形状であ
り、配線基板上の実装領域２０の四隅に対してそれぞれ
形成されている。本実施の形態においては、各位置決め
マーク３３は、一部が実装領域２０から周囲にそれぞれ
はみ出している。各位置決めマーク３３のうち実装領域
２０の周囲にはみ出した部分の各辺と実装領域２０の各
辺との間の距離ｄはそれぞれ等しくなっている。Similar to the first embodiment, the positioning mark 33 has a rectangular shape with a side length of, for example, about 5 mm, and is formed at each of the four corners of the mounting area 20 on the wiring board. In the present embodiment, each of the positioning marks 33 partially protrudes from the mounting area 20 to the periphery. The distance d between each side of the portion of each positioning mark 33 that protrudes around the mounting area 20 and each side of the mounting area 20 is equal.
【００２３】この配線基板においては、図７に示したよ
うに半導体素子３０が適切な位置（実装領域２０）に実
装されると、４個の位置決めマーク３３が全て半導体素
子３０からそれぞれ等しくはみ出して見える状態とな
る。このような状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
される。In this wiring board, when the semiconductor element 30 is mounted at an appropriate position (mounting area 20) as shown in FIG. 7, all four positioning marks 33 are equally protruded from the semiconductor element 30. It becomes visible. In such a state, each electrode 21 of the semiconductor element 30 is
Are accurately brought into contact with the respective electrodes 12 of the wiring board.
【００２４】一方、半導体素子３０が適切な位置に実装
されないと、図８に示したように、４個の位置決めマー
ク１３のうちいずれかが半導体素子３０に隠れて見えな
かったり、はみ出していてもその距離ｄが均等でなかっ
たりする。このような状態では、半導体素子３０の各電
極２１は、配線基板の各電極１２に対してそれぞれ正確
に接触されない。On the other hand, if the semiconductor element 30 is not mounted at an appropriate position, as shown in FIG. 8, even if one of the four positioning marks 13 is hidden by the semiconductor element 30 or is not visible. The distance d may not be uniform. In such a state, the electrodes 21 of the semiconductor element 30 are not accurately contacted with the electrodes 12 of the wiring board.
【００２５】すなわち、本実施の形態において、半導体
素子３０を配線基板に実装する際には、半導体素子３０
および配線基板を上方から観察し、各位置決めマーク３
３が半導体素子３０からそれぞれ均等にはみ出して見え
るようになるまで、図７において矢印で示したように、
半導体素子３０を前後左右に移動させて位置合わせをす
る。このように各位置決めマーク３３が半導体素子２０
からそれぞれ均等にはみ出して見える位置に半導体素子
３０を位置決めすれば、半導体素子３０の各電極２１を
配線基板の各電極１２に対してそれぞれ正確に接触させ
ることができる。That is, in the present embodiment, when mounting the semiconductor element 30 on the wiring board, the semiconductor element 30 is used.
And observing the wiring board from above, each positioning mark 3
As shown by arrows in FIG. 7, until the three 3 are evenly projected from the semiconductor element 30,
The semiconductor element 30 is moved forward, backward, leftward and rightward for alignment. In this way, each positioning mark 33 is formed on the semiconductor element 20.
If the semiconductor element 30 is positioned in such a position as to be evenly projected from each other, each electrode 21 of the semiconductor element 30 can be accurately brought into contact with each electrode 12 of the wiring board.
【００２６】本実施の形態に係る配線基板によれば、実
装領域２０の四隅それぞれに位置決めマーク３３を実装
領域２０から等しくはみ出させて形成したので、各位置
決めマーク３３が互いに等しくはみ出して見えるように
半導体素子３０を位置決めすることにより、半導体素子
３０の電極を配線基板の電極に対して正確に接触させる
ことができる。According to the wiring board of the present embodiment, the positioning marks 33 are formed at the four corners of the mounting area 20 so as to extend out of the mounting area 20 equally. By positioning the semiconductor element 30, the electrodes of the semiconductor element 30 can be brought into accurate contact with the electrodes of the wiring board.
【００２７】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made.
【００２８】例えば、上記第１および第２の実施の形態
では、位置決めマーク１３，３３をそれぞれ複数個形成
するようにしたが、少なくとも１つ形成すればよい。ま
た、上記実施の形態では、位置決めマークを実装領域２
０の四隅にそれぞれ形成するようにしたが、実装領域２
０の隅ではなく、実装領域２０の各辺に沿ってその途中
に形成するようにしてもよい。具体的には、図９に示し
たように、４個の位置決めマーク４３がそれぞれその一
辺が実装領域２０の各辺の中間部分に対応するように構
成してもよい。更に、図１０に示したように、４個の位
置決めマーク５３がそれぞれその一部が実装領域２０の
各辺の途中から等しくはみ出すように構成してもよい。For example, in the first and second embodiments described above, a plurality of positioning marks 13 and 33 are formed, but at least one positioning mark may be formed. Further, in the above-described embodiment, the positioning mark is used as the mounting area 2.
Although it was formed in each of the four corners of 0, mounting area 2
It may be formed along each side of the mounting region 20 instead of the corner of 0. Specifically, as shown in FIG. 9, each of the four positioning marks 43 may be configured such that one side thereof corresponds to an intermediate portion of each side of the mounting area 20. Further, as shown in FIG. 10, each of the four positioning marks 53 may be configured such that a part of each of the positioning marks 53 equally protrudes from the middle of each side of the mounting area 20.
【００２９】また、第１の実施の形態に係る位置決めマ
ーク１３と、第２の実施の形態に係る位置決めマーク３
３とが混在させるようにしてもよい。Further, the positioning mark 13 according to the first embodiment and the positioning mark 3 according to the second embodiment.
3 and 3 may be mixed.
【００３０】また、上記第１および第２の実施の形態で
は、位置決めマーク１３，３３を一辺の長さが５ｍｍ程
度の矩形状としたが、その大きさや形状は、配線や各電
極１２に影響を与えず設計上問題がなければどのような
ものであってもよい。In the first and second embodiments, the positioning marks 13 and 33 have a rectangular shape with a side length of about 5 mm. However, the size and shape of the positioning marks 13 and 33 affect the wiring and each electrode 12. If there is no problem in design without giving the
【００３１】要は、本発明の位置決めマークは、配線基
板の表面の実装領域に関連して設けられ、半導体素子の
各辺との相対的な位置関係により、半導体素子の位置決
めの目印となるものであればよい。In short, the positioning mark of the present invention is provided in relation to the mounting area on the surface of the wiring board, and serves as a positioning mark for the semiconductor element due to the relative positional relationship with each side of the semiconductor element. If
【００３２】[0032]
【発明の効果】以上説明したように本発明に係る配線基
板によれば、表面の実装領域に関連させて、半導体素子
の実装位置を表すための位置決めマークを設けるように
したので、この位置決めマークを目安として位置決めを
することにより、半導体素子の実装作業が容易になり、
半導体素子の電極を配線基板側の電極に対して正確に接
触させることができるという効果を奏する。As described above, according to the wiring board of the present invention, the positioning mark for indicating the mounting position of the semiconductor element is provided in association with the mounting area on the surface. By positioning with the as a guide, the mounting work of the semiconductor element becomes easy,
It is possible to bring the electrode of the semiconductor element into contact with the electrode on the side of the wiring board accurately.
【図１】本発明の第１の実施の形態に係る配線基板の構
造を表す平面図である。FIG. 1 is a plan view showing a structure of a wiring board according to a first embodiment of the present invention.
【図２】図１に示した配線基板のＡ−Ａ線に沿った断面
図である。FIG. 2 is a cross-sectional view taken along the line AA of the wiring board shown in FIG.
【図３】図１に示した配線基板の製造方法を説明するた
めの工程図である。3A to 3D are process drawings for explaining a method for manufacturing the wiring board shown in FIG.
【図４】図１に示した配線基板に対して半導体素子を実
装する方法を説明するための平面である。4 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図５】図１に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。5 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図６】本発明の第２の実施の形態に係る配線基板の構
造を表す平面図である。FIG. 6 is a plan view showing a structure of a wiring board according to a second embodiment of the present invention.
【図７】図６に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。7 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図８】図６に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。8 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図９】本発明の他の実施の形態に係る配線基板の構造
を表す平面図である。FIG. 9 is a plan view showing a structure of a wiring board according to another embodiment of the present invention.
【図１０】本発明の更に他の実施の形態に係る配線基板
の構造を表す平面図である。FIG. 10 is a plan view showing a structure of a wiring board according to still another embodiment of the present invention.
１１…基板、１２…電極、１３…位置決めマーク、２０
…半導体素子の実装領域、２１…電極、３０…半導体素
子、３３，４３，５３…位置決めマーク11 ... Substrate, 12 ... Electrode, 13 ... Positioning mark, 20
... Semiconductor element mounting area, 21 ... Electrode, 30 ... Semiconductor element, 33, 43, 53 ... Positioning mark
Claims (6)
ることにより半導体素子が実装される配線基板であっ
て、 前記実装領域に関連して設けられ、前記半導体素子の各
辺との相対的な位置関係により前記半導体素子の前記実
装領域に対する位置決めの目印となる少なくとも１つの
位置決めマークを有することを特徴とする配線基板。1. A wiring board on which a semiconductor element is mounted by positioning in a mounting area provided on a surface, the wiring board being provided in relation to the mounting area, and being relative to each side of the semiconductor element. A wiring board having at least one positioning mark that serves as a positioning mark for positioning the semiconductor element with respect to the mounting area, depending on a positional relationship.
辺に沿って形成されたことを特徴とする請求項１記載の
配線基板。2. The wiring board according to claim 1, wherein the positioning mark is formed along a side of the mounting region.
内部に複数個形成されると共に、これら複数の位置決め
マーク各々の少なくとも１辺が前記実装領域の辺に対応
する位置に形成されたことを特徴とする請求項２記載の
配線基板。3. A plurality of the positioning marks are formed inside the mounting area, and at least one side of each of the plurality of positioning marks is formed at a position corresponding to a side of the mounting area. The wiring board according to claim 2.
域の内部から一部はみ出して複数個形成されると共に、
これら複数の位置決めマーク各々の前記実装領域からの
はみ出し量が互いに等しいことを特徴とする請求項２記
載の配線基板。4. A plurality of the positioning marks are formed so as to partially protrude from the inside of the mounting area, respectively.
The wiring board according to claim 2, wherein the protrusion amounts of each of the plurality of positioning marks from the mounting area are equal to each other.
電性材料により形成されたことを特徴とする請求項１記
載の配線基板。5. The wiring board according to claim 1, wherein the positioning mark is formed of the same conductive material as the wiring.
部に設けられた電極に対応する電極を含むことを特徴と
請求項１記載の配線基板。6. The wiring board according to claim 1, wherein an electrode corresponding to an electrode provided on a bottom portion of the semiconductor element is included in the mounting region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3905596A JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3905596A JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214079A true JPH09214079A (en) | 1997-08-15 |
Family
ID=12542454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3905596A Pending JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214079A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1016467A2 (en) * | 1998-12-28 | 2000-07-05 | Matsushita Electric Industrial Co., Ltd. | Vibration motor holding apparatus and portable electronic equipment having the same |
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| JP2007234738A (en) * | 2006-02-28 | 2007-09-13 | Renesas Technology Corp | Electronic device |
| KR100964557B1 (en) * | 2003-09-04 | 2010-06-21 | 삼성전자주식회사 | Flexible-printed circuit board, method of fabricating the same and method for mounting of bare chip using the same |
-
1996
- 1996-02-02 JP JP3905596A patent/JPH09214079A/en active Pending
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| US6720690B2 (en) | 1998-12-28 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Vibration motor holding apparatus and portable electronic equipment having the same |
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| US7962105B2 (en) | 2006-02-28 | 2011-06-14 | Renesas Electronics Corporation | RF power module |
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