JPH09213787A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体基板の基板抵抗の影響をなくしなが
ら、ＩＣのウェルと半導体基板間の接合耐圧を向上させ
ると共に、素子分離領域を挟んで形成される寄生トラン
ジスタの影響をなくした高耐圧で破壊し難い半導体装置
を提供する。 【構成】 ｐ型半導体基板１上にｎ型のエピタキシャル
成長層が形成され、該エピタキシャル成長層に形成され
る素子分離領域３と半導体基板１とで区画されたウェル
２が複数個形成され、半導体基板１の裏面に電極１２が
形成される半導体装置であって、半導体基板１のエピタ
キシャル成長層が設けられる側の所定厚さの不純物濃度
は前記エピタキシャル成長層の不純物濃度より低く、か
つ、前記半導体基板の残余の部分の不純物濃度は前記エ
ピタキシャル成長層の不純物濃度より高く形成され、さ
らに前記素子分離領域は低濃度の半導体層を貫通して前
記半導体基板の残余の部分に達するように設けらてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に複数
個のウェルが形成され、それぞれに半導体素子を有する
ＩＣやＬＳＩなどの半導体装置に関する。さらに詳しく
は、半導体基板の裏面からアース電極などの１つの電極
が取り出されるＩＣなどでウェルと半導体基板間の耐圧
を向上し、かつ、動作時の電気的特性を低下させない半
導体装置に関する。

【０００２】

【従来の技術】従来、パワートランジスタなどの個別半
導体では、高い電圧の印加に対しても破壊しないよう
に、ｐｎ接合部の耐圧向上策が種々施されている。たと
えば、トランジスタのベース領域とコレクタ領域のｐｎ
接合では曲率部や半導体層表面でのｐｎ接合がとくに耐
圧に弱く、曲率部ではコレクタ領域の不純物濃度を低く
することにより空乏層を拡げたり、半導体層表面のベー
ス領域の周囲に隣接してベース領域と同じ導電型でベー
ス領域と電気的に独立したフィールド リミッティング
リング（ＦＬＲ）を設け、半導体層表面での空乏層の
端部がフィールドリミッティング リングを迂回してベ
ース領域から遠ざかるようにすることにより耐圧を向上
させている。

【０００３】一方ＩＣにおいても、複雑な機械や精密機
器に用いられるのに伴って、従来の３５〜５０Ｖの耐圧
から２００Ｖあるいは３００Ｖ程度の高耐圧が要求され
てきている。通常のＩＣは図４に断面図で一素子部が示
されているように、ｐ^- 型半導体基板２１上に設けられ
たｎ^- 型のエピタキシャル成長層をｐ⁺ 型の素子分離領
域（アイソレーション）３で分離してウェル２を形成
し、各ウェル２内に設けられたベース領域４、エミッタ
領域５、コンタクト領域６からなるトランジスタなどの
各半導体素子が形成される。なお、７はコレクタ領域の
抵抗を低減するためのｎ⁺ 型の埋込層で、設けられない
ばあいもある。また、８、９、１０はそれぞれコレクタ
電極、ベース電極、エミッタ電極で、１１、１２はそれ
ぞれアース電極、１３は空乏層の拡がりである。

【０００４】このような構造のＩＣで、前記トランジス
タのコレクタ・ベース間耐圧ＢＶ_{CB O} やコレクタ・エミ
ッタ間耐圧ＢＶ_CEO およびトランジスタと半導体基板２
１または素子分離領域３との接合耐圧ＢＶ_ISO との間に
は一般につぎの関係式（１）を満たす必要がある。

【０００５】 ＢＶ_CEO ＜ＢＶ_CBO ＜ＢＶ_ISO （１） そのため、前述のように高耐圧のものが要求され、トラ
ンジスタのコレクタ・エミッタ間の耐圧ＢＶ_CEO を高く
しようとすると、ウェル２と半導体基板２１または素子
分離領域３との間の耐圧ＢＶ_ISO を高くする必要があ
る。一般に、半導体層の不純物濃度が低くなるとｐｎ接
合の空乏層が拡がるため、ｐｎ接合の耐圧を上げるため
には、ｐｎ接合の空乏層が形成される部分の半導体層の
不純物濃度を下げることが行われている。とくに前述の
ような構造のＩＣでは、埋込層７の不純物濃度が高いた
め、埋込層７と半導体基板２１との間の耐圧が弱くな
る。そのため、トランジスタおよび素子分離領域接合を
含めた半導体装置全体としての耐圧を向上させるために
は、式（１）よりベース領域４よりエピタキシャル成長
層（ウェル２、すなわちコレクタ領域）の不純物濃度
を、ウェル領域２より半導体基板２１の不純物濃度をそ
れぞれ低くすることが必要となる。そこで、半導体基板
２１は不純物濃度が低いｐ^- 型で形成されている。

【０００６】

【発明が解決しようとする課題】しかしＩＣでは、半導
体基板２１の裏面に電極１２が設けられてリードフレー
ムなどに直接ボンディングされている。そのため、半導
体基板２１は電流路として使用されており、半導体基板
２１の不純物濃度が低くなると基板抵抗Ｒ_SUB が直列に
挿入されたことになり、これが寄生抵抗となってＩＣ全
体としての特性が低下する場合がある。しかも半導体基
板２１の厚さはエピタキシャル成長層（ウェル２）であ
る実効層の厚さｄの５〜７倍以上であり、また、半導体
基板２１は不純物濃度の均一なものが使用されるため、
不純物濃度を低下させることによる半導体基板２１の基
板抵抗Ｒ_SUB は深刻な問題となり、耐圧の向上とＩＣの
特性維持という相反する問題を有している。

【０００７】さらに、半導体基板の不純物濃度が低くな
ると、素子分離領域３を挟む両側のウェル２のｎ型と、
素子分離領域３およびその下側の半導体基板のｐ型との
間で、ｎｐｎ型の寄生トランジスタが形成される。この
寄生トランジスタは、ある回路構成で、たとえば接地電
位すなわち寄生トランジスタのベースが寄生トランジス
タのエミッタより高電位のときに作動する。この寄生ト
ランジスタは、素子分離領域３の部分ではその不純物濃
度が高いため、電流増幅率βが殆ど０で影響はないが、
半導体基板の不純物濃度の低い部分では寄生トランジス
タのコレクタ電流が流れやすく、素子分離領域３の下側
の不純物濃度の低い半導体基板２１の表面部分を介して
コレクタ電流が流れる。そのため、電流増幅率βが小さ
くても電流が大きいときは悪影響を与え、寄生トランジ
スタのベース・コレクタ間のｐｎ接合部で発熱し、電極
のアルミニウムが溶融するという問題がある。

【０００８】本発明はこのような問題を解決し、ＩＣの
ウェルと半導体基板間の接合耐圧を向上させると共に、
アース電極に至る半導体基板の基板抵抗の影響をなく
し、さらに素子分離領域を挟んだウェル間に形成される
寄生トランジスタの悪影響を受けることなく、高耐圧で
高特性の半導体装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】前述のウェルと半導体基
板間の接合耐圧を向上させると共にアース電極に至る半
導体基板の基板抵抗の影響をなくする第１の目的を達成
するため、本出願人は特願平６−１８７３４０号によ
り、半導体基板のウェルが形成される表面側の不純物濃
度を低くして半導体基板の他の部分の不純物濃度を高く
する構造の半導体装置を提案した。しかし、ある回路構
成においては、前述のように、素子分離領域を挟んで形
成される寄生トランジスタが作動する場合があり、ＩＣ
の破壊や動作異常などが発生し得ることが判明した。そ
こで本発明は、その構造をさらに改良して、前述の寄生
トランジスタの悪影響を排除するため、ウェルを区画す
る不純物濃度が高い素子分離領域を前述の構造の半導体
基板の表面の不純物濃度が低い半導体層にも形成し、素
子分離領域が半導体基板の不純物濃度が高い層まで達す
るようにしたものである。

【００１０】本発明の半導体装置は、第１導電型の半導
体基板と、該第１導電型の半導体基板上に設けられた第
２導電型のエピタキシャル成長層と、該エピタキシャル
成長層に前記半導体基板に達するように設けられた第１
導電型の素子分離領域と、該素子分離領域と前記半導体
基板とで区画されそれぞれに半導体素子が形成され得る
複数個のウェルとからなり、前記半導体基板の裏面から
１つの電極が取り出される半導体装置であって、前記半
導体基板の前記エピタキシャル成長層側の所定厚さの不
純物濃度は前記エピタキシャル成長層の不純物濃度より
低く、かつ、前記半導体基板の残余の部分の不純物濃度
は前記エピタキシャル成長層の不純物濃度より高く形成
され、さらに前記素子分離領域は前記エピタキシャル成
長層の不純物濃度より高い不純物濃度で前記半導体基板
の残余の部分に達するように設けられている。

【００１１】前記不純物濃度が低い半導体層の不純物濃
度が１０¹⁴〜１０¹⁶／ｃｍ³ で、その厚さが５〜３０μ
ｍであることが、１００〜２００Ｖ以上の高耐圧を得る
のに好ましい。

【００１２】

【発明の実施の形態】つぎに添付図面を参照しながら本
発明の半導体装置について説明をする。

【００１３】図１は本発明の半導体装置の一実施形態を
示す断面説明図である。本発明の半導体装置は、たとえ
ば不純物濃度が１０¹⁷〜１０¹⁸／ｃｍ³ 程度で不純物濃
度が高いｐ⁺ 型の高濃度の半導体層１ａと、該半導体層
１ａの表面側に、不純物濃度が１０¹⁴〜１０¹⁶／ｃｍ³
程度で所定の厚さ、たとえば５〜３０μｍ程度に形成さ
れた不純物濃度が低いｐ^- 型の低濃度の半導体層１ｂと
からなる半導体基板１の低濃度の半導体層１ｂ側にｎ^-
型のエピタキシャル成長層が設けられ、ｐ⁺ 型不純物の
拡散により形成された素子分離領域３と半導体基板１と
により区画されたウェル２が形成され、ウェル２内には
ベース領域４、エミッタ領域５、コレクタ領域（ウェル
２）のオーミックコンタクト領域６、埋込層７などから
なるトランジスタなどが形成される。また、図４に示さ
れた従来例と同様にこれらの領域に接続されるように電
極８、９、１０、１１、１２が設けられている。

【００１４】本発明では半導体基板１として、たとえば
ｐ⁺ 型の高濃度の半導体層１ａの上にｐ^- 型の低濃度の
半導体層１ｂが所定の厚さだけ設けられ、該低濃度の半
導体層１ｂ上にウェル２となるｎ^- 型の半導体層がエピ
タキシャル成長されていると共に、ｐ⁺ 型の素子分離領
域３がｎ^- 型の半導体層だけでなく、高濃度の半導体層
１ａに達するように、低濃度の半導体層１ｂにも設けら
れていることに特徴がある。

【００１５】この高濃度の半導体層１ａは、不純物濃度
がたとえば１０¹⁷〜１０¹⁸／ｃｍ³程度、すなわち比抵
抗は０.０６〜０.３Ω・ｃｍ程度で、その厚さは通常２
００〜４００μｍ程度である。この高濃度の半導体層１
ａはインゴット製造時に、前述程度の不純物濃度になる
ように不純物を添加してインゴットを製造し、半導体ウ
ェハに切り出したものを使用してもよく、不純物濃度が
低いウェハにさらに不純物を拡散などにより導入して高
濃度にすることもできる。

【００１６】また、低濃度の半導体層１ｂは、不純物濃
度が１０¹⁴〜１０¹⁶／ｃｍ³ 程度、すなわち比抵抗が
１.５〜２００Ω・ｃｍ程度で、その厚さは所定の厚
さ、すなわち、要求される耐圧に必要な空乏層１３の幅
Ｗ程度、具体的には、たとえば１００〜３００Ｖの耐圧
に対して５〜３０μｍ程度の厚さに形成される。

【００１７】一般に耐圧Ｖと空乏層の幅との間には、電
子の電荷をｑ、半導体層の誘電率をε、アクセプタ濃度
をＮ_A 、アクセプタ側空乏層幅をＷ₁ 、ドナー濃度をＮ
_D 、ドナー側空乏層幅をＷ₂ とすると

【００１８】

【数１】 の関係があり、耐圧を高くするためには、空乏層の幅を
広く、すなわち半導体基板１の不純物濃度を低くする必
要がある。たとえば、耐圧が３５〜５０Ｖでは空乏層の
幅は数μｍ程度必要で、耐圧が１００Ｖ以上では空乏層
１３の幅Ｗが５μｍ以上になることが必要である。した
がって、必要な耐圧に応じた厚さの不純物濃度が低い半
導体層１ｂが形成される。

【００１９】この高濃度の半導体層１ａと低濃度の半導
体層１ｂとからなる半導体基板１を得るには、低濃度の
半導体層１ｂの不純物濃度の半導体基板を準備し、一方
の面からさらに基板と同一導電型の不純物を導入し、拡
散することにより所定の厚さだけを残して高濃度の半導
体層１ａを形成するか、高濃度の半導体層１ａの不純物
濃度の半導体基板を準備し、その一方の面に低濃度の半
導体層１ｂをエピタキシャル成長することによって得ら
れる。

【００２０】また、素子分離領域３のｐ⁺ 領域は、ウェ
ル２を区画するためにｎ^- 型半導体層だけに設けるので
はなく、ｐ^- 型の低濃度の半導体層１ｂにも素子分離領
域下層部３ａとして設けられ、高濃度の半導体層１ａに
達している。そのため、ｐ⁺型の素子分離領域３を挟ん
で両側に存在するｎ^- 型のウェル２によりｎｐｎ型の寄
生トランジスタが形成されるが、その寄生トランジスタ
のベースにあたるｐ型領域はどこも高濃度の半導体層で
あるため、その電流増幅率βは殆ど０になり、動作しな
くなる。

【００２１】本発明によれば、第２導電型のエピタキシ
ャル成長層が形成される第１導電型の半導体基板１がエ
ピタキシャル成長層（ウェル２）の形成される面側の所
定厚さ（所望耐圧に要求される空乏層の厚さ）だけウェ
ル２の不純物濃度、たとえば１０¹⁵〜１０¹⁷／ｃｍ³ よ
り低い不純物濃度である１０¹⁴〜１０¹⁶／ｃｍ³ 程度に
形成された低濃度の半導体層１ｂと残部はウェル２の不
純物濃度より高い不純物濃度の１０¹⁷〜１０¹⁸／ｃｍ³
程度に形成された高濃度の半導体層１ａからなる半導体
基板１を使用しているため、ウェル２と半導体基板１と
の間のｐｎ接合に形成される空乏層は低い不純物濃度に
より充分拡がり、耐圧が向上する。また低濃度の半導体
層１ｂは空乏層が形成される５〜３０μｍ程度のみで半
導体基板１の残部は不純物濃度が１０¹⁷〜１０¹⁸／ｃｍ
³ 程度の高濃度の半導体層１ａであるため、比抵抗は
０.０６〜０.３Ω・ｃｍと抵抗分としてはほとんど現わ
れず、半導体基板１の裏面をアース電極として使用する
半導体装置でも何らの特性の低下を生じない。

【００２２】さらに素子分離領域の下層部３ａが低濃度
の半導体層１ｂにも設けられ、素子分離領域３は高濃度
の半導体層１ａに達しているため、素子分離領域３を挟
んで両側に存在するウェル２は完全に高濃度の半導体領
域で分離される。そのため、素子分離領域３を挟んで形
成される寄生トランジスタが、接地電位となるそのベー
ス電位がエミッタ電位より高くなって動作し得るような
ＩＣの使用条件下においても、寄生トランジスタは動作
せず、ＩＣの破壊や動作異常などの悪影響を及ぼさな
い。

【００２３】つぎに本発明の半導体装置の製法の一例を
図２〜３を参照しながら説明する。

【００２４】まず図２（ａ）に示されるように、不純物
濃度が１０¹⁷〜１０¹⁸／ｃｍ³ 程度で２００〜４００μ
ｍの厚さのｐ型の高濃度の半導体層１ａからなる基板を
準備する。その基板の表面に不純物濃度が１０¹⁴〜１０
¹⁶／ｃｍ³ になるように、たとえばボロンなどの不純物
をドーピングし、ｐ^- 型の低濃度の半導体層１ｂを５〜
３０μｍ程度の厚さだけエピタキシャル成長し、半導体
基板１とする（図２（ｂ）参照）。

【００２５】つぎに、図２（ｃ）に示されるように、素
子分離領域が形成される場所の低濃度の半導体層１ｂの
表面に、素子分離領域の下層部３ａを形成するため、ボ
ロンなどのｐ型不純物３ｃをイオン注入などにより導入
する。その後、図２（ｄ）に示されるように、導入した
不純物が高濃度の半導体層１ａに達するように拡散す
る。拡散条件は低濃度の半導体層１ｂの厚さにもよる
が、５μｍ程度の厚さであれば、１０００〜１２００℃
程度で２〜３時間程度の熱処理をすることにより下層部
３ａが得られる。その結果、ｐ^- 型の低濃度の半導体層
１ｂにｐ⁺ 型の高濃度の不純物領域である素子分離領域
の下層部３ａが形成される。

【００２６】つぎに、埋込層７（図１参照）を形成する
ために、高濃度の不純物領域である下層部３ａ（図２で
は１個しか書かれていない）で挟まれる部分に、リンや
ヒ素などのｎ型の不純物をイオン注入などにより導入
し、埋込層の下層部７ａを形成する（図３（ｅ）参
照）。

【００２７】つぎに、リンなどのｎ型不純物をドーピン
グした半導体層をエピタキシャル成長させ、動作層とな
るエピタキシャル成長層２ａを、たとえば１５〜２０μ
ｍ程度堆積する（図３（ｆ）参照）。この際、高濃度の
不純物領域である素子分離領域の下層部３ａおよび埋込
層の下層部７ａの不純物がエピタキシャル成長層２ａに
オートドーピングし、素子分離領域の中層部３ｂおよび
埋込層７が形成される。その後、素子分離領域の中層部
３ｂの上方のエピタキシャル成長層２ａの表面からボロ
ンなどのｐ型の不純物を導入して素子分離領域の中層部
３ｂに達するように拡散し、素子分離領域３を形成する
（図３（ｇ）参照）。その結果、素子分離領域３と半導
体基板１とで区画されたウェル２が形成される。このウ
ェル内に各素子を形成することにより本発明の半導体装
置が得られる。

【００２８】

【発明の効果】本発明の半導体装置によれば、不純物濃
度が高い半導体基板の表面に不純物濃度が低い半導体層
を設け、その上に基板と異なる導電型のエピタキシャル
成長層を設けてウェルとしているため、ウェルと半導体
基板との境界となるｐｎ接合の空乏層は不純物濃度が低
い半導体層により拡がり、耐圧が向上する。一方、半導
体基板における不純物濃度の低い領域は接合部の所定厚
さだけで、半導体基板の他の部分は不純物濃度が高く抵
抗が小さいため、半導体基板の裏面をアース電極にして
使用しても基板抵抗が問題になることはない。

【００２９】しかもウェルを区画する素子分離領域は不
純物濃度が低い半導体層を貫通して不純物濃度が高い半
導体基板に達するように設けられているため、素子分離
領域を挟んで存在するウェルにより形成される寄生トラ
ンジスタはベースとなる素子分離領域の不純物濃度が高
く、トランジスタでの関与電流を低減でき、ｐｎ接合部
の発熱を防ぎ、素子の破壊や破損を防止することができ
る。その結果、高耐圧で高特性の半導体装置が得られ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す断面説明
図である。

【図２】図１における半導体装置の一部の製法の説明図
である。

【図３】図１における半導体装置の一部の製法の説明図
である。

【図４】従来の半導体装置を示す断面図である。

【符号の説明】

１ 半導体基板 １ａ 高濃度の半導体層 １ｂ 低濃度の半導体層 ２ ウェル ３ 素子分離領域 ３ａ 素子分離領域の下層部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、該第１導電
   型の半導体基板上に設けられた第２導電型のエピタキシ
   ャル成長層と、該エピタキシャル成長層に前記半導体基
   板に達するように設けられた第１導電型の素子分離領域
   と、該素子分離領域と前記半導体基板とで区画されそれ
   ぞれに半導体素子が形成され得る複数個のウェルとから
   なり、前記半導体基板の裏面から１つの電極が取り出さ
   れる半導体装置であって、前記半導体基板の前記エピタ
   キシャル成長層側の所定厚さの不純物濃度は前記エピタ
   キシャル成長層の不純物濃度より低く、かつ、前記半導
   体基板の残余の部分の不純物濃度は前記エピタキシャル
   成長層の不純物濃度より高く形成され、さらに前記素子
   分離領域は前記エピタキシャル成長層の不純物濃度より
   高い不純物濃度で前記半導体基板の残余の部分に達する
   ように設けられてなる半導体装置。
2. 【請求項２】 前記不純物濃度が低い半導体層の不純物
   濃度が１０¹⁴〜１０ ¹⁶／ｃｍ³ で、その厚さが５〜３０
   μｍである請求項１記載の半導体装置。