JPH09197006A - 半導体ダイをパッケージし試験する方法及び装置 - Google Patents
半導体ダイをパッケージし試験する方法及び装置Info
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- JPH09197006A JPH09197006A JP8113884A JP11388496A JPH09197006A JP H09197006 A JPH09197006 A JP H09197006A JP 8113884 A JP8113884 A JP 8113884A JP 11388496 A JP11388496 A JP 11388496A JP H09197006 A JPH09197006 A JP H09197006A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【解決課題】 半導体ダイをパッケージし試験する方
法、及びこれに用いる一時的パッケージの提供。 【解決手段】 慣用の半導体パッケージと実質的に等価
の大きさと外部リードを有する、ダイ保持用の一時的パ
ッケージを形成し、ダイが外部リードと電気的に連絡す
るようにダイをパッケージ内に装着し、前記一時的パッ
ケージを用いてダイを試験する。
法、及びこれに用いる一時的パッケージの提供。 【解決手段】 慣用の半導体パッケージと実質的に等価
の大きさと外部リードを有する、ダイ保持用の一時的パ
ッケージを形成し、ダイが外部リードと電気的に連絡す
るようにダイをパッケージ内に装着し、前記一時的パッ
ケージを用いてダイを試験する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に言えば半
導体製造、さらに詳しく言えば半導体ダイをパッケージ
し試験するための方法及び装置の改良に関するものであ
る。
導体製造、さらに詳しく言えば半導体ダイをパッケージ
し試験するための方法及び装置の改良に関するものであ
る。
【０００２】
【従来の技術】従来のパッケージされた半導体ダイ（以
下、「パッケージ・ダイという。）は、製造プロセスを
通して数回の試験を受ける。ウエーハレベルではプロー
ブテストが行なわれ、ダイのグロスでの機能が試験され
る。ウエーハを個々のダイに分けパッケージングを行な
った後、パッケージ・ダイのそれぞれについてその全機
能とバーン−イン試験が行なわれる。これらの試験は、
パッケージの外部コンタクト（例えばリード端子）と試
験回路との間に電気的インターフェースを形成する規格
化（標準化）された装置を用いて行なわれる。
下、「パッケージ・ダイという。）は、製造プロセスを
通して数回の試験を受ける。ウエーハレベルではプロー
ブテストが行なわれ、ダイのグロスでの機能が試験され
る。ウエーハを個々のダイに分けパッケージングを行な
った後、パッケージ・ダイのそれぞれについてその全機
能とバーン−イン試験が行なわれる。これらの試験は、
パッケージの外部コンタクト（例えばリード端子）と試
験回路との間に電気的インターフェースを形成する規格
化（標準化）された装置を用いて行なわれる。
【０００３】例えば、バーン−イン・オーブンは、周期
的温度変化が可能なチャンバー中にダイを多数、保持で
きるように構成された装置である。集積回路は、バーン
−イン試験中、異なった温度で電気的に試験される。チ
ャンバー内に装着されるバーン−イン・ボードは、パッ
ケージ・ダイの外部リードに合ったコネクタを有してお
り、パッケージされた個々のダイと試験回路とを電気的
に接続する。すなわち、パッケージ・ダイがオスの外部
端子、例えばピン状のリード端子を有する場合には、ソ
ケット・コネクタを有するようなバーン−イン・ボード
が用いられる。パッケージ・ダイがメスの外部端子、例
えばランド・グリッド・アレイのフラット・パッドを有
する場合には、ポゴ・ピン・コネクタを有するようなバ
ーン−イン・ボードが用いられる。
的温度変化が可能なチャンバー中にダイを多数、保持で
きるように構成された装置である。集積回路は、バーン
−イン試験中、異なった温度で電気的に試験される。チ
ャンバー内に装着されるバーン−イン・ボードは、パッ
ケージ・ダイの外部リードに合ったコネクタを有してお
り、パッケージされた個々のダイと試験回路とを電気的
に接続する。すなわち、パッケージ・ダイがオスの外部
端子、例えばピン状のリード端子を有する場合には、ソ
ケット・コネクタを有するようなバーン−イン・ボード
が用いられる。パッケージ・ダイがメスの外部端子、例
えばランド・グリッド・アレイのフラット・パッドを有
する場合には、ポゴ・ピン・コネクタを有するようなバ
ーン−イン・ボードが用いられる。
【０００４】半導体ダイは規格化された形状にパッケー
ジされているので、バーン−イン・ボードも規格化され
ている。例えば、単一ダイ用によく用いられる半導体パ
ッケージの一つに、スモール・アウトライン・Ｊリード
（ＳＯＪ）パッケージとして知られるものがあるが、Ｓ
ＯＪパッケージ用には、パッケージのＪリードと適合す
る規格化ソケットを有するバーン−イン・ボードが用い
られる。また、ソケットの間隔は、多くのパッケージを
一個のボード上に高密度に近接して配置し装着できるよ
うな間隔にされる。
ジされているので、バーン−イン・ボードも規格化され
ている。例えば、単一ダイ用によく用いられる半導体パ
ッケージの一つに、スモール・アウトライン・Ｊリード
（ＳＯＪ）パッケージとして知られるものがあるが、Ｓ
ＯＪパッケージ用には、パッケージのＪリードと適合す
る規格化ソケットを有するバーン−イン・ボードが用い
られる。また、ソケットの間隔は、多くのパッケージを
一個のボード上に高密度に近接して配置し装着できるよ
うな間隔にされる。
【０００５】規格化ボードに加え、自動取扱装置のよう
な関連装置が用いられるが、これも特定のパッケージ形
状に合わせて規格化されている。単一ダイ用規格化パッ
ケージの他の例としては、デュアル・イン−ライン（Ｄ
ＩＰ）パッケージやジグザグ・イン−ライン・パッケー
ジ（ＺＩＰ）等がある。
な関連装置が用いられるが、これも特定のパッケージ形
状に合わせて規格化されている。単一ダイ用規格化パッ
ケージの他の例としては、デュアル・イン−ライン（Ｄ
ＩＰ）パッケージやジグザグ・イン−ライン・パッケー
ジ（ＺＩＰ）等がある。
【０００６】最近では、半導体ダイをパッケージしない
まま、すなわち裸の形で製造メーカから供給することも
行なわれている。試験合格ダイ（known good die: ＫＧ
Ｄと略記する。）は、パッケージされた製品と同等の品
質と信頼性レベルでの試験を経たパッケージされていな
い（アンパッケージ）ダイをいう。ダイをＫＧＤとして
保証するためには、アンパッケージ・ダイについてバー
ン−イン試験を行なう必要がある。このため、バーン−
インその他の試験を施すために１個のアンパッケージ・
ダイを担持する試験用キャリアが開発されている。この
ような試験用キャリアは、いずれも、試験されるダイを
収容しダイと外部試験回路とを電気的に相互接続する。
典型的な試験用キャリアはウッド(Wood)らの米国特許第
5,302,891号、同じくウッドらの米国特許第 5,408,190
号に開示されている。
まま、すなわち裸の形で製造メーカから供給することも
行なわれている。試験合格ダイ（known good die: ＫＧ
Ｄと略記する。）は、パッケージされた製品と同等の品
質と信頼性レベルでの試験を経たパッケージされていな
い（アンパッケージ）ダイをいう。ダイをＫＧＤとして
保証するためには、アンパッケージ・ダイについてバー
ン−イン試験を行なう必要がある。このため、バーン−
インその他の試験を施すために１個のアンパッケージ・
ダイを担持する試験用キャリアが開発されている。この
ような試験用キャリアは、いずれも、試験されるダイを
収容しダイと外部試験回路とを電気的に相互接続する。
典型的な試験用キャリアはウッド(Wood)らの米国特許第
5,302,891号、同じくウッドらの米国特許第 5,408,190
号に開示されている。
【０００７】これらのキャリアの一つの特徴として、パ
ッケージ・ダイ用の試験装置とは異なり、特定のバーン
−イン・ボードや取扱装置のような特別の試験装置を必
要とするという点がある。しかも、これまでに開発され
ているキャリアは従来のパッケージ・ダイより大きく、
そのため、同じ処理量を達成するのにより大きな試験装
置を必要とする。したがって、半導体ダイをパッケージ
ングし試験する方法において、規格化された試験装置を
用いることができる方法が提供されれば有利であろう。
ッケージ・ダイ用の試験装置とは異なり、特定のバーン
−イン・ボードや取扱装置のような特別の試験装置を必
要とするという点がある。しかも、これまでに開発され
ているキャリアは従来のパッケージ・ダイより大きく、
そのため、同じ処理量を達成するのにより大きな試験装
置を必要とする。したがって、半導体ダイをパッケージ
ングし試験する方法において、規格化された試験装置を
用いることができる方法が提供されれば有利であろう。
【０００８】
【発明が解決しようとする課題】このような状況に鑑
み、本発明は、半導体ダイをパッケージし試験するため
の改良された方法を提供することを目的とする。また、
本発明は、試験あるいは他の目的のためにダイを一時的
に電気的に接続する、裸の半導体ダイ用の一時的パッケ
ージを提供することを目的とする。さらに、本発明は、
スモール・アウトライン型の一時的パッケージと規格化
された試験装置を用いる、半導体ダイを試験するための
改良法を提供することを目的とする。さらにまた、本発
明は、ＪＥＤＥＣ規格の標準外形とＪＥＤＥＣ規格の標
準外部コンタクト形状を有する一時的半導体パッケージ
を提供することを目的とする。本発明の他の目的、効果
及び特長は、以下の記述から一層明らかになるだろう。
み、本発明は、半導体ダイをパッケージし試験するため
の改良された方法を提供することを目的とする。また、
本発明は、試験あるいは他の目的のためにダイを一時的
に電気的に接続する、裸の半導体ダイ用の一時的パッケ
ージを提供することを目的とする。さらに、本発明は、
スモール・アウトライン型の一時的パッケージと規格化
された試験装置を用いる、半導体ダイを試験するための
改良法を提供することを目的とする。さらにまた、本発
明は、ＪＥＤＥＣ規格の標準外形とＪＥＤＥＣ規格の標
準外部コンタクト形状を有する一時的半導体パッケージ
を提供することを目的とする。本発明の他の目的、効果
及び特長は、以下の記述から一層明らかになるだろう。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
ダイをパッケージし試験するための改良された方法が提
供される。概括的に述べれば、本発明の方法は、従来の
半導体パッケージと合致する標準外形及び外部リード形
状を有する裸の半導体ダイ用の一時的パッケージを形成
する工程と、この一時的パッケージと標準試験装置とを
用いてダイを試験する工程を有する。この一時的パッケ
ージは標準外形及び外部リード形状を有するため、ＫＧ
Ｄ試験において、標準バーン−イン・ボード及び自動化
されたパッケージ取扱装置を用いることが可能である。
図に例示した実施態様では、一時的パッケージはスモー
ル・アウトライン・Ｊベンド（ＳＯＪ）プラスチック・
パッケージの形状に形成されている。
ダイをパッケージし試験するための改良された方法が提
供される。概括的に述べれば、本発明の方法は、従来の
半導体パッケージと合致する標準外形及び外部リード形
状を有する裸の半導体ダイ用の一時的パッケージを形成
する工程と、この一時的パッケージと標準試験装置とを
用いてダイを試験する工程を有する。この一時的パッケ
ージは標準外形及び外部リード形状を有するため、ＫＧ
Ｄ試験において、標準バーン−イン・ボード及び自動化
されたパッケージ取扱装置を用いることが可能である。
図に例示した実施態様では、一時的パッケージはスモー
ル・アウトライン・Ｊベンド（ＳＯＪ）プラスチック・
パッケージの形状に形成されている。
【００１０】一時的パッケージはベース、インターコネ
クト及び加圧機構を備えたものである。パッケージ・ベ
ースは、プラスチック製でもセラミック製でもよい。図
に例示した実施態様では、パッケージのベースはセラミ
ック積層法を用いて形成されている。パッケージ・ベー
スはまた、３−Ｄ注入モールディング法を用いてプラス
チックで形成してもよいし、セラミック・ディップ・フ
ォーメーション（Cerdip）法を用いてセラミックまたは
プラスチックで形成してもよい。また、パッケージ・ベ
ースは、Ｊベンド・リードとして形成されている外部コ
ンタクトと電気的に導通する金属製導電部材を有する。
クト及び加圧機構を備えたものである。パッケージ・ベ
ースは、プラスチック製でもセラミック製でもよい。図
に例示した実施態様では、パッケージのベースはセラミ
ック積層法を用いて形成されている。パッケージ・ベー
スはまた、３−Ｄ注入モールディング法を用いてプラス
チックで形成してもよいし、セラミック・ディップ・フ
ォーメーション（Cerdip）法を用いてセラミックまたは
プラスチックで形成してもよい。また、パッケージ・ベ
ースは、Ｊベンド・リードとして形成されている外部コ
ンタクトと電気的に導通する金属製導電部材を有する。
【００１１】パッケージのインターコネクトは、ベース
に装着され、パッケージ・ベース上の導電部材にワイヤ
ボンディングにより接続されている。図に例示した実施
態様では、インターコネクトはシリコンで形成され、導
電線、及びダイのボンドパッドと接触し電気的に連絡す
る隆起コンタクト部材を有する。インターコネクトはま
た、二層ＴＡＢテープと同様なプラスチックフィルム上
にマイクロバンプ・コンタクト部材を装着することによ
り形成することもできる。
に装着され、パッケージ・ベース上の導電部材にワイヤ
ボンディングにより接続されている。図に例示した実施
態様では、インターコネクトはシリコンで形成され、導
電線、及びダイのボンドパッドと接触し電気的に連絡す
る隆起コンタクト部材を有する。インターコネクトはま
た、二層ＴＡＢテープと同様なプラスチックフィルム上
にマイクロバンプ・コンタクト部材を装着することによ
り形成することもできる。
【００１２】パッケージの加圧機構は加圧板、スプリン
グ、カバーを含んでいる。加圧機構はベース内にダイを
固定し、ダイとインターコネクトを電気的に接触させて
いる。この加圧機構はラッチ機構でベースに固定され
る。ラッチング機構としては、スライディングラッチや
Ｔ型ラッチを含む、いくつかの異なった態様が開示され
ている。加圧板とスプリングを弾性体で置き換えた例も
ある。
グ、カバーを含んでいる。加圧機構はベース内にダイを
固定し、ダイとインターコネクトを電気的に接触させて
いる。この加圧機構はラッチ機構でベースに固定され
る。ラッチング機構としては、スライディングラッチや
Ｔ型ラッチを含む、いくつかの異なった態様が開示され
ている。加圧板とスプリングを弾性体で置き換えた例も
ある。
【００１３】パッケージは、ダイとインターコネクトを
光学的に位置合わせして組み立てられる。位置合わせ
（アラインメント）に先立ち、インターコネクトはワイ
ヤボンディングによりパッケージ・ベース内に装着され
る。位置合わせ過程ではパッケージのダイと加圧機構は
組立装置により保持される。インターコネクトのコンタ
クト部材にダイのボンドパッドを位置合わせするには、
フリップチップ光学アライメントが用いられる。組立装
置によりダイをインターコネクト上に載置し、加圧機構
をパッケージ・ベースに取り付ける。
光学的に位置合わせして組み立てられる。位置合わせ
（アラインメント）に先立ち、インターコネクトはワイ
ヤボンディングによりパッケージ・ベース内に装着され
る。位置合わせ過程ではパッケージのダイと加圧機構は
組立装置により保持される。インターコネクトのコンタ
クト部材にダイのボンドパッドを位置合わせするには、
フリップチップ光学アライメントが用いられる。組立装
置によりダイをインターコネクト上に載置し、加圧機構
をパッケージ・ベースに取り付ける。
【００１４】別の実施態様に係るパッケージでは、ダイ
を回路側を上にしてパッケージ内に装着する。これによ
り、ダイのボンドパッドとパッケージの外部リードは従
来のパッケージ・ダイの場合と同様の位置関係で配置さ
れることになる。
を回路側を上にしてパッケージ内に装着する。これによ
り、ダイのボンドパッドとパッケージの外部リードは従
来のパッケージ・ダイの場合と同様の位置関係で配置さ
れることになる。
【００１５】
【好ましい具体例の説明】図１（FIG.１）は本発明にし
たがって構成された一時的パッケージ（１０）の分解斜
視図である。パッケージ（１０）は、半導体ダイ（１
２）を保持し、試験及びバーン−インのためにダイと一
時的な電気的接続を形成する。試験を終えた後、ダイ
（１２）はパッケージ（１０）から取り外され、試験合
格ダイとして用いることができる。
たがって構成された一時的パッケージ（１０）の分解斜
視図である。パッケージ（１０）は、半導体ダイ（１
２）を保持し、試験及びバーン−インのためにダイと一
時的な電気的接続を形成する。試験を終えた後、ダイ
（１２）はパッケージ（１０）から取り外され、試験合
格ダイとして用いることができる。
【００１６】大まかに言えば、パッケージ（１０）は、
パッケージ・ベース（１４）、インターコネクト（１
６）、加圧機構（１８）を有している。インターコネク
ト（１６）は、パッケージ・ベース（１４）とダイ（１
２）とを電気的に連絡する。加圧機構（１８）は、ダイ
（１２）をパッケージ・ベース（１４）に固定し、ダイ
（１２）をインターコネクト（１６）に押し当てる。加
圧機構（１８）は加圧板（２０）、スプリング（２２）
及びカバー（２４）を有する。また、パッケージ（１
０）はクリップ（２６，２８) からなるラッチ機構（図
３（FIG.３））を有し、パッケージ・ベース（１４）上
に加圧機構（１８）を固定する。
パッケージ・ベース（１４）、インターコネクト（１
６）、加圧機構（１８）を有している。インターコネク
ト（１６）は、パッケージ・ベース（１４）とダイ（１
２）とを電気的に連絡する。加圧機構（１８）は、ダイ
（１２）をパッケージ・ベース（１４）に固定し、ダイ
（１２）をインターコネクト（１６）に押し当てる。加
圧機構（１８）は加圧板（２０）、スプリング（２２）
及びカバー（２４）を有する。また、パッケージ（１
０）はクリップ（２６，２８) からなるラッチ機構（図
３（FIG.３））を有し、パッケージ・ベース（１４）上
に加圧機構（１８）を固定する。
【００１７】図２（FIG.２）に、組立後のパッケージ
（１０）を例示する。図２（FIG.２）に示すように、パ
ッケージ（１０）は慣用の半導体パッケージの大きさ及
び形状と実質的に等価な大きさ及び矩形形状を有する。
なお、ここで、慣用の半導体パッケージとは、公的に認
められた工業規格設定団体の規格に適合する大きさ及び
外部リード形状のプラスチックまたはセラミック製のパ
ッケージを意味する。このような規格設定団体としては
以下のものが挙げられる： ＥＩＡ／ＪＥＤＥＣ：電子工業協会／電子素子工業技術
連合評議会 ＪＥＩＤＡ：日本電子工業振興協会 ＰＣＭＣＩＡ：ＰＣメモリカード国際協会
（１０）を例示する。図２（FIG.２）に示すように、パ
ッケージ（１０）は慣用の半導体パッケージの大きさ及
び形状と実質的に等価な大きさ及び矩形形状を有する。
なお、ここで、慣用の半導体パッケージとは、公的に認
められた工業規格設定団体の規格に適合する大きさ及び
外部リード形状のプラスチックまたはセラミック製のパ
ッケージを意味する。このような規格設定団体としては
以下のものが挙げられる： ＥＩＡ／ＪＥＤＥＣ：電子工業協会／電子素子工業技術
連合評議会 ＪＥＩＤＡ：日本電子工業振興協会 ＰＣＭＣＩＡ：ＰＣメモリカード国際協会
【００１８】図に例示する実施態様では、パッケージ
（１０）はＪベンドリード（３８）を有するスモール・
アウトライン・パッケージとして組み立てられている。
このため、パッケージ（１０）は、通常のスモール・ア
ウトラインＪベンド（ＳＯＪ）パッケージ用の標準バー
ン−イン装置を用いてバーン−インすることができる。
例えば、このような標準的装置としては、マイクロン・
システムズ・インテグレーション・インコーポレイテッ
ド(Micron Systems Integrations,Inc.)によるＡＭＢＹ
Ｘ（商標）インテリジェント・バーン−イン・アンド・
テスト・システムなどがある。
（１０）はＪベンドリード（３８）を有するスモール・
アウトライン・パッケージとして組み立てられている。
このため、パッケージ（１０）は、通常のスモール・ア
ウトラインＪベンド（ＳＯＪ）パッケージ用の標準バー
ン−イン装置を用いてバーン−インすることができる。
例えば、このような標準的装置としては、マイクロン・
システムズ・インテグレーション・インコーポレイテッ
ド(Micron Systems Integrations,Inc.)によるＡＭＢＹ
Ｘ（商標）インテリジェント・バーン−イン・アンド・
テスト・システムなどがある。
【００１９】組み立てられたパッケージ（１０）の外部
寸法及び外形ならびにリード（３８）の寸法及び形状
は、ＪＥＤＥＣ標準に準拠するものでよい。例えば、Ｓ
ＯＪ形状の場合、パッケージ（１０）は、幅約 0.301〜
0.313 インチ（0.765 〜0.795ｃｍ）、厚さ約 0.105〜
0.109 インチ（0.267 〜0.277 ｃｍ）、長さ約0.675 〜
0.691 インチ（1.71〜1.76ｃｍ）に形成することができ
る。Ｊベンドリード（３８）は、最小幅約0.018 インチ
（0.046 ｃｍ）、ピッチ約 0.048〜0.052 インチ（0.12
〜0.13ｃｍ）、パッケージ１０の反対側のリード（３
８）の中心線間隔約0.260〜0.275 インチ（0.660 〜0.6
99 ｃｍ) に形成することができる。
寸法及び外形ならびにリード（３８）の寸法及び形状
は、ＪＥＤＥＣ標準に準拠するものでよい。例えば、Ｓ
ＯＪ形状の場合、パッケージ（１０）は、幅約 0.301〜
0.313 インチ（0.765 〜0.795ｃｍ）、厚さ約 0.105〜
0.109 インチ（0.267 〜0.277 ｃｍ）、長さ約0.675 〜
0.691 インチ（1.71〜1.76ｃｍ）に形成することができ
る。Ｊベンドリード（３８）は、最小幅約0.018 インチ
（0.046 ｃｍ）、ピッチ約 0.048〜0.052 インチ（0.12
〜0.13ｃｍ）、パッケージ１０の反対側のリード（３
８）の中心線間隔約0.260〜0.275 インチ（0.660 〜0.6
99 ｃｍ) に形成することができる。
【００２０】明らかなことであるが、本発明のパッケー
ジ（１０）は、慣用の他のプラスチックまたはセラミッ
ク製半導体パッケージと等価な標準外形とリード形状を
有するように構成することもできる。このようなパッケ
ージ形状の例としては、次のものが挙げられる： ＤＩＰ（デュアル・イン・ライン・パッケージ） ＺＩＰ（ジグザグ・イン・ライン・パッケージ） ＬＣＣ（リードレス・チップ・キャリア） ＳＯＰ（スモール・アウトライン・パッケージ） ＱＦＰ（クワッド・フラット・パック） ΤＳＯＰ（シン・スモール・アウトライン・パッケー
ジ） ＳＯＪ（スモール・アウトライン・Ｊベンド） ＰＧＡ（ピン・グリッド・アレイ） ＬＧＡ（ランド・グリッド・アレイ） ＢＧＡ（ボール・グリッド・アレイ）
ジ（１０）は、慣用の他のプラスチックまたはセラミッ
ク製半導体パッケージと等価な標準外形とリード形状を
有するように構成することもできる。このようなパッケ
ージ形状の例としては、次のものが挙げられる： ＤＩＰ（デュアル・イン・ライン・パッケージ） ＺＩＰ（ジグザグ・イン・ライン・パッケージ） ＬＣＣ（リードレス・チップ・キャリア） ＳＯＰ（スモール・アウトライン・パッケージ） ＱＦＰ（クワッド・フラット・パック） ΤＳＯＰ（シン・スモール・アウトライン・パッケー
ジ） ＳＯＪ（スモール・アウトライン・Ｊベンド） ＰＧＡ（ピン・グリッド・アレイ） ＬＧＡ（ランド・グリッド・アレイ） ＢＧＡ（ボール・グリッド・アレイ）
【００２１】図３（FIG.３）に示すように、組み立てら
れたパッケージ（１０）において、ダイ（１２）はパッ
ケージ・ベース（１４）内のくぼみ（３６）中に保持さ
れ、インターコネクト（１６）とカバー（２４）とで挟
持されている。インターコネクト（１６）はパッケージ
・ベース（１４）内のくぼみ（３４）中に装着されてい
る。また、図３（FIG.３）に示すように、組み立てられ
たパッケージ（１０）において、加圧板（２０）はダイ
（１２）の上に重ねられ、スプリング（２２）が加圧板
（２０）とダイ（１２）とをインターコネクト（１６）
に押しつけている。
れたパッケージ（１０）において、ダイ（１２）はパッ
ケージ・ベース（１４）内のくぼみ（３６）中に保持さ
れ、インターコネクト（１６）とカバー（２４）とで挟
持されている。インターコネクト（１６）はパッケージ
・ベース（１４）内のくぼみ（３４）中に装着されてい
る。また、図３（FIG.３）に示すように、組み立てられ
たパッケージ（１０）において、加圧板（２０）はダイ
（１２）の上に重ねられ、スプリング（２２）が加圧板
（２０）とダイ（１２）とをインターコネクト（１６）
に押しつけている。
【００２２】また、図３（FIG.３）に示すように、ベー
ス（１４）の相対する開口（３０，３２）内にはクリッ
プ（２６，２８）が取り付けられており、加圧機構（１
８）のカバー（２４）、スプリング（２２）及び加圧板
（２０）ならびにダイ（１２）をパッケージ・ベース
（１４）内に固定している。クリップ（２６，２８）
は、ばね鋼またはプラスチックのような可撓性材料で形
成され、カバー（２４）に保持力を及ぽすような形につ
くられている。また、組み立てられたパッケージ（１
０）において、カバー（２４）はパッケージ・ベース
（１４）の上面よりへこんだところに置かれている。し
たがって、パッケージ（１０）の外周サイズと外形は、
パッケージ・ベース（１４）の外周サイズと外形によっ
て実質的に決定される。
ス（１４）の相対する開口（３０，３２）内にはクリッ
プ（２６，２８）が取り付けられており、加圧機構（１
８）のカバー（２４）、スプリング（２２）及び加圧板
（２０）ならびにダイ（１２）をパッケージ・ベース
（１４）内に固定している。クリップ（２６，２８）
は、ばね鋼またはプラスチックのような可撓性材料で形
成され、カバー（２４）に保持力を及ぽすような形につ
くられている。また、組み立てられたパッケージ（１
０）において、カバー（２４）はパッケージ・ベース
（１４）の上面よりへこんだところに置かれている。し
たがって、パッケージ（１０）の外周サイズと外形は、
パッケージ・ベース（１４）の外周サイズと外形によっ
て実質的に決定される。
【００２３】カバー（２４）、スプリング（２２）及び
加圧板（２０）は、中心にそれぞれ、４８Ｃ、４８Ｓ、
４８Ｐで表示した開口を有している。後に詳細に説明す
るように、開口（４８Ｃ，４８Ｓ，４８Ｐ）はパッケー
ジ（１０）の組立時及び解体時に利用される。具体的に
言えば、開口（４８Ｃ，４８Ｓ，４８Ｐ）により、組立
時、ダイ（１２）とインターコネクト（１６）の光学的
位置合わせの際に、真空引き装置（図示されていない）
によってダイ（１２）の保持が可能となる。真空引き装
置（図示されていない）は、同様によってパッケージ
（１０）を解体するのにも用いられる。
加圧板（２０）は、中心にそれぞれ、４８Ｃ、４８Ｓ、
４８Ｐで表示した開口を有している。後に詳細に説明す
るように、開口（４８Ｃ，４８Ｓ，４８Ｐ）はパッケー
ジ（１０）の組立時及び解体時に利用される。具体的に
言えば、開口（４８Ｃ，４８Ｓ，４８Ｐ）により、組立
時、ダイ（１２）とインターコネクト（１６）の光学的
位置合わせの際に、真空引き装置（図示されていない）
によってダイ（１２）の保持が可能となる。真空引き装
置（図示されていない）は、同様によってパッケージ
（１０）を解体するのにも用いられる。
【００２４】図４（FIG.３Ａ）は、別の実施態様のパッ
ケージ（１０Ａ）を示している。この態様のパッケージ
（１０Ａ）は実質的にパッケージ（１０）において前述
したものと同じ要素（サフィックス”Ａ”を付して表示
している。）を有する。しかし、この態様のパッケージ
（１０Ａ）では、スプリング（２２Ａ）が平板部材で形
成され、加圧板（２０）（FIG.３）は除かれている。ス
プリング（２２Ａ）は、例えば、平板の金属スプリング
（例えば、ウェーブスプリング）でもよいし、あるい
は、シリコーンエラストマーやポリイミド材料のような
弾力性を有するエラストマー材料で形成してもよい。
ケージ（１０Ａ）を示している。この態様のパッケージ
（１０Ａ）は実質的にパッケージ（１０）において前述
したものと同じ要素（サフィックス”Ａ”を付して表示
している。）を有する。しかし、この態様のパッケージ
（１０Ａ）では、スプリング（２２Ａ）が平板部材で形
成され、加圧板（２０）（FIG.３）は除かれている。ス
プリング（２２Ａ）は、例えば、平板の金属スプリング
（例えば、ウェーブスプリング）でもよいし、あるい
は、シリコーンエラストマーやポリイミド材料のような
弾力性を有するエラストマー材料で形成してもよい。
【００２５】さらに、このパッケージ（１０Ａ）では、
カバー（２４Ａ）がくぼみ（５０）を有しており、スプ
リング（２２Ａ）とダイ（１２）はその中に収容され
る。カバー（２４Ａ）はパッケージ・ベース（１４Ａ）
のくぼみ（３６Ａ）の底面に当接し、一対のスライディ
ングクリップ（２６Ａ，２８Ａ）により保持されてい
る。スライディングクリップ（２６Ａ，２８Ａ）はベー
ス（１４Ａ）に滑動可能に装着され、Ｓ型に形成されて
おり、カバー（２４Ａ）に保持力を及ぼしている。
カバー（２４Ａ）がくぼみ（５０）を有しており、スプ
リング（２２Ａ）とダイ（１２）はその中に収容され
る。カバー（２４Ａ）はパッケージ・ベース（１４Ａ）
のくぼみ（３６Ａ）の底面に当接し、一対のスライディ
ングクリップ（２６Ａ，２８Ａ）により保持されてい
る。スライディングクリップ（２６Ａ，２８Ａ）はベー
ス（１４Ａ）に滑動可能に装着され、Ｓ型に形成されて
おり、カバー（２４Ａ）に保持力を及ぼしている。
【００２６】図５（FIG.３Ｂ）は、パッケージ（１０
Ａ）と実質的に等価な別の実施態様のパッケージ（１０
Ｂ）を示す。但し、パッケージ（１０Ｂ）では、クリッ
プ（２６Ｂ，２８Ｂ）は、クリップ（２６Ａ，２８Ａ）
に類似しているがＵ字型のスライド部材として形成され
ている。
Ａ）と実質的に等価な別の実施態様のパッケージ（１０
Ｂ）を示す。但し、パッケージ（１０Ｂ）では、クリッ
プ（２６Ｂ，２８Ｂ）は、クリップ（２６Ａ，２８Ａ）
に類似しているがＵ字型のスライド部材として形成され
ている。
【００２７】図６（FIG.３Ｃ）に示す別の実施態様のパ
ッケージ（１０Ｃ）は、軸を中心に回転可能でカバー
（２４Ｃ）をラッチする機能を備えたクリップ（２６
Ｃ，２８Ｃ）を有している。クリップ（２６Ｃ，２８
Ｃ）は概ねΤボーン状の断面形状を有し、ベース（１０
Ｃ）内の溝(channel) （例えば孔（３０Ｃ，３２Ｃ））
に軸着されている。この結果、クリップ（２６Ｃ，２８
Ｃ）は軸を中心に回転して、カバー（２４Ｃ）をラッチ
することができる。カバー（２４Ｃ）はクリップ（２６
Ｃ，２８Ｃ）のための切り欠き部分（５２，５４）を有
している。
ッケージ（１０Ｃ）は、軸を中心に回転可能でカバー
（２４Ｃ）をラッチする機能を備えたクリップ（２６
Ｃ，２８Ｃ）を有している。クリップ（２６Ｃ，２８
Ｃ）は概ねΤボーン状の断面形状を有し、ベース（１０
Ｃ）内の溝(channel) （例えば孔（３０Ｃ，３２Ｃ））
に軸着されている。この結果、クリップ（２６Ｃ，２８
Ｃ）は軸を中心に回転して、カバー（２４Ｃ）をラッチ
することができる。カバー（２４Ｃ）はクリップ（２６
Ｃ，２８Ｃ）のための切り欠き部分（５２，５４）を有
している。
【００２８】図７（FIG.４）は、パッケージ・ベース
（１４）のみを分離して示した図である。パッケージ・
ベース（１４）はプラスチックやセラミックのような電
気絶縁材料で形成され、Ｊベンドリード（３８）と電気
的に連絡する内部導電部材（４０）を有している。前述
のように、パッケージ・ベース（１４）は、インターコ
ネクト（１６）を装着するためのくぼみ（３４）と、ダ
イ（１２）及び加圧機構（１８）を収容するためのくぼ
み（３６）を有している。上から見るとわかるように、
くぼみ（３４）とくぼみ（３６）は４つの側面と１つの
端面で閉ざされており１つの端面で開いている。また、
これらとは別のくぼみ（４２）が設けられており、イン
ターコネクト（１６）をパッケージ・ベース（１４）内
に形成された導電部材（４０）にワイヤボンドするため
のボンド棚を形成している。パッケージ・ベース（１
４）はまた、指示ポケット（３７）を有しており、これ
はダイ（１２）に関してリード（３８）の方向（すなわ
ちピン＃１）を表示するのに用いられる（指示パッケー
ジ（１０））。
（１４）のみを分離して示した図である。パッケージ・
ベース（１４）はプラスチックやセラミックのような電
気絶縁材料で形成され、Ｊベンドリード（３８）と電気
的に連絡する内部導電部材（４０）を有している。前述
のように、パッケージ・ベース（１４）は、インターコ
ネクト（１６）を装着するためのくぼみ（３４）と、ダ
イ（１２）及び加圧機構（１８）を収容するためのくぼ
み（３６）を有している。上から見るとわかるように、
くぼみ（３４）とくぼみ（３６）は４つの側面と１つの
端面で閉ざされており１つの端面で開いている。また、
これらとは別のくぼみ（４２）が設けられており、イン
ターコネクト（１６）をパッケージ・ベース（１４）内
に形成された導電部材（４０）にワイヤボンドするため
のボンド棚を形成している。パッケージ・ベース（１
４）はまた、指示ポケット（３７）を有しており、これ
はダイ（１２）に関してリード（３８）の方向（すなわ
ちピン＃１）を表示するのに用いられる（指示パッケー
ジ（１０））。
【００２９】図示する実施態様では、パッケージ・ベー
ス（１４）は高温セラミック積層法を用い、アルミナ
（Ａｌ2 Ο3 ）のようなセラミック材料で形成されてい
る。このような方法は、1995年３月１日出願の米国特許
出願第08/398,309号に述べられており、その内容は本明
細書に参考のために組み込まれている。この方法は、簡
単に言えば、メタライズド回路を形成し、セラミック・
グリーンシートに金属充填ビアを形成し、次いでシート
を焼結して一体構造を形成するものである。Ｊベンドリ
ード（３８）はニッケル−鉄または銅ベース合金のよう
な基礎材料から形成することが可能で、ニッケル・金メ
ッキしたものの上に鉛／錫を有してもよい。その材料に
応じて、リード（３８）を導電部材（４０）に半田付け
したり、溶接したり、ろう付けしたり、あるいは導電性
接着剤で接続したりする。
ス（１４）は高温セラミック積層法を用い、アルミナ
（Ａｌ2 Ο3 ）のようなセラミック材料で形成されてい
る。このような方法は、1995年３月１日出願の米国特許
出願第08/398,309号に述べられており、その内容は本明
細書に参考のために組み込まれている。この方法は、簡
単に言えば、メタライズド回路を形成し、セラミック・
グリーンシートに金属充填ビアを形成し、次いでシート
を焼結して一体構造を形成するものである。Ｊベンドリ
ード（３８）はニッケル−鉄または銅ベース合金のよう
な基礎材料から形成することが可能で、ニッケル・金メ
ッキしたものの上に鉛／錫を有してもよい。その材料に
応じて、リード（３８）を導電部材（４０）に半田付け
したり、溶接したり、ろう付けしたり、あるいは導電性
接着剤で接続したりする。
【００３０】パッケージ・ベース（１４）は、高温ガラ
ス充填プラスチックから３−Ｄ注入モールディング法を
用いて形成してもよい。このような方法は、米国特許第
4,985,116号及び前に挙げた米国特許出願第08/398,309
号に記載されている。適当なプラスチックとしては、ポ
リエーテルイミド（ＰＥＩ）、ポリエーテルスルホン
（ＰＥＳ）、ポリアリールスルホン（ＰＡＳ）、ポリフ
ェニレンサルファイド（ＰＰＳ）、液晶ポリマー（ＬＣ
Ｐ）、ポリエーテル−エーテルケトン（ＰＥＥＫ）があ
げられる。注入モールディング法は、これらの材料や他
の適当な材料を用いて所望の矩形形状で長方形で必要な
空洞を有するパッケージ・ベース（１４）を形成するの
に用いられる。その後、パッケージ・ベース（１４）の
別々の表面にメタライズ法により種々の回路パターンが
形成され、開口を導電性金属で充たすことにより必要と
する相互接続を実現することができる。Ｊベンドリード
（３８）は半田付け、溶接、ろう付け、導電性接着剤に
よって導電性トレース（４０）に電気的に接続すること
ができる。
ス充填プラスチックから３−Ｄ注入モールディング法を
用いて形成してもよい。このような方法は、米国特許第
4,985,116号及び前に挙げた米国特許出願第08/398,309
号に記載されている。適当なプラスチックとしては、ポ
リエーテルイミド（ＰＥＩ）、ポリエーテルスルホン
（ＰＥＳ）、ポリアリールスルホン（ＰＡＳ）、ポリフ
ェニレンサルファイド（ＰＰＳ）、液晶ポリマー（ＬＣ
Ｐ）、ポリエーテル−エーテルケトン（ＰＥＥＫ）があ
げられる。注入モールディング法は、これらの材料や他
の適当な材料を用いて所望の矩形形状で長方形で必要な
空洞を有するパッケージ・ベース（１４）を形成するの
に用いられる。その後、パッケージ・ベース（１４）の
別々の表面にメタライズ法により種々の回路パターンが
形成され、開口を導電性金属で充たすことにより必要と
する相互接続を実現することができる。Ｊベンドリード
（３８）は半田付け、溶接、ろう付け、導電性接着剤に
よって導電性トレース（４０）に電気的に接続すること
ができる。
【００３１】パッケージ・ベース（１４）は、セラミッ
ク・ディップ・フォーメーション(Cerdip)法を用いて形
成することもできる。一般的に、Cerdip法では、アルミ
ナ潤滑剤とバインダーの混合物を成型、焼結してモノリ
シック・パッケージ・ベース（１４）を形成する。低温
ガラスを用いてパッケージべース（１４）にメタルリー
ドフレームを結合し、導電部材（４０）とＪべンドリー
ド（３８）を形成する。別のタイプのセラミック・ディ
ップ・フォーメーション法では、セラミック体よりはむ
しろプラスチックを用いる。すなわち、簡単に述べれ
ば、このCerdip法はプラスチックベースをプレモールド
し、これをリードフレームに結合する。この方法を用い
て形成した慣用の半導体パッケージは、ペンシルヴェニ
ア州ウォーレン(Warren, Pennsylvania)所在ジー・ティ
ー・イー・プロダクツ・コーポレーション(GTE Product
s Corporation)より、ＱＵＡＤＰＡＣＫ（商標）の名で
販売されている。
ク・ディップ・フォーメーション(Cerdip)法を用いて形
成することもできる。一般的に、Cerdip法では、アルミ
ナ潤滑剤とバインダーの混合物を成型、焼結してモノリ
シック・パッケージ・ベース（１４）を形成する。低温
ガラスを用いてパッケージべース（１４）にメタルリー
ドフレームを結合し、導電部材（４０）とＪべンドリー
ド（３８）を形成する。別のタイプのセラミック・ディ
ップ・フォーメーション法では、セラミック体よりはむ
しろプラスチックを用いる。すなわち、簡単に述べれ
ば、このCerdip法はプラスチックベースをプレモールド
し、これをリードフレームに結合する。この方法を用い
て形成した慣用の半導体パッケージは、ペンシルヴェニ
ア州ウォーレン(Warren, Pennsylvania)所在ジー・ティ
ー・イー・プロダクツ・コーポレーション(GTE Product
s Corporation)より、ＱＵＡＤＰＡＣＫ（商標）の名で
販売されている。
【００３２】図８（FIG.５）に、インターコネクト（１
６）がパッケージ・ベース（１４）に電気的に接続され
た状態を示す。具体的に言えば、インターコネクト（１
６）はボンディングパッド（５６）を有し、パッケージ
・ベース（１４）内に形成されたコンダクタ（４０）に
ワイヤボンドされている。図９（FIG.６）に示すよう
に、インターコネクト（１６）はまた、導電性トレース
（５８）と隆起コンタクト部材（６０）を有している。
図１０（FIG.７）に示すように、隆起コンタクト部材
（６０）はダイ（１２）上のデバイスボンドパッド（６
２）と電気的に接続するように構成される。また、隆起
コンタクト部材（６０）は細長いブレード状に形成され
た突起（７０）を有し、それはデバイスボンドパッド
（６２）に自身で止まる侵入深さまで侵入可能なように
構成されている。
６）がパッケージ・ベース（１４）に電気的に接続され
た状態を示す。具体的に言えば、インターコネクト（１
６）はボンディングパッド（５６）を有し、パッケージ
・ベース（１４）内に形成されたコンダクタ（４０）に
ワイヤボンドされている。図９（FIG.６）に示すよう
に、インターコネクト（１６）はまた、導電性トレース
（５８）と隆起コンタクト部材（６０）を有している。
図１０（FIG.７）に示すように、隆起コンタクト部材
（６０）はダイ（１２）上のデバイスボンドパッド（６
２）と電気的に接続するように構成される。また、隆起
コンタクト部材（６０）は細長いブレード状に形成され
た突起（７０）を有し、それはデバイスボンドパッド
（６２）に自身で止まる侵入深さまで侵入可能なように
構成されている。
【００３３】インターコネクト（１６）と隆起コンタク
ト部材（６０）とは、シリコン基板（６４）をエッチン
グすることにより形成することができる。基板（６４）
上に形成された絶縁層（６６）と導電層（６８）は隆起
コンタクト部材（６０）を被覆している。導電層（６
８）は導電性トレース（５８）と電気的に導通し、トレ
ース（５８）はワイヤ（４４）にワイヤボンドされる。
あるいは、ワイヤボンディングに代えて、導電性トレー
ス（５８）にスライドコンタクト（４４Ｓ）を電気的に
接続してもよい。
ト部材（６０）とは、シリコン基板（６４）をエッチン
グすることにより形成することができる。基板（６４）
上に形成された絶縁層（６６）と導電層（６８）は隆起
コンタクト部材（６０）を被覆している。導電層（６
８）は導電性トレース（５８）と電気的に導通し、トレ
ース（５８）はワイヤ（４４）にワイヤボンドされる。
あるいは、ワイヤボンディングに代えて、導電性トレー
ス（５８）にスライドコンタクト（４４Ｓ）を電気的に
接続してもよい。
【００３４】コンタクト部材（６０）を形成するための
適当な方法は、米国特許第 5,326,428号と米国特許第
5,419.807号に開示されている。これらの内容は本明細
書に参考のために組み込まれている。別の適当な方法は
1994年１１月７日出願の米国特許出願第08/335,267号に
開示されている。その内容は本明細書に参考のために組
み込まれている。
適当な方法は、米国特許第 5,326,428号と米国特許第
5,419.807号に開示されている。これらの内容は本明細
書に参考のために組み込まれている。別の適当な方法は
1994年１１月７日出願の米国特許出願第08/335,267号に
開示されている。その内容は本明細書に参考のために組
み込まれている。
【００３５】図１１（FIG.７Ａ）に示すように、インタ
ーコネクト（１６）は、プラスチックフィルム上に形成
されたマイクロバンプ・コンタクト部材（６０Ｂ）と導
電性トレース（５８Ｂ）で形成することもできる。マイ
クロバンプ・コンタクト部材（６０Ｂ）とプラスチック
フィルム（７２）は２層ＴＡＢテープ（例えば、日東電
工製ＡＳＭＡＴ）に類似するものである。プラスチック
フィルム（７２）は親和性(compliant)接着層（７４）
によりシリコンのような基板（６４Ｂ）上に取り付けら
れる。この親和性接着層はシリコーンエラストマー、エ
ポキシまたはポリイミド材料により形成することができ
る。マイクロバンプ・コンタクト部材を有するインター
コネクトを形成する一つの方法は、前に挙げた米国特許
出願第08/398,309号に記載されている。
ーコネクト（１６）は、プラスチックフィルム上に形成
されたマイクロバンプ・コンタクト部材（６０Ｂ）と導
電性トレース（５８Ｂ）で形成することもできる。マイ
クロバンプ・コンタクト部材（６０Ｂ）とプラスチック
フィルム（７２）は２層ＴＡＢテープ（例えば、日東電
工製ＡＳＭＡＴ）に類似するものである。プラスチック
フィルム（７２）は親和性(compliant)接着層（７４）
によりシリコンのような基板（６４Ｂ）上に取り付けら
れる。この親和性接着層はシリコーンエラストマー、エ
ポキシまたはポリイミド材料により形成することができ
る。マイクロバンプ・コンタクト部材を有するインター
コネクトを形成する一つの方法は、前に挙げた米国特許
出願第08/398,309号に記載されている。
【００３６】再び図１（FIG.１）を参照すると、パッケ
ージ（１０）は、半導体ダイをフリップチップ・ボンデ
ィングするために用いられる光学的位置合わせ技術とア
ライナボンダー装置を用いて組み立てることができる。
フリップチップ・ボンディングとは、基板（例えば、印
刷回路基板）上に半導体ダイを表を下にして（すなわ
ち、フェースダウン状態で）置き、ダイ上のボンドパッ
ドを基板上の接続点に接続する方法を意味している。フ
リップチップ・ボンディング装置はアライナーボンダー
と呼ばれることもある。アライナボンダー及びフリップ
チップ・ボンディングのための光学的位置合わせ方法
は、「アライナボンダー」("Aligner Bonder")と題す
る、ベンダット(Bendat)らに対する米国特許第 4,899,9
21号に記載されている。このようなアライナボンダー
は、米国ニュージャージー州ピスカタウェイ(Piscatawa
y, N. J.) 所在のリサーチ・デバイシズ(Research Devi
ces)から入手可能である。
ージ（１０）は、半導体ダイをフリップチップ・ボンデ
ィングするために用いられる光学的位置合わせ技術とア
ライナボンダー装置を用いて組み立てることができる。
フリップチップ・ボンディングとは、基板（例えば、印
刷回路基板）上に半導体ダイを表を下にして（すなわ
ち、フェースダウン状態で）置き、ダイ上のボンドパッ
ドを基板上の接続点に接続する方法を意味している。フ
リップチップ・ボンディング装置はアライナーボンダー
と呼ばれることもある。アライナボンダー及びフリップ
チップ・ボンディングのための光学的位置合わせ方法
は、「アライナボンダー」("Aligner Bonder")と題す
る、ベンダット(Bendat)らに対する米国特許第 4,899,9
21号に記載されている。このようなアライナボンダー
は、米国ニュージャージー州ピスカタウェイ(Piscatawa
y, N. J.) 所在のリサーチ・デバイシズ(Research Devi
ces)から入手可能である。
【００３７】本発明の場合、アライナボンダーは、パッ
ケージ（１０）の組立てに用いる組立装置を構成するよ
うに修正されたものでもよい。組立装置は組立ツール
（図示していない。）を有しており、それらは加圧機構
（１８）（図１）、ダイ（１２）及びクリップ（２６，
２８）（図３）を保持できるように構成されている。加
圧機構（１８）の各要素は開口（４８Ｃ，４８Ｓ，４８
Ｐ）を有しており、これにより組立ツールの真空引きワ
ンド（棒部材）にダイ（１２）を保持することができ
る。ダイ（１２）を組立ツールに保持した状態でダイ
（１２）上のボンドパッド（６２）（図１０（FIG.
７））をインターコネクト（１６）上のコンタクト部材
（６０）（図１０）と位置合せする。その後、組立ツー
ルはダイ（１２）をインターコネクト（１６）に接触す
るように置き、パッケージ・ベース（１４）の開口（３
０，３２）にクリップ（２６，２８）（図３）を固定す
る。
ケージ（１０）の組立てに用いる組立装置を構成するよ
うに修正されたものでもよい。組立装置は組立ツール
（図示していない。）を有しており、それらは加圧機構
（１８）（図１）、ダイ（１２）及びクリップ（２６，
２８）（図３）を保持できるように構成されている。加
圧機構（１８）の各要素は開口（４８Ｃ，４８Ｓ，４８
Ｐ）を有しており、これにより組立ツールの真空引きワ
ンド（棒部材）にダイ（１２）を保持することができ
る。ダイ（１２）を組立ツールに保持した状態でダイ
（１２）上のボンドパッド（６２）（図１０（FIG.
７））をインターコネクト（１６）上のコンタクト部材
（６０）（図１０）と位置合せする。その後、組立ツー
ルはダイ（１２）をインターコネクト（１６）に接触す
るように置き、パッケージ・ベース（１４）の開口（３
０，３２）にクリップ（２６，２８）（図３）を固定す
る。
【００３８】1994年１１月１４日出願の米国特許出願第
08/338,345号には、ダイ（１２）とインターコネクト
（１６）を光学的に位置合わせし、加圧機構（１８）を
パッケージ・ベース（１４）に固定するための自動装置
が記載されている。
08/338,345号には、ダイ（１２）とインターコネクト
（１６）を光学的に位置合わせし、加圧機構（１８）を
パッケージ・ベース（１４）に固定するための自動装置
が記載されている。
【００３９】組立を行なった後、パッケージ（１０）を
用いてダイ（１６）を試験することができる。全機能及
びバーン−イン試験等の試験が可能である。試験を経た
後、パッケージ（１０）は組立ツール（図示されていな
い。）を用いて分解され、前に組立過程に関して述べた
と実質的に同様にして、クリップ（２６，２８）と加圧
機構（１８）を取り除く。
用いてダイ（１６）を試験することができる。全機能及
びバーン−イン試験等の試験が可能である。試験を経た
後、パッケージ（１０）は組立ツール（図示されていな
い。）を用いて分解され、前に組立過程に関して述べた
と実質的に同様にして、クリップ（２６，２８）と加圧
機構（１８）を取り除く。
【００４０】図１２（FIG.８）にはさらに別の実施態様
によるパッケージ（１０Ｉ）が示されている。この実施
態様のパッケージ（１０Ｉ）はリード（３８Ｉ）に対し
てダイを回路側を上にして取り付ける以外は前述のパッ
ケージ（１０）の構成と実質的に同様である。パッケー
ジ（１０Ｉ）のインターコネクト（図示していない。）
は図１２で下向きに隆起したコンタクト部材を有する。
ダイ（１２）上のボンドパッド（６２Ｉ）は、慣用のパ
ッケージ・ダイのボンドパッドと同じ位置に位置する。
したがって、パッケージ（１０Ｉ）のリード（３８Ｉ）
は慣用のパッケージのリード入出力の形状及び位置関係
に正しく対応している。このため、このリード形状及び
位置関係に対応したバーン−イン・ボードその他の試験
装置は、リードを受け入れるためにその形状や位置関係
を修正する必要がない。パッケージ（１０Ｉ）は弾性ス
プリング部材（２２Ｉ）を有し、これにより前に述べた
と実質的に同様にして、ダイ（１２）をインターコネク
ト（１６Ｉ）を接触状態に保っている。
によるパッケージ（１０Ｉ）が示されている。この実施
態様のパッケージ（１０Ｉ）はリード（３８Ｉ）に対し
てダイを回路側を上にして取り付ける以外は前述のパッ
ケージ（１０）の構成と実質的に同様である。パッケー
ジ（１０Ｉ）のインターコネクト（図示していない。）
は図１２で下向きに隆起したコンタクト部材を有する。
ダイ（１２）上のボンドパッド（６２Ｉ）は、慣用のパ
ッケージ・ダイのボンドパッドと同じ位置に位置する。
したがって、パッケージ（１０Ｉ）のリード（３８Ｉ）
は慣用のパッケージのリード入出力の形状及び位置関係
に正しく対応している。このため、このリード形状及び
位置関係に対応したバーン−イン・ボードその他の試験
装置は、リードを受け入れるためにその形状や位置関係
を修正する必要がない。パッケージ（１０Ｉ）は弾性ス
プリング部材（２２Ｉ）を有し、これにより前に述べた
と実質的に同様にして、ダイ（１２）をインターコネク
ト（１６Ｉ）を接触状態に保っている。
【００４１】以上、本発明の好適実施態様のいくつかに
ついて述べてきたが、当業者には明らかなように、本発
明の範囲からはずれることなく変更や修正を行なうこと
は可能である。
ついて述べてきたが、当業者には明らかなように、本発
明の範囲からはずれることなく変更や修正を行なうこと
は可能である。
【図１】 本発明によって構成されるパッケージの分解
斜視図。
斜視図。
【図２】 本発明のパッケージの斜視図。
【図３】 図２を切断線（３−３）に沿って切断した断
面図。
面図。
【図４】 異なる実施態様によるパッケージについて示
す図３と同様な断面図。
す図３と同様な断面図。
【図５】 異なる実施態様によるパッケージについて示
す図３と同様な断面図。
す図３と同様な断面図。
【図６】 異なる実施態様によるパッケージについて示
す図３と同様な断面図。
す図３と同様な断面図。
【図７】 パッケージ・ベースの斜視図。
【図８】 パッケージ・ベースにワイヤボンドされたイ
ンターコネクトの斜視図。
ンターコネクトの斜視図。
【図９】 インターコネクトの平面図。
【図１０】ダイのボンドパッドと電気的に接続するイン
ターコネクト上の隆起コンタクトを示す、図９の切断線
（７−７）に沿って切断した断面図。
ターコネクト上の隆起コンタクトを示す、図９の切断線
（７−７）に沿って切断した断面図。
【図１１】マイクロバンプ・コンタクト部材を有する別
の実施態様によるインターコネクトを示す、図１０と同
様な断面図。
の実施態様によるインターコネクトを示す、図１０と同
様な断面図。
【図１２】ダイを回路側を上にして保持する実施態様に
よるパッケージの模式的断面図。
よるパッケージの模式的断面図。
１０、１０Ａ、１０Ｂ パッケージ １２ ダイ １４ パッケージ・ベース １６ インターコネクト １８ 加圧機構 ２０ 加圧板 ２２、２２Ａ スプリング ２４、２４Ａ カバー ２６、２６Ｂ、２６Ｃ、２８、２８Ｂ、２８Ｃ クリッ
プ ３０Ｃ、３２Ｃ 溝 ３４、３６ くぼみ ３８ リード ４０ 導電部材 ４８Ｃ、４８Ｓ、４８Ｐ 開口 ５６ ボンディングパッド ５８ 導電性トレース ６０ 隆起コンタクト部材 ６２ デバイスボンドパッド ６４ シリコン基板
プ ３０Ｃ、３２Ｃ 溝 ３４、３６ くぼみ ３８ リード ４０ 導電部材 ４８Ｃ、４８Ｓ、４８Ｐ 開口 ５６ ボンディングパッド ５８ 導電性トレース ６０ 隆起コンタクト部材 ６２ デバイスボンドパッド ６４ シリコン基板
フロントページの続き (72)発明者 アラン・ジー・ウッド アメリカ合衆国，83706，アイダホ，ボイ ジ，イー・ヴァーセイルズ・コート1366 (72)発明者 デイヴィッド・アール・ヘンブリー アメリカ合衆国，83709−1259，アイダホ, ボイジ，ウェスト・スモーク・ランチ・ド ライヴ10855 (72)発明者 サルマン・アクラム アメリカ合衆国，83709，アイダホ，ボイ ジ，ジェケラー・レーン3713
Claims (37)
- 【請求項１】 慣用の半導体パッケージと実質的に等価
な大きさ及び外部リードを有する、ダイ収納用の一時的
パッケージを形成する工程；外部リードと電気的に連絡
するようにダイをパッケージ内に置く工程；及び前記一
時的パッケージを用いてダイを試験する工程を有する半
導体ダイをパッケージし試験する方法。 - 【請求項２】 慣用の半導体パッケージが、ＤＩＰ（デ
ュアル・インライン・パッケージ）、ＺＩＰ（ジグザグ
・インライン・パッケージ）、ＬＣＣ（リードレス・チ
ップ・キャリア）、ＳＯＰ（スモール・アウトライン・
パッケージ）、ＱＦＰ（クワッド・フラット・パッ
ク）、ＴＳＯＰ（シン・スモール・アウトライン・パッ
ケージ）、ＳＯＪ（スモール・アウトライン・Ｊベン
ド）、ＰＧＡ（ピン・グリッド・アレイ）、ＬＧＡ（ラ
ンド・グリッド・アレイ）、ＢＧＡ（ボール・グリッド
・アレイ）からなる群から選択されるプラスチックまた
はセラミックパッケージである請求項１に記載の方法。 - 【請求項３】 一時的パッケージが、ダイを保持する空
洞、ダイと外部リードとの間を電気的に連絡するインタ
ーコネク卜、及びダイとインターコネクトとの電気的な
接続を維持するための加圧機構を含む請求項２に記載の
方法。 - 【請求項４】 パッケージがセラミック積層法、３−Ｄ
モールディング法、及びセラミック・ディップ・フォー
メーション（Cerdip）法からなる群から選択される方法
によって形成される請求項３に記載の方法。 - 【請求項５】 ダイが外部リードに関してパッケージ内
で回路側を上にして装着される請求項４に記載の方法。 - 【請求項６】 空洞と外部リードを有し、その大きさ及
び外部リード形状が慣用の半導体パッケージと実質的に
類似する、ダイ保持用ベースを形成する工程；ベースの
外部リードをダイのボンド・パッドに電気的に接続させ
る、ベースに装着されるインターコネクトを形成する工
程；ダイとインターコネクトとの電気的接続を維持する
加圧機構を形成する工程；ダイをインターコネクトと位
置合わせしてダイとインターコネクトとを接続する工
程；加圧機構をべースに取り付ける工程；及びこのベー
スを用いてダイを試験する工程を有する半導体ダイをパ
ッケージングし試験する方法。 - 【請求項７】 慣用の半導体パッケージが、ＤＩＰ（デ
ュアル・イン・ライン・パッケージ）、ＺＩＰ（ジグ・
ザグ・イン・ライン・パッケージ）、ＬＣＣ（リードレ
ス・チップ・キャリア）、ＳＯＰ（スモール・アウトラ
イン・パッケージ）、ＱＦＰ（クワッド・フラット・パ
ック）、ＴＳＯＰ（シン・スモール・アウトライン・パ
ッケージ）、ＳＯＪ（スモール・アウトライン・Ｊべン
ド）、ＰＧＡ（ピン・グリッド・アレイ）、ＬＧＡ（ラ
ンド・グリッド・アレイ）、ＢＧＡ（ボール・グリッド
・アレイ）からなる群から選択されるプラスチックまた
はセラミックパッケージである請求項６に記載の方法。 - 【請求項８】 ベースがプラスチックとセラミックから
なる群から選択される材料で形成される請求項６に記載
の方法。 - 【請求項９】 ベースがセラミック積層法、３−Ｄモー
ルディング法、及びセラミック・ディップ・フォーメー
ション（Cerdip）法からなる群から選択される方法によ
って形成される請求項６に記載の方法。 - 【請求項１０】 インターコネクトが、シリコンで形成
され、ダイのボンド・パッドに自身で止まる深さまで侵
入し得るように構成された突起を有する隆起コンタクト
部材を備えたものである請求項６に記載の方法。 - 【請求項１１】 インターコネクトが、基板上に装着さ
れる薄膜上に形成されるマイクロバンプ・コンタクト部
材で形成される請求項６に記載の方法。 - 【請求項１２】 加圧機構がカバーとスプリング部材を
含んでいる請求項６に記載の方法。 - 【請求項１３】 加圧機構がラッチ機構を用いてベース
に固定される請求項６に記載の方法。 - 【請求項１４】 ラッチ機構がベースに滑動可能に取り
付けられるクリップを有する請求項１３に記載の方法。 - 【請求項１５】 ラッチ機構がベースに軸動可能に取り
付けられるクリップを有する請求項１３に記載の方法。 - 【請求項１６】 ダイが外部リードに関してベース内で
回路側を上にして取り付けられ、そのボンド・パッドの
位置と外部リード形状とが実質的に慣用の半導体パッケ
ージと一致する請求項６に記載の方法。 - 【請求項１７】 ベースがスモール・アウトライン・パ
ッケージの大きさ及び形状に形成される請求項６に記載
の方法。 - 【請求項１８】 フリップ・チップ光学位置合わせを用
いてダイをインターコネクトに位置合わせする工程をさ
らに含む請求項６に記載の方法。 - 【請求項１９】 試験合格ダイとしてベースからダイを
取り除く工程をさらに含む請求項６に記載の方法。 - 【請求項２０】 ダイを受け入れるくぼみを有するパッ
ケージ・ベースであって、外部リードを有しかつＤＩＰ
（デュアル・イン・ライン・パッケージ）、ＺＩＰ（ジ
グ・ザグ・イン・ライン・パッケージ）、ＬＣＣ（リー
ドレス・チップ・キャリア）、ＳＯＰ（スモール・アウ
トライン・パッケージ）、ＱＦＰ（クＴワッド・フラッ
ト・パック）ＴＳＯＰ（シン・スモール・アウトライン
・パッケージ）、ＳＯＪ（スモール・アウトライン・Ｊ
ベンド）、ＰＧＡ（ピン・グリッド・アレイ）、ＢＧＡ
（ボール・グリッド・アレイ）及びＬＧＡ（ランド・グ
リッド・アレイ）からなる群から選択される半導体パッ
ケージに実質的に一致した形状とサイズを有するパッケ
ージ・ベースを形成する工程；外部リードと電気的に連
絡し、ダイ上のボンドパッドと電気的に連絡可能なコン
タクト部材を有するインターコネクトを前記パッケージ
内に取り付ける工程；フリップチップ光学位置合わせを
用いてダイ上のボンドパッドをインターコネクト上のコ
ンタクト部材に位置合わせする工程；加圧機構を用い
て、インターコネクトに接続するようにダイをベースに
固定する工程；及びこのパッケージ・ベースを用いてダ
イにバーン−イン試験を行なう工程を有する半導体ダイ
をパッケージし試験する方法。 - 【請求項２１】 ダイを試験合格ダイとしてベースから
取り外す請求項２０に記載の方法。 - 【請求項２２】 パッケージ・ベースがプラスチックと
セラミックからなる群から選択される材料から形成され
る請求項２０に記載の方法。 - 【請求項２３】 パッケージ・ベースがセラミック積層
法、３−Ｄモールディング法、セラミックディップ・フ
ォーメーション（Cerdip）法からなる群から選択される
方法によって形成される請求項２０に記載の方法。 - 【請求項２４】 インターコネクトが、シリコンで形成
され、ダイ上のボンド・パッドに自身で止まる深さまで
侵入し得る突起を備えた隆起コンタクト部材を備えたも
のである請求項２０に記載の方法。 - 【請求項２５】 インターコネクトが、基板上に装着さ
れる薄膜上に形成されるマイクロバンプ・コンタクト部
材で形成される請求項２０に記載の方法。 - 【請求項２６】 ダイが外部リードに対してベース内で
回路側を上にしてとり装着される請求項２０に記載の方
法。 - 【請求項２７】 ダイを取り付ける空洞、導電部材及び
該導電部材と電気的に接続する外部リードを有するパッ
ケージ・ベースであって、前記パッケージ・ベースと外
部リードは慣用の半導体パッケージに対応した大きさ及
び形状に形成されているパッケージ・ベース；ベース内
に装着され、前記導電部材と電気的に連絡するコンタク
ト部材を有するインターコネクト；ダイがインターコネ
クトと電気的に連絡するようにダイを空洞内に保持する
加圧機構；及びベースに加圧機構を固定するラッチ機構
を有する半導体の一時的パッケージ。 - 【請求項２８】 慣用の半導体パッケージがＤＩＰ（デ
ュアル・イン・ライン・パッケージ）、ΖＩＰ（ジグ・
ザグ・イン・ライン・パッケージ）、ＬＣＣ（リードレ
ス・チップ・キャリア）、ＳＯＰ（スモール・アウトラ
イン・パッケージ）、ＱＦＰ（クワッド・フラット・パ
ック）、ＴＳＯＰ（シン・スモール・アウトライン・パ
ッケージ）、ＳΟＪ（スモール・アウトライン・Ｊベン
ド）、ＰＧＡ（ピン・グリッド・アレイ）、ＢＧＡ（ボ
ール・グリッド・アレイ）、ＬＧＡ（ランド・グリッド
・アレイ）からなる群から選択されるプラスチックまた
はセラミック・パッケージである請求項２７に記載のパ
ッケージ。 - 【請求項２９】 インターコネクトが、シリコン基板上
に形成された長い突起を有する隆起シリコンコンタクト
部材を含んでいる請求項２７に記載のパッケージ。 - 【請求項３０】 インターコネク卜が親和性接着層を用
いて基板上に取り付けられたマイクロバンプ・コンタク
ト部材を有する請求項２７に記載のパッケージ。 - 【請求項３１】 パッケージ・べースがプラスチックと
セラミックからなる群から選択される材料で形成される
請求項２７に記載のパッケージ。 - 【請求項３２】 パッケージ・ベースがセラミック積層
法、３−Ｄモールディング法、セラミック・ディップ
（Cerdip）法からなる群から選択される方法により形成
される請求項２７に記載のパッケージ。 - 【請求項３３】 加圧機構がスプリングとカバーを有す
る請求項２７に記載のパッケージ。 - 【請求項３４】 スプリングが弾性材料で形成される請
求項２７に記載のパッケージ。 - 【請求項３５】 ラッチ機構が、パッケージ・ベースに
取り外し可能な状態で取り付けられたクリップを含む請
求項２７に記載のパッケージ。 - 【請求項３６】 ダイが外部リードに対して回路側を上
にして取り付けられ、ボンド・パッドの位置と外部リー
ドの形状が慣用のパッケージされた半導体ダイと実質的
に一致している請求項２７に記載のパッケージ。 - 【請求項３７】 パッケージ・ベースがスモール・アウ
トライン・パッケージの大きさ及び形状に形成されてい
る請求項２７に記載のパッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/580,687 US5815000A (en) | 1991-06-04 | 1995-12-29 | Method for testing semiconductor dice with conventionally sized temporary packages |
| US08/580,687 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09197006A true JPH09197006A (ja) | 1997-07-31 |
| JP3072591B2 JP3072591B2 (ja) | 2000-07-31 |
Family
ID=24322126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8113884A Expired - Fee Related JP3072591B2 (ja) | 1995-12-29 | 1996-05-08 | 半導体ダイをパッケージし試験する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3072591B2 (ja) |
| KR (1) | KR100261942B1 (ja) |
| SG (1) | SG59989A1 (ja) |
| TW (1) | TW357420B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000025085A1 (fr) * | 1998-10-27 | 2000-05-04 | Gemplus | Gabarit universel de controle geometrique d'une carte |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002328150A (ja) * | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | チップキャリア |
| KR102152014B1 (ko) * | 2020-03-03 | 2020-09-04 | 제엠제코(주) | 가압형 반도체 패키지 및 이의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451165A (en) * | 1994-07-27 | 1995-09-19 | Minnesota Mining And Manufacturing Company | Temporary package for bare die test and burn-in |
-
1996
- 1996-04-01 TW TW085103796A patent/TW357420B/zh not_active IP Right Cessation
- 1996-04-18 SG SG1996009287A patent/SG59989A1/en unknown
- 1996-05-07 KR KR1019960014779A patent/KR100261942B1/ko not_active IP Right Cessation
- 1996-05-08 JP JP8113884A patent/JP3072591B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000025085A1 (fr) * | 1998-10-27 | 2000-05-04 | Gemplus | Gabarit universel de controle geometrique d'une carte |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3072591B2 (ja) | 2000-07-31 |
| SG59989A1 (en) | 1999-02-22 |
| KR100261942B1 (ko) | 2000-07-15 |
| KR970053690A (ko) | 1997-07-31 |
| TW357420B (en) | 1999-05-01 |
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