JPH09190379A - キャッシュシステム - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュや主記憶間において効率的なデー
タ転送を行ない、データ転送によるオーバーヘッドを増
加させないようなキャッシュシステムを提供することを
課題とする。 【解決手段】 リプレースされるキャッシュメモリ上の
キャッシュラインのアドレスを格納する記憶手段を備
え、リプレースされたキャッシュラインのステートが変
更または無効化されたとき上記格納されたアドレスに基
づいてそのキャッシュラインを変更または無効化される
前のステートに戻す。また、データを取り込むバスの状
態を監視するバス監視手段を備え、バスがアイドル状態
又はバストラフィックが低負荷状態のときデータの読み
込み及びデータの無効化を行なうものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムにおけるキャッシュメモリ制御に関するもので
ある。

【０００２】

【従来の技術】今日では、計算機システムにおける性能
向上を得るために、プロセッサを複数個備えて並列処理
を行なうマルチプロセッサシステムが使われるようにな
ってきている。マルチプロセッサシステムの中でも、複
数のプロセッサがメモリを共有し、この共有メモリによ
ってジョブのスケジューリングやデータの共有を行なう
共有メモリ型マルチプロセッサシステム（以下、単にマ
ルチプロセッサと言う）が、従来のマルチプログラミン
グにおけるプログラミング・モデルとの親和性の高さか
ら広く受け入れられている。

【０００３】この型のマルチプロセッサでは、共有のメ
モリに対するアクセスがシステムのボトルネックになり
易い。通常、このボトルネックを解消するために、共有
メモリのコピーをプロセッサ毎にキャッシュメモリに置
き、共有メモリへのアクセスをキャッシュメモリへのア
クセスで代替して、実際の共有メモリへのアクセスを低
減する方法がとられる。この時、複数のプロセッサが同
一のデータブロックのコピーを各々のキャッシュメモリ
に置くため、全部のプロセッサが共有メモリを基準とし
て矛盾のないメモリ管理をしなければならない。これは
マルチプロセッサにおけるキャッシュのコンシステンシ
問題と呼ばれ、アーチボルト、バエル（Archibald, Bae
r）他の論文「キャッシ ュ・コンシステンシ・プロトコ
ル：マルチプロセッサ・シミュレーションを 使った評
価」（■Cache Consistency Protocols:Evaluation Usi
ng a Multip urocessor Simulation■,ACM Transaction
son Computer Systems. Vol4,No. 4,Nov.1986.Pages273
-298）に各種の解決案が提案、記載されている。

【０００４】マルチプロセッサにおけるキャッシュのコ
ンシステンシ問題を解決、制御する方法の１つとして、
MESIプロトコルと呼ばれる方式がある。このプロトコル
では、「Pentiumアーキテクチャの徹底理解」（CQ出版
社インターフェ ース■9311月号別冊付録,Pages20-21）
に記載されているように以下に示す４つのステートがキ
ャッシュライン単位で設定される。データキャッシュの
各セットのタグエントリには、４つのステートを表すた
めに２ビットのステートビットを備えている。 M(Modified)：変更状態を示す。Mステートのラインのデ
ータは、そのキャッシュにのみ含まれ、メインメモリに
は含まれない。このステートのライン に対するリード
／ライトはメインメモリへのアクセスを発生させない。 E(Exclusive)：排他状態を示す。Eステートのラインの
データは、システム内でそのキャッシュおよびメインメ
モリにのみ含まれ、他のプロセッサのキャッシュには含
まれない。このステートのラインに対するリード／ライ
トは、メインメモリへのアクセスを発生させない。Eス
テートのラインへライトを行なうと、そのラインはMス
テートに変更される。 S(Shared):共有状態を示す。Sステートのラインのデー
タは、そのキャッシュとメインメモリには必ず含まれて
いるが、さらに他のプロッセッサのキャッシュにも含ま
れている可能性がある。このステートのラインからのリ
ードは、メインメモリへのアクセスを発生させない。一
方、このステートのラインへのライトは、キャッシュと
メインメモリをともに更新する。Sステートのブロック
へのライトによって、他のプロッセッサのキャッシュの
対応するラインがインバリデートされることがある。 I(Invalid):無効状態を示す。キャッシュ内のIステート
のラインは、有効なデータが含まれていない。ラインが
無効化されるとこのステートになる。このステートのラ
インに対してリード／ライトを行なうとキャッシュミス
になり、メインメモリへのアクセスが発生する。Iステ
ートのラインに対してリードを行なうときに、そのライ
ンに対してキャッシュがイネーブルであれば、メインメ
モリからの１ライン分がそのラインに取り込まれる。

【０００５】図19にMESIプロトコルを用いたマルチプロ
セッサシステムの一構成例を示す。１００ａおよび１０
０ｂはプロッセッサであり、それぞれMESIプロトコルを
用いたキャッシュ（以下単にキャッシュと言う）１０１
ａ、１０１ｂを内蔵している。また、１０２は主記憶で
あり、１０３はプロセッサ１００ａ、１００ｂ、主記憶
１０２をつなぐシステムバスである。

【０００６】このような構成によってシステムを実現
し、プロセッサが他のプロセッサや主記憶に対してリー
ド／ライト要求した際には、キャッシュのコンシステン
シを保つために、データ転送の他に各キャッシュのステ
ートを遷移させる必要がある。

【０００７】以下の表はプロセッサからリード／ライト
の要求があった際のキャッシュのステートの遷移例を示
す。表から自明のように、MESIプロトコルを用いたプロ
セッサシステムでは、要求内容、自プロセッサの現在の
キャッシュステート、他プロセッサの現在のキャッシュ
ステートの状態によって、自プロセッサのキャッシュス
テートおよび他プロセッサのキャッシュステートを変更
しなくてはならない場合がある。すなわち、各プロセッ
サは、システムバス上に単にリード／ライト要求の発行
およびそれに伴うデータ転送以外に自キャッシュおよび
他キャッシュのステート変更をするための動作が必要で
ある。

【０００８】

【表１】

【０００９】図20に任意のプロセッサがリード／ライト
要求を発行した際に、各プロセッサがキャッシュのステ
ートを変更するために必要となる動作の一例を示す。本
例では、図19によるマルチプロセッサのシステム構成に
おいて、プ ロセッサ１００ａがリードまたはライト要
求を発行した際に自プロセッサ１００ａおよび他プロセ
ッサ１００ｂが行なう動作を示している。図20内におい
て、「該当キャッシュのステートを調査し、他のプロセ
ッサに結果を知らせる」という手段は一般にスヌープ方
式と呼ばれ、この方式の実現方法としては、該キャッシ
ュのラインがSまたはEステートのときにはＨＩＴ＃、該
キャッシュのラインがMステートのときにはＨＩＴＭ＃
信号と呼ばれる信号線を用いて知らせる例が「Pentium
ファミリー ユーザーズマニュアル 中巻82496/82497キ
ャッシュコントローラと82491/82492キャッシュSRAMデ
ータブック」（インテルジャパン株式会社 資料番号:24
1429J-003 Pages1-22,5-10 4,5-105）に記載されてい
る。

【００１０】以上のように、MESIプロトコルを用い、図
19に示すマルチプロセッサシステムの構成において、各
プロセッサ内のキャッシュのコンシステンシを保つため
には、各キャッシュのステートは、上記表に基づいて遷
移しなければならず、また図20に基づいてプロセッサ間
の連絡をし、動作しなければならない。

【００１１】図21は階層構造化したマルチプロセッサの
構成例である。図21において、３００ａ、３００ｂ、３
００ｃおよび３００ｄはプロセッサ、３０１ａ 、３０
１ｂ、３０１ｃおよび３０１ｄはそれぞれのプロセッサ
に内蔵しているMESIプロトコルを用いた１次キャッシュ
である。３０４ａ、３０４ｂはバスブリッジであり、そ
れぞれのバスブリッジは２次キャッシュ３０５ａおよび
３０５ｂを内蔵している。３０２は主記憶である。ま
た、３０３ａはプロセッサ３００ａ、３００ｂおよびバ
スブリッジ３０４ａをつなぐバスであり、３０３ｂはプ
ロセッサ３００ｃ、３００ｄおよびバスブリッジ３０４
ｂを つなぐバスである。さらに３０６はバスブリッジ
３０４ａ、３０４ｂおよび 主記憶３０２をつなぐバス
である。

【００１２】このような構成の場合、１次キャッシュ中
の全てのデータを、２次キャッシュで常に保持している
多重レベル包含性を満たした方がよいことが「コンピュ
ータ・アーキテクチャ設計・実現・評価の定量的アプロ
ーチ」（David A.Patterson., John L. Hennessy著 日
経ＢＰ社1992年12月25日1版1刷, Page475）に記述され
ている。また、主記憶が２次キャッシュを包含している
ことは周知のことである。

【００１３】以下の表は上記の包含関係を考慮し、１
次、２次キャッシュのMESIプロトコルを考えた場合、１
次キャッシュと２次キャッシュの取り得るステートの関
係を示している。

【００１４】

【表２】

【００１５】

【発明が解決しようとする課題】以上のように、MESIプ
ロトコルを用いた従来のマルチプロセッサにおいては、
無効化されたキャッシュのラインを持つどのプロセッサ
においても、その無効化されたラインを再度アクセスし
ようとした際にキャッシュミスを引き起こし、そのデー
タを共有メモリまたはMステートのキャッシュラインを
持つキャッシュから読み出す必要があり、データ転送が
発生する。

【００１６】従来、この場合にデータを必要とするプロ
セッサはそのデータの転送に使用するバスの負荷を考慮
していない。また、自プロセッサの内蔵キャッシュに空
きがあったとしても、実際に自プロセッサがリード／ラ
イト要求を発行するまで、キャッシュ内にデータを確保
しない。従って、リード／ライト要求に伴い、キャッシ
ュや主記憶間でデータ転送が発生するような場合、バス
の負荷を考慮した効率的なデータ転送とは限らない。

【００１７】本発明は、かかる問題を解決するためにな
されたものであり、キャッシュや主記憶間において効率
的なデータ転送を行ない、データ転送によるオーバーヘ
ッドを増加させないようなキャッシュシステムを提供す
ることを目的とする。

【課題を解決するための手段】この発明に係るキャッシ
ュシステムにおいては、主記憶に接続された複数のプロ
セッサにそれぞれ設けられたキャッシュメモリにおい
て、リプレースされる上記キャッシュメモリ上のアドレ
スを格納する記憶手段を備え、リプレースされたキャッ
シュメモリのステートが変更または無効化されたとき上
記格納されたアドレスに基づいてそのキャッシュライン
を変更または無効化される前のステートに戻すものであ
る。

【００１８】また、上記複数のプロセッサにおけるキャ
ツシュメモリを制御する方式がＭＥＳＩプロトコルから
なるものである。

【００１９】さらに、上記キャツシュメモリがセットア
ソシアティブ構造からなるものである。

【００２０】また、主記憶に接続された複数のプロセッ
サにそれぞれ設けられＭＥＳＩプロトコルにより制御さ
れるキャッシュメモリ、このキャッシュメモリを構成す
るキャッシュラインがリプレースされたときそのリプレ
ースされたアドレスを格納する記憶手段、この記憶手段
に格納されたアドレスと無効化要求のあったアドレスと
が一致したとき有意となる判断手段、この判断手段が有
意となりかつ無効化検知手段により無効化要求が有意に
なったとき上記リプレースされたアドレスに対応する他
の上記キャッシュメモリ又は上記主記憶のデータを読み
込む読み込み要求手段を備えてなるものである。

【００２１】さらにまた、上記判断手段が有意となりか
つ無効化検知手段により無効化要求が有意になったと
き、その無効化要求のあったアドレスの他のプロセッサ
上のキャッシュメモリでのステートの情報を得るための
リクエスト信号を出力し、上記読み込み要求手段にＭ入
力信号が入力されたときは、読み込むことを抑止するも
のである。

【００２２】また、主記憶に接続された複数のプロセッ
サにそれぞれ設けられＭＥＳＩプロトコルにより制御さ
れるキャッシュメモリ、このキャッシュメモリを構成す
るキャッシュラインに対する無効化要求があったとき有
意な信号を出力する無効化検知手段、無効化要求があっ
たアドレスを記憶手段に格納するとともに上記キャッシ
ュメモリに対してそのアドレスに対応するキャッシュラ
インのステートがＳであるとき有意になるＳ出力信号を
出力させその後上記アドレスに対応する自己のキャッシ
ュラインのステートを無効化するアクセス手段、上記無
効化検知手段から出力される有意な信号と上記キャッシ
ュメモリから出力されるＳ出力信号とを入力する判断手
段、この判断手段が有意になったとき上記アドレスのデ
ータを読み込む読み込み要求手段を備えてなるものであ
る。

【００２３】さらに、主記憶に接続された複数のプロセ
ッサにそれぞれ設けられＭＥＳＩプロトコルにより制御
されるキャッシュメモリ、このキャッシュメモリを構成
するキャッシュラインに対する無効化要求があったとき
有意な信号を出力する無効化検知手段、無効化要求があ
ったアドレスを記憶手段に格納するとともに上記キャッ
シュメモリに対してそのアドレスに対応するキャッシュ
ラインのステートがＭであるとき有意になるＭ出力信号
を出力させその後上記アドレスに対応する自己のキャッ
シュラインのステートを無効化するアクセス手段、上記
無効化検知手段から出力される有意な信号と上記キャッ
シュメモリから出力されるＭ出力信号とを入力する判断
手段、この判断手段が有意になったとき上記アドレスの
データを読み込みその後他の上記キャッシュメモリ及び
上記主記憶に対して上記アドレスに対応するキャッシュ
ラインの無効化を要求する読み込み及び無効化要求手段
を備えてなるものである。

【００２４】また、主記憶に接続されＭＥＳＩプロトコ
ルにより制御されるキャッシュメモリから構成される複
数の第一のキャッシュシステム、この第一のキャッシュ
システムに包含されＭＥＳＩプロトコルにより制御され
るキャッシュメモリから構成される複数の第二のキャッ
シュシステムからなる階層構造のキャッシュシステムに
おいて、上記第一又は第二のキャッシュシステムを構成
するキャッシュラインに対する無効化要求があったとき
有意な信号を出力する無効化検知手段、無効化要求があ
ったアドレスを記憶手段に格納するとともにその無効化
要求を上記第二のキャッシュシステムに送信する第一の
アクセス手段、この第一のアクセス手段からの信号を受
信し上記第二のキャッシュシステムを構成するキャッシ
ュメモリに対して上記アドレスに対応するキャッシュラ
インのステートがＳであるとき有意になるＳ出力信号又
はそのステートがＭであるとき有意になるＭ出力信号を
出力させ、その後上記アドレスに対応する上記第二のキ
ャッシュシステムのキャッシュラインのステートを無効
化する第二のアクセス手段、上記無効化検知手段から出
力される有意な第一の信号と上記Ｓ出力信号とを入力す
る第一の判断手段、上記無効化検知手段から出力される
有意な第二の信号と上記Ｍ出力信号とを入力する第二の
判断手段、上記第一の判断手段が有意になったとき上記
アドレスのデータを読み込む読み込み要求手段、上記第
二の判断手段が有意になったとき上記アドレスのデータ
を読み込みその後他の上記第一又は第二のキャッシュシ
ステム及び上記主記憶に対して上記アドレスに対応する
キャッシュラインの無効化を要求する読み込み及び無効
化要求手段を備えてなるものである。

【００２５】さらにまた、主記憶に接続された複数のプ
ロセッサにそれぞれ設けられＭＥＳＩプロトコルにより
制御されるキャッシュメモリ、このキャッシュメモリを
構成するキャッシュラインに対する読み込み要求があっ
たとき有意な信号を出力する読み込み要求検知手段、読
み込み要求があったアドレスを記憶手段に格納するとと
もに上記キャッシュメモリに対してそのアドレスに対応
するキャッシュラインのステートがＭであるとき有意に
なるＭ出力信号を出力させ読み込み処理後上記アドレス
に対応する自己のキャッシュラインのステートをＳに変
更するアクセス手段、上記読み込み要求検知手段から出
力される有意な信号と上記キャッシュメモリから出力さ
れるＭ出力信号とを入力する判断手段、この判断手段が
有意になったとき他の上記キャッシュメモリ及び上記主
記憶に対して上記アドレスに対応するキャッシュライン
の無効化を要求する無効化要求手段を備え、無効化後自
己のキャッシュラインのステートを元に戻すものであ
る。

【００２６】また、主記憶に接続された複数のプロセッ
サにそれぞれ設けられＭＥＳＩプロトコルにより制御さ
れるキャッシュメモリ、このキャッシュメモリを構成す
るキャッシュラインに対する無効化要求があったとき上
記キャッシュメモリから出力される無効化要求があった
キャッシュラインのステートがＭ又はＳ又はＥのとき有
意な信号を出力する無効化検知手段、この無効化検知手
段から有意な信号が出力されたとき上記無効化要求のあ
ったキャッシュラインのアドレスのデータを読み込む読
み込み要求手段を備えてなるものである。

【００２７】さらに、データを取り込むバスの状態を監
視するバス監視手段を備え、バスがアイドル状態又はバ
ストラフィックが低負荷状態のときデータの読み込みを
行なうものである。

【００２８】また、データを取り込むバスの状態を監視
するバス監視手段を備え、バスがアイドル状態又はバス
トラフィックが低負荷状態のときデータの無効化を行な
うものである。

【００２９】さらにまた、バス上のトランザクションの
リクエスト数をカウントし予め設定したリクエスト基準
値以上カウントされているときは読み込み又は無効化を
行なわないものである。

【００３０】また、上記リクエスト基準値を任意に設定
できるものである。

【００３１】さらに、上記リクエスト基準値をトランザ
クションの負荷状況に応じて動的に変化させるものであ
る。

【００３２】また、上記バス監視手段がバス上のデータ
転送中であることを示す信号を監視するものである。

【００３３】また、上記Ｓ出力信号とあるのがキャッシ
ュラインのステートがＥであるとき有意になるＥ出力信
号であるものである。

【００３４】

【発明の実施の形態】

実施の形態１．図１はこの発明の一実施の形態を示すキ
ャッシュシステムの構成図であり、図において1a,1b,1
c,1d,1e,1fはＭＥＳＩプロトコルにより制御されるＬ１
キャッシュシステム、2a,2bはＬ２キャッシュシステ
ム、3は主記憶、4a,4bはＬ１キャッシュシステム1a,1b,
1c,1d,1e,1fとＬ２キャッシュシステム2a,2bをつなぐレ
ベル１のバス、5はＬ２キャッシュシステム2a,2bと主記
憶3をつなぐレベル２のバスである。さらに1001は送受
信手段の１つであるアドレスで指定されたキャッシュラ
インの状態を示すステートの情報を得るためのリクエス
ト信号、1002は送受信手段の１つであるアドレスで指定
されたキャッシュラインの状態を示すステートがＭであ
ることを報告するＭ信号である。

【００３５】図２はこの発明の実施の形態１におけるＬ
２キャッシュシステム2a,2bの内部の構成図であり、図
において1101a,1101bはＬ２キャッシュ、1102a,1102bは
キャッシュラインに対して無効化要求が発行されたこと
を検知するための無効化検知手段、1104a,1104bはＬ２
キャッシュにデータの読み書きやキャッシュラインの状
態を示すステートの変更を行うＬ２キャッシュアクセス
手段、1105a,1105bはキャッシュのセット内に新たにデ
ータを格納したいときそのデータを格納するキャッシュ
ラインに空きがない場合Ｌ２キャッシュアクセス手段11
04a,1104b が出力するリプレースされるキャッシュライ
ンのアドレス、1106a,1106bはリプレースされるキャッ
シュラインのアドレス110 5a,1105b を格納するための
レジスタ、1107a,1107b はレベル２のバス5から送られ
てくるアドレス中のキャッシュのセット値、1108a,1108
b はレジスタ1106a,1106bにあるアドレス中のキャッシ
ュのセット値、1109a,1109bはレベル２のバス5から送ら
れてくるアドレス中のキャッシュのセット値1107a,1107
bとレジスタ1106a,1106bにあるアドレス中のキャッシュ
のセット値1108a,1108bを比較するための判断手段であ
る比較器、1110a,1110bはＡＮＤゲートである。1111a,1
111b はキャッシュラインの状態を示すステートの情報
を他系のＬ２キャッシュシステム2a,2bから得るための
リクエスト出力信号、1112a,1112bは自系のＬ２キャッ
シュシステム2a,2b のキャッシュラインの状態を示すス
テートの情報を送る要求がきたことを示すリクエスト入
力信号、1113a, 1113bは他系のキャッシュラインの状態
を示すステートがＭであることを受信するＭ入力信号、
1114a,1114bは自系のキャッシュラインの状態を示すス
テートがＭであることを報告するＭ出力信号、1117a,11
17bはＬ２キャッシュシステム2a,2b 内のキャッシュラ
インの状態を示すステートの情報を得るための送受信手
段であり、ＡＮＤゲート1110a,1110b が論理「１」を出
力する場合リクエスト信号1001に論理「１」を出力し、
ＡＮＤゲート1110a,1110b が論理「０」を出力するとき
はリクエスト信号1001の値を受信しリクエスト入力信号
1112a,1112bに伝え、リクエスト入力信号1112a,1112bが
論理「１」を出力する場合Ｍ出力信号1114a,1114bの値
をＭ信号1002に伝え、リクエスト入力信号1112a,1112b
が論理「０」を出力する場合Ｍ信号1002の値をＭ入力信
号1113a,1113bに伝える。1103a,1103b はレジスタ1106a
からリプレースされたキャッシュラインのアドレスを
入力し、ＡＮＤゲート1110 a,1110b が論理「１」を出
力しＭ入力信号1113a,1113b が論理「０」を出力すると
きキャッシュラインのデータを読み込むためにレベル２
のバス5に要求を発行する読み込み要求手段である。

【００３６】Ｌ２キャッシュ1101aのセット内に新たに
データを格納したいときそのデータを格納するキャッシ
ュラインに空きがない場合の動作について説明する。レ
ベル１のバス4aからＬ２キャッシュ1101aへデータの書
き込み要求が発行されたとき、Ｌ２キャッシュアクセス
手段1104aはＬ２キャッシュ1101aへデータの書き込みを
行うためにデータを格納するキャッシュラインに空きが
あるかどうかを調べ、空きがない場合はリプレースされ
るキャッシュラインのアドレス1105aを出力する。Ｌ２
キャッシュアクセス手段1104aから出力された、リプレ
ースされるキャッシュラインのアドレス1105aはレジス
タ1106aに格納される。

【００３７】次にレシスタ1106a に格納されたアドレス
中のキャッシュのセット値と同じセット値のキャッシュ
ラインに対して無効化の処理が行われたときの動作につ
いて説明する。レベル２のバス5 からＬ２キャッシュ11
01a へキャッシュラインの無効化の要求が発行されたと
き、Ｌ２キャッシュアクセス手段1104aはＬ２キャッシ
ュ1101aへキャッシュラインの状態を示すステートをＩ
に変えるための要求を発行し、アドレスにより指定され
たＬ２キャッシュ1101a内のキャッシュラインはＬ２キ
ャッシュアクセス手段1104aによりキャッシュラインの
状態を示すステートをＩに変更される。また、無効化検
知手段1102aはレベル２のバス5 からの無効化要求を検
知し論理「１」を出力する。比較器1109aはＬ２キャッ
シュアクセス手段1104a から送られてくるアドレス中の
キャッシュのセット値1107aとレジスタ1106aにあるアド
レス中のキャッシュのセット値1108aを比較し同じ値で
あるため論理「１」を出力する。無効化検知手段1102a
と比較器1109aからともに論理「１」を入力したＡＮＤ
ゲート1110aは論理「１」を送受信手段1117a に対して
出力する。ＡＮＤゲート1110aから論理「１」を入力し
た送受信手段1117aはリクエスト信号1001に論理１」を
出力する。また送受信手段1117aはレジスタ1106からリ
プレースされたキャッシュラインのアドレスをアドレス
信号1115aにより入力し、レベル２のバス5に出力する
。リクエスト信号11001 はＬ２キャッシュシステム2b
につながれており送受信手段1117bに論理「１」が入力
される。送受信手段1117bにはＡＮＤゲ ート1110bから
論理「０」を入力しておりリクエスト信号1001はリクエ
スト入力信号1112bに論理「１」を伝える。リクエスト
入力信号1112bから論理「１」を、レベル２のバス5から
アドレスを入力したＬ２キャッシュアクセス手段1104b
はＬ２キャッシュ1101bへアドレスを送り、Ｌ２キャッ
シュ1101bからＭ出力信号1114bにステートがＭであれば
論理「１」がＭでなければ論理「０」が出力される。

【００３８】ステートがＭでない場合論理「０」がＭ出
力信号1114bに出力され、リクエスト入力信号1112bが論
理「１」を出力しているのでＭ信号1002 にば論理
「０」が出力される。Ｍ信号1002はＬ２キャッシュシス
テム2aにつながれており送受信手段1117aに論理「０」
が入力される。リクエスト入力信号1112aは論理「０」
を出力しておりＭ信号1002はＭ入力信号1113bに論理
「０」を伝える。ＡＮＤゲート1110aから論理「１」を
Ｍ入力信号1113bから論理「０」を入力した読み込み要
求手段1103aはレジスタ1106aからリプレースされたキャ
ッシュラインのアドレスを入力し、レベル２のバス5に
読み込み要求を出力する。レベル２のバス5 に発行され
た読み込み要求に従い主記憶3からデータがレベル２の
バス5に送られ、Ｌ２キャッシュアクセス手段1104aはＬ
２キャッシュ1101a にそのデータの書き込みを行う。以
上のようにキャッシュラインのアドレスを格納するため
の記憶手段と、キャッシュラインの無効化処理要求が発
行されたことを検知する手段とキャッシュラインを読み
込むための処理手段を設けたことにより、一度リプレ
ースされたキャッシュラインを再びＬ２キャッシュ内に
置くことが可能となった。

【００３９】ステートがＭの場合論理「１」がＭ出力信
号1114bに出力され、リクエスト入力信号1112bが論理
「１」を出力しているのでＭ信号1002には論理「１」が
出力される。Ｍ信号1002はＬ２キャッシュシステム2aに
つながれており送受信手段1117aに論理「１」が入力さ
れる。リクエスト入力信号1112aは論理「０」を出力し
ておりＭ信号1002はＭ入力信号1113bに論理「１ 」を伝
える。ＡＮＤゲート1110aから論理「１」を入力してい
るがＭ入力信号1113bから論理「０」ではなく論理
「１」を入力しているため、読み込み要求手段1103aは
レベル２のバス5に読み込み要求を出力しない。従って
レジスタ1106aに格納してあるリプレースされたキャッ
シュラインのアドレスに対するデータの読み込み処理が
抑止される。以上のようにＬ２キャッシュシステム内の
キャッシュラインの状態を示すステートの情報を得るた
めの送受信手段を設けたことにより、Ｍであるキャッシ
ュが存在した場合には一度リプレースされたキャッシュ
ラインを再びＬ２キャッシュ内に置くことを行わないよ
うにすることによりＭであるキャッシュのステートを変
更しないままにすることができる。

【００４０】実施の形態２．図３ はこの発明の実施の
形態２におけるＬ２キャッシュシステム2a,2bの内部の
構成図であり、図において1101a,1101bはＬ２キャッシ
ュ、1102a,1102bはキャッシュラインに対して無効化要
求が出されたことを検知するための無効化検知手段、11
04a,1104b はＬ２キャッシュにデータの読み書きやキャ
ッシュラインの状態を示すステートの変更を行うＬ２キ
ャッシュアクセス手段、1121a,1121bはＬ２キャッシュ
アクセス手段がレベル１のバス4a,4b 、またはレベル２
のバス5から取り込んだアドレス、1125a,1125bはアドレ
ス1121a,1121bを格納するためのレジスタ、1122a,1122b
は自系のキャッシュラインの状態を示すステートがＳで
あることを報告するＳ出力信号、1123a,1123bはＡＮＤ
ゲート、1124a,1124bはレジスタ1125a,1125b からアド
レスを入力し、ＡＮＤゲート1123a,1123bが論理「１」
を出力するときキャッシュラインのデータを読み込むた
めにレベル２のバス5に要求を発行する読み込み要求手
段である。

【００４１】Ｌ２キャッシュ1101aにおいてキャッシュ
ラインの状態を示すステートがＳのキャッシュラインに
対して無効化の処理が要求されたときの動作について説
明する。レベル２のバス5 からＬ２キャッシュ1101aへ
キャッシュラインの無効化の要求が発行されたとき、Ｌ
２キャッシュアクセス手段1104aはＬ２キャッシュ1101a
へアドレスを送り、Ｌ２キャッシュ1101aからＳ出力信
号1122aにキャッシュラインの状態を示すステートがＳ
であるので論理「１」が出力される。またＬ２キャッシ
ュアクセス手段1104aはキャッシュラインの状態 を示す
ステートをＩに変えるための要求を発行し、アドレスに
より指定されたＬ２キャッシュ1101a 内のキャッシュラ
インはＬ２キャッシュアクセス手段1104aによりキャッ
シュラインの状態を示すステートをＩに変更される。レ
ジスタ1125a,1125bはＬ２キャッシュアクセス手段1104a
からアドレス1121aを入力する。無効化検知手段1102aは
レベル２のバス5 からの無効化要求を検知し論理「１」
を出力する。無効化検知手段1102aとＳ出力信号1122aか
らともに論理「１」を入力したＡＮＤゲート1123aは論
理「１」を読み込み要求手段1124aに対して出力する。
ＡＮＤゲート1123aから論理「１」を入力した読み込み
要求手段1124aはレジスタ1125a,1125bからアドレスを入
力し、レベル２のバス5に読み込み要求を出力する。レ
ベル２のバス5 に 発行された読み込み要求に従いＬ２
キャッシュシステム2bまたは主記憶3からデータがレベ
ル２のバス5に送られ、Ｌ２キャッシュアクセス手段110
4aはＬ２キャッシュ1101aにそのデータの書き込みを行
い、キャッシュの状態を示すステートをＩからＳに変更
する。以上のようにキャッシュラインの無効化処理要求
が発行されたことを検知する手段と、キャッシュライン
を読み込むための処理手段を設けたことにより、Ｌ２キ
ャッシュに対して無効化の処理が要求される前の状態に
することが可能となった。

【００４２】実施の形態３．図４はこの発明の実施の形
態３におけるＬ２キャッシュシステム2a,2bの内部の構
成図であり、図において1101a,1101bはＬ２キャッシ
ュ、1102a,1102bはキャッシュラインに対して無効化要
求が出されたことを検知するための無効化検知手段、11
04a,1104bはＬ２キャッシュにデータの読み書きやキャ
ッシュラインの状態を示すステートの変更を行うＬ２キ
ャッシュアクセス手段、1121a,1121bはＬ２キャッシュ
アクセス手段がレベル１のバス4a,4b 、またはレベル２
のバス5 から取り込んだアドレス、1125a,1125bはアド
レス1121a,1121bを格納するためのレジスタ、1114a,111
4bは自系のキャッシュラインの状態を示すステートがＭ
であることを報告するＭ出力信号、1131a,1131bはＡＮ
Ｄゲート、1132a,1132bはレジスタ1125a,1125b からア
ドレスを入力し、ＡＮＤゲート1131a,1131bが論理
「１」を出力するときキャッシュラインのデータを読み
込み、他系のＬ２キャッシュシステム2a,2b 及び主記憶
3 に対してキャッシュラインの無効化処理を行うために
レベル２のバス5に要求を発行する読み込み及び無効化
要求手段である。

【００４３】Ｌ２キャッシュ1101aにおいてキャッシュ
ラインの状態を示すステートがＭのキャッシュラインに
対して無効化の処理が要求されたときの動作について説
明する。レベル２のバス5からＬ２キャッシュ1101aへキ
ャッシュラインの無効化の要求が発行されたとき、Ｌ２
キャッシュアクセス手段1104aはＬ２キャッシュ1101aへ
アドレスを送り、Ｌ２キャッシュ1101aからＭ出力信号1
114aにキャッシュラインの状態を示すステートがＭであ
るので論理「１」が出力される。またＬ２キャッシュア
クセス手段1104aはキャッシュラインの状態を示すステ
ートをＩに変えるための要求を発行し、キャッシュライ
ンのデータが主記憶3に移されたのちアドレスにより指
定されたＬ２キャッシュ1101a内のキャッシュラインは
Ｌ２キャッシュアクセス手段1104aによりキャッシュラ
インの状態を示すステートをＩに変更される。レジスタ
1125a,1125bはＬ２キャッシュアクセス手段1104aからア
ドレス1121aを入力する。無効化検知手段1102aはレベル
２のバス5からの無効化要求を検知し論理「１」を出力
する。無効化検知手段1102aとＭ出力信号1114aからとも
に論理「１ 」を入力したＡＮＤゲート1131aは論理
「１」を読み込み及び無効化要求手段1132aに対して出
力する。ＡＮＤゲート1131aから論理「１」を入力した
読み込み及び無効化要求手段1132aはレジスタ1125a,112
5bからアドレスを入力し、レベル２のバス5に読み込み
及び無効化要求を出力する。レベル２のバス5に発行さ
れた読み込み及び無効化要求に従いＬ２キャッシュシス
テム2bまたは主記憶3からデータがレベル２のバス5に送
られ、Ｌ２キャッシュアクセス手段1104aはＬ２キャッ
シュ1101aにそのデータの書き込みを行いその後、Ｌ２
キャッシュシステム2b及び主記憶3に対してキャッシュ
ラインの無効化処理を要求しキャッシュの状態を示すス
テートをＩからＭに変更される。以上のようにキャッシ
ュラインの無効化処理要求が発行されたことを検知する
手段と、キャッシュラインを読み込み及び無効化するた
めの処理手段を設けたことにより、Ｌ２キャッシュに対
して無効化の処理が要求される前の状態にすることが可
能となった。

【００４４】実施の形態４．図５はこの発明の一実施の
形態を示すキャッシュシステムの構成図であり、図にお
いて1a,1b,1c,1d,1e,1fはＭＥＳＩプロトコルにより制
御されるＬ１キャッシュシステム、2a,2bはＬ２キャッ
シュシステム、3は主記憶、4a,4bはＬ１キャッシュシス
テム1a,1b,1c,1d,1e,1fとＬ２キャッシュシステム2a,2b
をつなぐレベル１のバス、5はＬ２キャッシュシステム2
a,2bと主記憶3をつなぐレベル２のバス、1143a,1143bは
自系のＬ１キャッシュのキャッシュラインの状態を示す
ステートがＭであることを報告するＬ１のＭ出力信号、
1144a,1144b は自系のＬ１キャッシュのキャッシュライ
ンの状態を示すステートがＳであることを報告するＬ１
のＳ出力信号である。

【００４５】図６はこの発明の実施の形態４におけるＬ
１キャッシュシステム1a,1b,1c,1d,1e,1fの内部の構成
図であり、図において1141a,1141b,1141c,1141d,1141e,
1141fはＬ１キャッシュ、1142a,1142b,1142c,1142d,114
2e,1142fはＬ１キャッシュにデータの読み書きやキャッ
シュラインの状態を示すステートの変更を行うＬ１キャ
ッシュアクセス手段、1143a,1143bは自系のＬ１キャッ
シュのキャッシュラインの状態を示すステートがＭであ
ることを報告するＬ１のＭ出力信号、1144a,1144b は自
系のＬ１キャッシュのキャッシュラインの状態を示すス
テートがＳであることを報告するＬ１のＳ出力信号であ
る。

【００４６】図７はこの発明の実施の形態４におけるＬ
２キャッシュシステム2a,2bの内部の構成図であり、図
において1101a,1101bはＬ２キャッシュ、1102a,1102bは
キャッシュラインに対して無効化要求が発行されたこと
を検知するための無効化検知手段、1104a,1104bはＬ２
キャッシュにデータの読み書きやキャッシュラインの状
態を示すステートの変更を行うＬ２キャッシュアクセス
手段、1121a,1121bはＬ２キャッシュアクセス手段がレ
ベル１のバス4a,4b、またはレベル２のバス5から取り込
んだアドレス、1125a,1125bはアドレス1121a,1121b を
格納するためのレジスタ、1143a,1143bは自系のＬ１キ
ャッシュのキャッシュラインの状態を示すステートがＭ
であることを報告するＬ１のＭ出力信号、1144a,1144b
は自系のＬ１キャッシュのキャッシュラインの状態を示
すステートがＳであることを報告するＬ１のＳ出力信号
である。1147a,1147b,1148a,1148bはＡＮＤゲート、113
2a,1132bはレジスタ1125a,1125bからアドレスを入力
し、ＡＮＤゲート1147a,1147bが論理「１」を出力する
ときキャッシュラインのデータを読み込み、他系のＬ２
キャッシュシステム2a,2b 及び主記憶3に対してキャッ
シュラインの無効化処理を要求するためにレベル２のバ
ス5に要求を発行する読み込み及び無効化要求手段、112
4a,1124bはレジスタ1125a,1125bからアドレスを入力
し、ＡＮＤゲート1148a,1148bが論理「１」を出力する
ときキャッシュラインのデータを読み込むためにレベル
２のバス5に要求を発行する読み込み要求手段である。

【００４７】Ｌ２キャッシュ1101aのキャッシュライン
に対して無効化処理が要求されたとき、Ｌ１キャッシュ
1141aのキャッシュラインの状態を示すステートがＭの
キャッシュラインに対して無効化の処理が要求されたと
きの動作について説明する。レベル２のバス5からＬ２
キャッシュ1101aへキャッシュラインの無効化の要求が
発行されたとき、Ｌ２キャッシュアクセス手段1104aを
経てレベル１のバス4aに無効化の要求が発行される。さ
らにレベル１のバス4a からＬ１キャッシュ1141a へキ
ャッシュラインの無効化の要求が発行される。このとき
Ｌ１キャッシュアクセス手段1142aはＬ１キャッシュ114
1aへアドレスを送り、Ｌ１キャッシュ1141a からＬ１の
Ｍ出力信号1143aにキャッシュラインの状態を示すステ
ートがＭであるので論理「１」が出力される。またＬ１
キャッシュアクセス手段1141aはキャッシュラインの状
態を示すステートをＩに変えるための要求を発行し、キ
ャッシュラインのデータが主記憶3に移されたのちアド
レスにより指定されたＬ１キャッシュ1141a内のキャッ
シュラインはＬ１キャッシュアクセス手段1141aにより
キャッシュラインの状態を示すステートをＩに変更され
る。レジスタ1125a,1125bはＬ２キャッシュアクセス手
段1104aからアドレス1121aを入力する。無効化検知手段
1102aはレベル２のバス5からの無効化要求を検知し論理
「１」を出力する。無効化検知手段1102aとＬ１のＭ出
力信号1143aからともに論理「１」を入力したＡＮＤゲ
ート1147aは論理「１」を読み込み及び無効化要求手段1
132aに対して出力する。ＡＮＤゲート1147aから論理
「１」を入力した読み込み及び無効化要求手段1132a は
レジスタ1125a,1125bからアドレスを入力し、レベル２
のバス5に読み込み及び無効化要求を出力する。レベル
２のバス5に出された読み込み及び無効化要求に従いＬ
２キャッシュシステム2bまたは主記憶3からデータがレ
ベル２のバス5に送られ、Ｌ２キャッシュアクセス手段1
104a及びレベル１のバス4aを経てＬ１キャッシュ1141a
にそのデータの書き込みを行いその後、Ｌ２キャッシュ
システム2b及び主記憶3に対してキャッシュラインの無
効化処理が行われキャッシュの状態を示すステ ートを
ＩからＭに変更される。以上のようにキャッシュライン
の無効化処理要求が発行されたことを検知する手段と、
キャッシュラインを読み込み及び無効化するための処理
手段と 、Ｌ１次キャッシュ内のキャッシュラインの状
態を示すステートの情報を得るための手段を設けたこと
により、Ｌ１キャッシュに対して無効化の処理が要求さ
れる前の状態にすることが可能となった。

【００４８】Ｌ２キャッシュ1101aのキャッシュライン
に対して無効化処理が要求されたとき、Ｌ１キャッシュ
1141aのキャッシュラインの状態を示すステートがＳの
キャッシュラインに対して無効化の処理が要求されたと
きの動作について説明する。レベル２のバス5からＬ２
キャッシュ1101aへキャッシュラインの無効化の要求が
発行されたとき、Ｌ２キャッシュアクセス手段1104aを
経てレベル１のバス4aに無効化の要求が発行される。さ
らにレベル１のバス4aからＬ１キャッシュ1141aへキャ
ッシュラインの無効化の要求が発行される。このときＬ
１キャッシュアクセス手段1142aはＬ１キャッシュ1141a
へアドレス を送り、Ｌ１キャッシュ1141a からＬ１の
Ｓ出力信号1144aにキャッシュラインの状態を示すステ
ートがＳであるので論理「１」が出力される。またＬ１
キャッシュアクセス手段1141aはキャッシュラインの状
態を示すステートをＩに変えるための要求を発行し、ア
ドレスにより指定されたＬ１キャッシュ1141a内のキャ
ッシュラインはＬ１キャッシュアクセス手段1141aによ
りキャッシュラインの状態を示すステートをＩに変更さ
れる。レジスタ1125a,1125bはＬ２キャッシュアクセス
手段1104aからアドレス1121aを入力する。無効化検知手
段1102aはレベル２のバス5 からの無効化要求を検知し
論理「１」を出力する。無効化検知手段1102aとＬ１の
Ｓ出力信号1144aからともに論理「１」を入力したＡＮ
Ｄゲート1148aは論理「１」を読み込み要求手段1124a
に対して出力する。ＡＮＤゲート1148aから論理「１」
を入力した読み込み要求手段1124aはレジスタ1125a,112
5bからアドレスを入力し、レベル２のバス5に読み込み
要求を出力する。レベル２のバス5に発行された読み込
み要求に従いＬ２キャッシュシステム2bまたは主記憶3
からデータがレベル２のバス5に送られ、Ｌ２キャッシ
ュアクセス手段1104a及びレベル１のバス4aを経てＬ１
キャッシュ1141aにそのデータの書き込みを行い、キャ
ッシュの状態を示すステートをＩからＳに変更される。
以上のようにキャッシュラインの無効化処理要求が発行
されたことを検知する手段と、キャッシュラインを読み
込むための処理手段と、Ｌ１次キャッシュ内のキャッシ
ュラインの状態を示すステートの情報を得るための手段
を設けたことにより、Ｌ１キャッシュに対して無効化の
処理が要求される前の状態にすることが可能となった。

【００４９】実施の形態５．図８はこの発明の実施の形
態５におけるＬ２キャッシュシステム2a,2bの内部の構
成図であり、図において1101a,1101bはＬ２キャッシ
ュ、1151a,1151bはキャッシュラインに対して読み込み
要求が発行されたことを検知するための読み込み要求検
知手段、1104a,1104bはＬ２キャッシュにデータの読み
書きやキャッシュラインの状態を示すステートの変更を
行うＬ２キャッシュアクセス手段、1121a,1121bはＬ２
キャッシュアクセス手段がレベル１のバス4a,4b 、また
はレベル２のバス5 から取り込んだアドレス、1125a,11
25bはアドレス1121a,1121b を格納するためのレジス
タ、1114a,1114bは自系のキャッシュラインの状態を示
すステートがＭであることを報告するＭ出力信号、1152
a,1152bはＡＮＤゲート、1153a,1153b はレジスタ1125
a,1125bからアドレスを入力し、ＡＮＤゲート1152a,115
2bが論理「１」を出力するとき相手系のＬ２キャッシュ
システム2a,2b及び主記憶3に対してキャッシュラインの
無効化処理を要求するためにレベル２のバス5に要求を
発行する無効化要求手段である。

【００５０】Ｌ２キャッシュ1101aにおいてキャッシュ
ラインの状態を示すステートがＭのキャッシュラインに
対して読み込みの処理が要求されたときの動作について
説明する。レベル２のバス5からＬ２キャッシュ1101aへ
キャッシュラインの読み込みの要求が発行されたとき、
Ｌ２キャッシュアクセス手段1104aはＬ２キャッシュ110
1aへアドレスを送り、Ｌ２キャッシュ1101aからＭ出力
信号1114aにキャッシュラインの状態を示すステートが
Ｍであるので論理「１」が出力される。キャッシュライ
ンの読み込み処理が行われた後、Ｌ２キャッシュアクセ
ス手段1104aはキャッシュラインの状態を示すステート
をＳに変えるための要求を発行し、アドレスにより指定
されたＬ２キャッシュ1101a内のキャッシュラインはＬ
２キャッシュアクセス手段1104aによりキャッシュライ
ンの状態を示すステートをＳに変更される。レジスタ11
25a,1125bはＬ２キャッシュアクセス手段1104aからアド
レス1121aを入力する。読み込み要求検知手段1151aはレ
ベル２のバス5からの読み込み要求を検知し論理「１」
を出力する。読み込み要求検知手段1151aとＭ出力信号1
114a からともに論理「１」を入力したＡＮＤゲート115
2aは論理「１」を無効化要求手段1153aに対して出力す
る。ＡＮＤゲート1152aから論理「１」を入力した無効
化要求手段1153aはレジスタ1125a,1125bからアドレスを
入力し、レベル２のバス5に無効化要求を出力する。レ
ベル２のバス5に発行された無効化要求に従いＬ２キャ
ッシュシステム2b及び主記憶3に対してキャッシュライ
ンの無効化処理が要求され、その後、キャッシュシステ
ム２ａのキャッシュラインの状態を示すステートをＳか
らＭに変更する。以上のようにキャッシュラインの読み
込み要求が発行されたことを検知する手段と、キャッシ
ュラインを無効化するための処理手段を設けたことによ
り、Ｌ２キャッシュに対して読み込み処理が要求される
前の状態にすることが可能となった。

【００５１】実施の形態６．図９はこの発明の実施の形
態６におけるキャッシュシステムの構成図である。この
システムはＭＥＳＩプロトコルで制御される<Ｎ−１>次
キャッシュ システム1a,1b,1cとＮ次キャッシュシステ
ム2aとそれをつなぐレベル< Ｎ−１>バス4aからなるＡ
系クラスタがある。また、ＭＥＳＩプロトコルで制御さ
れる<Ｎ−１>次キャッシュシステム1d,1e,1fとＮ次キャ
ッシュシステム2b とそれをつなぐレベル<Ｎ−１>バス4
bからなるＢ系クラスタがある。Ａ系クラスタとＢ系ク
ラスタとメモリ3とそれらをつなぐレベル Ｎバス5によ
って構成されるシステムである。以下、実施の形態６で
は、Ｎ＝２として１次キャッシュシステム，２次キャッ
シュシステムとして例にあげる。

【００５２】図10は２次キャッシュシステム2a,2bの構
成図であり、無効化検知手段3120と読み込み要求手段11
24,L2キャッシュ1101を具備する。無効化検知手段3120
はL2キャッシュ1101ラインステータスを3121を通して入
力する。図11は無効化検知手段3120の回路図とL2キャッ
シュ1101の構成図である。図12は読み込み要求手段3130
の回路図である。図12において無効化検知手段回路3120
ではレベル２バス5よりアドレス3221と、トランザクシ
ョンがキャッシュライン無効化要求をするトランザクシ
ョンかどうかのトランザクションリクエスト情報3228が
入力され、無効化要求し読み込み要求リクエスト信号
「REQ信号」3334を入力する。

【００５３】無効化要求トランザクション検出回路3229
はトランザクションリクエスト情報3228内から無効化要
求トランザクションであることを検出し3231を有意にす
る。キャッシュラインのステータスの情報を持つレジス
タ3223はアドレス3221によって、該当するアドレスのス
テータスを比較器 3227へ出力する。比較器3227はステ
ータスの情報を持つレジスタ3223からでたステータス
が、無効化ステート（Ｉステート）以外かどうか比較す
る。ＩステートでないＭ，Ｓ，Ｅステートの場合、無効
化要求トランザクションを示す信号3231が有意のとき無
効化検知信号ラッチ3230を通り、無効化検知信号3128を
有意にする。本来はレベルＮバスと無効化検知手段312
0，L2キャッシュ1101，読み込み要求手段3130の間にバ
スインタフェース回路が存在しドライバ、レシーバが存
在するが、説明の都合上省略した。

【００５４】読み込み要求手段3130の回路図では、アド
レスレジスタ3331とリクエストラッチ3332を持つ。入力
のアドレス3221はレベル２バス5より入力され、無効化
検知信号3128，バス信号3333を入力とする、出力はREQ
信号3334とアドレスを出力する。アドレスレジスタ3331
は無効化検知信号3128が有意に変化するときアドレスを
取り込むレジスタである。

【００５５】次に動作について説明する。Ａ系２次キャ
ッシュシステム2aがメモリ3と同じデータが書かれてお
り、Ｂ系２次キャッシュシステム2bにも同じデータがあ
るばあい（2a,2bともにＳステート）を例にする。１次
キャッシュシステム1aがデータ書き込みしたとする。こ
のときＡ系２次キャッシュシステム2aはキャッシュ内容
を無効化（Ｉステート）しなければならない。このとき
トランザクションリクエスト情報3228にはキャッシュラ
インの無効化要求トランザクションであることが伝えら
れ、無効化要求トランザクション検出回路3229で検出さ
れる。アドレス3221により該当するキャッシュラインの
ステータスが比較器3227へ送られる。比較器3227でキャ
ッシュのラインのステートで無効化する必要があるかど
うか比較する。無効化する必要があれば、無効化検知信
号3128が有意になる。

【００５６】有意になった無効化検知信号3128は無効化
要求されて読み込み要求をするアドレスをアドレスレジ
スタ3331にラッチするのに使われる。これをリクエスト
可能時に有意になる、バス信号3333が有意になると、読
み込み要求を行なうリクエスト信号「REQ 信号」3334を
有効にする。有効になった「REQ 信号」3334はバス信号
3333をラッチするクロックに同期したリクエストラッチ
3332のリセット入力につながり、「REQ信号」をディア
サートする。また、無効化検知信号の出力3128もその信
号のラッチ3230のリセット入力に「REQ 信号」3334がつ
ながり無効検知信号をディアサートする。上記実施例の
キャッシュシステムは、他系によるキャッシュ無効化要
求が行なわれると直ちにデータの読み込み要求を行な
う。

【００５７】実施の形態７．図９はこの発明の実施の形
態７におけるキャッシュシステムの構成図でもある。以
下、実施の形態７では、Ｎ＝２として１次キャッシュシ
ステム，２次キャッシュシステムとして例にあげる。図
１３は実施の形態７における２次キャッシュシステム2
a,2bの構成図である。２次キャッシュシステム2a,2bは
実施の形態６と同様の無効化検知手段3120と、読み込み
要求手段3130を具備する。また加えてバス監視手段3440
を具備する。

【００５８】図14はバス監視手段3440の回路図である。
入力にはリクエスト可能時に有意となるバス信号3541，
読み込み要求を遅延させるためのカウント基準値3542，
トランザクションリクエスト要求信号REQ3549，トラン
ザクションの終了を示すTF信号3550を用いる。出力には
読み込み要求手段3130に読み込み要求の実行を開始させ
るための信号3333をバス信号として出力する。

【００５９】動作について説明する。例えば、トランザ
クションで、トランザクションの要求時にREQ信号3549
が、終了時にTF信号3550がアサートされるものとする。
3546〜3548でアップダウンカウンタを構成している。リ
クエストカウンタ3546はトランザクションリクエスト要
求信号REQ3549またはトランザクション終了のTF信号355
0が有意となる場合に更新される。アキュームレータ354
7はREQ信号3549、TF信号3550を選択条件とするセレクタ
3548の出力とリクエストカウンタ3546を加算する。セレ
クタ3548が加算する値は、REQ信号3549がアサートされ
ると１加算し、TF信号3550がアサートされると１減算す
る。リクエストカウンタ値は固定的に決められたカウン
タ基準値3542と比較器3545で比較し、基準値以下であれ
ば比較器3545の出力（読み込み要求イネーブル）を有意
にする。またバス信号3541がアサートされると、リクエ
ストできるタイミングであることを検知し読み込み要求
手段3130にバス信号3333を出力する。

【００６０】無効化検知手段3120で無効化が検知され読
み込み要求が発行されるタイミングでトランザクション
が多く発生しバスがビジー状態であるようなとき、つま
りリクエストカウンタが次々に加算され、カウンタ基準
値以上のトランザクションリクエストがあるとき読み込
み要求の発行は待たされる。

【００６１】次にトランザクションが終了し、TF信号35
50がアサートされるとリクエストカウンタは減算され、
カウンタ基準値以下となると、再読み込み要求の発行が
開始される。このようにバス監視手段3440を具備するこ
とで、バスのトラヒックを分散させ読み込み要求を可能
にできる。

【００６２】実施の形態８．図９はこの発明の実施の形
態８におけるキャッシュシステムの構成図でもある。以
下、実施の形態８では、Ｎ＝２として１次キャッシュシ
ステム，２次キャッシュシステムとして例にあげる。図
15は実施の形態８における２次キャッシュシステムであ
る。２次キャッシュシステムは実施の形態７と同様な無
効化検知手段3120，読み込み要求手段3130，バス監視手
段3440を具備する。また加えて読み込み要求遅延基準変
更回路3650とカウンタ基準値生成回路3660を具備する。

【００６３】図16は読み込み要求遅延基準変更回路3650
の構成図である。入力にはカウンタ基準値格納レジスタ
ラッチイネーブル信号3753，カウンタ基準値設定信号37
52を入力し、カウンタ基準値3542を出力する。

【００６４】図17はカウンタ基準値生成回路3660を示す
構成図である。カウンタ基準値生成回路3660は実施例と
して、ローテートするアップカウンタ（レジスタで構
成）の出力をもとにカウンタ基準値を生成する場合につ
いて述べる。レジスタ3861は出力値に１を加算する加算
器3863の出力を入力とする。3862は加算出力をレジスタ
に取り込むイネーブル信号である。つまりカウントアッ
プイネーブル信号である。3864はレジスタ出力をカウン
タ基準値にデーコードするカウンタ基準値デコーダであ
るその出力は3752に出力される。

【００６５】次に動作について述べる。レジスタ3861の
出力値はカウントアップイネーブル信号3862が有意とな
ると、１加算された値がカウンタ基準値デコーダ3864に
入力される。デコーダ3864によってデコードされたカウ
ンタ基準値は基準値設定信号3752に伝わる。カウンタ基
準値格納レジスタラッチイネーブル信号3753が有意とな
るときカウンタ基準値格納レジスタに取り込まれ、カウ
ンタ基準値出力3542に出力される。この値がバス監視手
段で読み込み要求を遅延する基準となる。

【００６６】カウントアップイネーブル信号3862を例え
ば自系キャッシュシステムによるリクエスト信号に接続
したとする。またカウンタ基準値格納レジスタラッチイ
ネーブル信号3753も、同リクエスト信号の１サイクルお
くれ信号に接続すれば、自系キャッシュシステムのリク
エストによって読み込み要求を遅延する基準値を変更す
ることが可能である。このようにして、他系キャッシュ
システムとの間で読み込み要求のリクエスト優先順位を
動的に変化させることが可能である。

【００６７】実施の形態９．図９はこの発明の実施の形
態９におけるキャッシュシステムの構成図でもある。以
下、実施の形態９では、Ｎ＝２として１次キャッシュシ
ステム，２次キャッシュシステムとして例にあげる。図
13に実施の形態９における２次キャッシュシステムの構
成図を示す。図18はバス監視手段の実現回路例である。
インバータ3970はバス上にデータが転送中であることを
示すBBSY信号3975が無効である時有意になる。レジスタ
3971は加算器3978で１加算された値をクロック3976と同
期し、バス上にデータがドライブされていない時に取り
込む。つまりBBSY信号のディアサートをイネーブル条件
とするタイマである。バスビジー基準値格納レジスタ39
72は、ある一定の間BBSY信号がバス上に出ていないこと
を観測するための時間を規定するためのレジスタであ
る。バスビジー基準値の設定は、バス監視手段3440の外
部からバスビジー基準値3977として入力し設定する。比
較器3973はバスビジー基準値格納レジスタ出力3972とレ
ジスタの出力3971を比較し、タイマ値が基準値より大き
い時有意に出力する。リクエストが出せる状態を示すバ
ス信号3974と比較器 3973 の出力との論理積を読み込み
要求手段1124のバス信号3333の入力とし、バスがビジー
状態の時に読み込み要求を遅延させることができる。

【００６８】実施の形態１０．実施の形態３における図
４の1114a、1114bが自系のキャッシュラインの状態を示
すステートがＥであるとき有意になるＥ出力信号の場合
であり、無効化される前のＥステートの状態にすること
ができる。

【００６９】実施の形態１１．実施の形態４における図
５、図６、図７の1143a、1143bが自系のキャッシュライ
ンの状態を示すステートがＥであるとき有意になるＥ出
力信号の場合であり、無効化される前のＥステートの状
態にすることができる。

【００７０】実施の形態１２．実施の形態５における図
８の1143a、1143bが自系のキャッシュラインの状態を示
すステートがＥであるとき有意になるＥ出力信号の場合
であり、無効化される前のＥステートの状態にすること
ができる。

【００７１】実施の形態１３．実施の形態４における図
５、図６、図７の1144a、1144bが自系のキャッシュライ
ンの状態を示すステートがＥであるとき有意になるＥ出
力信号の場合であり、主記憶からのデータの読み込みを
要求することにより無効化される前のＥステートの状態
にすることができる。

【００７２】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。

【００７３】有効であったキャッシュラインのステート
が何らかの理由で変更または無効化されたときに、その
キャッシュラインのアドレスを上記記憶手段に格納し、
後に上記記憶手段に格納されたアドレスを用いて変更ま
たは無効化される前のステートにそのキャッシュライン
を取り戻す構成にしたので、キャッシュラインのステー
トが変更または無効化される前の状態にすることがで
き、あたかも上記ステートの変更または無効化が発生し
なかったように制御できる。

【００７４】また、ＭＥＳＩプロトコルにより制御され
るキャツシュメモリにおいて、有効であったキャッシュ
ラインのステートが何らかの理由で変更または無効化さ
れたときに、そのキャッシュラインのアドレスを上記記
憶手段に格納し、後に上記記憶手段に格納されたアドレ
スを用いて変更または無効化される前のステートにその
キャッシュラインを取り戻す構成にしたので、キャッシ
ュラインのステートが変更または無効化される前の状態
にすることができ、あたかも上記ステートの変更または
無効化が発生しなかったように制御できる。

【００７５】さらに、セットアソシアティブ構造である
キャツシュメモリにおいて、有効であったキャッシュラ
インのステートが何らかの理由で変更または無効化され
たときに、そのキャッシュラインのアドレスを上記記憶
手段に格納し、後に上記記憶手段に格納されたアドレス
を用いて変更または無効化される前のステートにそのキ
ャッシュラインを取り戻す構成にしたので、キャッシュ
ラインのステートが変更または無効化される前の状態に
することができ、あたかも上記ステートの変更または無
効化が発生しなかったように制御できる。

【００７６】また、新たにデータを格納したいときその
データを格納するキャッシュラインに空きがない場合、
そのデータをキャッシュラインに入れるためにリプレー
スされるキャッシュラインのアドレスを記憶手段に格納
し、上記リプレースされたキャッシュラインと同じセッ
ト中のキャッシュラインが無効化されたとき、上記記憶
手段に格納していたアドレスを用いてデータの読み込み
を行う構成にしたので、一度リプレースされたキャッシ
ュラインのデータを、再び同じセット中のキャッシュラ
インに置くことができる。

【００７７】さらにまた、キャッシュラインの状態を示
すステートがＭであるキャッシュラインが存在した場合
上記記憶手段に格納していたアドレスを用いてデータの
読み込みを行うことを抑止しＭでなければ読み込むこと
を行う構成にしたので、Ｍであるキャッシュラインが存
在した場合にはそのステートを変更しないままにするこ
とができる。

【００７８】また、キャッシュラインの状態を示すステ
ートがＳのキャッシュラインに対して無効化処理が行わ
れキャッシュラインの状態を示すステートがＳからＩに
変わったとき、上記キャッシュラインのステートをＳに
戻すために上記キャッシュラインの読み込み処理を行う
構成にしたので、無効化の処理が行われる前のＳステー
トの状態にすることができる。

【００７９】さらに、キャッシュラインの状態を示すス
テートがＭのキャッシュラインに対して無効化処理が行
われキャッシュラインの状態を示すステートがＭからＩ
に変わったとき、上記キャッシュラインのステートをＭ
に戻すために上記キャッシュラインの読み込み及び他系
のキャッシュラインに対して無効化処理を要求する構成
にしたので、無効化の処理が行われる前のＭステートの
状態にすることができる。

【００８０】また、Ｎ次キャッシュのキャッシュライン
に対して無効化処理が行われたとき、上記Ｎ次キャッシ
ュに接続された＜Ｎー１＞次キャッシュのキャッシュラ
インの状態を示すステートがＭからＩに変わる場合、上
記＜Ｎー１＞次キャッシュのキャッシュラインのステー
トをＭに戻すために上記キャッシュラインの読み込み及
び他系のＮ次キャッシュに対して無効化処理を要求する
構成にしたので、＜Ｎー１＞次キャッシュにおいて無効
化の処理が行われる前のＭステートの状態にすることが
できる。また、上記ステートがＳからＩに変わる場合、
上記＜Ｎー１＞次キャッシュのキャッシュラインのステ
ートをＳに戻すために上記キャッシュラインの読み込み
処理を行う構成にしたので、＜Ｎー１＞次キャッシュに
おいて無効化の処理が行われる前のＳステートの状態に
することができる。

【００８１】さらにまた、キャッシュラインの状態を示
すステートがＭのキャッシュラインに対して読み込み処
理が行われキャッシュラインの状態を示すステートがＭ
からＳに変わったとき、上記キャッシュラインのステー
トをＭに戻すために他系のキャッシュラインに対して無
効化処理を要求する構成にしたので、読み込み処理が行
われる前のＭステートの状態にすることができる。

【００８２】また、本発明のキャッシュシステムは、キ
ャッシュラインの無効化要求検知手段によって、キャッ
シュラインの無効化要求が行なわれると、データの読み
込み要求手段によって、データを読み込みを完了させて
おくことが出来るので、その直後に再びアクセス要求が
あった際にデータ転送によるオーバヘッドが存在せず、
システム全体として効率よくデータを共有できる。

【００８３】さらに、バス監視手段がバスの状態を監視
し、トラヒックが低負化状態のときにデータの読み込み
要求を行なうので、アクセス要求があった際にデータ転
送によるオーバヘッドが存在せず、システム全体として
効率よくデータを共有できる効果を実現できる。

【００８４】また、バス監視手段がバスの状態を監視
し、トラヒックが低負化状態のときにデータの読み込み
要求及び無効化要求を行なうので、データ転送によるオ
ーバヘッドが存在せず、システム全体として効率よくキ
ャッシュラインのステートをＭに戻すことができる。

【００８５】さらにまた、バス上のトランザクションの
リクエスト数をカウントし、予め設定した基準値と比較
することによりトランザクションの負荷状態に応じて、
データの読み込み要求の発行を遅延させることができ
る。

【００８６】また、バス上のトランザクションのリクエ
スト数をカウントし、設定した基準値を任意に変更する
ことによりトランザクションの負荷状態に応じて柔軟
に、データの読み込み要求の発行を遅延させることがで
きる。

【００８７】さらに、バス上のトランザクションのリク
エスト数をカウントすることにより、設定した基準値が
トランザクションの負荷状態に応じて動的に変化するこ
とにより、データの読み込み要求の発行を遅延させるこ
とができる。

【００８８】また、バス監視手段がバス上のデータ転送
中であることを示す信号を監視し、トラヒックが低負化
状態のときにデータの読み込み要求及び無効化要求を行
なうので、システム全体として効率よくデータ転送を行
うことができる。

【００８９】さらにまた、キャッシュラインの状態を示
すステートがＥのキャッシュラインに対して無効化処理
が行われキャッシュラインの状態を示すステートがＥか
らＩに変わったとき、上記キャッシュラインのステート
をＥに戻すために主記憶からのデータの読み込みを要求
する構成にしたので、無効化の処理が行われる前のＥス
テートの状態にすることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１、２、３を示すシス
テム構成図である。

【図２】 この発明の実施の形態１を示す構成図であ
る。

【図３】 この発明の実施の形態２を示す構成図であ
る。

【図４】 この発明の実施の形態３を示す構成図であ
る。

【図５】 この発明の実施の形態４を示すシステム構成
図である。

【図６】 この発明の実施の形態４を示す構成図であ
る。

【図７】 この発明の実施の形態４を示す構成図であ
る。

【図８】 この発明の実施の形態４を示す構成図であ
る。

【図９】 この発明の実施の形態５、６、７、８、９を
示すシステム構成図である。

【図１０】 この発明の実施の形態６を示す構成図であ
る。

【図１１】 この発明の実施の形態６を示す回路図であ
る。

【図１２】 この発明の実施の形態６を示す回路図であ
る。

【図１３】 この発明の実施の形態７を示す構成図であ
る。

【図１４】 この発明の実施の形態７を示す回路図であ
る。

【図１５】 この発明の実施の形態８を示す構成図であ
る。

【図１６】 この発明の実施の形態８を示す回路図であ
る。

【図１７】 この発明の実施の形態８を示す回路図であ
る。

【図１８】 この発明の実施の形態９を示す回路図であ
る。

【図１９】 この発明の従来のキャッシュシステムを示
すシステム構成図である。

【図２０】 この発明の従来のキャッシュシステムを示
すブロック図である。

【図２１】 この発明の従来のキャッシュシステムを示
すシステム構成図である。

【符号の説明】

１ キャッシュシステム、２ キャッシュシステム、３
主記憶、1101 キャッシュメモリ、1141 キャッシュ
メモリ、1001 リクエスト信号、1102 無効化検知手
段、3120 無効化検知手段、1103 読み込み要求手段、
1124 読み込み要求手段、3130 読み込み要求手段、11
05 記憶手段、1125 記憶手段、1109 判断手段、1123
判断手段、1147、1148 判断手段、1152 判断手段、
1113 Ｍ入力信号、1114 Ｍ出力信号、1143 Ｍ出力信
号、1122 Ｓ出力信号、1144 Ｓ出力信号、1104 アク
セス手段、1142 アクセス手段、1132 読み込み及び無
効化要求手段、1151 読み込み要求検知手段、1153 無
効化要求手段、3440 バス監視手段

フロントページの続き (72)発明者 近江谷 康人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 主記憶に接続された複数のプロセッサに
   それぞれ設けられたキャッシュメモリにおいて、リプレ
   ースされる上記キャッシュメモリ上のアドレスを格納す
   る記憶手段を備え、リプレースされたキャッシュメモリ
   のステートが変更または無効化されたとき上記格納され
   たアドレスに基づいてそのキャッシュメモリを変更また
   は無効化される前のステートに戻すことを特徴とするキ
   ャッシュシステム。
2. 【請求項２】 上記複数のプロセッサにおけるキャツシ
   ュメモリを制御する方式がＭＥＳＩプロトコルであるこ
   とを特徴とする請求項１記載のキャッシュシステム。
3. 【請求項３】 上記キャツシュメモリがセットアソシア
   ティブ構造であることを特徴とする請求項１または請求
   項２記載のキャッシュシステム。
4. 【請求項４】 主記憶に接続された複数のプロセッサに
   それぞれ設けられＭＥＳＩプロトコルにより制御される
   キャッシュメモリ、このキャッシュメモリを構成するキ
   ャッシュラインがリプレースされたときそのリプレース
   されたアドレスを格納する記憶手段、この記憶手段に格
   納されたアドレスと無効化要求のあったアドレスとが一
   致したとき有意となる判断手段、この判断手段が有意と
   なりかつ無効化検知手段により無効化要求が有意になっ
   たとき上記リプレースされたアドレスに対応する他の上
   記キャッシュメモリ又は上記主記憶のデータを読み込む
   読み込み要求手段を備えたことを特徴とするキャッシュ
   システム。
5. 【請求項５】 上記判断手段が有意となりかつ無効化検
   知手段により無効化要求が有意になったとき、その無効
   化要求のあったアドレスの他のプロセッサ上のキャッシ
   ュメモリでのステートの情報を得るためのリクエスト信
   号を出力し、上記読み込み要求手段にＭ入力信号が入力
   されたときは、読み込むことを抑止することを特徴とす
   る請求項４記載のキャッシュシステム。
6. 【請求項６】 主記憶に接続された複数のプロセッサに
   それぞれ設けられＭＥＳＩプロトコルにより制御される
   キャッシュメモリ、このキャッシュメモリを構成するキ
   ャッシュラインに対する無効化要求があったとき有意な
   信号を出力する無効化検知手段、無効化要求があったア
   ドレスを記憶手段に格納するとともに上記キャッシュメ
   モリに対してそのアドレスに対応するキャッシュライン
   のステートがＳであるとき有意になるＳ出力信号を出力
   させその後上記アドレスに対応する自己のキャッシュラ
   インのステートを無効化するアクセス手段、上記無効化
   検知手段から出力される有意な信号と上記キャッシュメ
   モリから出力されるＳ出力信号とを入力する判断手段、
   この判断手段が有意になったとき上記アドレスのデータ
   を読み込む読み込み要求手段を備えたことを特徴とする
   キャッシュシステム。
7. 【請求項７】 主記憶に接続された複数のプロセッサに
   それぞれ設けられＭＥＳＩプロトコルにより制御される
   キャッシュメモリ、このキャッシュメモリを構成するキ
   ャッシュラインに対する無効化要求があったとき有意な
   信号を出力する無効化検知手段、無効化要求があったア
   ドレスを記憶手段に格納するとともに上記キャッシュメ
   モリに対してそのアドレスに対応するキャッシュライン
   のステートがＭであるとき有意になるＭ出力信号を出力
   させその後上記アドレスに対応する自己のキャッシュラ
   インのステートを無効化するアクセス手段、上記無効化
   検知手段から出力される有意な信号と上記キャッシュメ
   モリから出力されるＭ出力信号とを入力する判断手段、
   この判断手段が有意になったとき上記アドレスのデータ
   を読み込みその後他の上記キャッシュメモリ及び上記主
   記憶に対して上記アドレスに対応するキャッシュライン
   の無効化を要求する読み込み及び無効化要求手段を備え
   たことを特徴とするキャッシュシステム。
8. 【請求項８】 主記憶に接続されＭＥＳＩプロトコルに
   より制御されるキャッシュメモリから構成される複数の
   第一のキャッシュシステム、この第一のキャッシュシス
   テムに包含されＭＥＳＩプロトコルにより制御されるキ
   ャッシュメモリから構成される複数の第二のキャッシュ
   システムからなる階層構造のキャッシュシステムにおい
   て、上記第一又は第二のキャッシュシステムを構成する
   キャッシュラインに対する無効化要求があったとき有意
   な信号を出力する無効化検知手段、無効化要求があった
   アドレスを記憶手段に格納するとともにその無効化要求
   を上記第二のキャッシュシステムに送信する第一のアク
   セス手段、この第一のアクセス手段からの信号を受信し
   上記第二のキャッシュシステムを構成するキャッシュメ
   モリに対して上記アドレスに対応するキャッシュライン
   のステートがＳであるとき有意になるＳ出力信号又はそ
   のステートがＭであるとき有意になるＭ出力信号を出力
   させ、その後上記アドレスに対応する上記第二のキャッ
   シュシステムのキャッシュラインのステートを無効化す
   る第二のアクセス手段、上記無効化検知手段から出力さ
   れる有意な第一の信号と上記Ｓ出力信号とを入力する第
   一の判断手段、上記無効化検知手段から出力される有意
   な第二の信号と上記Ｍ出力信号とを入力する第二の判断
   手段、上記第一の判断手段が有意になったとき上記アド
   レスのデータを読み込む読み込み要求手段、上記第二の
   判断手段が有意になったとき上記アドレスのデータを読
   み込みその後他の上記第一又は第二のキャッシュシステ
   ム及び上記主記憶に対して上記アドレスに対応するキャ
   ッシュラインの無効化を要求する読み込み及び無効化要
   求手段を備えたことを特徴とするキャッシュシステム。
9. 【請求項９】 主記憶に接続された複数のプロセッサに
   それぞれ設けられＭＥＳＩプロトコルにより制御される
   キャッシュメモリ、このキャッシュメモリを構成するキ
   ャッシュラインに対する読み込み要求があったとき有意
   な信号を出力する読み込み要求検知手段、読み込み要求
   があったアドレスを記憶手段に格納するとともに上記キ
   ャッシュメモリに対してそのアドレスに対応するキャッ
   シュラインのステートがＭであるとき有意になるＭ出力
   信号を出力させ読み込み処理後上記アドレスに対応する
   自己のキャッシュラインのステートをＳに変更するアク
   セス手段、上記読み込み要求検知手段から出力される有
   意な信号と上記キャッシュメモリから出力されるＭ出力
   信号とを入力する判断手段、この判断手段が有意になっ
   たとき他の上記キャッシュメモリ及び上記主記憶に対し
   て上記アドレスに対応するキャッシュラインの無効化を
   要求する無効化要求手段を備え、無効化後自己のキャッ
   シュラインのステートを元に戻すことを特徴とするキャ
   ッシュシステム。
10. 【請求項１０】 主記憶に接続された複数のプロセッサ
    にそれぞれ設けられＭＥＳＩプロトコルにより制御され
    るキャッシュメモリ、このキャッシュメモリを構成する
    キャッシュラインに対する無効化要求があったとき上記
    キャッシュメモリから出力される無効化要求があったキ
    ャッシュラインのステートがＭ又はＳ又はＥのとき有意
    な信号を出力する無効化検知手段、この無効化検知手段
    から有意な信号が出力されたとき上記無効化要求のあっ
    たキャッシュラインのアドレスのデータを読み込む読み
    込み要求手段を備えたことを特徴とするキャッシュシス
    テム。
11. 【請求項１１】 データを取り込むバスの状態を監視す
    るバス監視手段を備え、バスがアイドル状態又はバスト
    ラフィックが低負荷状態のときデータの読み込みを行な
    うことを特徴とする請求項４又は請求項６又は請求項７
    又は請求項８又は請求項１０記載のキャッシュシステ
    ム。
12. 【請求項１２】 データを取り込むバスの状態を監視す
    るバス監視手段を備え、バスがアイドル状態又はバスト
    ラフィックが低負荷状態のときデータの読み込み及びデ
    ータの無効化を行なうことを特徴とする請求項８〜請求
    項１０記載のキャッシュシステム。
13. 【請求項１３】 バス上のトランザクションのリクエス
    ト数をカウントし予め設定したリクエスト基準値以上カ
    ウントされているときは読み込み又は無効化を行なわな
    いことを特徴とする請求項１１又は請求項１２に記載の
    キャッシュシステム。
14. 【請求項１４】 上記リクエスト基準値を任意に設定で
    きることを特徴とする請求項１３記載のキャッシュシス
    テム。
15. 【請求項１５】 上記リクエスト基準値をトランザクシ
    ョンの負荷状況に応じて動的に変化させることを特徴と
    する請求項１３記載のキャッシュシステム。
16. 【請求項１６】 上記バス監視手段がバス上のデータ転
    送中であることを示す信号を監視することを特徴とする
    請求項１１又は請求項１２に記載のキャッシュシステ
    ム。
17. 【請求項１７】 上記Ｓ出力信号とあるのがキャッシュ
    ラインのステートがＥであるとき有意になるＥ出力信号
    であることを特徴とする請求項６又は請求項８に記載の
    キャッシュシステム。