JPH09186607A - データ転送方法及び半導体集積回路装置 - Google Patents
データ転送方法及び半導体集積回路装置Info
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- JPH09186607A JPH09186607A JP7354035A JP35403595A JPH09186607A JP H09186607 A JPH09186607 A JP H09186607A JP 7354035 A JP7354035 A JP 7354035A JP 35403595 A JP35403595 A JP 35403595A JP H09186607 A JPH09186607 A JP H09186607A
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Abstract
(57)【要約】
【課題】データの転送時にビツトの変化回数が多いため
に消費電力が多かつた。 【解決手段】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送時、上記第１の地点に
おいて、上記第１のデータを予測したデータである予測
データを作成し、上記第１のデータから上記予測データ
を減算したデータである差分データを作成し、上記差分
データの最上位ビツトの値により、上記差分データの最
上位ビツト以外のビツトを反転して第２の地点へ出力す
るか、又はそのまま第２の地点へ出力するかを決定す
る。このように差分を送ることにより、送るデータ値を
小さくでき、各ビツトの変化回数を少なくでき、消費電
力の低減を実現できるデータ転送方法を実現できる。
に消費電力が多かつた。 【解決手段】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送時、上記第１の地点に
おいて、上記第１のデータを予測したデータである予測
データを作成し、上記第１のデータから上記予測データ
を減算したデータである差分データを作成し、上記差分
データの最上位ビツトの値により、上記差分データの最
上位ビツト以外のビツトを反転して第２の地点へ出力す
るか、又はそのまま第２の地点へ出力するかを決定す
る。このように差分を送ることにより、送るデータ値を
小さくでき、各ビツトの変化回数を少なくでき、消費電
力の低減を実現できるデータ転送方法を実現できる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）第１の実施例（図１〜図６） （１−１）データ転送方法 （１−２）回路構成（図１） （１−２−１）送出側の回路構成（図１〜図３） （１−２−２）受信側の回路構成（図１及び図２） （１−３）転送例（図３〜図６） （２）第２の実施例（図７及び図８） （２−１）データ転送方法 （２−２）回路構成（図７） （２−３）転送例（図８） （３）他の実施例（図９） 発明の効果
【０００２】
【発明の属する技術分野】本発明はＬＳＩ（Large Scal
e Integrated circuit）内部の各ブロツク間でデータを
転送する場合に適用して好適なものである。
e Integrated circuit）内部の各ブロツク間でデータを
転送する場合に適用して好適なものである。
【０００３】
【従来の技術】ＬＳＩを構成する内部ブロツク間のデー
タ転送は、多くの場合、図１０又は図１１に示す形態の
いづれかに分類することができる。すなわち図１０に示
すように、第１の処理ブロツク１内で計算された８ビツ
トのデータＡ［７：０］を第２の処理ブロツクに直接転
送するという形態か、図１１に示すように、第１の処理
ブロツク１内で計算された８ビツトのデータＡ［７：
０］をメモリ３を経由して第２の処理ブロツク２に転送
するといつた形態に分類することができる。なお図１１
では出力バツフア１Ｂ及び入力バツフア２Ｂの段数を省
略して１個で説明しているが、実際には図１０と同様そ
れぞれ８個のバツフアでなる。また演算回路１Ａ及び２
Ａにおいて各種論理演算がされるものとする。
タ転送は、多くの場合、図１０又は図１１に示す形態の
いづれかに分類することができる。すなわち図１０に示
すように、第１の処理ブロツク１内で計算された８ビツ
トのデータＡ［７：０］を第２の処理ブロツクに直接転
送するという形態か、図１１に示すように、第１の処理
ブロツク１内で計算された８ビツトのデータＡ［７：
０］をメモリ３を経由して第２の処理ブロツク２に転送
するといつた形態に分類することができる。なお図１１
では出力バツフア１Ｂ及び入力バツフア２Ｂの段数を省
略して１個で説明しているが、実際には図１０と同様そ
れぞれ８個のバツフアでなる。また演算回路１Ａ及び２
Ａにおいて各種論理演算がされるものとする。
【０００４】
【発明が解決しようとする課題】ところでかかるデータ
転送は伝送路である各配線の電荷を充放電することによ
つてなされているため、演算回路１Ａの処理結果をその
まま転送する現在の方法では各配線の充放電回数が多
く、転送の際に多くの電力が失われて消費電力が大きく
なるのを避け得なかつた。これを図１２及び図１３の例
を用いて説明する。なお図１２及び図１３の縦軸は、各
時刻ｔ、ｔ＋１、ｔ＋２……において演算回路１Ａから
出力されるデータＡ［７：０］の値を表しており、横軸
は各時刻における各ビツトの値を表している。なおデー
タＡ［７：０］が採り得る値は、十進数表現で「 0」か
ら「 255」までの数字である。
転送は伝送路である各配線の電荷を充放電することによ
つてなされているため、演算回路１Ａの処理結果をその
まま転送する現在の方法では各配線の充放電回数が多
く、転送の際に多くの電力が失われて消費電力が大きく
なるのを避け得なかつた。これを図１２及び図１３の例
を用いて説明する。なお図１２及び図１３の縦軸は、各
時刻ｔ、ｔ＋１、ｔ＋２……において演算回路１Ａから
出力されるデータＡ［７：０］の値を表しており、横軸
は各時刻における各ビツトの値を表している。なおデー
タＡ［７：０］が採り得る値は、十進数表現で「 0」か
ら「 255」までの数字である。
【０００５】図１２には、時刻ｔに「63」、時刻ｔ＋１
に「65」、時刻ｔ＋２に「62」、時刻ｔ＋３に「67」、
時刻ｔ＋４に「60」の各値が演算回路１Ａから出力され
る場合の例が示されており、図１３には、時刻ｔに「 1
15」、時刻ｔ＋１に「 120」、時刻ｔ＋２に「 135」、
時刻ｔ＋３に「 127」、時刻ｔ＋４に「 130」、時刻ｔ
＋５に「 124」の各値が演算回路１Ａから出力される場
合の例が示されている。このように時刻ｔ、ｔ＋１、ｔ
＋２……というように時刻が変化するに従つて、各ビツ
トＡ［０］、Ａ［１］……、Ａ［７］の状態も変化し、
図１２の場合には５クロツクの間に６個＋７個＋６個＋
７個の計２６個の変化があり、図１３の場合には６クロ
ツクの間に３個＋８個＋５個＋７個＋７個の計３０個の
変化がある。ところが、図１２及び図１３に示すよう
に、十進数表現で見た値の差は小さくとも２進数表現で
見た各ビツトの変化は多く、各ビツトに対応する配線の
電荷を頻繁に充放電する必要があつた。
に「65」、時刻ｔ＋２に「62」、時刻ｔ＋３に「67」、
時刻ｔ＋４に「60」の各値が演算回路１Ａから出力され
る場合の例が示されており、図１３には、時刻ｔに「 1
15」、時刻ｔ＋１に「 120」、時刻ｔ＋２に「 135」、
時刻ｔ＋３に「 127」、時刻ｔ＋４に「 130」、時刻ｔ
＋５に「 124」の各値が演算回路１Ａから出力される場
合の例が示されている。このように時刻ｔ、ｔ＋１、ｔ
＋２……というように時刻が変化するに従つて、各ビツ
トＡ［０］、Ａ［１］……、Ａ［７］の状態も変化し、
図１２の場合には５クロツクの間に６個＋７個＋６個＋
７個の計２６個の変化があり、図１３の場合には６クロ
ツクの間に３個＋８個＋５個＋７個＋７個の計３０個の
変化がある。ところが、図１２及び図１３に示すよう
に、十進数表現で見た値の差は小さくとも２進数表現で
見た各ビツトの変化は多く、各ビツトに対応する配線の
電荷を頻繁に充放電する必要があつた。
【０００６】本発明は以上の点を考慮してなされたもの
で、データ転送の際に消費される電力が少なくて済むデ
ータ転送方法及びこれを用いた半導体集積回路装置を提
案しようとするものである。
で、データ転送の際に消費される電力が少なくて済むデ
ータ転送方法及びこれを用いた半導体集積回路装置を提
案しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１のデータをＬＳＩ内の第１の
地点から第２の地点に転送するデータ転送方法におい
て、第１の地点において、第１のデータを予測したデー
タである予測データを作成し、第１のデータから予測デ
ータを減算したデータである差分データを作成し、差分
データの最上位ビツトの値により、差分データの最上位
ビツト以外のビツトを反転して第２の地点へ出力する
か、又はそのまま第２の地点へ出力するかを決定するす
るようにする。このように差分を送ることにより、送る
データ値を小さくでき、各ビツトの変化回数を少なくで
き、消費電力の低減を実現できる。
め本発明においては、第１のデータをＬＳＩ内の第１の
地点から第２の地点に転送するデータ転送方法におい
て、第１の地点において、第１のデータを予測したデー
タである予測データを作成し、第１のデータから予測デ
ータを減算したデータである差分データを作成し、差分
データの最上位ビツトの値により、差分データの最上位
ビツト以外のビツトを反転して第２の地点へ出力する
か、又はそのまま第２の地点へ出力するかを決定するす
るようにする。このように差分を送ることにより、送る
データ値を小さくでき、各ビツトの変化回数を少なくで
き、消費電力の低減を実現できる。
【０００８】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【０００９】（１）第１の実施例 （１−１）データ転送方法 この実施例では、過去のデータに基づいて予測された予
測データと実際に転送するデータとの差分を求め、当該
差分データのみを転送することにより各ビツトの時間変
化を減らすことを基本構成としている。続いてこれを実
現する各回路の構成及び動作を説明する。
測データと実際に転送するデータとの差分を求め、当該
差分データのみを転送することにより各ビツトの時間変
化を減らすことを基本構成としている。続いてこれを実
現する各回路の構成及び動作を説明する。
【００１０】（１−２）回路構成 前項のデータ転送方法を適用したＬＳＩの回路構成を図
１に示す。なお図１では第１及び第２の処理ブロツク１
１及び１２とメモリ３との間で画像データが転送される
ものとする。
１に示す。なお図１では第１及び第２の処理ブロツク１
１及び１２とメモリ３との間で画像データが転送される
ものとする。
【００１１】（１−２−１）送出側の回路構成 まず画像データを出力する第１の処理ブロツク１１の構
成について説明する。この第１の処理ブロツク１１は演
算回路１Ａ、符号化回路１１Ａ及び出力バツフア１Ｂで
なる。さて演算回路１Ａから符号化回路１１Ａに対して
は、時刻ｔ、ｔ＋１、ｔ＋２……において、８ビツトの
画像データＡt ［７：０］、Ａt+1 ［７：０］、Ａt+2
［７：０］……が順に出力される。ここで符号化回路１
１は順次入力される８ビツトの画像データＡ［７：０］
を減算回路１１Ａ１のプラス端子に入力すると共に、予
測値生成回路１１Ａ２に入力する。この予測値生成回路
１１Ａ２が過去に入力されて来た値を使つて現在のデー
タを予測する回路である。この例では図２に示すように
単位遅延素子を用いる。これは画像データの場合相関が
非常に高いためである。これにより予測値生成回路１１
Ａ２からは１つ前のデータが予測データとして出力され
ることになる。なお予測データは、減算回路１１Ａ１の
マイナス端子に入力される。
成について説明する。この第１の処理ブロツク１１は演
算回路１Ａ、符号化回路１１Ａ及び出力バツフア１Ｂで
なる。さて演算回路１Ａから符号化回路１１Ａに対して
は、時刻ｔ、ｔ＋１、ｔ＋２……において、８ビツトの
画像データＡt ［７：０］、Ａt+1 ［７：０］、Ａt+2
［７：０］……が順に出力される。ここで符号化回路１
１は順次入力される８ビツトの画像データＡ［７：０］
を減算回路１１Ａ１のプラス端子に入力すると共に、予
測値生成回路１１Ａ２に入力する。この予測値生成回路
１１Ａ２が過去に入力されて来た値を使つて現在のデー
タを予測する回路である。この例では図２に示すように
単位遅延素子を用いる。これは画像データの場合相関が
非常に高いためである。これにより予測値生成回路１１
Ａ２からは１つ前のデータが予測データとして出力され
ることになる。なお予測データは、減算回路１１Ａ１の
マイナス端子に入力される。
【００１２】減算回路１１Ａ１で行われる減算は２の補
数表現での減算である。ただしこの減算回路１１Ａ１の
出力では、最上位ビツト（ＭＳＢ）のボローが無視さ
れ、８ビツトのデータが出力される。かかる８ビツトの
差分データのうち下位７ビツト（すなわちＭＳＢ以外の
ビツト）はセレクタ１１Ａ３の入力端子に入力される。
このときセレクタ１１Ａ３は２つある入力端子のうち一
方の入力端子に下位７ビツトを直接入力し、他方の入力
端子に下位７ビツトを反転回路１１Ａ４によつて反転し
て入力する。
数表現での減算である。ただしこの減算回路１１Ａ１の
出力では、最上位ビツト（ＭＳＢ）のボローが無視さ
れ、８ビツトのデータが出力される。かかる８ビツトの
差分データのうち下位７ビツト（すなわちＭＳＢ以外の
ビツト）はセレクタ１１Ａ３の入力端子に入力される。
このときセレクタ１１Ａ３は２つある入力端子のうち一
方の入力端子に下位７ビツトを直接入力し、他方の入力
端子に下位７ビツトを反転回路１１Ａ４によつて反転し
て入力する。
【００１３】さてセレクタ１１Ａ３の制御は、減算回路
１１Ａ１における出力のＭＳＢにより行われる。すなわ
ちＭＳＢが「 0」の時は反転回路１１Ａ４で反転された
出力が選択され、ＭＳＢが「 1」の時は減算回路１１Ａ
１から出力されたデータの下位７ビツトがそのまま選択
されるようになされている。なおセレクタ１１Ａ３で選
択された７ビツトのデータに対しては、減算回路１１Ａ
１から出力出力されたデータのＭＳＢが加えられ、８ビ
ツトデータとして出力バツフア１Ｂに出力されるように
なされている。
１１Ａ１における出力のＭＳＢにより行われる。すなわ
ちＭＳＢが「 0」の時は反転回路１１Ａ４で反転された
出力が選択され、ＭＳＢが「 1」の時は減算回路１１Ａ
１から出力されたデータの下位７ビツトがそのまま選択
されるようになされている。なおセレクタ１１Ａ３で選
択された７ビツトのデータに対しては、減算回路１１Ａ
１から出力出力されたデータのＭＳＢが加えられ、８ビ
ツトデータとして出力バツフア１Ｂに出力されるように
なされている。
【００１４】ここで演算回路１Ａから出力されるデータ
と予測値生成回路１１Ａ２から出力される予測データと
の差分に成り立つ関係および減算回路１１Ａ１から出力
されるデータと出力バツフア１Ｂから出力されるデータ
との差分に成り立つ関係を図３に示す。なお演算回路１
Ａから出力されるデータと予測値生成回路１１Ａ２から
出力される予測データとの差分は、図３の左側に十進数
表現で表されている。さて演算回路１Ａから出力される
データと予測値生成回路１１Ａ２から出力される予測デ
ータとの差分はは、転送しようとしているデータと予測
データとの差であり、この差は一般的に小さいので、大
抵の場合０近辺に集中する。
と予測値生成回路１１Ａ２から出力される予測データと
の差分に成り立つ関係および減算回路１１Ａ１から出力
されるデータと出力バツフア１Ｂから出力されるデータ
との差分に成り立つ関係を図３に示す。なお演算回路１
Ａから出力されるデータと予測値生成回路１１Ａ２から
出力される予測データとの差分は、図３の左側に十進数
表現で表されている。さて演算回路１Ａから出力される
データと予測値生成回路１１Ａ２から出力される予測デ
ータとの差分はは、転送しようとしているデータと予測
データとの差であり、この差は一般的に小さいので、大
抵の場合０近辺に集中する。
【００１５】ここで減算回路１１Ａ１の出力はＭＳＢの
ボローを無視したものであるので、図３の中央に示すよ
うな二進数表現の値となる。従つて減算回路１１Ａ１の
出力のＭＳＢ（図３中欄の８ビツトデータの一番左のビ
ツト）が「 0」の時は、この減算回路１１Ａ１の出力の
下位７ビツトを反転した値に、ＭＳＢとして「 0」を加
えた値（図３の右欄）が出力バツフア１Ｂの出力であ
る。また減算回路１１Ａ１の出力のＭＳＢが「 1」の時
は、この減算回路１１Ａ１の出力をそのまま出力したも
の（図３の右欄）が出力バツフア１Ｂの出力となる。
ボローを無視したものであるので、図３の中央に示すよ
うな二進数表現の値となる。従つて減算回路１１Ａ１の
出力のＭＳＢ（図３中欄の８ビツトデータの一番左のビ
ツト）が「 0」の時は、この減算回路１１Ａ１の出力の
下位７ビツトを反転した値に、ＭＳＢとして「 0」を加
えた値（図３の右欄）が出力バツフア１Ｂの出力であ
る。また減算回路１１Ａ１の出力のＭＳＢが「 1」の時
は、この減算回路１１Ａ１の出力をそのまま出力したも
の（図３の右欄）が出力バツフア１Ｂの出力となる。
【００１６】（１−２−２）受信側の回路構成 続いてメモリ３より画像データを読み出す第２の処理ブ
ロツク１２の構成について説明する。この第２の処理ブ
ロツク１２は演算回路２Ａ、復号化回路１２Ａ及び入力
バツフア２Ｂでなる。ここで復号化回路１２Ａはメモリ
３より読み出された８ビツトの画像データを入力バツフ
ア２Ｂを介して取り込む。入力バツフア２Ｂを介して取
り込まれた８ビツトの画像データのうち、下位７ビツト
（ＭＳＢ以外のビツト）はセレクタ１２Ａ３に取り込ま
れる。ここでセレクタ１２Ａ３を構成する２つの入力端
子のうち一方の入力端子には８ビツトの画像データのう
ち下位７ビツトがそのまま入力され、他方の入力端子に
はこれを反転回路１２Ａ４で反転したものが入力され
る。
ロツク１２の構成について説明する。この第２の処理ブ
ロツク１２は演算回路２Ａ、復号化回路１２Ａ及び入力
バツフア２Ｂでなる。ここで復号化回路１２Ａはメモリ
３より読み出された８ビツトの画像データを入力バツフ
ア２Ｂを介して取り込む。入力バツフア２Ｂを介して取
り込まれた８ビツトの画像データのうち、下位７ビツト
（ＭＳＢ以外のビツト）はセレクタ１２Ａ３に取り込ま
れる。ここでセレクタ１２Ａ３を構成する２つの入力端
子のうち一方の入力端子には８ビツトの画像データのう
ち下位７ビツトがそのまま入力され、他方の入力端子に
はこれを反転回路１２Ａ４で反転したものが入力され
る。
【００１７】さてセレクタ１２Ａ３の制御には、８ビツ
トの画像データのうちＭＳＢが用いられる。すなわちＭ
ＳＢが「 0」の時、反転回路１２Ａ４で反転されたデー
タが選択され、ＭＳＢが「 1」の時、入力バツフア２Ｂ
を介して取り込まれた８ビツトの画像データの下位７ビ
ツトがそのまま選択される。なおセレクタ１２Ａ３の出
力である７ビツトデータに対しては、入力バツフア２Ｂ
の出力のＭＳＢが加えられ、８ビツトデータとして加算
回路１２Ａ１に与えられる。因にこの入力端子に入力さ
れるデータは転送されるデータと予測データとの差分で
あり、減算回路１１Ａ１から出力された値と同一であ
る。この加算回路１２Ａ１の出力は予測値生成回路１２
Ａ２に入力される。
トの画像データのうちＭＳＢが用いられる。すなわちＭ
ＳＢが「 0」の時、反転回路１２Ａ４で反転されたデー
タが選択され、ＭＳＢが「 1」の時、入力バツフア２Ｂ
を介して取り込まれた８ビツトの画像データの下位７ビ
ツトがそのまま選択される。なおセレクタ１２Ａ３の出
力である７ビツトデータに対しては、入力バツフア２Ｂ
の出力のＭＳＢが加えられ、８ビツトデータとして加算
回路１２Ａ１に与えられる。因にこの入力端子に入力さ
れるデータは転送されるデータと予測データとの差分で
あり、減算回路１１Ａ１から出力された値と同一であ
る。この加算回路１２Ａ１の出力は予測値生成回路１２
Ａ２に入力される。
【００１８】予測値生成回路１２Ａ２は加算回路１２Ａ
１から出力された過去のデータの値を使つて現在のデー
タを予測する。この予測値生成回路１２Ａ２は図２に示
す回路構成でなり、送出側の予測値生成回路１１Ａ２か
ら出力されるデータと同じデータが出力される。なお予
測値生成回路１２Ａ２で得られた予測データは加算回路
１２Ａ１の他方の入力端子に入力される。従つて加算回
路１２Ａ１の出力は、送出側の演算回路１Ａから出力さ
れた値と同じ値である。因に加算回路１２Ａ１での加算
ではＭＳＢのキヤリが無視されており、出力は８ビツト
データである。かかる後、加算回路１２Ａ１の出力が受
信側の演算回路２Ａに入力され、この８ビツト画像デー
タを使用した演算が行われる。
１から出力された過去のデータの値を使つて現在のデー
タを予測する。この予測値生成回路１２Ａ２は図２に示
す回路構成でなり、送出側の予測値生成回路１１Ａ２か
ら出力されるデータと同じデータが出力される。なお予
測値生成回路１２Ａ２で得られた予測データは加算回路
１２Ａ１の他方の入力端子に入力される。従つて加算回
路１２Ａ１の出力は、送出側の演算回路１Ａから出力さ
れた値と同じ値である。因に加算回路１２Ａ１での加算
ではＭＳＢのキヤリが無視されており、出力は８ビツト
データである。かかる後、加算回路１２Ａ１の出力が受
信側の演算回路２Ａに入力され、この８ビツト画像デー
タを使用した演算が行われる。
【００１９】（１−３）転送例 以上の構成において、ＬＳＩ内のデータ転送例を説明す
る。さて図１に示す回路においては、前述のとおり、図
３の「予測との差」が「 0」近辺に集中する。図３を見
て分かるように、この時の出力バツフア１Ｂの出力は、
ほとんどのビツトが「 1」である。従つて、各ビツトの
時間的変化回数も少なくなり、その分、配線での充放電
が少なくなり、消費電力も小さくなる。
る。さて図１に示す回路においては、前述のとおり、図
３の「予測との差」が「 0」近辺に集中する。図３を見
て分かるように、この時の出力バツフア１Ｂの出力は、
ほとんどのビツトが「 1」である。従つて、各ビツトの
時間的変化回数も少なくなり、その分、配線での充放電
が少なくなり、消費電力も小さくなる。
【００２０】従来例のところで述べたものと同じ例を用
いて、さらに具体的に説明する。演算回路１Ａから図４
に示すような８ビツト画像データＡt ［７：０］、Ａ
t+1 ［７：０］、Ａt+2 ［７：０］、Ａt+3 ［７：
０］、Ａt+4 ［７：０］、Ａt+5 ［７：０］が時間的に
順番に出力されるとする。ここで、８ビツト画像データ
のとり得る値は「 0」から「 255」までである。そし
て、この例では、Ａt ［７：０］＝ 115、Ａt+1 ［７：
０］＝ 120、Ａt+2 ［７：０］＝ 135、Ａt+3 ［７：
０］＝ 127、Ａt+4 ［７：０］＝ 130、Ａt+5 ［７：
０］＝ 124である。一般に、隣り合う画像データは相関
が強いので、Ａt ［７：０］からＡt+5 ［７：０］まで
の値はほぼ等しい。
いて、さらに具体的に説明する。演算回路１Ａから図４
に示すような８ビツト画像データＡt ［７：０］、Ａ
t+1 ［７：０］、Ａt+2 ［７：０］、Ａt+3 ［７：
０］、Ａt+4 ［７：０］、Ａt+5 ［７：０］が時間的に
順番に出力されるとする。ここで、８ビツト画像データ
のとり得る値は「 0」から「 255」までである。そし
て、この例では、Ａt ［７：０］＝ 115、Ａt+1 ［７：
０］＝ 120、Ａt+2 ［７：０］＝ 135、Ａt+3 ［７：
０］＝ 127、Ａt+4 ［７：０］＝ 130、Ａt+5 ［７：
０］＝ 124である。一般に、隣り合う画像データは相関
が強いので、Ａt ［７：０］からＡt+5 ［７：０］まで
の値はほぼ等しい。
【００２１】まず出力バツフア１ＢからＡt ［７：０］
が出力されるとき、図示省略されたクリア信号により予
測値生成回路１１Ａ２の出力は「 0」となる。従つて、
演算回路１Ａの出力と予測値生成回路１１Ａ２の出力と
の差（予測との差）は、図５の１列目に示すように、Ａ
t ［７：０］−0 ＝ 115である。このとき減算回路１１
Ａ１の出力のＭＳＢはＡt ［７］＝0 であるから、減算
回路１１Ａ１の出力のＭＳＢ以外のビツトの反転された
値がセレクタ１１Ａ３より出力される。故に、出力バツ
フア１Ｂの出力は、図５の１列目に示すようになる。
が出力されるとき、図示省略されたクリア信号により予
測値生成回路１１Ａ２の出力は「 0」となる。従つて、
演算回路１Ａの出力と予測値生成回路１１Ａ２の出力と
の差（予測との差）は、図５の１列目に示すように、Ａ
t ［７：０］−0 ＝ 115である。このとき減算回路１１
Ａ１の出力のＭＳＢはＡt ［７］＝0 であるから、減算
回路１１Ａ１の出力のＭＳＢ以外のビツトの反転された
値がセレクタ１１Ａ３より出力される。故に、出力バツ
フア１Ｂの出力は、図５の１列目に示すようになる。
【００２２】次に、演算回路１ＡからＡt+1 ［７：０］
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t ［７：０］であり、演算回路１Ａの出力と予測値生成
回路１１Ａ２の出力との差は、図５の２列目に示すよう
にＡt+1 ［７：０］−Ａt ［７：０］＝5 である。減算
回路１１Ａ１の出力のＭＳＢは「 0」であるから、減算
回路１１Ａ１の出力のＭＳＢ以外のビツトの反転された
値がセレクタ１１Ａ３より出力される。故に、出力バツ
フア１Ｂの出力は、図５の２列目に示すようになる。
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t ［７：０］であり、演算回路１Ａの出力と予測値生成
回路１１Ａ２の出力との差は、図５の２列目に示すよう
にＡt+1 ［７：０］−Ａt ［７：０］＝5 である。減算
回路１１Ａ１の出力のＭＳＢは「 0」であるから、減算
回路１１Ａ１の出力のＭＳＢ以外のビツトの反転された
値がセレクタ１１Ａ３より出力される。故に、出力バツ
フア１Ｂの出力は、図５の２列目に示すようになる。
【００２３】次に、演算回路１ＡからＡt+2 ［７：０］
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+1 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の３列目に示すよ
うにＡt+2 ［７：０］−Ａt+1 ［７：０］＝15である。
減算回路１１Ａ１の出力のＭＳＢは「 0」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１１Ａ３より出力される。故に、出力
バツフア１Ｂの出力は、図５の３列目に示すようにな
る。
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+1 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の３列目に示すよ
うにＡt+2 ［７：０］−Ａt+1 ［７：０］＝15である。
減算回路１１Ａ１の出力のＭＳＢは「 0」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１１Ａ３より出力される。故に、出力
バツフア１Ｂの出力は、図５の３列目に示すようにな
る。
【００２４】次に、演算回路１ＡからＡt+3 ［７：０］
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+2 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の４列目に示すよ
うにＡt+3 ［７：０］−Ａt+2 ［７：０］＝-8である。
減算回路１１Ａ１の出力のＭＳＢは「 1」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトがそのま
まセレクタ１１Ａ３より出力される。故に、出力バツフ
ア１Ｂの出力は、図５の４列目に示すようになる。
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+2 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の４列目に示すよ
うにＡt+3 ［７：０］−Ａt+2 ［７：０］＝-8である。
減算回路１１Ａ１の出力のＭＳＢは「 1」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトがそのま
まセレクタ１１Ａ３より出力される。故に、出力バツフ
ア１Ｂの出力は、図５の４列目に示すようになる。
【００２５】次に、演算回路１ＡからＡt+4 ［７：０］
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+3 ［７：０］であり、演算回路１１の出力と予測値生
成回路１１Ａ２の出力との差は、図５の５列目に示すよ
うにＡt+4 ［７：０］−Ａt+3 ［７：０］＝3 である。
減算回路１１Ａ１の出力のＭＳＢは「 0」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１１Ａ３より出力される。故に、出力
バツフア１Ｂの出力は、図５の５列目に示すようにな
る。
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+3 ［７：０］であり、演算回路１１の出力と予測値生
成回路１１Ａ２の出力との差は、図５の５列目に示すよ
うにＡt+4 ［７：０］−Ａt+3 ［７：０］＝3 である。
減算回路１１Ａ１の出力のＭＳＢは「 0」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１１Ａ３より出力される。故に、出力
バツフア１Ｂの出力は、図５の５列目に示すようにな
る。
【００２６】次に、演算回路１ＡからＡt+5 ［７：０］
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+4 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の６列目に示すよ
うにＡt+5 ［７：０］−Ａt+4 ［７：０］＝-6である。
減算回路１１Ａ１の出力のＭＳＢは「 1」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトがそのま
まセレクタ１１Ａ３より出力される。故に、出力バツフ
ア１Ｂの出力は、図５の６列目に示すようになる。
が出力されるとき、予測値生成回路１１Ａ２の出力はＡ
t+4 ［７：０］であり、演算回路１Ａの出力と予測値生
成回路１１Ａ２の出力との差は、図５の６列目に示すよ
うにＡt+5 ［７：０］−Ａt+4 ［７：０］＝-6である。
減算回路１１Ａ１の出力のＭＳＢは「 1」であるから、
減算回路１１Ａ１の出力のＭＳＢ以外のビツトがそのま
まセレクタ１１Ａ３より出力される。故に、出力バツフ
ア１Ｂの出力は、図５の６列目に示すようになる。
【００２７】一方、メモリ３から第２の処理ブロツク１
２へ渡されるデータは、図５の出力バツフア１Ｂの出力
と同じである。図５の１列目に示すデータが入力バツフ
ア２Ｂを介して第２の処理ブロツク１２に入力されると
入力バツフア２Ｂの出力のＭＳＢは「 0」であるから、
入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１２Ａ３より出力される。図示省略さ
れたクリア信号により予測値生成回路１２Ａ２の出力は
「 0」となるので、加算回路１２Ａ１の出力はＡ
t ［７：０］＝ 115となる。
２へ渡されるデータは、図５の出力バツフア１Ｂの出力
と同じである。図５の１列目に示すデータが入力バツフ
ア２Ｂを介して第２の処理ブロツク１２に入力されると
入力バツフア２Ｂの出力のＭＳＢは「 0」であるから、
入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１２Ａ３より出力される。図示省略さ
れたクリア信号により予測値生成回路１２Ａ２の出力は
「 0」となるので、加算回路１２Ａ１の出力はＡ
t ［７：０］＝ 115となる。
【００２８】次に、図５の２列目に示すデータが入力バ
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 0」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反
転された値がセレクタ１２Ａ３より出力される。予測値
生成回路１２Ａ２の出力は、Ａt ［７：０］＝ 115であ
るから、加算回路１２Ａ１の出力はＡt+1 ［７：０］＝
120となる。次に、図５の３列目に示すデータが入力バ
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 0」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反
転された値がセレクタ１２Ａ３より出力される。予測値
生成回路１２Ａ２の出力は、Ａt+1 ［７：０］＝ 120で
あるから、加算回路１２Ａ１の出力はＡt+2 ［７：０］
＝ 135となる。
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 0」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反
転された値がセレクタ１２Ａ３より出力される。予測値
生成回路１２Ａ２の出力は、Ａt ［７：０］＝ 115であ
るから、加算回路１２Ａ１の出力はＡt+1 ［７：０］＝
120となる。次に、図５の３列目に示すデータが入力バ
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 0」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反
転された値がセレクタ１２Ａ３より出力される。予測値
生成回路１２Ａ２の出力は、Ａt+1 ［７：０］＝ 120で
あるから、加算回路１２Ａ１の出力はＡt+2 ［７：０］
＝ 135となる。
【００２９】次に、図５の４列目に示すデータが入力バ
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 1」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトがそ
のままセレクタ１２Ａ３より出力される。予測値生成回
路１２Ａ２の出力は、Ａt+2 ［７：０］＝ 135であるか
ら、加算回路１２Ａ１の出力はＡt+3 ［７：０］＝ 127
となる。次に、図５の５列目に示すデータが入力バツフ
ア２Ｂを介して第２の処理ブロツク１２に入力されると
入力バツフア２Ｂの出力のＭＳＢは「 0」であるから、
入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１２Ａ３より出力される。予測値生成
回路１２Ａ２の出力は、Ａt+3 ［７：０］＝ 127である
から、加算回路１２Ａ１の出力はＡt+4 ［７：０］＝ 1
30となる。
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 1」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトがそ
のままセレクタ１２Ａ３より出力される。予測値生成回
路１２Ａ２の出力は、Ａt+2 ［７：０］＝ 135であるか
ら、加算回路１２Ａ１の出力はＡt+3 ［７：０］＝ 127
となる。次に、図５の５列目に示すデータが入力バツフ
ア２Ｂを介して第２の処理ブロツク１２に入力されると
入力バツフア２Ｂの出力のＭＳＢは「 0」であるから、
入力バツフア２Ｂの出力のＭＳＢ以外のビツトの反転さ
れた値がセレクタ１２Ａ３より出力される。予測値生成
回路１２Ａ２の出力は、Ａt+3 ［７：０］＝ 127である
から、加算回路１２Ａ１の出力はＡt+4 ［７：０］＝ 1
30となる。
【００３０】次に、図５の６列目に示すデータが入力バ
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 1」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトがそ
のままセレクタ１２Ａ３より出力される。予測値生成回
路１２Ａ２の出力は、Ａt+4 ［７：０］＝ 130であるか
ら、加算回路１２Ａ１の出力はＡt+5 ［７：０］＝ 124
となる。このようにして、８ビツト画像データＡ
t ［７：０］、Ａt+1 ［７：０］、Ａt+2 ［７：０］、
Ａt+3 ［７：０］、Ａt+4 ［７：０］、Ａt+5 ［７：
０］がＬＳＩ内のブロツク間でデータ転送が行われる。
ツフア２Ｂを介して第２の処理ブロツク１２に入力され
ると入力バツフア２Ｂの出力のＭＳＢは「 1」であるか
ら、入力バツフア２Ｂの出力のＭＳＢ以外のビツトがそ
のままセレクタ１２Ａ３より出力される。予測値生成回
路１２Ａ２の出力は、Ａt+4 ［７：０］＝ 130であるか
ら、加算回路１２Ａ１の出力はＡt+5 ［７：０］＝ 124
となる。このようにして、８ビツト画像データＡ
t ［７：０］、Ａt+1 ［７：０］、Ａt+2 ［７：０］、
Ａt+3 ［７：０］、Ａt+4 ［７：０］、Ａt+5 ［７：
０］がＬＳＩ内のブロツク間でデータ転送が行われる。
【００３１】この場合の、時間的に変化した回数は図５
に示すように、５個＋２個＋２個＋２個＋３個＝14個で
ある。従来では30個の変化があつたのに対し、本発明を
適応することで14個に減らすことができた。これにより
消費電力も小さくなる。この例から分かるように、図３
の「予測との差」が 0近辺に集中するので、出力バツフ
ア１Ｂの出力の各ビツトは、ほとんど「 1」である。従
つて、各ビツトの時間的変化回数も少なくなり、その
分、基板上の配線での充放電が少なくなり、消費電力も
小さくなる。
に示すように、５個＋２個＋２個＋２個＋３個＝14個で
ある。従来では30個の変化があつたのに対し、本発明を
適応することで14個に減らすことができた。これにより
消費電力も小さくなる。この例から分かるように、図３
の「予測との差」が 0近辺に集中するので、出力バツフ
ア１Ｂの出力の各ビツトは、ほとんど「 1」である。従
つて、各ビツトの時間的変化回数も少なくなり、その
分、基板上の配線での充放電が少なくなり、消費電力も
小さくなる。
【００３２】なお上述の例では、予測値生成回路１１Ａ
２及び１２Ａ２の例として単位遅延素子を用いる場合に
ついて述べたが、本発明はこれに限らず、図６に示すよ
うに過去の２つのデータＡt ［７：０］、Ａt+1 ［７：
０］より線形予測により、現在のデータＡt+3 ［７：
０］を予測するようにしても良い。このようにすれば、
さらに高い精度の予測が可能になる。
２及び１２Ａ２の例として単位遅延素子を用いる場合に
ついて述べたが、本発明はこれに限らず、図６に示すよ
うに過去の２つのデータＡt ［７：０］、Ａt+1 ［７：
０］より線形予測により、現在のデータＡt+3 ［７：
０］を予測するようにしても良い。このようにすれば、
さらに高い精度の予測が可能になる。
【００３３】（２）第２の実施例 （２−１）データ転送方法 この実施例では、転送しようとするデータと同じ値を示
す冗長表現データを複数作成し、過去に転送したデータ
と一番相関の強いものを選択して転送することにより各
ビツトの時間変化を減らすことを基本構成としている。
続いてこれを実現する各回路の構成及び動作を説明す
る。
す冗長表現データを複数作成し、過去に転送したデータ
と一番相関の強いものを選択して転送することにより各
ビツトの時間変化を減らすことを基本構成としている。
続いてこれを実現する各回路の構成及び動作を説明す
る。
【００３４】（２−２）回路構成 前項のデータ転送方法を適用したＬＳＩの回路構成を図
７に示す。なお図７では第１及び第２の処理ブロツク２
１及び２２との間で画像データが転送されるものとす
る。ここで第１の処理ブロツク２１は演算回路１Ａ、符
号化回路２１Ａ及び出力バツフア１Ｂでなる。また第２
の処理ブロツク２２は演算回路２Ａ、加算回路２２Ａ及
び入力バツフア２Ｂでなる。
７に示す。なお図７では第１及び第２の処理ブロツク２
１及び２２との間で画像データが転送されるものとす
る。ここで第１の処理ブロツク２１は演算回路１Ａ、符
号化回路２１Ａ及び出力バツフア１Ｂでなる。また第２
の処理ブロツク２２は演算回路２Ａ、加算回路２２Ａ及
び入力バツフア２Ｂでなる。
【００３５】さて第１の処理ブロツク２１では、８ビツ
トのデータＡ［７：０］に対して、Ａ［７：０］と同一
の値を示す９ビツト冗長表現データＣ［８：０］及びＤ
［８：０］を作成し、時間的に１つ前に転送したデータ
Ｇ［８：０］と相関の強い方であるデータ（Ｋ［８：
０］とする。）を他方の第２の処理ブロツク２２に送つ
ている。そして第２の処理ブロツク２２では、９ビツト
冗長表現データから通常の８ビツトデータＬ［７：０］
を加算回路２２Ａで変換している。
トのデータＡ［７：０］に対して、Ａ［７：０］と同一
の値を示す９ビツト冗長表現データＣ［８：０］及びＤ
［８：０］を作成し、時間的に１つ前に転送したデータ
Ｇ［８：０］と相関の強い方であるデータ（Ｋ［８：
０］とする。）を他方の第２の処理ブロツク２２に送つ
ている。そして第２の処理ブロツク２２では、９ビツト
冗長表現データから通常の８ビツトデータＬ［７：０］
を加算回路２２Ａで変換している。
【００３６】さらに以下で詳しく説明する。減算回路２
１Ａ１は画像データＡ［７：０］から定数「 100」を減
算する回路である。８ビツトデータＡ［７：０］は減算
回路２１Ａ１で定数「 100」だけ減算され、８ビツトデ
ータＢ［７：０］となる。Ａ［７：０］、Ｂ［７：０］
には、それぞれ定数「 0」、「 1」が最下位に付け加え
られ、９ビツトデータＣ［８：０］、Ｄ［８：０］とな
る。つまりＣ［ｉ＋１］＝Ａ［ｉ］（ｉ＝０〜７）、Ｃ
［０］＝０、Ｄ［ｉ＋１］＝Ｂ［ｉ］（ｉ＝０〜７）、
Ｄ［０］＝１である。
１Ａ１は画像データＡ［７：０］から定数「 100」を減
算する回路である。８ビツトデータＡ［７：０］は減算
回路２１Ａ１で定数「 100」だけ減算され、８ビツトデ
ータＢ［７：０］となる。Ａ［７：０］、Ｂ［７：０］
には、それぞれ定数「 0」、「 1」が最下位に付け加え
られ、９ビツトデータＣ［８：０］、Ｄ［８：０］とな
る。つまりＣ［ｉ＋１］＝Ａ［ｉ］（ｉ＝０〜７）、Ｃ
［０］＝０、Ｄ［ｉ＋１］＝Ｂ［ｉ］（ｉ＝０〜７）、
Ｄ［０］＝１である。
【００３７】これらは、セレクタ２１Ａ２でどちらか一
方が選択され、９ビツトデータＫ［８：０］としてセレ
クタ２１Ａ２から出力される。Ｋ［８：０］の各ビツト
は、出力バツフア１Ｂを介して、２つの処理ブロツク２
１及び２２をを載せてある基板上の配線に伝わる。この
９ビツトデータは、第２の処理ブロツク２２内の入力バ
ツフア２Ｂを介して第２の処理ブロツク２２に取り込ま
れる。第２の処理ブロツク２２では、Ｋ［８：１］とＫ
［０］を加算回路２２Ａで加算して８ビツトデータＬ
［７：０］を得ている。
方が選択され、９ビツトデータＫ［８：０］としてセレ
クタ２１Ａ２から出力される。Ｋ［８：０］の各ビツト
は、出力バツフア１Ｂを介して、２つの処理ブロツク２
１及び２２をを載せてある基板上の配線に伝わる。この
９ビツトデータは、第２の処理ブロツク２２内の入力バ
ツフア２Ｂを介して第２の処理ブロツク２２に取り込ま
れる。第２の処理ブロツク２２では、Ｋ［８：１］とＫ
［０］を加算回路２２Ａで加算して８ビツトデータＬ
［７：０］を得ている。
【００３８】ただしこの時の加算は、｛Ｋ［８］，Ｋ
［７］，Ｋ［６］，Ｋ［５］，Ｋ［４］，Ｋ［３］，Ｋ
［２］，Ｋ［１］｝＋｛０，０，０，０，０，Ｋ
［０］，０，０｝である。つまり、Ｋ［０］は最下位ビ
ツトではなく、下位から３ビツト目のところに加算され
る。もし（７）でＣ［８：０］が選択された場合、加算
回路２２ＡではＣ［８：１］とＣ［０］の加算が行われ
る。つまり、Ａ［７：０］と定数「 0」の加算が行われ
る。この結果、加算回路２２ＡからはＡ［７：０］が出
力される。
［７］，Ｋ［６］，Ｋ［５］，Ｋ［４］，Ｋ［３］，Ｋ
［２］，Ｋ［１］｝＋｛０，０，０，０，０，Ｋ
［０］，０，０｝である。つまり、Ｋ［０］は最下位ビ
ツトではなく、下位から３ビツト目のところに加算され
る。もし（７）でＣ［８：０］が選択された場合、加算
回路２２ＡではＣ［８：１］とＣ［０］の加算が行われ
る。つまり、Ａ［７：０］と定数「 0」の加算が行われ
る。この結果、加算回路２２ＡからはＡ［７：０］が出
力される。
【００３９】すなわちＬ［７：０］＝Ａ［７：０］であ
る。もしセレクタ２１Ａ２でＤ［８：０］が選択された
場合、加算回路２２ＡではＤ［８：１］とＤ［０］の加
算が行われる。つまりＢ［７：０］と定数「 1」の加算
が行われる。定数「 1」は上述のとおり下位から３ビツ
ト目のところに加算される。この結果、加算回路２２Ａ
からはＡ［７：０］が出力される。なぜなら、Ｂ［７：
０］はＡ［７：０］から定数「 100」だけ減算した値で
あるからである。従つて、Ｌ［７：０］＝Ａ［７：０］
である。このようにセレクタ２１Ａ２でＣ［８：０］又
はＤ［８：０］のいずれが選択された場合においても、
Ｌ［７：０］＝Ａ［７：０］である。すなわち第１の処
理ブロツク２１内のＡ［７：０］を第２の処理ブロツク
２２へＬ［７：０］として転送することが可能である。
る。もしセレクタ２１Ａ２でＤ［８：０］が選択された
場合、加算回路２２ＡではＤ［８：１］とＤ［０］の加
算が行われる。つまりＢ［７：０］と定数「 1」の加算
が行われる。定数「 1」は上述のとおり下位から３ビツ
ト目のところに加算される。この結果、加算回路２２Ａ
からはＡ［７：０］が出力される。なぜなら、Ｂ［７：
０］はＡ［７：０］から定数「 100」だけ減算した値で
あるからである。従つて、Ｌ［７：０］＝Ａ［７：０］
である。このようにセレクタ２１Ａ２でＣ［８：０］又
はＤ［８：０］のいずれが選択された場合においても、
Ｌ［７：０］＝Ａ［７：０］である。すなわち第１の処
理ブロツク２１内のＡ［７：０］を第２の処理ブロツク
２２へＬ［７：０］として転送することが可能である。
【００４０】さてセレクタ２１Ａ２で行われる選択の制
御について述べることにする。セレクタ２１Ａ２の出力
であるＫ［８：０］は、デイレイ回路２１Ａ３を介し
て、９ビツトデータＧ［８：０］となる。Ｇ［８：０］
は、時間的に１つ前に基板上の配線に送られた信号と同
じ値である。Ｃ［８：０］とＧ［８：０］は、排他的論
理和回路２１Ａ４に入力される。排他的論理和回路２１
Ａ４の出力は９ビツトデータＥ［８：０］となり、Ｅ
［８］〜Ｅ［０］の内「 1」である数がカウンタ２１Ａ
５でカウントされる。
御について述べることにする。セレクタ２１Ａ２の出力
であるＫ［８：０］は、デイレイ回路２１Ａ３を介し
て、９ビツトデータＧ［８：０］となる。Ｇ［８：０］
は、時間的に１つ前に基板上の配線に送られた信号と同
じ値である。Ｃ［８：０］とＧ［８：０］は、排他的論
理和回路２１Ａ４に入力される。排他的論理和回路２１
Ａ４の出力は９ビツトデータＥ［８：０］となり、Ｅ
［８］〜Ｅ［０］の内「 1」である数がカウンタ２１Ａ
５でカウントされる。
【００４１】すなわちＣ［８：０］の各ビツトの値とＧ
［８：０］の各ビツトの値のうち違つている個数がカウ
ンタ２１Ａ５でカウントされる。同様に、Ｄ［８：０］
とＧ［８：０］は排他的論理和回路２１Ａ６に入力さ
れ、排他的論理和回路２１Ａ６の出力は９ビツトデータ
Ｆ［８：０］となり、Ｆ［８］〜Ｆ［０］の内「 1」で
ある数がカウンタ２１Ａ７でカウントされる。すなわち
Ｄ［８：０］の各ビツトの値とＧ［８：０］の各ビツト
の値のうち違つている個数がカウンタ２１Ａ７でカウン
トされる。
［８：０］の各ビツトの値のうち違つている個数がカウ
ンタ２１Ａ５でカウントされる。同様に、Ｄ［８：０］
とＧ［８：０］は排他的論理和回路２１Ａ６に入力さ
れ、排他的論理和回路２１Ａ６の出力は９ビツトデータ
Ｆ［８：０］となり、Ｆ［８］〜Ｆ［０］の内「 1」で
ある数がカウンタ２１Ａ７でカウントされる。すなわち
Ｄ［８：０］の各ビツトの値とＧ［８：０］の各ビツト
の値のうち違つている個数がカウンタ２１Ａ７でカウン
トされる。
【００４２】カウンタ２１Ａ５の出力である信号Ｈとカ
ウンタ２１Ａ７の出力である信号Ｉは、比較回路２１Ａ
８において、「どちらの方が少なかつたか」という信号
Ｊを出力する。信号Ｊは、セレクタ２１Ａ２で行われる
選択の制御信号として使われる。つまりＣ［８：０］の
各ビツトの値とＧ［８：０］の各ビツトの値のうち違つ
ている個数が少なければ、セレクタ２１Ａ２でＣ［８：
０］が選択される。Ｄ［８：０］の各ビツトの値とＧ
［８：０］の各ビツトの値のうち違つている個数が少な
ければ、セレクタ２１Ａ２でＤ［８：０］が選択され
る。
ウンタ２１Ａ７の出力である信号Ｉは、比較回路２１Ａ
８において、「どちらの方が少なかつたか」という信号
Ｊを出力する。信号Ｊは、セレクタ２１Ａ２で行われる
選択の制御信号として使われる。つまりＣ［８：０］の
各ビツトの値とＧ［８：０］の各ビツトの値のうち違つ
ている個数が少なければ、セレクタ２１Ａ２でＣ［８：
０］が選択される。Ｄ［８：０］の各ビツトの値とＧ
［８：０］の各ビツトの値のうち違つている個数が少な
ければ、セレクタ２１Ａ２でＤ［８：０］が選択され
る。
【００４３】このようにセレクタ２１Ａ２でＣ［８：
０］又はＤ［８：０］が選ばれるので、時間的に１つ前
に基板上の配線に送られた信号となるべく同じデータが
Ｋ［８：０］となり、基板上の配線に送られる。これに
より、基板上の配線の各ビツトの変化回数は少なくな
り、消費電力が小さくなる。
０］又はＤ［８：０］が選ばれるので、時間的に１つ前
に基板上の配線に送られた信号となるべく同じデータが
Ｋ［８：０］となり、基板上の配線に送られる。これに
より、基板上の配線の各ビツトの変化回数は少なくな
り、消費電力が小さくなる。
【００４４】（２−３）転送例 従来例で述べたものと同じ具体例を用いて、さらに説明
する。図８に示すように、時間的にＡ［７：０］＝「6
3」、「65」、「62」、「67」、「60」と連続して来る
場合、それぞれの値に対して、Ｃ［８］〜Ｃ［０］、Ｄ
［８］〜Ｄ［０］は図８に示したようになる。最初の時
刻、すなわちＡ［７：０］＝６３の時は、セレクタ２１
Ａ２はＣ［８：０］を選んでいるとする。従つて、この
時刻におけるＫ［８：０］はＣ［８：０］である。
する。図８に示すように、時間的にＡ［７：０］＝「6
3」、「65」、「62」、「67」、「60」と連続して来る
場合、それぞれの値に対して、Ｃ［８］〜Ｃ［０］、Ｄ
［８］〜Ｄ［０］は図８に示したようになる。最初の時
刻、すなわちＡ［７：０］＝６３の時は、セレクタ２１
Ａ２はＣ［８：０］を選んでいるとする。従つて、この
時刻におけるＫ［８：０］はＣ［８：０］である。
【００４５】次の時刻、すなわちＡ［７：０］＝６５の
時は、現在のＣ［８：０］の各ビツトの値と１つ前のＫ
［８：０］の各ビツトの値の違つている個数が排他的論
理和回路２１Ａ４及びカウンタ２１Ａ５により計算さ
れ、Ｈ＝6 となる。また、現在のＤ［８：０］の各ビツ
トの値と１つ前のＫ［８：０］の各ビツトの値の違つて
いる個数が排他的論理和回路２１Ａ６及びカウンタ２１
Ａ７により計算され、Ｉ＝2 となる。従つて、比較回路
２１Ａ８で信号Ｈと信号Ｉが比較され、セレクタ２１Ａ
２でＤ［８：０］が選ばれる。従つて、この時刻におけ
るＫ［８：０］はＤ［８：０］である。
時は、現在のＣ［８：０］の各ビツトの値と１つ前のＫ
［８：０］の各ビツトの値の違つている個数が排他的論
理和回路２１Ａ４及びカウンタ２１Ａ５により計算さ
れ、Ｈ＝6 となる。また、現在のＤ［８：０］の各ビツ
トの値と１つ前のＫ［８：０］の各ビツトの値の違つて
いる個数が排他的論理和回路２１Ａ６及びカウンタ２１
Ａ７により計算され、Ｉ＝2 となる。従つて、比較回路
２１Ａ８で信号Ｈと信号Ｉが比較され、セレクタ２１Ａ
２でＤ［８：０］が選ばれる。従つて、この時刻におけ
るＫ［８：０］はＤ［８：０］である。
【００４６】以降、同様にして、１つ前のＫ［８：０］
の各ビツトの値となるべく似ている方が選ばれる。この
ようにして選ばれたＫ［８：０］の時間的に変化した回
数は、図８に示すように、２個、３個、２個、３個であ
り、合計１０個である。従来（図１２）は、２６個の変
化があつたのに対し、本発明を適応することで１０個に
減らすことが出来た。これにより消費電力も小さくな
る。
の各ビツトの値となるべく似ている方が選ばれる。この
ようにして選ばれたＫ［８：０］の時間的に変化した回
数は、図８に示すように、２個、３個、２個、３個であ
り、合計１０個である。従来（図１２）は、２６個の変
化があつたのに対し、本発明を適応することで１０個に
減らすことが出来た。これにより消費電力も小さくな
る。
【００４７】（３）他の実施例 なお前述の例では、第１及び第２の処理ブロツク間でデ
ータを転送する場合について述べたが、本発明に限ら
ず、図９に示すように２つの処理ブロツク間にメモリ２
３を挿入した構成を採つても良い。この例の場合、第１
の処理ブロツク２１で生成されたＫ［８：０］は、一
度、第２の処理ブロツク２２のデータ入力端子ＩＮ０、
ＩＮ１、．．．、ＩＮ８を介してメモリ２３に格納され
る。そして、メモリ２３のデータ出力端子ＯＵＴ０、Ｏ
ＵＴ１、．．．、ＯＵＴ８を介して、この格納されたデ
ータは第２の処理ブロツク２２に供給される。かくして
第１の処理ブロツク２１から第２の処理ブロツク２２へ
データ転送が行われる。
ータを転送する場合について述べたが、本発明に限ら
ず、図９に示すように２つの処理ブロツク間にメモリ２
３を挿入した構成を採つても良い。この例の場合、第１
の処理ブロツク２１で生成されたＫ［８：０］は、一
度、第２の処理ブロツク２２のデータ入力端子ＩＮ０、
ＩＮ１、．．．、ＩＮ８を介してメモリ２３に格納され
る。そして、メモリ２３のデータ出力端子ＯＵＴ０、Ｏ
ＵＴ１、．．．、ＯＵＴ８を介して、この格納されたデ
ータは第２の処理ブロツク２２に供給される。かくして
第１の処理ブロツク２１から第２の処理ブロツク２２へ
データ転送が行われる。
【００４８】
【発明の効果】上述のように本発明によれば、第１のデ
ータをＬＳＩ内の第１の地点から第２の地点に転送する
データ転送時、上記第１の地点において、上記第１のデ
ータを予測したデータである予測データを作成し、上記
第１のデータから上記予測データを減算したデータであ
る差分データを作成し、上記差分データの最上位ビツト
の値により、上記差分データの最上位ビツト以外のビツ
トを反転して第２の地点へ出力するか、又はそのまま第
２の地点へ出力するかを決定するようにする。このよう
に差分を送ることにより、送るデータ値を小さくでき、
各ビツトの変化回数を少なくでき、消費電力の低減を実
現できるデータ転送方法を実現できる。
ータをＬＳＩ内の第１の地点から第２の地点に転送する
データ転送時、上記第１の地点において、上記第１のデ
ータを予測したデータである予測データを作成し、上記
第１のデータから上記予測データを減算したデータであ
る差分データを作成し、上記差分データの最上位ビツト
の値により、上記差分データの最上位ビツト以外のビツ
トを反転して第２の地点へ出力するか、又はそのまま第
２の地点へ出力するかを決定するようにする。このよう
に差分を送ることにより、送るデータ値を小さくでき、
各ビツトの変化回数を少なくでき、消費電力の低減を実
現できるデータ転送方法を実現できる。
【図１】本発明によるデータ転送方法を用いた半導体集
積回路装置の一例を示すブロツク図である。
積回路装置の一例を示すブロツク図である。
【図２】予測値生成回路の一例を示すブロツク図であ
る。
る。
【図３】予測データと転送データとの差分及び出力デー
タとの関係を示す図表である。
タとの関係を示す図表である。
【図４】転送データ列の例を示す略線図である。
【図５】本発明によるデータ転送方法を用いたデータ転
送に係るビツトの変化例を示す図表である。
送に係るビツトの変化例を示す図表である。
【図６】他の方法を用いた予測値の生成例を示す略線図
である。
である。
【図７】本発明によるデータ転送方法を用いた半導体集
積回路装置の一例を示すブロツク図である。
積回路装置の一例を示すブロツク図である。
【図８】転送データと複数の冗長表現データとの関係及
び出力データとの関係を示す図表である。
び出力データとの関係を示す図表である。
【図９】他の接続回路例を示すブロツク図である。
【図１０】処理ブロツク間のデータ転送例を示すブロツ
ク図である。
ク図である。
【図１１】処理ブロツク間のデータ転送例を示すブロツ
ク図である。
ク図である。
【図１２】従来のデータ転送方法を用いたデータ転送に
係るビツトの変化例を示す図表である。
係るビツトの変化例を示す図表である。
【図１３】従来のデータ転送方法を用いたデータ転送に
係るビツトの変化例を示す図表である。
係るビツトの変化例を示す図表である。
１、２、１１、１２、２１、２２……処理ブロツク、１
Ａ、２Ａ……演算回路、１Ｂ……出力バツフア、２Ｂ…
…入力バツフア、１１Ａ、２１Ａ……符合化回路、１１
Ａ１、２１Ａ１……減算回路、１１Ａ２、１２Ａ２……
予測値生成回路、１１Ａ３、１２Ａ３、２１Ａ２……セ
レクタ、１１Ａ４、１２Ａ４……反転回路、１２Ａ１、
２２Ａ……加算回路、３……メモリ、２１Ａ３……遅延
回路、２１Ａ４、２１Ａ６……排他的論理和回路、２１
Ａ５、２１Ａ７……カウント回路、２１Ａ８……比較回
路。
Ａ、２Ａ……演算回路、１Ｂ……出力バツフア、２Ｂ…
…入力バツフア、１１Ａ、２１Ａ……符合化回路、１１
Ａ１、２１Ａ１……減算回路、１１Ａ２、１２Ａ２……
予測値生成回路、１１Ａ３、１２Ａ３、２１Ａ２……セ
レクタ、１１Ａ４、１２Ａ４……反転回路、１２Ａ１、
２２Ａ……加算回路、３……メモリ、２１Ａ３……遅延
回路、２１Ａ４、２１Ａ６……排他的論理和回路、２１
Ａ５、２１Ａ７……カウント回路、２１Ａ８……比較回
路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年６月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】さてセレクタ１１Ａ３の制御は、減算回路
１１Ａ１における出力のＭＳＢにより行われる。すなわ
ちＭＳＢが「０」の時は反転回路１１Ａ４で反転された
出力が選択され、ＭＳＢが「１」の時は減算回路１１Ａ
１から出力されたデータの下位７ビツトがそのまま選択
されるようになされている。なおセレクタ１１Ａ３で選
択された７ビツトのデータに対しては、減算回路１１Ａ
１から出力されたデータのＭＳＢが加えられ、８ビツト
データとして出力バツフア１Ｂに出力されるようになさ
れている。
１１Ａ１における出力のＭＳＢにより行われる。すなわ
ちＭＳＢが「０」の時は反転回路１１Ａ４で反転された
出力が選択され、ＭＳＢが「１」の時は減算回路１１Ａ
１から出力されたデータの下位７ビツトがそのまま選択
されるようになされている。なおセレクタ１１Ａ３で選
択された７ビツトのデータに対しては、減算回路１１Ａ
１から出力されたデータのＭＳＢが加えられ、８ビツト
データとして出力バツフア１Ｂに出力されるようになさ
れている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】ここで演算回路１Ａから出力されるデータ
と予測値生成回路１１Ａ２から出力される予測データと
の差分に成り立つ関係および減算回路１１Ａ１から出力
されるデータと出力バツフア１Ｂから出力されるデータ
との差分に成り立つ関係を図３に示す。なお演算回路１
Ａから出力されるデータと予測値生成回路１１Ａ２から
出力される予測データとの差分は、図３の左側に十進数
表現で表されている。さて演算回路１Ａから出力される
データと予測値生成回路１１Ａ２から出力される予測デ
ータとの差分は、転送しようとしているデータと予測デ
ータとの差であり、この差は一般的に小さいので、大抵
の場合０近辺に集中する。
と予測値生成回路１１Ａ２から出力される予測データと
の差分に成り立つ関係および減算回路１１Ａ１から出力
されるデータと出力バツフア１Ｂから出力されるデータ
との差分に成り立つ関係を図３に示す。なお演算回路１
Ａから出力されるデータと予測値生成回路１１Ａ２から
出力される予測データとの差分は、図３の左側に十進数
表現で表されている。さて演算回路１Ａから出力される
データと予測値生成回路１１Ａ２から出力される予測デ
ータとの差分は、転送しようとしているデータと予測デ
ータとの差であり、この差は一般的に小さいので、大抵
の場合０近辺に集中する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】なお上述の例では、予測値生成回路１１Ａ
２及び１２Ａ２の例として単位遅延素子を用いる場合に
ついて述べたが、本発明はこれに限らず、図６に示すよ
うに過去の２つのデータＡｔ［７：０］、Ａ
ｔ＋１［７：０］より線形予測により、現在のデータＡ
ｔ＋２［７：０］を予測するようにしても良い。このよ
うにすれば、さらに高い精度の予測が可能になる。
２及び１２Ａ２の例として単位遅延素子を用いる場合に
ついて述べたが、本発明はこれに限らず、図６に示すよ
うに過去の２つのデータＡｔ［７：０］、Ａ
ｔ＋１［７：０］より線形予測により、現在のデータＡ
ｔ＋２［７：０］を予測するようにしても良い。このよ
うにすれば、さらに高い精度の予測が可能になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】これらは、セレクタ２１Ａ２でどちらか一
方が選択され、９ビツトデータＫ［８：０］としてセレ
クタ２１Ａ２から出力される。Ｋ［８：０］の各ビツト
は、出力バツフア１Ｂを介して、２つの処理ブロツク２
１及び２２を載せてある基板上の配線に伝わる。この９
ビツトデータは、第２の処理ブロツク２２内の入力バツ
フア２Ｂを介して第２の処理ブロツク２２に取り込まれ
る。第２の処理ブロツク２２では、Ｋ［８：１］とＫ
［０］を加算回路２２Ａで加算して８ビツトデータＬ
［７：０］を得ている。
方が選択され、９ビツトデータＫ［８：０］としてセレ
クタ２１Ａ２から出力される。Ｋ［８：０］の各ビツト
は、出力バツフア１Ｂを介して、２つの処理ブロツク２
１及び２２を載せてある基板上の配線に伝わる。この９
ビツトデータは、第２の処理ブロツク２２内の入力バツ
フア２Ｂを介して第２の処理ブロツク２２に取り込まれ
る。第２の処理ブロツク２２では、Ｋ［８：１］とＫ
［０］を加算回路２２Ａで加算して８ビツトデータＬ
［７：０］を得ている。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (22)
- 【請求項１】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送方法において、 上記第１の地点において、上記第１のデータを予測した
データである予測データを作成する工程と、 上記第１のデータから上記予測データを減算したデータ
である差分データを作成する工程と、 上記差分データの最上位ビツトの値により、上記差分デ
ータの最上位ビツト以外のビツトを反転して第２の地点
へ出力するか、又はそのまま第２の地点へ出力するかを
決定する工程とを具えることを特徴とするデータ転送方
法。 - 【請求項２】上記予測データは、上記第１の地点から上
記第２の地点まで転送した過去のデータから予測したデ
ータであることを特徴とする請求項１に記載のデータ転
送方法。 - 【請求項３】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送方法において、 上記第２の地点において、上記第１の地点から送られて
きた符号化データの最上位ビツトの値により、該符号化
されたデータの最上位ビツト以外のビツトを反転して入
力するか、又はそのまま入力するかを決定する工程と、 当該決定されたデータに対して、上記第１のデータを予
測したデータである予測データを加算して、上記第１の
データを得る工程とを具えることを特徴とするデータ転
送方法。 - 【請求項４】上記予測データは、上記第１の地点から上
記第２の地点まで転送した過去のデータから予測したデ
ータであることを特徴とする請求項３に記載のデータ転
送方法。 - 【請求項５】上記第１の地点から上記第２の地点までデ
ータを転送する際にメモリを介することを特徴とする請
求項１に記載のデータ転送方法。 - 【請求項６】上記第１の地点から上記第２の地点までデ
ータを転送する際にメモリを介することを特徴とする請
求項３に記載のデータ転送方法。 - 【請求項７】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送方法において、 上記第１の地点において、上記第１のデータを表す冗長
表現データであつて過去に転送したデータと相関の強い
データを第２の地点まで転送することを特徴とするデー
タ転送方法。 - 【請求項８】第１のデータをＬＳＩ内の第１の地点から
第２の地点に転送するデータ転送方法において、 上記第１の地点において、上記第１のデータを表す複数
の冗長表現データを作成する工程と、 上記複数の冗長表現データの内、過去に転送したデータ
と相関の強いデータを選択する工程と、 該選択された上記冗長表現データを第２の地点まで転送
する工程とを具えることを特徴とするデータ転送方法。 - 【請求項９】上記第１のデータと定数０の信号をまとめ
た第２のデータを上記複数の冗長表現データの内の１つ
とすることを特徴とする請求項８に記載のデータ転送方
法。 - 【請求項１０】上記第１の地点において、上記第１のデ
ータに所定の数を加算又は減算した第３のデータを作成
する工程と、 上記第３のデータと上記所定の数の信号をまとめた第４
のデータを上記複数の冗長表現データの内の１つとする
工程とを具えることを特徴とする請求項８に記載のデー
タ転送方法。 - 【請求項１１】上記第２の地点において、転送された上
記冗長表現データとして上記第２のデータが選択されて
いる場合は上記第２のデータから上記定数０を除いた部
分を転送されて来たデータとし、上記第４のデータが選
択されている場合は上記第４のデータを上記第３のデー
タと上記所定の数とに分け、上記第３のデータと上記所
定の数を減算又は加算した結果を転送されて来たデータ
とすることを特徴とする請求項８に記載のデータ転送方
法。 - 【請求項１２】第１のデータを第１の地点から第２の地
点に転送する半導体集積回路装置において、 上記第１の地点に、上記第１のデータを予測したデータ
である予測データを作成する回路と、 上記第１のデータから上記予測データを減算したデータ
である差分データを作成する回路と、 上記差分データの最上位ビツトの値により、上記差分デ
ータの最上位ビツト以外のビツトを反転して第２の地点
へ出力するか、又はそのまま第２の地点へ出力するかを
決定する回路とを具えることを特徴とする半導体集積回
路装置。 - 【請求項１３】上記予測データは、上記第１の地点から
上記第２の地点まで転送した過去のデータから予測した
データであることを特徴とする請求項１２に記載の半導
体集積回路装置。 - 【請求項１４】第１のデータを第１の地点から第２の地
点に転送する半導体集積回路装置において、 上記第２の地点に、上記第１の地点から送られてきた符
号化データの最上位ビツトの値により、該符号化された
データの最上位ビツト以外のビツトを反転して入力する
か、又はそのまま入力するかを決定する回路と、 当該決定されたデータに対して、上記第１のデータを予
測したデータである予測データを加算して、上記第１の
データを得る回路とを具えることを特徴とする半導体集
積回路装置。 - 【請求項１５】上記予測データは、上記第１の地点から
上記第２の地点まで転送した過去のデータから予測した
データであることを特徴とする請求項１４に記載の半導
体集積回路装置。 - 【請求項１６】上記第１の地点から上記第２の地点まで
データを転送する際にメモリを介することを特徴とする
請求項１２に記載の半導体集積回路装置。 - 【請求項１７】上記第１の地点から上記第２の地点まで
データを転送する際にメモリを介することを特徴とする
請求項１４に記載の半導体集積回路装置。 - 【請求項１８】第１のデータを第１の地点から第２の地
点に転送する半導体集積回路装置において、 上記第１の地点には、上記第１のデータを表す冗長表現
データであつて過去に転送したデータと相関の強いデー
タを第２の地点まで転送する回路を具えることを特徴と
する半導体集積回路装置。 - 【請求項１９】第１のデータを第１の地点から第２の地
点に転送する半導体集積回路装置において、 上記第１の地点に、第１のデータを表す複数の冗長表現
データを作成する回路と、 上記複数の冗長表現データの内、過去に転送したデータ
と相関の強いデータを選択する回路と、 該選択された上記冗長表現データを第２の地点まで転送
する回路とを具えることを特徴とする半導体集積回路装
置。 - 【請求項２０】上記第１のデータと定数０の信号をまと
めた第２のデータを上記複数の冗長表現データの内の１
つとすることを特徴とする請求項１９に記載の半導体集
積回路装置。 - 【請求項２１】上記第１の地点に、上記第１のデータに
所定の数を加算又は減算した第３のデータを作成する回
路と、 上記第３のデータと上記所定の数の信号をまとめた第４
のデータを上記複数の冗長表現データの内の１つとする
回路とを具えることを特徴とする請求項１９に記載の半
導体集積回路装置。 - 【請求項２２】上記第２の地点に、転送された上記冗長
表現データとして上記第２のデータが選択されている場
合は上記第２のデータから上記定数０を除いた部分を転
送されて来たデータとし、上記第４のデータが選択され
ている場合は上記第４のデータを上記第３のデータと上
記所定の数とに分け、上記第３のデータと上記所定の数
を減算又は加算した結果を転送されて来たデータとする
回路を具えることを特徴とする請求項１９に記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354035A JPH09186607A (ja) | 1995-12-29 | 1995-12-29 | データ転送方法及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354035A JPH09186607A (ja) | 1995-12-29 | 1995-12-29 | データ転送方法及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186607A true JPH09186607A (ja) | 1997-07-15 |
Family
ID=18434882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7354035A Pending JPH09186607A (ja) | 1995-12-29 | 1995-12-29 | データ転送方法及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009502000A (ja) * | 2005-06-30 | 2009-01-22 | テラダイン・インコーポレーテッド | 同時スイッチングノイズを低減するためのデバイス及び方法 |
| JP2010246029A (ja) * | 2009-04-09 | 2010-10-28 | Canon Inc | データ伝送装置およびデータ伝送方法 |
-
1995
- 1995-12-29 JP JP7354035A patent/JPH09186607A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009502000A (ja) * | 2005-06-30 | 2009-01-22 | テラダイン・インコーポレーテッド | 同時スイッチングノイズを低減するためのデバイス及び方法 |
| JP2010246029A (ja) * | 2009-04-09 | 2010-10-28 | Canon Inc | データ伝送装置およびデータ伝送方法 |
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