JPH0918438A - パタン発生回路およびパタン照合回路 - Google Patents
パタン発生回路およびパタン照合回路Info
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- JPH0918438A JPH0918438A JP7159540A JP15954095A JPH0918438A JP H0918438 A JPH0918438 A JP H0918438A JP 7159540 A JP7159540 A JP 7159540A JP 15954095 A JP15954095 A JP 15954095A JP H0918438 A JPH0918438 A JP H0918438A
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Abstract
(57)【要約】
【目的】 既存のＶＣ−３，ＶＣ−４パスの導通試験用
回路の設計資産を有効利用して大容量パスの導通試験用
回路に用いるパタン発生回路およびパタン照合回路を実
現する。 【構成】 ｎ本のサブパスの各々に対するディジタル信
号系列を発生するｎ個のサブパタン発生手段と、所定の
サブパタン発生手段で発生するディジタル信号系列をｓ
(t) としたときに、他のｎ−１個のサブパタン発生手段
からｓ(t) に対してそれぞれ時間的にｋビット，２ｋビ
ット，…，（ｎ−１）ｋビット遅延したディジタル信号
系列を発生させる遅延制御を行う遅延制御手段とを備
え、各サブパタン発生手段から、互いにｋビットの遅延
時間差を有するｎ本のディジタル信号系列をｎ本のサブ
パスにそれぞれ送出する。
回路の設計資産を有効利用して大容量パスの導通試験用
回路に用いるパタン発生回路およびパタン照合回路を実
現する。 【構成】 ｎ本のサブパスの各々に対するディジタル信
号系列を発生するｎ個のサブパタン発生手段と、所定の
サブパタン発生手段で発生するディジタル信号系列をｓ
(t) としたときに、他のｎ−１個のサブパタン発生手段
からｓ(t) に対してそれぞれ時間的にｋビット，２ｋビ
ット，…，（ｎ−１）ｋビット遅延したディジタル信号
系列を発生させる遅延制御を行う遅延制御手段とを備
え、各サブパタン発生手段から、互いにｋビットの遅延
時間差を有するｎ本のディジタル信号系列をｎ本のサブ
パスにそれぞれ送出する。
Description
【０００１】
【産業上の利用分野】本発明は、広帯域伝送ネットワー
ク内の伝送装置おいて、大容量パスの導通試験用回路に
用いるパタン発生回路およびパタン照合回路に関する。
ク内の伝送装置おいて、大容量パスの導通試験用回路に
用いるパタン発生回路およびパタン照合回路に関する。
【０００２】
【従来の技術】ネットワークの経済化、運用性の向上等
を目的に標準化された新しい同期化ディジタルハイアラ
ーキ（ＳＤＨ：Synchronous Digital Hierarchy)と、ネ
ットワークノード間のインタフェース（ＮＮＩ：Networ
k Node Interface) に基づき、ＳＤＨ伝送ネットワーク
が構築されつつある。このＳＤＨ伝送ネットワークの伝
送装置の新設・増設時には、誤接続を防止し正常にＶＣ
(Virturl Container) パスの導通がなされているか否か
を確認するために導通試験が行われる。
を目的に標準化された新しい同期化ディジタルハイアラ
ーキ（ＳＤＨ：Synchronous Digital Hierarchy)と、ネ
ットワークノード間のインタフェース（ＮＮＩ：Networ
k Node Interface) に基づき、ＳＤＨ伝送ネットワーク
が構築されつつある。このＳＤＨ伝送ネットワークの伝
送装置の新設・増設時には、誤接続を防止し正常にＶＣ
(Virturl Container) パスの導通がなされているか否か
を確認するために導通試験が行われる。
【０００３】従来の伝送装置では、収容されるパスがＶ
Ｃ−３ (48.960Ｍbit/s), ＶＣ−４(150.336Ｍbit/s)の
みであり、比較的低速であることから、それぞれのＶＣ
パスに対して疑似ランダム信号発生回路およびその検出
回路を設けるか、またはＶＣ−３試験時にはＶＣ−４用
のパス試験回路を低速動作させる方法でＶＣパス試験を
行っていた。
Ｃ−３ (48.960Ｍbit/s), ＶＣ−４(150.336Ｍbit/s)の
みであり、比較的低速であることから、それぞれのＶＣ
パスに対して疑似ランダム信号発生回路およびその検出
回路を設けるか、またはＶＣ−３試験時にはＶＣ−４用
のパス試験回路を低速動作させる方法でＶＣパス試験を
行っていた。
【０００４】
【発明が解決しようとする課題】将来の広帯域伝送ネッ
トワークにおける伝送装置では、ＶＣ−３，ＶＣ−４等
の小容量パスのみならず、ＶＣ−４−４ｃ(601.344Ｍbi
t/s)，ＶＣ−４−16ｃ (2405.376Ｍbit/s)等の大容量パ
スを収容して運用されることになる。その場合でも、少
なくとも装置の初期立ち上げ時にはパスの導通試験が不
可欠である。大容量パス用の導通試験用回路として、従
来と同様の疑似ランダム信号発生回路およびその検出回
路をシリアル信号処理回路により構成すると、回路の高
速動作が要求されるために従来とは製造プロセスが異な
るＩＣ技術が要求される。また、並列信号処理により疑
似ランダム信号発生回路を構成する方法も提案されてい
るが一般にかなり複雑な回路構成となる（S.C.Kim, et
al., "Parallel scramblingtechniques for multibit-i
nterleaved multiplexing environments", Proc.ICC'9
3, pp.1526-1530, 1993)。
トワークにおける伝送装置では、ＶＣ−３，ＶＣ−４等
の小容量パスのみならず、ＶＣ−４−４ｃ(601.344Ｍbi
t/s)，ＶＣ−４−16ｃ (2405.376Ｍbit/s)等の大容量パ
スを収容して運用されることになる。その場合でも、少
なくとも装置の初期立ち上げ時にはパスの導通試験が不
可欠である。大容量パス用の導通試験用回路として、従
来と同様の疑似ランダム信号発生回路およびその検出回
路をシリアル信号処理回路により構成すると、回路の高
速動作が要求されるために従来とは製造プロセスが異な
るＩＣ技術が要求される。また、並列信号処理により疑
似ランダム信号発生回路を構成する方法も提案されてい
るが一般にかなり複雑な回路構成となる（S.C.Kim, et
al., "Parallel scramblingtechniques for multibit-i
nterleaved multiplexing environments", Proc.ICC'9
3, pp.1526-1530, 1993)。
【０００５】いずれの場合においても、ＶＣ−４−Ｘｃ
パス（Ｘ＝４，16，64，…）の導通試験用回路の新規開
発に際して、従来のＶＣ−３，ＶＣ−４パスの導通試験
用回路の設計資産を有効利用できない可能性が高い。さ
らに、例えばＶＣ−４−64ｃ等の大容量パスを収容する
必要が生じた場合には、再度新規に導通試験用回路を設
計しなおすことになる。
パス（Ｘ＝４，16，64，…）の導通試験用回路の新規開
発に際して、従来のＶＣ−３，ＶＣ−４パスの導通試験
用回路の設計資産を有効利用できない可能性が高い。さ
らに、例えばＶＣ−４−64ｃ等の大容量パスを収容する
必要が生じた場合には、再度新規に導通試験用回路を設
計しなおすことになる。
【０００６】本発明は、既存のＶＣ−３，ＶＣ−４パス
の導通試験用回路の設計資産を有効利用し、かつ新たに
定義される大容量パスの導通試験用回路への拡張性に優
れた大容量パスの導通試験用回路に用いるパタン発生回
路およびパタン照合回路を提供することを目的とする。
の導通試験用回路の設計資産を有効利用し、かつ新たに
定義される大容量パスの導通試験用回路への拡張性に優
れた大容量パスの導通試験用回路に用いるパタン発生回
路およびパタン照合回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】ＶＣ−４−Ｘｃパスは、
ＶＣ−３，ＶＣ−４等の低速パスがバイト多重され、Ｖ
Ｃ−４−Ｘｃのパスオーバヘッド（ＰＯＨ）が付加され
たものとみなせる。本明細書では、これらの低速パスを
「サブパス」という。導通試験の起点となる伝送装置で
は、ポインタ処理、多重化区間オーバヘッド（ＭＳＯ
Ｈ）の生成・終端処理を行うために、ＶＣ−４−Ｘｃパ
スもサブパス単位にバイト分離されて装置内を並列転送
される。サブパスの導通試験用回路は既存のＳＤＨ伝送
装置に搭載されているものであり、本発明はこれら既存
の導通試験用回路の設計資産を有効利用して、さらに大
容量パスの導通試験用回路を構成する手段を提供するも
のである。
ＶＣ−３，ＶＣ−４等の低速パスがバイト多重され、Ｖ
Ｃ−４−Ｘｃのパスオーバヘッド（ＰＯＨ）が付加され
たものとみなせる。本明細書では、これらの低速パスを
「サブパス」という。導通試験の起点となる伝送装置で
は、ポインタ処理、多重化区間オーバヘッド（ＭＳＯ
Ｈ）の生成・終端処理を行うために、ＶＣ−４−Ｘｃパ
スもサブパス単位にバイト分離されて装置内を並列転送
される。サブパスの導通試験用回路は既存のＳＤＨ伝送
装置に搭載されているものであり、本発明はこれら既存
の導通試験用回路の設計資産を有効利用して、さらに大
容量パスの導通試験用回路を構成する手段を提供するも
のである。
【０００８】請求項１対応のパタン発生回路は、ｎ本の
サブパスの各々に対するディジタル信号系列を発生する
ｎ個のサブパタン発生手段と、所定のサブパタン発生手
段で発生するディジタル信号系列をｓ(t) としたとき
に、他のｎ−１個のサブパタン発生手段からそれぞれｓ
(t) に対して時間的にｋビット，２ｋビット，…，（ｎ
−１）ｋビット遅延したディジタル信号系列を発生させ
る遅延制御を行う遅延制御手段とを備え、各サブパタン
発生手段から、互いにｋビットの遅延時間差を有するｎ
本のディジタル信号系列をｎ本のサブパスにそれぞれ送
出する。
サブパスの各々に対するディジタル信号系列を発生する
ｎ個のサブパタン発生手段と、所定のサブパタン発生手
段で発生するディジタル信号系列をｓ(t) としたとき
に、他のｎ−１個のサブパタン発生手段からそれぞれｓ
(t) に対して時間的にｋビット，２ｋビット，…，（ｎ
−１）ｋビット遅延したディジタル信号系列を発生させ
る遅延制御を行う遅延制御手段とを備え、各サブパタン
発生手段から、互いにｋビットの遅延時間差を有するｎ
本のディジタル信号系列をｎ本のサブパスにそれぞれ送
出する。
【０００９】請求項２対応のパタン発生回路は、所定の
サブパスに対するディジタル信号系列ｓ(t) を発生する
サブパタン発生手段と、サブパタン発生手段に直列に接
続され、入力信号を順次ｋビット遅延させて出力する
（ｎ−１）個のｋビット遅延手段とを備え、サブパタン
発生手段および（ｎ−１）個のｋビット遅延手段から、
ｓ(t) およびｓ(t) に対して時間的にｋビット，２ｋビ
ット，…，（ｎ−１）ｋビット遅延したｎ本のディジタ
ル信号系列をｎ本のサブパスにそれぞれ送出する。
サブパスに対するディジタル信号系列ｓ(t) を発生する
サブパタン発生手段と、サブパタン発生手段に直列に接
続され、入力信号を順次ｋビット遅延させて出力する
（ｎ−１）個のｋビット遅延手段とを備え、サブパタン
発生手段および（ｎ−１）個のｋビット遅延手段から、
ｓ(t) およびｓ(t) に対して時間的にｋビット，２ｋビ
ット，…，（ｎ−１）ｋビット遅延したｎ本のディジタ
ル信号系列をｎ本のサブパスにそれぞれ送出する。
【００１０】請求項３対応のパタン照合回路は、ｎ本の
サブパス上を伝送されるディジタル信号系列を受信し、
それぞれディジタル信号系列ｓ(t) に対する位相情報の
検出およびパタン照合を行い、伝送路上でのビット誤り
発生の有無を検出するｎ個のサブパタン照合手段と、各
サブパタン照合手段で検出されたｎ個の位相情報を入力
し、それらの遅延関係が送信側で設定した遅延関係と同
一であるか否かを確認し、ＶＣパスの導通試験信号に対
するパタン照合を行う信号順序保全性確認手段とを備え
る。
サブパス上を伝送されるディジタル信号系列を受信し、
それぞれディジタル信号系列ｓ(t) に対する位相情報の
検出およびパタン照合を行い、伝送路上でのビット誤り
発生の有無を検出するｎ個のサブパタン照合手段と、各
サブパタン照合手段で検出されたｎ個の位相情報を入力
し、それらの遅延関係が送信側で設定した遅延関係と同
一であるか否かを確認し、ＶＣパスの導通試験信号に対
するパタン照合を行う信号順序保全性確認手段とを備え
る。
【００１１】請求項４対応のパタン照合回路は、請求項
１対応のパタン発生回路と、ｎ個のサブパタン発生手段
から出力されるｎ本のディジタル信号系列をバイト多重
する第１のバイト多重化回路と、ｎ本のサブパス上を伝
送されたディジタル信号系列を受信してバイト多重する
第２のバイト多重化回路と、各バイト多重化回路から出
力される２つのディジタル信号系列のパタン照合を行
い、伝送路上でのビット誤り発生の有無および信号順序
保全性の確認を行うパタン照合手段とを備える。
１対応のパタン発生回路と、ｎ個のサブパタン発生手段
から出力されるｎ本のディジタル信号系列をバイト多重
する第１のバイト多重化回路と、ｎ本のサブパス上を伝
送されたディジタル信号系列を受信してバイト多重する
第２のバイト多重化回路と、各バイト多重化回路から出
力される２つのディジタル信号系列のパタン照合を行
い、伝送路上でのビット誤り発生の有無および信号順序
保全性の確認を行うパタン照合手段とを備える。
【００１２】請求項５対応のパタン照合回路は、請求項
４対応のパタン照合回路に含まれる請求項１対応のパタ
ン発生回路に代えて、請求項２対応のパタン発生回路を
備える。
４対応のパタン照合回路に含まれる請求項１対応のパタ
ン発生回路に代えて、請求項２対応のパタン発生回路を
備える。
【００１３】
【作用】請求項１，２対応のパタン発生回路と、請求項
３，４，５対応のパタン照合回路を組み合わせることに
より、ＶＣ−４−Ｘｃパスに対する導通試験を行うこと
ができる。導通試験機能は、クロスコネクト装置，多重
化端局装置等の伝送装置に備えられている。これらの伝
送装置では、ポインタ処理、ＭＳＯＨの生成・終端処理
等をＳＴＭ−１レベル（155.52Ｍbit/s)以下で行ってお
り、それらの処理はＶＣ−４−Ｘｃ等の大容量パスを収
容する場合でも不可欠である。すなわち、ＶＣ−４−Ｘ
ｃパスも伝送装置内では必ずＶＣ−３，ＶＣ−４を単位
とするサブパスに分離されて転送される。本発明ではこ
の転送形態を利用し、サブパス単位に遅延量の異なるデ
ィジタル信号系列を挿入することにより、ＶＣ−４−Ｘ
ｃパスの導通試験信号を生成する。
３，４，５対応のパタン照合回路を組み合わせることに
より、ＶＣ−４−Ｘｃパスに対する導通試験を行うこと
ができる。導通試験機能は、クロスコネクト装置，多重
化端局装置等の伝送装置に備えられている。これらの伝
送装置では、ポインタ処理、ＭＳＯＨの生成・終端処理
等をＳＴＭ−１レベル（155.52Ｍbit/s)以下で行ってお
り、それらの処理はＶＣ−４−Ｘｃ等の大容量パスを収
容する場合でも不可欠である。すなわち、ＶＣ−４−Ｘ
ｃパスも伝送装置内では必ずＶＣ−３，ＶＣ−４を単位
とするサブパスに分離されて転送される。本発明ではこ
の転送形態を利用し、サブパス単位に遅延量の異なるデ
ィジタル信号系列を挿入することにより、ＶＣ−４−Ｘ
ｃパスの導通試験信号を生成する。
【００１４】また、受信側ではサブパス単位にパタン照
合を行うことにより、伝送路上のビット誤り発生の有無
を確認し、また各パタン照合回路で検出されたディジタ
ル信号系列の遅延関係から信号順序保全性を確認する。
これにより、既存のＶＣ−３，ＶＣ−４等の導通試験用
のパタン発生回路およびパタン照合回路をそのまま利用
することができる。追加する機能は、送信側では各サブ
パスに送出するディジタル信号系列の遅延関係を設定す
る機能、受信側では遅延関係が送信側の設定通りになっ
ているか否かを確認する機能である。
合を行うことにより、伝送路上のビット誤り発生の有無
を確認し、また各パタン照合回路で検出されたディジタ
ル信号系列の遅延関係から信号順序保全性を確認する。
これにより、既存のＶＣ−３，ＶＣ−４等の導通試験用
のパタン発生回路およびパタン照合回路をそのまま利用
することができる。追加する機能は、送信側では各サブ
パスに送出するディジタル信号系列の遅延関係を設定す
る機能、受信側では遅延関係が送信側の設定通りになっ
ているか否かを確認する機能である。
【００１５】
（請求項１対応のパタン発生回路）図１は、請求項１対
応のパタン発生回路の基本構成を示す。ここでは、ＶＣ
−４−Ｘｃパスがｎ本のサブパスにバイト分離されて装
置内を転送されると仮定している。たとえば、ＶＣ−４
−４ｃパスがＶＣ−４単位のサブパスに分離されて転送
される場合にはｎ＝４であり、ＶＣ−３単位のサブパス
に分離されて転送される場合にはｎ＝12となる。
応のパタン発生回路の基本構成を示す。ここでは、ＶＣ
−４−Ｘｃパスがｎ本のサブパスにバイト分離されて装
置内を転送されると仮定している。たとえば、ＶＣ−４
−４ｃパスがＶＣ−４単位のサブパスに分離されて転送
される場合にはｎ＝４であり、ＶＣ−３単位のサブパス
に分離されて転送される場合にはｎ＝12となる。
【００１６】図において、パタン発生回路１０ａはｎ個
のサブパタン発生手段１１−１〜１１−ｎを有し、遅延
制御手段１２により遅延制御される構成である。サブパ
タン発生手段１１−１は、既存の低速パスの導通試験用
回路におけるパタン発生回路として構成されるものであ
り、一定の周期的なディジタル信号系列ｓ(t) を発生す
る。通常用いられる周期的なディジタル信号系列として
は疑似ランダム信号等がある。
のサブパタン発生手段１１−１〜１１−ｎを有し、遅延
制御手段１２により遅延制御される構成である。サブパ
タン発生手段１１−１は、既存の低速パスの導通試験用
回路におけるパタン発生回路として構成されるものであ
り、一定の周期的なディジタル信号系列ｓ(t) を発生す
る。通常用いられる周期的なディジタル信号系列として
は疑似ランダム信号等がある。
【００１７】他のサブパタン発生手段１１−２〜１１−
ｎは、それぞれｓ(t) に対して時間的にｋビット，２ｋ
ビット，…，（ｎ−１）ｋビット遅延したディジタル信
号系列ｓ(ｔ−ｋδ)，ｓ(ｔ−２ｋδ)，…，ｓ(ｔ−(ｎ
−１)ｋδ)を出力する。ここでδは１ビットの時間的長
さである。ｎ個のサブパタン発生手段の回路構成は基本
的に同一でよく、遅延制御手段１２が各サブパタン発生
手段のリセットタイミングを制御する等の方法により、
ｎ本の出力信号間の遅延関係を制御することができる。
ｎは、それぞれｓ(t) に対して時間的にｋビット，２ｋ
ビット，…，（ｎ−１）ｋビット遅延したディジタル信
号系列ｓ(ｔ−ｋδ)，ｓ(ｔ−２ｋδ)，…，ｓ(ｔ−(ｎ
−１)ｋδ)を出力する。ここでδは１ビットの時間的長
さである。ｎ個のサブパタン発生手段の回路構成は基本
的に同一でよく、遅延制御手段１２が各サブパタン発生
手段のリセットタイミングを制御する等の方法により、
ｎ本の出力信号間の遅延関係を制御することができる。
【００１８】ここで、各サブパス上に出力されるディジ
タル信号系列の遅延関係を図２に示す。図では、サブパ
ス♯ｉにディジタル信号系列ｓ(ｔ−(ｉ−１)ｋδ)が入
力されるようになっているが、あらかじめ順番さえ決め
ておけば、どのサブパスにどのディジタル信号系列が入
力されてもよい。これらｎ本のディジタル信号系列は、
ＰＯＨ挿入回路２１でＶＣ−４−Ｘｃ用のパスオーバヘ
ッドが挿入され、ＳＤＨ伝送装置に備えられたバイト多
重化回路２２により各サブパスがバイト多重され、ＶＣ
−４−Ｘｃパス試験信号として伝送路に送出される。パ
スオーバヘッドの挿入については、ＶＣ−４−Ｘｃのサ
ブパス♯１に入力されるディジタル信号系列にのみ挿入
し、その他のサブパスに入力されるディジタル信号系列
については固定スタッフを挿入すればよい（ＩＴＵ−Ｔ
勧告 Ｇ.70Ｘ）。
タル信号系列の遅延関係を図２に示す。図では、サブパ
ス♯ｉにディジタル信号系列ｓ(ｔ−(ｉ−１)ｋδ)が入
力されるようになっているが、あらかじめ順番さえ決め
ておけば、どのサブパスにどのディジタル信号系列が入
力されてもよい。これらｎ本のディジタル信号系列は、
ＰＯＨ挿入回路２１でＶＣ−４−Ｘｃ用のパスオーバヘ
ッドが挿入され、ＳＤＨ伝送装置に備えられたバイト多
重化回路２２により各サブパスがバイト多重され、ＶＣ
−４−Ｘｃパス試験信号として伝送路に送出される。パ
スオーバヘッドの挿入については、ＶＣ−４−Ｘｃのサ
ブパス♯１に入力されるディジタル信号系列にのみ挿入
し、その他のサブパスに入力されるディジタル信号系列
については固定スタッフを挿入すればよい（ＩＴＵ−Ｔ
勧告 Ｇ.70Ｘ）。
【００１９】（請求項２対応のパタン発生回路）図３
は、請求項２対応のパタン発生回路の基本構成を示す。
図において、パタン発生回路１０ｂは、ディジタル信号
系列ｓ(t) を発生するサブパタン発生手段１１と、入力
信号に対して時間的にｋビット遅延した信号を出力する
（ｎ−１）個のｋビット遅延手段１３−１〜１３−（ｎ
−１）により構成される。サブパタン発生手段１１とｋ
ビット遅延手段１３−１〜１３−（ｎ−１）を直列に接
続し、それぞれの出力信号を分岐して取り出すことによ
り、ｎ本の周期的なディジタル信号系列ｓ(t) ，ｓ(ｔ
−ｋδ)，ｓ(ｔ−２ｋδ)，…，ｓ(ｔ−(ｎ−１)ｋδ)
が得られる。これらｎ本のディジタル信号系列は、ＰＯ
Ｈ挿入回路２１でＶＣ−４−Ｘｃ用のパスオーバヘッド
が挿入され、バイト多重化回路２２により各サブパスが
バイト多重され、ＶＣ−４−Ｘｃパス試験信号として伝
送路に送出される。
は、請求項２対応のパタン発生回路の基本構成を示す。
図において、パタン発生回路１０ｂは、ディジタル信号
系列ｓ(t) を発生するサブパタン発生手段１１と、入力
信号に対して時間的にｋビット遅延した信号を出力する
（ｎ−１）個のｋビット遅延手段１３−１〜１３−（ｎ
−１）により構成される。サブパタン発生手段１１とｋ
ビット遅延手段１３−１〜１３−（ｎ−１）を直列に接
続し、それぞれの出力信号を分岐して取り出すことによ
り、ｎ本の周期的なディジタル信号系列ｓ(t) ，ｓ(ｔ
−ｋδ)，ｓ(ｔ−２ｋδ)，…，ｓ(ｔ−(ｎ−１)ｋδ)
が得られる。これらｎ本のディジタル信号系列は、ＰＯ
Ｈ挿入回路２１でＶＣ−４−Ｘｃ用のパスオーバヘッド
が挿入され、バイト多重化回路２２により各サブパスが
バイト多重され、ＶＣ−４−Ｘｃパス試験信号として伝
送路に送出される。
【００２０】上記のように生成されたＶＣ−４−Ｘｃパ
ス試験信号を受信する伝送装置においても、ＶＣ−４−
Ｘｃパスはバイト単位に分離され、ｎ本のサブパスとし
て装置内を転送される。 （請求項３対応のパタン照合回路）図４は、請求項３対
応のパタン照合回路の基本構成を示す。
ス試験信号を受信する伝送装置においても、ＶＣ−４−
Ｘｃパスはバイト単位に分離され、ｎ本のサブパスとし
て装置内を転送される。 （請求項３対応のパタン照合回路）図４は、請求項３対
応のパタン照合回路の基本構成を示す。
【００２１】図において、パタン照合回路３０ａはｎ個
のサブパタン照合手段３１−１〜３１−ｎを有し、各出
力が信号順序保全性確認手段３２に接続される構成であ
る。伝送路を通過したＶＣ−４−Ｘｃパス試験信号は、
ＳＤＨ伝送装置に備えられたバイト分離回路２３により
分離され、ｎ本のサブパス上に出力される。ＰＯＨ分離
回路２４は、サブパスから受信するｎ本のディジタル信
号系列からパスオーバヘッドを分離する。ｎ個のサブパ
タン照合手段３１−１〜３１−ｎは、既存の低速パスの
導通試験用回路におけるパタン照合回路により構成され
る。各サブパタン照合手段は、ＰＯＨ分離回路２４から
入力されるディジタル信号系列に対して先頭位置の検出
およびパタン照合を実行し、伝送路上でのビット誤り発
生の有無を検出し、対応する位相情報を信号順序保全性
確認手段３２に通知する。信号順序保全性確認手段３２
は各サブパスに対応する位相情報を比較し、それらの遅
延関係が送信側のパタン発生回路で設定した遅延関係と
同一であるか否かを確認することにより、ＶＣ−４−Ｘ
ｃパス試験信号の信号順序保全性を確認する。
のサブパタン照合手段３１−１〜３１−ｎを有し、各出
力が信号順序保全性確認手段３２に接続される構成であ
る。伝送路を通過したＶＣ−４−Ｘｃパス試験信号は、
ＳＤＨ伝送装置に備えられたバイト分離回路２３により
分離され、ｎ本のサブパス上に出力される。ＰＯＨ分離
回路２４は、サブパスから受信するｎ本のディジタル信
号系列からパスオーバヘッドを分離する。ｎ個のサブパ
タン照合手段３１−１〜３１−ｎは、既存の低速パスの
導通試験用回路におけるパタン照合回路により構成され
る。各サブパタン照合手段は、ＰＯＨ分離回路２４から
入力されるディジタル信号系列に対して先頭位置の検出
およびパタン照合を実行し、伝送路上でのビット誤り発
生の有無を検出し、対応する位相情報を信号順序保全性
確認手段３２に通知する。信号順序保全性確認手段３２
は各サブパスに対応する位相情報を比較し、それらの遅
延関係が送信側のパタン発生回路で設定した遅延関係と
同一であるか否かを確認することにより、ＶＣ−４−Ｘ
ｃパス試験信号の信号順序保全性を確認する。
【００２２】（請求項４対応のパタン照合回路）図５
は、請求項４対応のパタン照合回路の基本構成を示す。
図において、パタン照合回路３０ｂは、図１に示すサブ
パス発生回路１０ａとまったく同じｎ個のサブパタン発
生手段１１−１〜１１−ｎおよび遅延制御手段１２を有
する。バイト多重化回路３３は、各サブパタン発生手段
から出力されるディジタル信号系列をバイト多重し、実
伝送路上を伝送されるＶＣ−４−Ｘｃパス試験信号と同
一の信号を作成する。
は、請求項４対応のパタン照合回路の基本構成を示す。
図において、パタン照合回路３０ｂは、図１に示すサブ
パス発生回路１０ａとまったく同じｎ個のサブパタン発
生手段１１−１〜１１−ｎおよび遅延制御手段１２を有
する。バイト多重化回路３３は、各サブパタン発生手段
から出力されるディジタル信号系列をバイト多重し、実
伝送路上を伝送されるＶＣ−４−Ｘｃパス試験信号と同
一の信号を作成する。
【００２３】また、伝送路を通過したＶＣ−４−Ｘｃパ
ス試験信号は、ＳＤＨ伝送装置に備えられたバイト分離
回路２３により分離され、ｎ本のサブパス上に出力され
る。ＰＯＨ分離回路２４は、サブパスから受信するｎ本
のディジタル信号系列からパスオーバヘッドを分離す
る。バイト多重化回路３４は、ＰＯＨ分離回路２４から
入力されるディジタル信号系列を再度バイト多重してシ
リアルの導通試験信号を再生する。
ス試験信号は、ＳＤＨ伝送装置に備えられたバイト分離
回路２３により分離され、ｎ本のサブパス上に出力され
る。ＰＯＨ分離回路２４は、サブパスから受信するｎ本
のディジタル信号系列からパスオーバヘッドを分離す
る。バイト多重化回路３４は、ＰＯＨ分離回路２４から
入力されるディジタル信号系列を再度バイト多重してシ
リアルの導通試験信号を再生する。
【００２４】パタン照合手段３５は、バイト多重化回路
３３，３４から出力されるＶＣ−４−Ｘｃパス試験信号
間のパタン照合を行い、伝送路上でのビット誤り発生の
有無を検出すると同時に、信号順序保全性の確認を行
う。 （請求項５対応のパタン照合回路）図６は、請求項５対
応のパタン照合回路の基本構成を示す。
３３，３４から出力されるＶＣ−４−Ｘｃパス試験信号
間のパタン照合を行い、伝送路上でのビット誤り発生の
有無を検出すると同時に、信号順序保全性の確認を行
う。 （請求項５対応のパタン照合回路）図６は、請求項５対
応のパタン照合回路の基本構成を示す。
【００２５】図において、パタン照合回路３０ｃは、図
３に示すサブパス発生回路１０ｂとまったく同じサブパ
タン発生手段１１および（ｎ−１）個のｋビット遅延手
段１３−１〜１３−（ｎ−１）を有する。バイト多重化
回路３３，３４およびパタン照合手段３５は、図５に示
すパタン照合回路３０ｂと同様に構成される。以上示し
た図１，図３に示すパタン発生回路１０ａ，１０ｂと、
図４，図５，図６に示すパタン照合回路３０ａ，３０
ｂ，３０ｃを組み合わせることにより、ＶＣ−４−Ｘｃ
パスに対する導通試験を行うことができる。
３に示すサブパス発生回路１０ｂとまったく同じサブパ
タン発生手段１１および（ｎ−１）個のｋビット遅延手
段１３−１〜１３−（ｎ−１）を有する。バイト多重化
回路３３，３４およびパタン照合手段３５は、図５に示
すパタン照合回路３０ｂと同様に構成される。以上示し
た図１，図３に示すパタン発生回路１０ａ，１０ｂと、
図４，図５，図６に示すパタン照合回路３０ａ，３０
ｂ，３０ｃを組み合わせることにより、ＶＣ−４−Ｘｃ
パスに対する導通試験を行うことができる。
【００２６】（パタン発生回路１０ｂの実施例構成）図
７は、ＶＣ−４−４ｃ試験用のパタン発生回路１０ｂの
実施例構成を示す。ＶＣ−４パスの導通試験をＰＮ−15
疑似ランダム信号を用いて行い、各サブパスに対応する
ディジタル信号系列間の遅延量ｋ＝８ビットとした。図
において、サブパタン発生手段１１として用いられるＰ
Ｎ−15パタン発生回路は、15個のシフトレジスタ１−１
〜１−３４および加算器２により構成される。シフトレ
ジスタ１−７の出力信号を分岐して取り出すことによ
り、ＰＮ−15パタン発生回路（シフトレジスタ１−３
４）の出力信号に対して時間的に８ビット進んだディジ
タル信号系列を生成することができる。これをＶＣ−４
単位のサブパス♯４上に出力し、シフトレジスタ１−３
４の出力信号をサブパス♯３上に出力し、さらにその信
号を８ビット遅延回路３−１を介してサブパス♯２上に
出力し、さらにその信号を８ビット遅延回路３−２を介
してサブパス♯１上に出力する。各サブパス上に出力さ
れたディジタル信号系列をＳＤＨ伝送装置内のバイト多
重化回路でバイト多重することにより、ＶＣ−４−４ｃ
パス試験信号を生成することができる。
７は、ＶＣ−４−４ｃ試験用のパタン発生回路１０ｂの
実施例構成を示す。ＶＣ−４パスの導通試験をＰＮ−15
疑似ランダム信号を用いて行い、各サブパスに対応する
ディジタル信号系列間の遅延量ｋ＝８ビットとした。図
において、サブパタン発生手段１１として用いられるＰ
Ｎ−15パタン発生回路は、15個のシフトレジスタ１−１
〜１−３４および加算器２により構成される。シフトレ
ジスタ１−７の出力信号を分岐して取り出すことによ
り、ＰＮ−15パタン発生回路（シフトレジスタ１−３
４）の出力信号に対して時間的に８ビット進んだディジ
タル信号系列を生成することができる。これをＶＣ−４
単位のサブパス♯４上に出力し、シフトレジスタ１−３
４の出力信号をサブパス♯３上に出力し、さらにその信
号を８ビット遅延回路３−１を介してサブパス♯２上に
出力し、さらにその信号を８ビット遅延回路３−２を介
してサブパス♯１上に出力する。各サブパス上に出力さ
れたディジタル信号系列をＳＤＨ伝送装置内のバイト多
重化回路でバイト多重することにより、ＶＣ−４−４ｃ
パス試験信号を生成することができる。
【００２７】図８は、各サブパス単位のＰＮ−15系列
と、これらをバイト多重して得られるＶＣ−４−４ｃパ
ス試験信号を示す。なお、パスオーバヘッドの挿入部分
については省略している。図中の各ブロックは１バイト
を示し、各バイトに収容されている値を16進法で表示し
た。得られたＶＣ−４−４ｃパス試験信号の周期は４×
（２15−１）ビットとなる。
と、これらをバイト多重して得られるＶＣ−４−４ｃパ
ス試験信号を示す。なお、パスオーバヘッドの挿入部分
については省略している。図中の各ブロックは１バイト
を示し、各バイトに収容されている値を16進法で表示し
た。得られたＶＣ−４−４ｃパス試験信号の周期は４×
（２15−１）ビットとなる。
【００２８】受信側のパタン照合回路では、４つのＰＮ
−15疑似ランダム信号に対するパタン照合手段を設けて
ビット誤りの有無を確認する。また、４つのパタン照合
手段のそれぞれが受信信号の先頭位置を検出し、それら
を比較することにより信号順序保全性の確認を行う。同
様の方法により、例えばＶＣ−４パスの導通試験用回路
を用いてＶＣ−４−16ｃパスの導通試験用回路を構成す
ることができる。また、ＶＣ−３パスの導通試験用回路
を用いてＶＣ−４パスの導通試験用回路を構成すること
もできる。
−15疑似ランダム信号に対するパタン照合手段を設けて
ビット誤りの有無を確認する。また、４つのパタン照合
手段のそれぞれが受信信号の先頭位置を検出し、それら
を比較することにより信号順序保全性の確認を行う。同
様の方法により、例えばＶＣ−４パスの導通試験用回路
を用いてＶＣ−４−16ｃパスの導通試験用回路を構成す
ることができる。また、ＶＣ−３パスの導通試験用回路
を用いてＶＣ−４パスの導通試験用回路を構成すること
もできる。
【００２９】
【発明の効果】以上説明したように、ＭＳＯＨの生成・
終端処理、ポインタ処理機能を有するクロスコネクト装
置、多重化端局装置等の伝送装置では、ＶＣ−４−４ｃ
パス等の大容量パスはサブパス単位にバイト分離されて
装置内を転送される。本発明ではこの転送形態を利用
し、サブパス単位に遅延量の異なるディジタル信号系列
を挿入することにより、ＶＣ−４−Ｘｃパス試験信号を
生成する。これにより、既存のＶＣ−３，ＶＣ−４パス
の導通試験用のパタン発生回路およびパタン照合回路を
そのまま利用することができる。
終端処理、ポインタ処理機能を有するクロスコネクト装
置、多重化端局装置等の伝送装置では、ＶＣ−４−４ｃ
パス等の大容量パスはサブパス単位にバイト分離されて
装置内を転送される。本発明ではこの転送形態を利用
し、サブパス単位に遅延量の異なるディジタル信号系列
を挿入することにより、ＶＣ−４−Ｘｃパス試験信号を
生成する。これにより、既存のＶＣ−３，ＶＣ−４パス
の導通試験用のパタン発生回路およびパタン照合回路を
そのまま利用することができる。
【００３０】本発明のパタン発生回路では、ＶＣ−３，
ＶＣ−４パスの導通試験時に対して出力するディジタル
信号系列の遅延関係を設定する機能を付加する。本発明
のパタン照合回路では、遅延関係が送信側の設定通りに
なっているか否かを確認する機能を付加すればよい。し
たがって、任意のＶＣ−４−Ｘｃパスに対する導通試験
用回路を既存の設計資産を活かしつつ最小限の追加設計
により実現することができる。また、新たにＶＣ−４−
64ｃパスなどの大容量パスが定義された場合にも、送信
側の遅延制御手段、受信側の信号順序保全性確認手段を
若干変更することにより容易かつ経済的に導通試験用回
路を実現することができる。
ＶＣ−４パスの導通試験時に対して出力するディジタル
信号系列の遅延関係を設定する機能を付加する。本発明
のパタン照合回路では、遅延関係が送信側の設定通りに
なっているか否かを確認する機能を付加すればよい。し
たがって、任意のＶＣ−４−Ｘｃパスに対する導通試験
用回路を既存の設計資産を活かしつつ最小限の追加設計
により実現することができる。また、新たにＶＣ−４−
64ｃパスなどの大容量パスが定義された場合にも、送信
側の遅延制御手段、受信側の信号順序保全性確認手段を
若干変更することにより容易かつ経済的に導通試験用回
路を実現することができる。
【００３１】将来の伝送装置は、ＶＣ−３，ＶＣ−４，
…，ＶＣ−４−Ｘｃにいたる様々なパスを収容して運用
できる必要がある。その場合に、収容しうるすべてのパ
スについて個別に導通試験用回路をもつと、ハードウェ
アとして大規模にならざるを得ない。一方、本発明のパ
タン発生回路およびパタン照合回路は、小容量の導通試
験用回路を設定によりそのまま使用することも、大容量
パスの導通試験用回路の一部として使用することもでき
る。このように、本発明は、回路の共用化により伝送装
置のハードウェア規模の削減およびそれに伴うコスト削
減を図ることができる。
…，ＶＣ−４−Ｘｃにいたる様々なパスを収容して運用
できる必要がある。その場合に、収容しうるすべてのパ
スについて個別に導通試験用回路をもつと、ハードウェ
アとして大規模にならざるを得ない。一方、本発明のパ
タン発生回路およびパタン照合回路は、小容量の導通試
験用回路を設定によりそのまま使用することも、大容量
パスの導通試験用回路の一部として使用することもでき
る。このように、本発明は、回路の共用化により伝送装
置のハードウェア規模の削減およびそれに伴うコスト削
減を図ることができる。
【図１】請求項１対応のパタン発生回路の基本構成を示
すブロック図。
すブロック図。
【図２】各サブパス上に出力されるディジタル信号系列
の遅延関係を示す図。
の遅延関係を示す図。
【図３】請求項２対応のパタン発生回路の基本構成を示
すブロック図。
すブロック図。
【図４】請求項３対応のパタン照合回路の基本構成を示
すブロック図。
すブロック図。
【図５】請求項４対応のパタン照合回路の基本構成を示
すブロック図。
すブロック図。
【図６】請求項５対応のパタン照合回路の基本構成を示
すブロック図。
すブロック図。
【図７】ＶＣ−４−４ｃ試験用のパタン発生回路１０ｂ
の実施例構成を示すブロック図。
の実施例構成を示すブロック図。
【図８】各サブパス単位のＰＮ−15系列と、これらをバ
イト多重して得られるＶＣ−４−４ｃパス試験信号を示
す図。
イト多重して得られるＶＣ−４−４ｃパス試験信号を示
す図。
１０ パタン照合回路 １１ サブパタン発生手段 １２ 遅延制御手段 １３ ｋビット遅延手段 ２１ ＰＯＨ挿入回路 ２２ バイト多重化回路 ２３ バイト分離回路 ２４ ＰＯＨ分離回路 ３１ サブパタン照合手段 ３２ 信号順序保全性確認手段 ３３，３４ バイト多重化回路 ３５ パタン照合回路
Claims (5)
- 【請求項１】 ＳＤＨ伝送装置内に配置され、ｎ本のサ
ブパスをバイト多重した信号として構成されるＶＣパス
の導通試験に用いる周期的なディジタル信号系列を発生
するパタン発生回路において、 前記ｎ本のサブパスの各々に対するディジタル信号系列
を発生するｎ個のサブパタン発生手段と、 所定のサブパタン発生手段で発生するディジタル信号系
列をｓ(t) としたときに、他のｎ−１個のサブパタン発
生手段からそれぞれｓ(t) に対して時間的にｋビット，
２ｋビット，…，（ｎ−１）ｋビット遅延したディジタ
ル信号系列を発生させる遅延制御を行う遅延制御手段と
を備え、 前記ｎ個のサブパタン発生手段から、互いにｋビットの
遅延時間差を有するｎ本のディジタル信号系列を前記ｎ
本のサブパスにそれぞれ送出する構成であることを特徴
とするパタン発生回路。 - 【請求項２】 ＳＤＨ伝送装置内に配置され、ｎ本のサ
ブパスをバイト多重した信号として構成されるＶＣパス
の導通試験に用いる周期的なディジタル信号系列を発生
するパタン発生回路において、 所定のサブパスに対するディジタル信号系列ｓ(t) を発
生するサブパタン発生手段と、 前記サブパタン発生手段に直列に接続され、入力信号を
順次ｋビット遅延させて出力する（ｎ−１）個のｋビッ
ト遅延手段とを備え、 前記サブパタン発生手段および（ｎ−１）個のｋビット
遅延手段から、ｓ(t)およびｓ(t) に対して時間的にｋ
ビット，２ｋビット，…，（ｎ−１）ｋビット遅延した
ｎ本のディジタル信号系列を前記ｎ本のサブパスにそれ
ぞれ送出する構成であることを特徴とするパタン発生回
路。 - 【請求項３】 伝送路から入力されるＶＣパスの導通試
験信号をｎ個のサブパスにバイト単位に分離し、請求項
１または請求項２に記載のパタン発生回路から出力され
た各サブパス対応のディジタル信号系列に対してパタン
照合を行うパタン照合回路において、 それぞれｎ本のサブパス上を伝送されるディジタル信号
系列を受信し、それぞれディジタル信号系列ｓ(t) に対
する位相情報の検出およびパタン照合を行い、伝送路上
でのビット誤り発生の有無を検出するｎ個のサブパタン
照合手段と、 前記各サブパタン照合手段で検出されたｎ個の位相情報
を入力し、それらの遅延関係が送信側で設定した遅延関
係と同一であるか否かを確認し、前記ＶＣパスの導通試
験信号に対するパタン照合を行う信号順序保全性確認手
段とを備えたことを特徴とするパタン照合回路。 - 【請求項４】 伝送路から入力されるＶＣパスの導通試
験信号をｎ個のサブパスにバイト単位に分離し、請求項
１または請求項２に記載のパタン発生回路から出力され
た各サブパス対応のディジタル信号系列に対してパタン
照合を行うパタン照合回路において、 ｎ本のサブパスの各々に対するディジタル信号系列を発
生するｎ個のサブパタン発生手段と、 所定のサブパタン発生手段で発生するディジタル信号系
列をｓ(t) としたときに、他のｎ−１個のサブパタン発
生手段からそれぞれｓ(t) に対して時間的にｋビット，
２ｋビット，…，（ｎ−１）ｋビット遅延したディジタ
ル信号系列を発生させ、かつｎ本のディジタル信号系列
の遅延関係を請求項１または請求項２に記載のサブパタ
ン発生回路における遅延関係と同様に設定する遅延制御
を行う遅延制御手段と、 前記ｎ個のサブパタン発生手段から出力されるｎ本のデ
ィジタル信号系列をバイト多重する第１のバイト多重化
回路と、 前記ｎ本のサブパス上を伝送されたディジタル信号系列
を受信してバイト多重する第２のバイト多重化回路と、 前記第１のバイト多重化回路および前記第２のバイト多
重化回路から出力される２つのディジタル信号系列のパ
タン照合を行い、伝送路上でのビット誤り発生の有無お
よび信号順序保全性の確認を行うパタン照合手段とを備
えたことを特徴とするパタン照合回路。 - 【請求項５】 伝送路から入力されるＶＣパスの導通試
験信号をｎ個のサブパスにバイト単位に分離し、請求項
１または請求項２に記載のパタン発生回路から出力され
た各サブパス対応のディジタル信号系列に対してパタン
照合を行うパタン照合回路において、 所定のサブパスに対するディジタル信号系列ｓ(t) を発
生するサブパタン発生手段と、 前記サブパタン発生手段に直列に接続され、入力信号を
順次ｋビット遅延させて出力する（ｎ−１）個のｋビッ
ト遅延手段と、 前記サブパタン発生手段および（ｎ−１）個のｋビット
遅延手段から出力されるｓ(t) およびｓ(t) に対して時
間的にｋビット，２ｋビット，…，（ｎ−１）ｋビット
遅延したｎ本のディジタル信号系列をバイト多重する第
１のバイト多重化回路と、 前記ｎ本のサブパス上を伝送されたディジタル信号系列
を受信してバイト多重する第２のバイト多重化回路と、 前記第１のバイト多重化回路および前記第２のバイト多
重化回路から出力される２つのディジタル信号系列のパ
タン照合を行い、伝送路上でのビット誤り発生の有無お
よび信号順序保全性の確認を行うパタン照合手段とを備
えたことを特徴とするパタン照合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159540A JPH0918438A (ja) | 1995-06-26 | 1995-06-26 | パタン発生回路およびパタン照合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159540A JPH0918438A (ja) | 1995-06-26 | 1995-06-26 | パタン発生回路およびパタン照合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918438A true JPH0918438A (ja) | 1997-01-17 |
Family
ID=15695997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159540A Pending JPH0918438A (ja) | 1995-06-26 | 1995-06-26 | パタン発生回路およびパタン照合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918438A (ja) |
-
1995
- 1995-06-26 JP JP7159540A patent/JPH0918438A/ja active Pending
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