JPH09182087A - ディジタルビデオ信号を符号化する方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的は、予測段階は動き評価チップ
内で実行され、ビットストリーム組立段階中に画素デー
タを含まない多目的メモリが使用されるＭＰＥＧ−２符
号化方法の提供である。 【解決手段】 本発明の実時間ＭＰＥＧ−２方式ビデオ
符号器は専用ＩＣ設計の組により構成され、処理機能は
３個の主要なＩＣに構成される。前処理装置は全ての入
力及びデータ圧縮用の画像フォーマット変換に必要な前
処理機能を含み、粗い及び細かい動き評価器は全ての動
き評価及び動き予測機能を含む。ビットストリーム符号
器は、ＤＣＴ(420) 、量子化(430) 、逆量子化(431) 、
逆ＤＣＴ(421) 、ジグザグ走査(412) 、及び、ＲＬＣ／
ＶＬＣ符号化(422) 等の全てのビットストリーム発生を
含むが、動き予測を含まない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオデータ圧縮
とビットストリーム符号化のための方法及び装置に関す
る。

【０００２】

【従来の技術】ＩＳＯ／ＩＥＣは、標準解像度及び高品
位のビデオ信号と、所謂ＭＰＥＧ−２規格の画像のため
のビデオ圧縮方法を表わすビデオビットストリームの標
準化を行った。ＭＰＥＧ−２規格は、イントラ（Ｉ）
と、予測化（Ｐ）と、双方向予測化又は補間化（Ｂ）フ
レーム又はフィールドからなる３個の異なる画像符号化
タイプを有する。更に、Ｐ及びＢのフレーム又はフィー
ルドにおいて、動き予測が良い結果を与えないならば、
マクロブロックはイントラフレーム（フレーム内）又は
イントラフィールド（フィールド内）で夫々符号化され
る。判定は実装により決められるべき基準と共に符号器
で行われる必要がある。更に、ＭＰＥＧ−２方式は、ラ
インの分類を必要とするフレーム又はフィールドに基づ
くＤＣＴ（離散余弦変換）を考慮し、別の判定を符号器
により行う必要がある。

【０００３】ディジタルビデオ放送の応用において、多
量の復号器が通常必要とされるが、少数の復号器だけが
サービスを提供するため利用される。約１５０の同時の
番組用のＭＰＥＧ−２方式復号器が全国的な放送サービ
スを提供する典型的な構造が、米国のＤｉｒｅｃＴｖ衛
星サービスにより与えられる。この構造は、非常に低価
格の復号器を必要とし、一方、符号器は、多数の網羅的
な回路を含み、価格が高くなる場合がある。ＭＰＥＧ−
２方式のビデオ符号化及び復号化は、非対称的な方法で
実装される。符号器は高度の複雑な回路構成を含み、一
方、復号器は、有効なビットストリームを復号化するた
め絶対的に要求される機能性の範囲だけを含む必要があ
る。

【０００４】上記の目的のため、ＭＰＥＧは、ビットス
トリームのシンタックス及び意味と、所謂システムター
ゲット復号器とを定義する。符号器の実装は規格により
定められない。これにより、画質に関する要求の少ない
応用のためかなり単純な符号器を構築すると共に、高品
質の要求に対し非常に複雑な符号器を構築することが可
能になる。

【０００５】ビデオ放送及び娯楽応用に対し、画質の基
準レベルは既存のビデオ規格により設定される。ライブ
イベントの放送のため、符号器の実時間動作が絶対必要
である。全ての異なるディジタルビデオ応用及び夫々の
要求を巧く取り扱うため、所謂ＭＰＥＧ委員会（ＩＳＯ
／ＩＥＣの作業部会１１）は、プロファイル及びレベル
(Profiles and Levels) の集合を定義した。プロファイ
ルは、ＭＰＥＧ−２に属する符号化ツールのある部分集
合を定める。特定の符号化方法及び応用には異なるツー
ルが使用される。レベルは、膨大なパラメータの範囲を
ビデオ放送又はネットワークを介したビデオ伝送のよう
な一般的な応用に使用されるパラメータの数に制限す
る。

【０００６】ビデオ放送サービス用の標準解像度ビデオ
は、ＩＴＵ−Ｒの勧告６０１の詳細又はその部分集合に
関係し、ＭＰＥＧ−２のメインレベルのメインプロファ
イル

【外１】 により取り扱われる。高品位ビデオはＭＰＥＧ−２のハ
イレベル

【外２】 に定義されたパラメータの集合により取り扱われる。メ
インプロファイルは、所謂４：２：０フォーマットのビ
デオの圧縮方法からなり、高い圧縮比のため必要とされ
る多数の動き補償及び符号化モードを定義する。メイン
プロファイルの動き補償は、フレーム及びフィールドベ
ースの前方及び後方予測に基づき、デュアルプライム
（高性能予測）技術のようなインタレース方式ビデオ信
号を特に目標とした改良を含む。符号化のため、メイン
プロファイルは、フレーム及びフィールドベースの離散
余弦変換と、線形及び非線形の量子化と、標準及び交互
のジクザグの走査等を行う。

【０００７】ディジタルビデオ放送サービスは、低い方
の１Ｍｂｉｔ／ｓから最大の約１０Ｍｂｉｔ／ｓまでの
範囲内にあるビットレートに基づく。ＩＴＵ−Ｒ勧告６
０１に従ってディジタル化されたビデオ信号の生のデー
タレートは、帰線消去期間、クロック及び同期を含まな
い場合に、約１６６Ｍｂｉｔ／ｓである。従来のＮＴＳ
Ｃ方式及びＰＡＬ方式のビデオ規格に類似した画質を提
供する典型的な４Ｍｂｉｔ／ｓのビットレートの場合
に、４０の範囲の圧縮率が必要とされる。

【０００８】この範囲内の圧縮率は、フィルム材から得
られるビデオ信号の場合に、そのノンインタレース方式
の特質と２４Ｈｚの低い時間的繰り返しレートとに起因
して、かなり容易に実現される。より多くの過酷な要求
が、特に、高速かつランダムな動きを伴うシーケンス中
に、ビデオカメラから発生した実際のビデオ信号から得
られる。高圧縮レートのかかる画像の適切な再構成のた
め、全ての動き予測と、ＭＰＥＧ−２のメインプロファ
イルにより与えられる符号化の選択肢は不可欠である。

【０００９】メインプロファイルＭＰに従ってディジタ
ルビデオ信号からＭＰＥＧ−２ビデオデータストリーム
を符号化する原理的な機能ブロック図が図１に示され
る。従来技術により周知のかかる基本的な符号器配置に
おいて、ディジタル化されたビデオ信号は、ライン及び
フィールドに関してルミナンス及びクロミナンス信号を
次の動き評価及び符号化に使用されるようなマクロブロ
ック及びブロックの順序に再配置する画像構成ブロック
１０１に供給される。上記ビデオデータのフィールド又
はフレームシーケンスの再構成はブロック１０１で行わ
れる。動き評価段１０２は、ＩＳＯ／ＩＥＣ １３８１
８−２規格のシンタックス及び意味により許可、提唱さ
れたような異なる予測のタイプ、即ち、フレーム予測、
フィールド予測及びデュアルプライム予測に対する動き
ベクトルの形式の連続的な画像の間で適当なマクロブロ
ックの対応を計算する。１６＊１６画素のマクロブロッ
クは合成器１０３に転送され、データＭＶＤの動きベク
トルパラメータと、予測モード記述子ＰＭＤは、予測器
１０９と、動きベクトルパラメータ用の第１のＶＬＣ
（可変長符号化）符号器１１５と、予測モード用の第２
のＶＬＣ符号器１１６とに送られる。予測されたマクロ
ブロック（Ｐ及びＢ画像）に対し、合成器１０３は、動
き評価段１０２と予測器１０９とからマクロブロックを
取り、夫々のマクロブロックの各画素に対する画素の差
により構成された差信号を計算する。上記差信号はＤＣ
Ｔ段１０４に送られ、８＊８の各画素ブロックに対し対
応する８＊８のＤＣＴ係数の配列に変換される。非予測
化マクロブロックの場合に、Ｉ画像は、動き評価段１０
２の出力から、差信号を形成することなくＤＣＴ段１０
４に達する。

【００１０】係数の配列は、夫々のテーブルエントリと
スケーリング率とに従って各係数を分割するテーブルか
らなるＱ（量子化段）１０５に転送される。量子化器１
０５の出力はジグザグ走査ユニット１１０と、Ｑ^-1（逆
量子化器）１０６とに転送される。逆量子化器１０６
は、各入力値を夫々のテーブルエントリ及びスケーリン
グ率で乗算することにより、量子化器１０５の逆演算を
実行する。逆量子化器１０６の出力信号は逆ＤＣＴブロ
ック１０７に送られ、８＊８のＤＣＴ係数の配列が画素
値の８＊８のブロックに逆変換される。上記の画素値の
ブロックは加算器１０８に転送され、予測器１０９の対
応する出力信号に加算される。予測器段１０９は加算器
１０８から入力信号を受ける。予測器１０９は、入力信
号をマクロブロック形式で格納し、夫々の画像配列内で
マクロブロックの並進移動、即ち、動き検出器１０２に
より予め計算された動きベクトルと予測値に従って、動
き補償を行う。この予測処理の出力信号は、加算器１０
８と合成器１０３に転送される。

【００１１】量子化されたＤＣＴ係数の形式をなす量子
化器１０５の出力信号は、ジグザグ走査によりユニット
１１０において整列され、ＩＳＯ／ＩＥＣ １３８１８
−２規格のエスケープコードを含む必要な全てのＲＬＣ
（ランレングス符号化）／ＶＬＣ（可変長符号化）テー
ブルにより構成されたＲＬＣ／ＶＬＣユニット１１１に
転送される。ＲＬＣ／ＶＬＣ段１１１の出力信号は、ビ
ットシーケンシャルデータストリーム内の圧縮された画
像データを表わす。

【００１２】ＶＬＣ符号器１１５及び１１６において、
同様のＭＰＥＧ方式のＶＬＣ変換が動きベクトルと予測
モードに対し行われる。上記の変換された信号は、パー
ソナルコンピュータのような外部制御装置からの制御パ
ラメータＣＯＮＰＡＲを挿入するＭＰＥＧヘッダ発生ユ
ニット１１７に入力される。完成されたヘッダ信号は、
ＲＬＣ／ＶＬＣユニット１１１からの画像内容に対応す
るＲＬＣ／ＶＬＣデータを受けるパケット化及び多重化
段１１２に送られる。パケット化及び多重化段１１２に
おいて、全てのデータは、ＩＳＯ／ＩＥＣ １３８１８
−２又は１１１７２−２規格に従って並べられ、整列さ
れる。段１１２の出力信号は、全ての到来データを格納
し充填状態を測定するバッファ１１３、例えば、ＲＡＭ
に転送される。実際の充填状態に関し、バッファ１１３
は信号をレート制御ユニット１１４に供給し、レート制
御ユニット１１４は、量子化段１０５に供給されるべき
対応する量子化スケーリングパラメータを計算する。バ
ッファ１１３のもう一方の出力ＯＵＳは、ＩＳＯ／ＩＥ
Ｃ １３８１８−２又は１１１７２−２仕様書、又は、
類似したデータ圧縮規格に準拠した符号器の所望の一定
又は可変ビットレートに圧縮されたデータストリームで
ある。

【００１３】クロミナンスは対応して符号化されるの
で、動き補償は、通常ルミナンスだけに対し行われる。

【００１４】

【発明が解決しようとする課題】本発明の一つの目的
は、最小の数のチップを備えたチップ集合と、特定のチ
ップに関し要求された符号器機能の最適な部分とを用い
てスケーリング可能なＭＰＥＧ−２方式の符号化を行う
方法であって、予測段階は動き評価チップ内で実行さ
れ、ビットストリーム組立段階中に画素データを含まな
い多目的メモリが使用される方法を提供することであ
る。本発明の目的は請求項１に記載された方法により達
成される。

【００１５】本発明の他の目的は、最小の数のチップを
備えたチップ集合と、特定のチップに関し要求された符
号器機能の最適な部分とを用いてスケーリング可能なＭ
ＰＥＧ−２方式の符号化を行う方法であって、予測段階
は動き評価チップ内で実行され、ビットストリーム組立
段階中に、データレート制御バッファの機能を行うが画
素データを含まない多目的メモリが使用され、バッファ
の充填レベルはそのメモリの内容からは直接的に得られ
ない方法を提供することである。上記目的は請求項２に
記載された方法により達成される。

【００１６】本発明の更なる目的は、上記の新規の方法
を利用する装置を提供することである。上記目的は請求
項６及び７に記載された装置により実現される。

【００１７】

【課題を解決するための手段】本発明は、特に、動画像
規格（ＩＳＯ／ＩＥＣ １３８１８−２及び１１１７２
−２）のＭＰＥＧ−２及びＭＰＥＧ−１方式の符号化に
準拠するビデオデータ圧縮及びビットストリーム符号化
に係り、ＶＬＳＩアーキテクチャに基づき、標準的なコ
ントローラ回路と共に使用することが可能である。本発
明は、ＭＰＥＧ−２方式ビデオ符号化アルゴリズムの実
時間実行のため必要とされるような高速演算の提供に適
合する。

【００１８】実時間のＭＰＥＧ−２方式ビデオ符号器は
専用の集積回路設計の集合に基づいて開発された。符号
器は、ＩＴＵ−Ｒ ６０１勧告に準拠して、ビデオ画像
を、例えば、ＭＰＥＧ−２ビデオ規格のメインレベルの
メインプロファイル

【外３】 の仕様書に従う１Ｍビット／秒乃至１５Ｍビット／秒の
ビットストリームに圧縮する。ハイレベルのメインプロ
ファイルのビットストリームに変換可能な種々の高品位
テレビジョンソースフォーマットを含む他の入力フォー
マットも処理される。

【００１９】符号器の主要な機能は、前処理段と、動き
評価段と、ビットストリーム符号化段とにより構成され
る。上記機能は、特定の集積回路、即ち、前処理回路
と、粗い動き評価及び細かい動き評価集積回路と、ビッ
トストリーム符号器とにより支援される。各ＩＣは、例
えば、従来のダイナミックランダムアクセスメモリ部品
により実現可能な外部メモリ空間を制御する。チップ集
合は、標準的な外部マイクロコントローラにより制御さ
れ、柔軟性のある再構成のためのオンチップＲＩＳＣマ
シーンを含む。

【００２０】符号器の実装はＭＰＥＧ−２ビデオ規格
（ＩＳＯ／ＩＥＣ １３８１８−２）による制限をうけ
ない。上記の新規のＭＰＥＧ−２方式チップ集合を用い
ることにより、複雑性及び品質を定めることができる。
これにより、画質に関する要求が低い応用に対しかなり
単純な符号器と、高い品質要求に対し非常に複雑な符号
器の構成が可能になる。新規のアーキテクチャによれ
ば、処理能力を高めるため、同一タイプの複数のプロセ
ッサを並列して使用することができる。これにより、Ｍ
ＰＥＧ−２のメインプロファイルに指定された全ての符
号化の特徴と、上記の標準規格に従わない付加的な機能
性とが与えられる。

【００２１】入力信号のフォーマットは、例えば、２５
フレーム／秒で５７６ライン／フレーム、又は、２９．
９７フレーム／秒で４８０ライン／フレームであり、ル
ミナンスＹと、クロミナンスＣｂ、Ｃｒは４：２：２フ
ォーマットである。ＭＰＥＧ−２方式のメインプロファ
イル符号器は、有効なビットストリームを提供する限
り、全ての圧縮技術とメインプロファイルの機能性の完
全な選択とを与える必要はない。これにより、ある程度
の簡単化が行われる。

【００２２】ＭＰＥＧ−２方式符号化に必要とされる処
理機能は、３個の主要な集積回路又は段に組織化され
る。前処理装置は、全ての入力と、データ圧縮のため必
要とされる画像フォーマット変換等の前処理機能とを含
む。動き評価器は、全ての動き評価と動き予測の機能を
含み、ビットストリーム符号器は、ＤＣＴ、量子化、逆
量子化、逆ＤＣＴ、ジグザグ走査、及び、ＲＶＣ／ＶＬ
Ｃ符号化等のＭＰＥＧ−２の符号化のための全てのビッ
トストリームの発生を含むが、動き予測を含まない。本
発明は、特に、ビットストリーム符号化チップに関係す
る。

【００２３】本質的に、本発明の方法は、動き評価と、
変換段階、量子化段階、逆量子化段階、逆変換段階、再
構成段階、及び、上記動き評価から得られた動き情報が
予測のため使用される画素マクロブロック予測段階を含
む符号化ループとを用いてディジタルビデオ信号を符号
化するため適当であり、画素マクロブロックデータと予
測された画素マクロブロックデータとの間の差信号、及
び／又は、上記変換段階で処理されたような画素マクロ
ブロックデータと上記量子化段階の出力信号との間の差
信号は、上記動き情報から得られた情報を含む符号化さ
れたビデオ信号を得るため更なる処理が行われ、ここ
で、符号化は、上記変換、量子化、逆量子化、逆変換、
及び、再構成段階を行なうが上記予測段階を行わないパ
イプライン処理を使用する集積回路において行われ、上
記更なる処理は、ジグザグ走査段階と、ランレングス及
び可変長符号化段階と、データレート制御バッファ、及
び、制御手段により上記集積回路に供給されたマクロブ
ロックレベル未満ではないビットストリームデータの中
間記憶装置としての機能を行うメモリ手段が使用される
ビットストリーム組立段階とを含み、これにより、上記
集積回路に接続され、上記動き評価及び上記予測段階の
ため使用される画像データメモリ手段が割り当てられた
少なくとも１個の別の集積回路内で、上記動き評価及び
上記予測段階が行われる。

【００２４】或いは、上記の符号化は、上記変換、量子
化、逆量子化、逆変換、及び、再構成段階を行なうが上
記予測段階を行わない集積回路において行われ、上記更
なる処理は、ジグザグ走査段階と、ランレングス及び可
変長符号化段階と、少なくともデータレート制御バッフ
ァとしての機能を行うメモリ手段が使用されるビットス
トリーム組立段階とを含み、これにより、上記バッファ
充填レベルは、上記メモリ手段に格納されていないデー
タから計算されないが、上記ビットストリーム組立段階
における夫々のビットのカウントから得られ、かくして
得られたバッファ充填レベルは上記量子化段階及び上記
逆量子化段階を制御するため使用され、これにより、上
記集積回路に接続され、上記動き評価及び上記予測段階
のため使用される画像データメモリ手段が割り当てられ
た少なくとも１個の別の集積回路内で、上記動き評価及
び上記予測段階が行われる。

【００２５】本発明の方法の有利な更なる実施例は各従
属項から得られる。本質的に、本発明の装置は、動き評
価手段と、変換手段、量子化手段、逆量子化手段、逆変
換手段、再構成手段、及び、上記動き評価から得られた
動き情報がそこで使用される画素マクロブロック予測手
段を含む符号化ループとを用いてディジタルビデオ信号
を符号化するため適当であり、画素マクロブロックデー
タと予測された画素マクロブロックデータとの間の差信
号、及び／又は、上記変換手段で処理されたような画素
マクロブロックデータと上記量子化手段の出力信号との
間の差信号は、上記動き情報から得られた情報を含む符
号化されたビデオ信号を得るため更なる処理が行われ、
ここで、符号化は、上記変換、量子化、逆量子化、逆変
換、及び、再構成手段を含み、上記予測手段を含まない
集積回路においてパイプライン処理を用いて行われ、上
記更なる処理は、ジグザグ走査手段と、ランレングス及
び可変長符号化手段と、データレート制御バッファ、及
び、制御手段により上記集積回路に供給されたマクロブ
ロックレベル未満ではないビットストリームデータの中
間記憶装置としての機能を行うメモリ手段が使用される
ビットストリーム組立手段とを含み、これにより、上記
集積回路に接続され、上記動き評価及び上記予測手段の
ため使用される画像データメモリ手段が割り当てられた
少なくとも１個の別の集積回路内に、上記動き評価及び
上記予測段階が含まれる。

【００２６】或いは、上記の符号化は、上記変換、量子
化、逆量子化、逆変換、及び、再構成手段を含むが上記
予測手段を含まない集積回路において行われ、上記更な
る処理は、ジグザグ走査手段と、ランレングス及び可変
長符号化手段と、少なくともデータレート制御バッファ
としての機能を行うメモリ手段が使用されるビットスト
リーム組立手段とを含み、これにより、上記バッファ充
填レベルは、上記メモリ手段に格納されていないデータ
から計算されないが、上記ビットストリーム組立手段に
おいて夫々のビットのカウントから得られ、かくして得
られたバッファ充填レベルは上記量子化手段及び上記逆
量子化手段を制御するため使用され、これにより、上記
集積回路に接続され、上記動き評価及び上記予測手段の
ため使用される画像データメモリ手段が割り当てられた
少なくとも１個の別の集積回路内に、上記動き評価及び
上記予測手段が含まれる。

【００２７】本発明の装置の有利な更なる実施例は各従
属項から得られる。

【００２８】

【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施例を説明する。図１に関して記載された
機能と同一の機能が図２及び他の図を組み合わせて説明
されたアーキテクチャと共に実現される。このアーキテ
クチャにおいて、ＭＰＥＧ−２方式符号化に必要とされ
る処理機能は、メモリが割り当てられた３個の主要な集
積回路又は段に構築される。

【００２９】図２に示された処理段２０１は、データ圧
縮に必要とされる全ての入力及び前処理機能、即ち、図
１のブロック１０１を含む。動き評価段２０３は、全て
の動き評価及び動き予測機能、即ち、図１の回路１０２
及び１０９を含む。これにより、動きベクトル発生及び
動きベクトル適用は同一チップ上にあり、付随したメモ
リ２０４に格納された画像データが両方の機能のため使
用される。段２０３は、ルミナンス及び／又はクロミナ
ンスデータに関し動作する。

【００３０】ビットストリーム符号化段２０７は、ＭＰ
ＥＧ−２方式符号化のための全てのビットストリーム発
生、即ち、図１の回路１０３乃至１０８と、回路１１０
乃至１１７を含むが、そのチップ上に画像データメモ
リ、例えば、フレームメモリを必要とする動き予測回路
（図１の回路１０９）を含まない。上記の各主要な処理
段は、外部メモリ２０２、２０４及び２０８へのインタ
フェース、及び、符号器の全てのプログラム可能なオプ
ションを提供するコントローラ２０９へのインタフェー
スを有する。これは、上記の図１のブロックの段２０３
及び２０７への分割と組み合わされて、メモリ２０４の
内容（例えば、基準画像だけを格納する場合の少なくと
も１フィールドの画素データ、基準画像と予測画像を格
納する場合の２フィールドの画素データ、基準画像と、
Ｂ画像の双方向予測のための二つの予測画像とを格納す
る場合の３フィールドの画素データ）がメモリ２０８内
で重複される必要がないことを意味する。

【００３１】従って、メモリ２０８は、非常に小形化、
低価格化される。段２０１、２０３及び２０７は、夫々
のソフトウェアで動作するマイクロコントローラ又はマ
イクロコンピュータのようなプログラム可能な回路と共
に、配線された機能とを含む。以下に更なる利点を示
す。動き評価段２０３は、数画像（Ｉ画像から次のＩ画
像まで、Ｐ画像から次のＰ画像まで、Ｉ画像から次のＰ
画像まで、或いは、Ｐ画像から次のＩ画像まで）の遅延
を生じる。段２０３の出力データと、バスＡ上の画像デ
ータは、段２０７において本質的に同時に必要とされる
ので、メモリ２０８は、通常、入力データの異なる時間
的な段階を調整することが要求される。しかし、段２０
１は、ある種の動作に対し、大きいメモリ、例えば、多
数の画像メモリを必要とするので、このメモリは上記の
時間遅延を補償するため使用される。その結果として、
本質的に段２０７の入力データは適当な時間に到達し、
メモリ２０８の容量は小さくてもよい。従って、バスＡ
上の画像データは、バスＢ上の対応する画像データに対
し数画像分の遅延を有する。

【００３２】本発明の一面である上記の機能分割に起因
して、全ての段には、現状のＶＬＳＩ技術、即ち、０．
８μの２層ＨＣＭＯＳ４形技術によって単一の集積回路
上に実装され得るような数の処理素子しか含まれないの
で、各段２０１、２０３及び２０７は、１個のＶＬＳＩ
チップ上に実現される。メモリ２０２、２０４及び２０
８は、４ＭビットのＤＲＡＭ、ＳＤＲＡＭ又は他の実現
可能なメモリのような標準的なメモリ装置により構成さ
れる。

【００３３】前処理段２０１の入力に、ＩＴＵ−Ｒ勧告
６０１に関係したＹＣ_b Ｃ_r フォーマットの標準ディジ
タルビデオ信号ＤＶＳが、１３．５ＭＨｚのクロックを
含む標準ビデオ同期信号ＳＣＬＫと共に使用され、一
方、段２０１と２０３の間のインタフェースと、段２０
３と２０７の間のインタフェースが特定の定義と関係す
る。例えば、ライン及びフィールドに関係した入力同期
信号は、マクロブロックと、ＭＰＥＧレベルに関係した
他の同期信号とにより置換される。

【００３４】段２０７の符号器出力インタフェースは、
ＩＳＯ １３８１８に定義されたパケット化基本ビット
ストリーム（ＰＥＳ）のような圧縮されたＭＰＥＧ−２
方式ビットストリームを、適当な同期信号と共に出力Ｃ
ＶＢＳに供給する。このビットストリームはデータ要求
入力ＤＲＥＱを用いて読み出される。前処理段２０１
は、第２のバスＢを介して動き評価段２０３に接続さ
れ、第１のバスＡを介して、符号化の複雑さの先行分析
処理の目的のためのビットストリーム符号化段２０７に
接続される。

【００３５】先行分析処理は、インター又はイントラ
と、フィールド又はフレームの決定のような関連する符
号化パラメータを調整することにより各マクロブロック
内に付加的な種類のレート制御を行う。好ましくは、バ
スＡはルミナンスデータを転送しないが、一方、バスＢ
はルミナンスデータを転送する。段２０１、２０３及び
２０７のコントローラ２０９へのインタフェースは、双
方向の第３のバスＣを介して接続され、モトローラ社又
はテキサスインスツルメンツ社製の回路、例えば、ＴＭ
Ｓ３２０Ｃ３０のような標準的なコントローラデバイス
に関係するような標準的なデータ、アドレス及び同期の
定義を使用する。コントローラ２０９は、更に、バスＳ
ＹＳＳＶを介してシステム全体の制御又はユーザインタ
フェースコンピュータへのインタフェースを有し、そこ
から符号器セットアップのためのパラメータ、モード選
択等を受ける。バスＳＹＳＳＶを介して、エラーコード
のような符号器状態情報が通知される。

【００３６】特に、段２０１は、図１のブロック１０１
の内容である全ての前処理及びデータ再整列機能を含
む。上記機能は、水平方向及び垂直方向のフィルタリン
グ処理と、元の画像フォーマットから符号化フォーマッ
トへの変換のためのデシメーション処理、例えば、動作
的な１ライン当たり７２０画素から５４４画素への間引
き処理とを含む。一例として、所謂４：２：２のＹＣ_b
Ｃ_r 構造からの変換、４：２：０の符号化フォーマット
を得るためのクロミナンス信号の適当なフィルタリング
処理及びデシメーション処理は、段２０１の処理機能の
一部分である。段２０１の他の重要な仕事は、水平及び
垂直帰線消去期間の除去と、フィールド及びラインの順
次走査からＭＰＥＧ−２方式符号化に有用な適当なマク
ロブロックに関連した走査順序へのビデオデータの再整
列である。段２０１は、ルミナンス及びＹＣ_b Ｃ_r デー
タのような異なるタイプのマクロブロックデータに、符
号器全体の次の処理ブロックのための適当な同期的な挙
動を与える。ノイズ除去と、動画像シーケンスの場合の
冗長フィールドの検出のような他の処理オプションは、
段２０１の機能の一部をなす。ビデオ符号化アーキテク
チャにおけるこの処理段は、そのＳＣＬＫ入力で同期信
号を検出し、夫々のマクロブロック出力信号及び符号器
回路の残りの部分のための同期信号を発生する役割があ
る。

【００３７】動き評価段２０３は、ＭＰＥＧ−２方式の
符号化に必要とされる全ての動き評価処理、例えば、図
１のブロック１０２を含み、更に、図１の予測器１０９
に関し説明されたような動き予測機能を含む。段２０７
は、図１に記載された他の処理素子、特に、ＤＣＴと、
逆ＤＣＴと、量子化と、逆量子化と、ランレングス及び
可変長符号化機能と、ヘッダ編集と、パケット化とを含
む。段２０７は、ルミナンス及びクロミナンスデータを
符号化する。

【００３８】上記の特定の機能分割は、例えば、動き評
価及び動き予測の高速処理が得られ、動きベクトルが同
一チップ上で共通に使用されるので、適当であり、か
つ、有利である。他の特定の機能分割は、図１のブロッ
ク１１１、１１２、１１３及び１１４に含まれるような
ビットストリーム発生及びレート制御機能に関係する。
上記機能は、高速のブロック、マクロブロック及びスラ
イスレベル処理に関係するとき、段２０７内の専用ハー
ドウェア回路に実装することが可能である。低い動作速
度しか必要としないスライスレベルを超える全てのＭＰ
ＥＧ方式ビデオビットストリーム動作及びレート制御機
能は、段２０９内のように標準的なコントローラに実装
される。

【００３９】図３には本発明の他の実施例がより詳細に
示される。段３０１及び段３０７は、夫々、段２０１及
び段２０７に対応する。段２０３の実現は他の方法で行
われる。段２０３の機能は、粗い動き評価段３０３と、
細かい動き評価段３０５とに分割される。この階層的な
動き評価はより精巧な動き評価技術に関係し、動きベク
トル探索処理を実装するためより高い処理能力が必要と
される。

【００４０】段３０３及び段３０５は、好ましくは、ル
ミナンスだけに作用するが、クロミナンスデータに作用
してもよい。段３０３はルミナンス信号だけに関し動作
し、一方、段３０５は、ルミナンス及びクロミナンス信
号に対し細かい動きベクトルを計算してもよい。段３０
３は、１個のチップにより構成され、フレーム探索に対
し、水平方向に±６４画素及び垂直方向に±３２画素の
フレームベクトル探索領域が得られる。段３０５は全画
素(full-pel)探索を実行するが、半画素の精度を有する
動きベクトルを計算してもよい。全画素探索の場合に、
探索領域は、例えば、フレームモードで水平方向に±３
画素及び垂直方向に±８画素である。

【００４１】段３０３と段３０５の両方は、粗い動きベ
クトルデータを転送するバスＤにより接続され、図２に
関して説明されたように専用の標準的なメモリインタフ
ェース３０４及び３０６を有する。コントローラ３０９
はコントローラ２０９に対応し、双方向バスＣを介して
段３０３及び段３０５に接続される。このアーキテクチ
ャにおいて、粗い動き評価段３０３は、バスＡを介して
前処理段３０１から入力信号を受ける。同じバスは、符
号化の複雑さの先行分析処理の目的のためのビットスト
リーム符号化段３０７に接続される。前処理段３０１
は、バスＢ上の別の信号を細かい動き評価段３０５に直
接的に供給する。好ましくは、バスＡはルミナンスデー
タを転送しないが、バスＢはルミナンスデータを転送す
る。

【００４２】バスＡ及びＢ上で、ビデオ画像データが、
特定の同期信号と共に、ＭＰＥＧ−２方式マクロブロッ
ク構造に関係した特定の順序で伝えられる方が有利であ
る。バスＢ上のＹＣ_b Ｃ_r データは、バスＡ上の対応す
るデータに対し１フレームだけ遅延させられる。バスＤ
上で、粗い動き評価段３０３において計算されたような
初期動きベクトルからのデータが、最終的な動きベクト
ルを計算する細かい動き評価段３０５に伝えられる。

【００４３】バスＣは標準的なコントローラインタフェ
ース信号を伝える。バスＥ上で、マクロブロックデータ
（即ち、合成器１０３の入力信号）が段３０５から段３
０７に伝えられる。これは、バスＢ上で伝えられたよう
なデータに対応するが、段３０５の前処理時間に従って
遅延される。バスＦは、段３０５から段３０７にマクロ
ブロックデータ（即ち、予測器１０９の出力信号）を転
送する。このマクロブロックデータは、細かい動きベク
トルと予測モード（即ち、ブロック１１５及び１１６の
入力データ）に関係し、段３０５において計算され、バ
スＧ上で段３０７に転送される。

【００４４】バスＨは、ＭＰＥＧ−２方式予測ループに
必要とされる再構成されたマクロブロック（即ち、加算
器１０８の出力信号）を段３０７から段３０５に送り返
す。バスＥ、Ｆ及びＨ上の全てのマクロブロックデータ
は、以下に説明されるような特定の同期信号が伴う。Ｍ
ＰＥＧ−２方式ビデオ符号化の際の予測処理用のデータ
インタフェース及び関連したメモリの提供は、本発明に
おいて有利な方法で解決される。図３に示されたバス構
造の場合に、段３０３及び段３０５に制限された全ての
動き評価及びマクロブロック予測作業を維持することが
可能である。従って、関連したメモリの全要求条件が、
動き評価回路３０３及び３０５に接続されたメモリ３０
４及び３０６により扱われる。ＭＰＥＧ−２、ＭＰＥＧ
−１及び他のビデオ符号化技術に使用されるような予測
ループは、段３０７に含まれた再構成された画像データ
（図１の加算器１０８の出力）を、細かい動き評価段３
０５の予測処理に戻すことにより閉じられる。記憶装置
３０７の残りのメモリ要求条件は、ビットストリーム符
号化処理だけに関係する。動き評価とビットストリーム
発生の間の上記種類のインタフェースの別の利点は、逆
量子化の後に利用可能である再構成されたデータに関し
動きベクトルの計算が可能なことである。これは、復号
器内の復号化エラーを符号器内で先に考慮することがで
きるような点で、符号化の品質を改良する。図２と同様
に、粗い動き評価段３０３は、数個の画像（Ｉ画像から
次のＩ画像、Ｐ画像から次のＰ画像、Ｉ画像から次のＰ
画像、又は、Ｐ画像から次のＩ画像）の遅延を生じさせ
る。引き続く細かい動き評価段３０５の出力データと、
バスＡ上の画像データは、段３０７で本質的に同時に必
要とされるので、メモリ３０８は、通常、入力データの
異なる時間的な段階を調整することが要求される。しか
し、段３０１は、ある種の動作に対し、大きいメモリ、
例えば、多数の画像メモリを必要とするので、このメモ
リは上記の時間遅延を補償するため使用される。その結
果として、本質的に段３０７の入力データは適当な時間
に到達し、メモリ３０８の容量は小さくてもよい。従っ
て、バスＡ上の画像データは、対応するバスＢ上の画像
データに対し数画像分の遅延を有する。

【００４５】パイプライン構造で８個のマクロブロック
を処理し、それらを動き情報と共に転送する細かい動き
評価段３０５は、バスＡ上のデータに対し出力データに
内部的に短い遅延を導入するが、段３０７のため夫々の
小さいメモリ容量を消費し、段３０１から段３０７まで
の第３のバスを確保する方が有利である。符号器は高速
で動作するので、チップの余分なピンと、チップを支持
する基板上の余分な空間とを浪費する並列バスが必要と
される。

【００４６】上記の如く、ＭＰＥＧ方式ビデオ圧縮は、
ＤＣＴ、逆ＤＣＴ、量子化段、及び、量子化の逆関数を
含む予測ループを必要とする。このループにおいて、実
際の画像内容に対する符号化処理の調整を可能にする多
数の決定が必要とされる。本発明は、特に、ビットスト
リーム符号器機能の実装に関係し、予測ループが、動き
補償及び最良予測の選択のための全ての手段を含む外部
回路を介して閉じられることを提案する。

【００４７】ビットストリーム符号化器のアーキテクチ
ャは図４に示される。符号化されるべきＹＣ_b Ｃ_r 画素
データは、最良予測器（バスＢ ｆ）に属する夫々のＹ
Ｃ_bＣ_r 画素データと共に、即ち、予測された画像ブロ
ック及びマクロブロックは、バスＡ ｅ上で受けられ
る。バスＡ ｅ及びバスＢ ｆ上で回路に入力された両
方のデータは、マクロブロック走査順に構造化される。
従って、バスＤ ｈ上の再構成された経路のＹＣ_b Ｃ_r
データは、バスＢ ｆからの入力データ（予測されたマ
クロブロック）と、逆ＤＣＴ及び量子化段から到来した
バスＦＦ上のデータ（再構成されたマクロブロック）と
の結合により生成される。図４に示されたアーキテクチ
ャは、パイプラン処理が可能である点で有利である。

【００４８】図４の実施例において、ブロック４１０
は、（ＩＳＯ／ＩＥＣ １３８１８−２の第６章の１．
３節に“フィールド／フレーム”として指定された）フ
ィールド及びフレーム走査方式でマクロブロックデータ
を整列し、バスＡ ｅ上の元のデータ、又は、元のデー
タと、符号化のためのバスＢ ｆ上の予測された画素ブ
ロックデータとの画素値の差を選択する全ての手段を含
む。このタイプの選択は、ＩＳＯ／ＩＥＣ １３８１８
−２のＩ又はＰ画像において“インター／イントラ”決
定として示される。かかる決定を行うため、ブロックの
難易度の値が、例えば、各マクロブロックのライン対の
差信号の合計を計算することにより求められる。ブロッ
ク４１０は、予測ループ内のノイズ除去に使用されるコ
ア処理(coring)手段を含む。かかるループ内コア処理関
数の３個の異なる例が図７に太い線、太い破線、及び、
太い点線で示される。横軸のＩＰは入力信号振幅を表わ
し、縦軸のＯＰは出力信号振幅を表わす。

【００４９】ブロック４１０の元のデータ／差のデータ
出力は、バスＥＥを介してブロック４２０に供給され、
予測された画素ブロックデータは、接続部Ｉを介してブ
ロック４１１に転送される。ブロック４２０は、ＤＣＴ
関数を含む（例えば、ブロック１０４を参照のこと）。
バスＧ上のＤＣＴデータは、ＭＰＥＧ−２方式の異なる
量子化関数を実装する量子化段４３０（例えば、ブロッ
ク１０５を参照のこと）に供給される。上記の特定のア
ーキテクチャにおいて、線形又は非線形量子化係数は、
コントローラ回路４０９により双方向バスＣを介して、
段４３２から付加的なバスＱを介して供給される。

【００５０】量子化段４３０からの出力データは、接続
部Ｌを介して走査器４１２（ブロック１１０を参照のこ
と）と、バスＣを介して量子化段４３０と同じ制御関数
を受ける逆量子化段４３１（ブロック１０６を参照のこ
と）とに送られる。段４３１の出力は、バスＨＨを介し
て、逆ＤＣＴを行うブロック４２１（ブロック１０７を
参照のこと）に供給される。ブロック４２１の出力は、
バスＦＦを介して、逆順の各マクロブロック整列を行
い、接続部Ｉ上の予測された画素ブロックデータを、バ
スＦＦ上の再構成された画素ブロックデータと結合する
ブロック４１１に供給される。

【００５１】走査器４１２は、ＭＰＥＧ−２において指
定されるようにジグザグ及び交番走査機能を含む。走査
器４１２は、出力信号Ｕを供給し、そのパイプライン方
式データは、ユニット４２２内のランレングス及び可変
長符号化段（ブロック１１１、１１５、１１６を参照の
こと）に転送される。ユニット４２２は、直列バスＭ ｇ
を介して外部回路から供給された動きベクトルデータＭ
ＶＤ及びＰＭＤを受ける。

【００５２】バスＡ ｅ、Ｂ ｆ、Ｄ ｈ、Ｍ ｇ及び
Ｃは、夫々、図３のバスＥ、Ｆ、Ｈ、Ｇ、及びＣに対応
する。有利な機能の特徴は、圧縮されたビデオビットス
トリームを組み立てる組立段４３２に含まれる。段４３
２は、コントローラ４０９により双方向バスＺを介して
制御され、ブロック４２２から動きベクトルデータのＶ
ＬＣ符号語と共にＶＬＣ符号語の形式に圧縮されたビデ
オデータを受ける。局所コントローラ４０９から、段４
３２は、完全なＭＰＥＧ−２方式ビットストリームのシ
ンタックスに必要とされる全ての関連する情報を受け
る。コントローラ４０９自体は、処理ブロック４１０、
４２０及び４３０からバスＣを介してスライスレベルま
でのシンタックス要素に属する全てのビットストリーム
情報を得る。これは、主として、フィールド／フレー
ム、インター／イントラ及びその他のマクロブロック符
号化判定に関係する。次に、コントローラ４０９は、ブ
ロック４１０、４２０、４３０、４１１、４２１、４３
１、４１２及び４２２の上記の符号化判定と共に、ブロ
ック４１０のコア処理関数のパラメータに、バスＣを介
して影響を与える。

【００５３】上記の符号化判定とコア処理のパラメータ
は、例えば、一方はコア処理制御用、他方はイントラ／
インター及びフィールド／フレームの順序の判定用の二
つの直列バスにより構成されるバスＫを介して、外部回
路から直接的にブロック４１０に供給し得る点が有利で
ある。例えば、画像サイズ情報、ビットレート情報、ユ
ーザデータ等のスライスレベルを上回るシンタックス要
素に関係した全てのビットストリーム情報は、例えば、
システムスーパーバイザ（管理者）により外部で生成さ
れ、バスＳＹＳＳＶを介してコントローラ４０９に伝送
される。コントローラは、ビットストリームの直後に挿
入、或いは、バスＰを介して外部メモリ３０８に一時的
に格納された場所から上記の情報を組立段４３２に転送
する。メモリ３０８は、標準的なＤＲＡＭ、ＳＤＲＡＭ
又は他の適当な記憶装置により構成される。メモリ３０
８は、ビットストリームデータの中間的な記憶装置とし
て使用され、レート制御目的のためのビットストリーム
バッファとしての機能を行う。

【００５４】ビットストリーム組立、バッファ及びレー
ト制御機能は、異なるシンタックス要素のためのマルチ
プレクサとして機能し、かつ、ビットストリームのため
発生されたビットの数を同時に追跡する単一のユニット
（組立段４３２）において組織化される方が有利であ
る。この追跡処理の結果として、量子化の値が生成さ
れ、バスＱを介して量子化段４３０及び逆量子化段４３
１にフィードバックされる。

【００５５】メモリ３０８自体の内容を使用する直接的
なバッファ充填レベル判定は、バスＱのための量子化係
数情報を発生するため要求される。その代わりとして、
組立段４３２において、ビット数は、メモリ３０８と、
バスＰ、Ｘ及びＹを用いることなく内部累算手段におい
てカウントされる。ビット数は、例えば、１画像につ
き、又は、所定のマクロブロックの数につきカウントさ
れる。

【００５６】組立段４３２は、バスＸを介して外部メモ
リ３０８用のアドレスコントローラ４５０に供給される
メモリ制御データを発生する。メモリアドレスデータは
バスＹ上に出力される。全てのレート制御機能は、局部
コントローラ４０９と協働した組立段４３２により実行
され、局部コントローラ４０９は、全体の符号化処理を
管理し、必要があれば、ビットストリーム発生処理の全
ての先行処理ブロックを所望の動作モードに操作する。
段４３２からのメッセージに基づいて、コントローラ４
０９は、バスＳＹＳＳＶを介して情報をシステム全体の
スーパーバイザにフィードバックする。この特徴は、例
えば、このタイプの数台のビデオ符号器が可変ビットレ
ートに基づいて協働する場合に使用される。上記例の場
合に、局部ビットレート情報は、総体的なレート調整の
ため規則的に管理回路に与えられるべきである。次に、
局部符号器は、バスＳＹＳＳＶを介してスーパーバイザ
から夫々のレート調整量を受ける。

【００５７】組立段４３２は、外部メモリ３０８から読
まれた先行する圧縮されたデータと、コントローラ４０
９から局部的に生成され、送られた他のより高いレベル
のシンタックス情報とを用いて、完全なビットストリー
ムを発生する。組立段４３２は、符号化器の出力として
準備ができた完全なビットストリームを接続部Ｒを介し
て、圧縮データポートとしての機能を行うユニット４４
０に送る。ユニット４４０は、連続的なビットストリー
ム、或いは、データバーストモード中に、直列又は並列
（バイト方式）の形式で、バスＣＶＢＳ上にビットスト
リームを供給する。更に、ユニット４４０は、バースト
データを発生した場合に、データ有効信号を発生する。
後続の処理段（図示しない）に関する要求モードにおい
て、ユニット４４０はデータ要求信号ＤＲＥＱを受ける
ことが可能であり、このデータ要求信号ＤＲＥＱは段４
３２のための内部要求信号Ｊに変化する。次に、段４３
２は、外部メモリからの圧縮されたデータの適当な読み
出し時間を決めることができる。

【００５８】動き評価及び動き予測は、メモリ３０８が
再構成又は予測された画像データを格納しなくても構わ
ないように、細かい動き評価器３０５で行われる方が有
利である。上記データは、動き評価の目的のため上記の
データを格納する必要があるメモリ３０６に格納され、
及び／又は、既に存在する。従って、メモリ３０８の記
憶容量をより小さくし、かつ、バスＰをより低いクロッ
クレートで動作させるか、或いは、より少ない数の並列
ラインだけで構成することが可能である。例えば、組立
段４３２とブロック４１０／４１１との間の更なるバス
は必要ではない。上記の考察は高品位テレビジョン信号
を符号化する場合に更に重要である。

【００５９】図５の変形された構成において、ビットス
トーム符号器は、符号化されるべき画像の先行分析のた
め使用される。この目的のため、ブロック４１０は、マ
クロブロック入力データＡ１ ｅとＡ２ ｅの間の選択
を行うマルチプレクサを含むよう変形される。入力Ａ２
ｅは最終的に符号化されるべきＹＣ_b Ｃ_r データを表
わし、一方、入力Ａ１ ｅは、前の時点からの同じ信号
のＹ又はＹＣ_b Ｃ_r データにより構成される。この例の
場合に、入力Ａ１ ｅからのデータを符号化し、夫々の
手段（例えば、段４３２）における符号化処理により生
じたビットの数を計算又はカウントするため、ブロック
４１０、４２０、４３０、４１２、４２２及び４３２内
に同じ処理素子を使用することが可能である。カウント
はコントローラ４０９に格納してもよく、Ａ２ ｅ入力
データの実際の符号化パスのための符号化の判定及び量
子化設定値の調整のため次に使用される。この方法は、
“第１のパスと第２のパスの符号化”と呼ばれることが
ある。

【００６０】本発明は、ここで説明されたアーキテクチ
ャの範囲内の特別の実装を含む。Ａ１ ｅデータとＡ２
ｅデータとの間の時間遅れは、第２のパスの符号化が
始まる前に第１のパスの符号化が終了するために十分な
大きさであることが必要である。応用に依存して、上記
時間遅れは、１枚以上のフレームにより構成され、Ａ１
ｅデータ及びＡ２ ｅデータを供給する回路内に実装
されなければならない。

【００６１】

【実施例】本発明は、完全なビットストリームの発生の
ため与えられた時間的なフレーム内で第１及び第２の両
方の符号化段階を処理可能な実装に関係する。適当な多
重化及びインタリーブ形の方法は、図６に示されるよう
にマクロブロック間隔に基づく。図６において、夫々の
マクロブロックに対し、ＴＭＢはマクロブロック間隔を
表わし、Ａ１Ｐは第１のパスの処理期間であり、Ａ２Ｐ
は第２のパスの処理期間である。しかし、本発明は上記
の特定のパラメータには限定されない。図４に示された
ような夫々の機能を有する第１のパスの符号化用チップ
と第２のパスの符号化用チップの２個のチップを並列接
続して動作させることが可能であり、これにより、両方
のチップはコントローラ４０９により制御される。

【００６２】全てのチップ間のデータ通信は、例えば、
２７ＭＨｚのシステムクロック周波数の同期データ転送
でもよい。図１及び図４に示されたような基本機能は、
ＭＰＥＧ−１方式に関する限り、エス ジー エス ト
ムソンのＳＴｉ３２３０チップ上の回路等で行うことが
できる。上記の如くの動き評価及び動き評価回路は、エ
ス ジー エス トムソンのＳＴｉ３２２０チップ及び
ＳＴｉ３２２３チップにより知られている。ＤＣＴ及び
逆ＤＣＴは、エス ジー エス トムソンのＩＭＳＡ１
２１、ＳＴＶ３２０８及びＳＴＶ３２００チップ上の回
路等を用いて行われる。

【００６３】システム全体は、出願人の他の欧州特許出
願第ＥＰ９５１１９２０７号明細書に詳細に記載されて
いる。処理段２０１、３０１は出願人の別の欧州特許出
願第ＥＰ９５１１９２０２号明細書に詳細に記載されて
いる。粗い動き評価段３０３は、出願人の仏国特許出願
第ＦＲ９１１０１５８号明細書に詳細に記載されてい
る。

【００６４】細かい動き評価段３０５は、出願人の他の
欧州特許出願第ＥＰ９５４０２７８７号明細書に詳細に
記載されている。本発明は、ＭＰＥＧ−１規格及びＭＰ
ＥＧ−２規格に基づく、例えば、ディジタルビデオ放送
と、コンパクトディスク上のディジタルビデオの記録及
び再生と、双方向ビデオサービスと、プログラム付与、
ＥＮＧ／ＳＮＧ、ビデオサーバ、非線形編集等に使用さ
れる。

【図面の簡単な説明】

【図１】ＭＰＥＧ−２方式ビデオデータストリームを符
号化する原理的な機能ブロック図である。

【図２】新規のチップ集合のブロック図である。

【図３】新規のチップ集合の詳細な実施例のブロック図
である。

【図４】本発明の基本的な実施例のブロック図である。

【図５】本発明の変形された実施例のブロック図であ
る。

【図６】第１及び第２のパスのインタリーブ処理のタイ
ミングチャートである。

【図７】コア処理関数を示す図である。

【符号の説明】

１０１ 画像構成ブロック １０２ 動き評価段 １０３ 合成器 １０４ 離散余弦変換段 １０５ 量子化段 １０６ 逆量子化器 １０７ 逆離散余弦変換ブロック １０８ 加算器 １０９ 予測器 １１０ ジグザグ走査ユニット １１１ ランレングス符号化／可変長符号化ユニット １１２ パケット化及び多重化段 １１３ バッファ １１４ レート制御ユニット １１５，１１６ 可変長符号化符号器 １１７ ＭＰＥＧヘッダ発生ユニット ２０１，３０１ 前処理段 ２０２，２０４，２０８，３０２，３０４，３０６，３
０８ メモリ ２０３ 動き評価及び動き予測段 ２０７，３０７ ビットストリーム符号化段 ２０９，３０９ コントローラ ３０３ 粗い動き評価段 ３０５ 細かい動き評価段 ４０９ 局部コントローラ ４１０ コア処理段 ４１１ 結合段 ４１２ 走査器 ４２０ ＤＣＴ段 ４２１ 逆ＤＣＴ段 ４２２ ＲＬＣ／ＶＬＣ段 ４３０ 量子化段 ４３１ 逆量子化段 ４３２ 組立段 ４４０ 圧縮データポートユニット ４５０ アドレスコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロルフ ケスラー ドイツ連邦共和国，78048 ファオエス− ヴィリンゲン，マルティーン−ルター−シ ュトラーセ 11 (72)発明者 ジル ラムルー フランス国 38240 メイラン アヴニ ュ・デュ・ベルコル 21 (72)発明者 デトレフ タイヒナー ドイツ連邦共和国，78126 ケーニヒスフ ェルト，オルティンシュトラーセ 51

Claims (9)

【特許請求の範囲】
1. 【請求項１】 動き評価と、変換段階、量子化段階、逆
   量子化段階、逆変換段階、再構成段階、及び、上記動き
   評価から得られた動き情報が予測のため使用される画素
   マクロブロック予測段階を含む符号化ループとを用い、
   画素マクロブロックデータと予測された画素マクロブロ
   ックデータとの間の差信号、及び／又は、上記変換段階
   で処理されたような画素マクロブロックデータと上記量
   子化段階の出力信号との間の差信号は、上記動き情報か
   ら得られた情報を含む符号化されたビデオ信号を得るた
   め更なる処理が行われるディジタルビデオ信号を符号化
   する方法であって、 符号化は、上記変換、量子化、逆量子化、逆変換、及
   び、再構成段階を行なうが上記予測段階を行わないパイ
   プライン処理を使用する集積回路において行われ、上記
   更なる処理は、ジグザグ走査段階と、ランレングス及び
   可変長符号化段階と、データレート制御バッファとし
   て、及び、制御手段により上記集積回路に供給されたマ
   クロブロックレベル未満ではないビットストリームデー
   タの中間記憶装置としての機能を行うメモリ手段が使用
   されるビットストリーム組立段階とを含み、 これにより、上記集積回路に接続され、上記動き評価及
   び上記予測段階のため使用される画像データメモリ手段
   が割り当てられた少なくとも１個の別の集積回路内で、
   上記動き評価及び上記予測段階が行われることを特徴と
   する方法。
2. 【請求項２】 動き評価と、変換段階、量子化段階、逆
   量子化段階、逆変換段階、再構成段階、及び、上記動き
   評価から得られた動き情報が予測のため使用される画素
   マクロブロック予測段階を含む符号化ループとを用い、
   画素マクロブロックデータと予測された画素マクロブロ
   ックデータとの間の差信号、及び／又は、上記変換段階
   で処理されたような画素マクロブロックデータと上記量
   子化段階の出力信号との間の差信号は、上記動き情報か
   ら得られた情報を含む符号化されたビデオ信号を得るた
   め更なる処理が行われるディジタルビデオ信号を符号化
   する方法であって、 符号化は、上記変換、量子化、逆量子化、逆変換、及
   び、再構成段階を行なうが上記予測段階を行わない集積
   回路において行われ、上記更なる処理は、ジグザグ走査
   段階と、ランレングス及び可変長符号化段階と、少なく
   ともデータレート制御バッファとしての機能を行うメモ
   リ手段が使用されるビットストリーム組立段階とを含
   み、 これにより、上記バッファ充填レベルは、上記メモリ手
   段に格納されていないデータから計算されないが、上記
   ビットストリーム組立段階における夫々のビットのカウ
   ントから得られ、かくして得られたバッファ充填レベル
   は上記量子化段階及び上記逆量子化段階を制御するため
   使用され、 これにより、上記集積回路に接続され、上記動き評価及
   び上記予測段階のため使用される画像データメモリ手段
   が割り当てられた少なくとも１個の別の集積回路内で、
   上記動き評価及び上記予測段階が行われることを特徴と
   する方法。
3. 【請求項３】 上記の符号化されるべきディジタルビデ
   オ信号は、ＭＰＥＧ−１方式又はＭＰＥＧ−２方式の信
   号である請求項１又は２記載の方法。
4. 【請求項４】 上記組立段階において、ビデオビットス
   トリーム操作と、スライスレベルを超えるレート制御機
   能は、上記集積回路に接続された夫々の制御手段を用い
   て実装される請求項３記載の方法。
5. 【請求項５】 符号化の選択肢を定める目的のため、符
   号化されるべき現在の画素マクロブロックデータが上記
   変換段階、上記量子化段階、上記逆量子化段階、上記逆
   変換段階、及び上記再構成段階を通過する前に、前の時
   点からの画素マクロブロックデータは、最初に上記変換
   段階、上記量子化段階、上記逆量子化段階、上記逆変換
   段階、及び上記再構成段階を通過する付加的な符号化先
   行分析段階が行われる請求項１乃至４のうちいずれか１
   項記載の方法。
6. 【請求項６】 動き評価手段と、変換手段、量子化手
   段、逆量子化手段、逆変換手段、再構成手段、及び、上
   記動き評価から得られた動き情報がそこで使用される画
   素マクロブロック予測手段を含む符号化ループとを用
   い、画素マクロブロックデータと予測された画素マクロ
   ブロックデータとの間の差信号、及び／又は、上記変換
   手段で処理されたような画素マクロブロックデータと上
   記量子化手段の出力信号との間の差信号は、上記動き情
   報から得られた情報を含む符号化されたビデオ信号を得
   るため更なる処理が行われるディジタルビデオ信号を符
   号化する装置であって、 符号化は、上記変換、量子化、逆量子化、逆変換、及
   び、再構成手段を含み、上記予測手段を含まない集積回
   路においてパイプライン処理を用いて行われ、上記更な
   る処理は、ジグザグ走査手段と、ランレングス及び可変
   長符号化手段と、データレート制御バッファとして、及
   び、制御手段により上記集積回路に供給されたマクロブ
   ロックレベル未満ではないビットストリームデータの中
   間記憶装置としての機能を行うメモリ手段が使用される
   ビットストリーム組立手段とを含み、 これにより、上記集積回路に接続され、上記動き評価及
   び上記予測手段のため使用される画像データメモリ手段
   が割り当てられた少なくとも１個の別の集積回路内に、
   上記動き評価及び上記予測段階が含まれることを特徴と
   する装置。
7. 【請求項７】 動き評価手段と、変換手段、量子化手
   段、逆量子化手段、逆変換手段、再構成手段、及び、上
   記動き評価から得られた動き情報がそこで使用される画
   素マクロブロック予測手段を含む符号化ループとを用
   い、画素マクロブロックデータと予測された画素マクロ
   ブロックデータとの間の差信号、及び／又は、上記変換
   手段で処理されたような画素マクロブロックデータと上
   記量子化手段の出力信号との間の差信号は、上記動き情
   報から得られた情報を含む符号化されたビデオ信号を得
   るため更なる処理が行われるディジタルビデオ信号を符
   号化する装置であって、 符号化は、上記変換、量子化、逆量子化、逆変換、及
   び、再構成手段を含むが上記予測手段を含まない集積回
   路において行われ、上記更なる処理は、ジグザグ走査手
   段と、ランレングス及び可変長符号化手段と、少なくと
   もデータレート制御バッファとしての機能を行うメモリ
   手段が使用されるビットストリーム組立手段とを含み、 これにより、上記バッファ充填レベルは、上記メモリ手
   段に格納されていないデータから計算されないが、上記
   ビットストリーム組立手段において夫々のビットのカウ
   ントから得られ、かくして得られたバッファ充填レベル
   は上記量子化手段及び上記逆量子化手段を制御するため
   使用され、 これにより、上記集積回路に接続され、上記動き評価及
   び上記予測手段のため使用される画像データメモリ手段
   が割り当てられた少なくとも１個の別の集積回路内に、
   上記動き評価及び上記予測手段が含まれることを特徴と
   する装置。
8. 【請求項８】 上記の符号化されるべきディジタルビデ
   オ信号は、ＭＰＥＧ−１方式又はＭＰＥＧ−２方式の信
   号である請求項６又は７記載の装置。
9. 【請求項９】 上記組立手段において、ビデオビットス
   トリーム操作と、スライスレベルを超えるレート制御機
   能は、上記集積回路に接続された夫々の制御手段を用い
   て実装される請求項８記載の装置。