JPH09172452A - 高速データ通信モデム - Google Patents

Abstract

(57)【要約】 【課題】 １つの根ノート゛と少なくとも１つの葉ノート゛を有
するテ゛ータ送信ケーフ゛ルを備えた、高速テ゛ータ通信用コンヒ゜ュータ・ネ
ットワークを提供する。 【解決手段】 信号変換システム(SCS)が根ノート゛に接続さ
れ、少なくとも１つのクライアント・ステーションが葉ノート゛に接続さ
れる。SCSはタ゛ウンストリーム・テ゛ータを第1周波数帯でケーフ゛ルに送
信する送信機、クライアント・ステーションからのテ゛ータを第2周波数帯
で受信する受信機からなり、タ゛ウンストリーム・テ゛ータは同期及び
肯定応答信号を含む。コンヒ゜ュータ・ネットワークは、第1周波数帯
の同期情報を有する制御信号をSCSからタ゛ウンストリーム送信
し、制御信号をクライアント・ステーションで受信し、第2周波数帯で
クライアント・ステーションからSCSにアッフ゜ストリーム送信し、及びアッフ゜ストリ
ーム送信のSCSによる第1周波数帯での受信に肯定応答する
ステッフ゜を含む方法で制御される。クライアント・ステーションの送信ハ゜
ケットは、後続送信のための第2周波数帯の予約スロット要求を
含むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信に関す
るものであり、より詳細には、ケーブル上の双方向デー
タ通信に関する。

【０００２】

【従来の技術】コンピュータ・ネットワークは、以前は
学界、大規模な研究共同体、企業、及び政府機関の領分
であった。時が経つにつれて、これらのネットワーク
は、そのドメイン内に、より多くのコンピュータ・ユー
ザ、及び利用を含む展開を見せてきた。更に、ネットワ
ークは、広範囲にわたって接続されて（「相互接続され
て」）、インターネットとして知られる世界的規模のコ
ンピュータ・ネットワークを形成するようになり、新し
いタイプのコンピュータ・ネットワークが利用可能にな
ってきた。従って、コンピュータは、あるタイプのコン
ピュータ・ネットワークに接続される可能性が、接続さ
れない場合よりも高くなっている。

【０００３】こうしたコンピュータの接続が絶えず増大
し続けた結果として、「オンライン」で利用可能な情報
量が膨大なものになってきている。例えば1995年８月現
在、インターネット上で利用可能な情報の人気のある探
索ツールの１つ（Lycos,http://www.lycos.com）には、
560万のウェブ・ページのインデックスが含まれてい
る。同様に、America Online、Compuserve、及びProdig
yといったオンライン・サービスは、その特定のサービ
スを通じて利用可能な情報量で競争している。

【０００４】情報の配布はコンピュータ・ネットワーク
の重要な用途であるが、コンピュータの接続性が他の多
くの貴重なサービスを提供する。その一例は電子メール
である。もう１つは電子商取引である。

【０００５】こうした全ての理由から、過去において
は、確かにネットワークまたはオンライン・サービスと
の接続によって、競争上の優位性を得ることができた
が、最近のビジネスにおいて、及び教育のためには、そ
れが必須のものになっているとの一般認識に至ってい
る。

【０００６】オンライン・サービス及びインターネット
のユーザの多くは、モデム及び一般的な電話回線を介し
てこれらのネットワークと接続している。これは、幾つ
かの用途には十分であるが、その他の用途では望ましく
ない場合もある。ユーザとユーザが接続されるコンピュ
ータとの間に専用接続を提供することは、利点を有す
る。それは、ほとんどの家庭及びオフィスが既に接続さ
れている接続回線、即ち、電話回線を利用している。ユ
ーザに専用接続を提供することによって、ネットワーク
に同時にアクセスしようと試みるユーザ間における競合
を解決する必要がなくなる。こうした競合は全て、複数
のユーザが接続されているコンピュータにおいて解決さ
れる。（もちろん、そのコンピュータが共用回線で他の
コンピュータに接続されている場合は、これらのコンピ
ュータ間における競合を解決しなければならない）。

【０００７】しかし、電話回線は、決してコンピュータ
を接続する理想的な手段ではない。第１に、明らかな欠
点として、家庭で使用するコンピュータの環境におい
て、家庭に設けられている電話回線は１本だけしかない
可能性がある。従って、拡張的なオンライン使用が、他
の用途に必要になる可能性のあるその電話回線を共用す
ることになる。また、電話回線に関する技術的な問題点
もある。これらの回線は、伝送帯域幅が3.2KHzに制限さ
れる、音声通信を意図したものである。この結果、電話
回線を介したデジタル通信は、ビット転送速度が比較的
低くなる。一般に、パーソナル・コンピュータと電話回
線を接続する最近のモデムは、28.8kbpsに制限される。

【０００８】従って、ホーム・コンピュータとコンピュ
ータ・ネットワークを接続するための代替技術を提供す
ることが望ましい。

【０００９】ホーム・コンピュータ及び小規模オフィス
・コンピュータとコンピュータ・ネットワークとの接続
に関して帯域幅を拡大する技術のうち１つのタイプは、
ISDN回線である。これらは、コンピュータ間のデジタル
通信を意図した専用回線である。ISDNは、電話回線より
はるかに高い帯域幅を備えている。しかし、大部分の家
庭、及び小規模オフィスにはISDNが設けられておらず、
ISDNを取り付ける費用を負担するつもりのあるところは
ほとんどない。

【００１０】ほとんどの家庭、及び小規模オフィスへの
道を開いた技術は、ケーブルTVネットワークである。各
家庭に専用回線を設ける電話ネットワークとは異なり、
ケーブルTVシステムでは、近隣の全ての加入者がケーブ
ルを共用する。しかし、電話回線に比べると、大部分の
ケーブルTVシステムに用いられているケーブルにおいて
利用可能な帯域幅は、はるかに広い。

【００１１】これらの理由から、既存のケーブルTVシス
テムを介して、ホーム／小規模オフィス・コンピュータ
とコンピュータ・ネットワークとの間で双方向データ通
信を提供することが望ましい。

【００１２】ある近隣地域における全てのケーブルTV加
入者が、１つのケーブルを共用しているので、こうした
ネットワークに接続された複数のコンピュータが、その
ケーブル上で同時にデータを伝送する可能性がある。こ
うした同時伝送は、誤りデータを生じることになり、こ
うした競合問題を回避するか又は、解決するためのメカ
ニズムがない限り、送信者のいかなるメッセージも意図
した受信者によって良好に受信されることはない。

【００１３】共用コンピュータ・ネットワークにおける
競合を回避するという問題は、様々な方法で取り扱われ
てきた。初期アプローチの１つに、ALOHAシステムとし
て知られるものがある。ALOHAシステムは、ハワイ大学
で開発されたものであり、当初は、主としてラジオ放送
を利用した通信に用いられた。共用ケーブル上の通信
も、ケーブルに接続された全ての局がそのケーブルを介
して伝送される全ての信号を受信するという点で、放送
システムであると言える。

【００１４】ALOHAの基本原理は、共通チャネルを共用
する全てのユーザが、任意の所定の時点でメッセージを
放送できるようにすることである。送信ユーザは次に、
そのチャネルで自身のメッセージを聞く。そのメッセー
ジが受信されない（それを送ったユーザによって）場
合、ユーザはそのメッセージが何らかの理由で無効にさ
れたことを知ることになる。そのメッセージは、同時に
送信された別のユーザによる別のメッセージによって無
効にされた可能性が極めて高い。共通チャネルに関する
この競合を解決するため、両ユーザとも、メッセージの
再送前に、ランダムな時間だけ「待機(back-off)」を行
う。例えば、２人のユーザが時間ｔにメッセージを送ろ
うとすると、それぞれのメッセージが無効になる。ラン
ダムな時間だけ待機することによって、第１のユーザが
メッセージをt+r1で再送し、第２のユーザがメッセージ
をt+r2で再送する。r1とr2が異なる場合（本当にランダ
ムに選択されるなら、通常はそうなるのが普通であ
る）、その２回目の送信では、２つのメッセージ間に競
合が生じることはないはずである。

【００１５】ALOHAの欠点は、競合の確率が極めて高い
ということである。ALOHAのチャネル効率は、18％にす
ぎない。

【００１６】ALOHAに対する１つ改良が、スロット化ALO
HAである。スロット化ALOHAの場合、時間が指定された
間隔に分割され、メッセージは、これらの間隔において
しか送信できない、即ち、メッセージは間隔の境界にま
たがることはできない。スロット化ALOHAのチャネル効
率は、38％である。

【００１７】ALOHA、スロット化ALOHA、及びチャネル効
率の導出に関する議論については、Prentice-Hall出版
の、Tanenbaum,AndrewによるComputer Network第２版、
121ないし124頁を参照されたい。

【００１８】ケーブルTVシステムにおけるデータ通信の
現在の解決策には、マサチューセッツ州AndoverのZenit
h CorporationのLANMCN-AT、及びLANcity Corporation
のLCPがある。これらの製品は、共通の設計原理を共用
している。両方とも、アップストリーム・データ、即
ち、エンド・ユーザからケーブル・システムのヘッド・
エンドに送信されるデータが、放送スペクトルの低帯域
（ダウンストリーム・データ専用の周波数帯域の下）を
介して伝送される。このアップストリーム・データは、
２つの方法のうちの一方で操作される。第１の選択肢
は、スペクトルの高帯域に周波数変換することであり、
第２の選択肢は、データを復調することである。操作さ
れたデータはこの後、高帯域上で再送される。ヘッド・
エンド・サイトのモデムを含む全てのモデムは、低帯域
上で伝送を行う。伝送されるデータは、周波数変換され
るか又は、復調される。従って、全てのモデムは高帯域
上で受信を行う。

【００１９】アップストリーム・データ、及びダウンス
トリーム・データは、同じ帯域幅で同じデータ転送速度
を有している。実際、ヘッド・エンドにおけるモデム
は、システム内の他の全てのモデムと同様に取り扱われ
るので、アップストリーム・データとダウンストリーム
・データの区別がない。

【００２０】ケーブルTVのケーブル上でのデジタル・デ
ータ通信に関するこのタイプの解決策には幾つか問題が
ある。第１に、ダウンストリーム帯域の伝送特性とアッ
プストリーム帯域の伝送特性が異なっている。アップス
トリーム帯域（低帯域）は、ダウンストリーム帯域に比
べてはるかにノイズが多い。両帯域において同じデータ
転送速度を実現するには、ダウンストリーム帯域をアッ
プストリーム帯域に適合させることになる。従って、こ
の方法では、ダウンストリーム帯域のデータ転送速度に
関する潜在能力を十分活かすことができない。

【００２１】第２に、ほとんどの場合、アップストリー
ム・データは、遠隔サーバを意図したものであって、同
位エンド・ユーザを意図したものではない。従って、ダ
ウンストリーム帯域上のデータの再送は、ダウンストリ
ーム帯域幅を浪費することになる。

【００２２】従って、共用ケーブルを利用し、伝送ケー
ブルの利用可能帯域幅を十分に活用する、効率の高い高
速データ通信システムを提供することが望ましい。

【００２３】本発明の他の利点、及び特徴については、
以下の詳細な説明に関連して明らかになる。

【００２４】

【発明が解決しようとする課題】本発明の目的は、１つ
のケーブルによって接続されたコンピュータ・ネットワ
ーク上の高速な双方向のビデオ、オーディオ、及びデー
タ通信を可能にすることである。

【００２５】本発明のもう１つの目的は、ネットワーク
内のクライアント・ステーションが信号変換システムと
通信できるようにする予約システムを提供することにあ
る。

【００２６】本発明の更にもう１つの目的は、幾つかの
装置が共用メモリに対して並列アクセスを行う、高速デ
ータ通信システムを提供することにある。

【００２７】本発明の更にもう１つの目的は、クロック
・サイクル毎の１回のメモリ・アクセスの平均スループ
ットで、共用メモリに対する並列装置アクセスを可能に
することにある。

【００２８】

【課題を解決するための手段】以上の及びその他の目的
は、根ノード及び少なくとも１つの葉ノードを備えたデ
ータ伝送ケーブルを具備する、高速データ通信用コンピ
ュータ・ネットワークを提供することによって実現され
る。根ノードには、信号変換システム(SCS)が接続さ
れ、葉ノードには、少なくとも１つのクライアント・ス
テーションが接続される。SCSは、第１の周波数帯域に
おいて、ダウンストリーム・データを前記ケーブル上に
送出する送信器と、第２の周波数帯域において、前記ク
ライアント・ステーションからデータを受信する受信器
から構成され、前記ダウンストリーム・データは、同期
信号と肯定応答信号を含む。各クライアント・ステーシ
ョンは、前記第１の周波数帯域においてデータを受信す
る受信器と、前記第１の周波数帯域において受信した同
期信号に基づいて、第２の周波数帯域においてデータを
送信する送信器を備えている。

【００２９】コンピュータ・ネットワークは、第１の周
波数帯域上の同期情報を備える制御信号を、信号変換シ
ステム(SCS)からダウンストリーム送信するステップ
と、クライアント・ステーションにおいて前記制御信号
を受信するステップと、第２の周波数帯域において、前
記クライアント・ステーションから前記SCSへのアップ
ストリーム送信を行うステップで、前記送信が前記同期
情報に関してタイミングがとられている前記ステップ、
及び前記SCSが前記第１の周波数帯域において、前記ア
ップストリーム送信を良好に受信したことに肯定応答を
行うステップから構成される方法に従う。

【００３０】クライアント・ステーションの送信パケッ
トには、後続の送信に備えた、前記第２の周波数帯域に
おける予約スロットの要求を含むことが可能であり、SC
Sは、要求された予約スロットの開始時間を決定する働
きをするスケジューラを備えており、要求された予約ス
ロットに関する開始時間を送信する。予約スロットを要
求したクライアント・ステーションは、その開始時間ま
で、その送信の続行を延期する。

【００３１】

【発明の実施の形態】図１には、本発明に従って、ヘッ
ド・エンド103に配置された信号変換システム(SCS)101
と加入者位置に配置されたクライアント・ステーション
105a〜105jとの間のデータ通信を提供するために適用さ
れた、近隣のケーブルTVシステム100が示されている。
各SCS101は、遠隔サーバ・ステーションに、及び遠隔サ
ーバ・ステーションからデータ・パケットを経路付けす
るパケット・ルータ117に接続されている。代替接続案
では、例えば101''のようなSCS101が、固定ビット転送
速度サービス交換回路の回路交換装置119に対してロー
カル、又は遠隔インタフェイスを行う。後者は、電話ネ
ットワークに対するデジタル化音声接続を提供するため
に用いることも可能である。

【００３２】多くのケーブルTVシステムでは、約500〜2
000人の加入者が、同じヘッド・エンド103につながって
いる。ヘッド・エンド103は、ファイバ・ノード109に接
続された光ファイバ・ケーブル107a及び107bを介して様
々な加入者位置105と通信を行う。ファイバ・ノード109
は更に、同軸ケーブル111a及び111bを介して接続されて
いる。ファイバ・ノード109は、光信号と電気信号との
間で変換を行うためのメカニズムを含んでいる。ルータ
117とSCS101との間の通信はデジタル形式である。しか
し、ヘッド・エンド103と加入者位置との間の通信はア
ナログ形式である。

【００３３】SCS101は、ルータ117間におけるデジタル
通信信号と、ケーブルTVシステムの光ファイバ、及び同
軸ケーブル上に生じるアナログ通信信号の変換を行う。

【００３４】各クライアント・ステーション105は、コ
ンピュータ115に接続されたケーブル・モデム113を含
む。代替実施例では、コンピュータ115の代わりに、ケ
ーブル111を介したヘッド・エンド103とのデータ通信に
よって恩恵を受ける他の装置が用いられる。こうした代
替例は、例えば、ビデオ・オン・デマンド・タイプのサ
ービス、及び対話型テレビといった特定のケーブルTVの
働きを要求するためのセット・トップ・ボックスを含
む。

【００３５】図２は、信号変換システム(SCS)101のブロ
ック図である。信号変換システム(SCS)101は、ファイバ
・ケーブル107a及び107bに接続されている。SCS101は、
送信器205を用いて、64-QAM（64ビット直交振幅変調）
または256-QAM（256ビットQAM）送信フォーマットを利
用したデータをファイバ・ケーブル107a上に送出する。
SCS101は、複数の受信器207を用いて、ファイバ・ケー
ブル107b上の幾つかのチャネルのQPSKデータを受信す
る。送信器205及び受信器207は両方とも、SCSバス203に
接続されている。

【００３６】SCS101は、ルータ117に接続されたルータ
・インタフェイス201を含む。ルータ・インタフェイス2
01は、ルータ117に対して、例えば、インターネット・
プロトコル(IP)・パケット、又はATMセルといったデジ
タル・データ・パケットの受信、及び送信を行う。ルー
タ・インタフェイス201は、内部バス203に接続され、SC
S101の他のコンポーネントに、及びコンポーネントから
データを送信する。

【００３７】中央演算処理装置(CPU)209は、ルータ・イ
ンタフェイス201の、64-QAM、QPSK、及びデジタル・パ
ケット・フォーマット間のデータ変換を管理する。CPU2
09は、バス203上のデータ・トラヒックも管理する。更
に、ケーブル107a及び107b上の送信及び受信データの大
部分は、拡張処理及び拡張フォーマッティングを必要と
する。CPU209は、この処理とフォーマッティングの責務
を果たす。CPU209の動作を制御するための手順の多く
が、バス203に接続されたROM211に記憶されている。バ
ス203には更に、処理及び再送中にデータを記憶するた
めのRAM213が接続されている。SCS101、及びCPU209のよ
うなそのコンポーネントの動作を制御するための他の手
順が二次記憶装置213及び215に記憶され、両方ともI/O
装置217を介してバス203に接続される。

【００３８】多くの場合、ケーブル107a及び107bを介し
てSCSに、及びSCSから送信されるデータは、暗号化され
る。CPU209は、データ暗号装置219を呼び出し、暗号化
及び暗号解読タスクを実行する。好適実施例では、SCS
は、暗号化にデータ暗号化標準DESを使用する。

【００３９】図３は、ケーブル111及びパーソナル・コ
ンピュータ(PC)115に接続されたケーブル・モデム(CM)1
13の高レベル概略図である。CM113は、ケーブルからの
データ信号をチューナ303で受信し、送信器305によって
データ信号をケーブル上に送出する。好適実施例では、
チューナ303は、64-QAM受信器であり、送信器は、QPSK
送信器である。

【００４０】高レベルの説明において、CM113は、PC115
とケーブル111の間で送信される信号のフィルタリン
グ、これらの信号の暗号化／暗号解読（必要に応じ
て）、データのバッファリング、及びケーブル上の送信
のための通信プロトコルとモデム−PC間の送信のための
通信プロトコルとの間の変換に責務を負っている。これ
らの及びその他の機能（後述のような）は、様々なコン
ポーネント回路によって達成される。CM113の中心部は
制御回路301である。制御回路301は他のコンポーネント
回路に接続されており、マイクロプロセッサ302の助け
を借りて、タイミング、及び様々な他のコンポーネント
回路間で共用する装置を制御する。

【００４１】CM113とPC115の間の通信は、ローカル・エ
リア・ネットワーク(LAN)・トランシーバ回路307によっ
て実施される。LAN回路は制御回路301に接続される。好
適実施例では、CM113とPC115の間の特定のI/Oインタフ
ェイスは10-baseTプロトコルを使用しているが、他のモ
デム−PC間プロトコルも許容可能な代替案である。代替
実施例では、ヒューレット・パッカード社の100baseVG
プロトコルのような他のLANプロトコルを使用すること
が可能である。

【００４２】PC115とケーブル111との間で送信される情
報は、制御回路301に接続されたケーブル・モデム内の
ランダム・アクセス・メモリ309にバッファリングされ
る。後述するように、CM113とケーブル・システムとの
間の通信は、他のクライアント・ステーション105によ
って送信されるメッセージと競合することになる。更
に、競合は、予約システムを用いることによって回避さ
れる。競合処理、及び予約システムは、PC115に対して
透過的である。従って、送信されるのを待っている間、
メッセージはRAM309にバッファリングされる。更に、入
力メッセージ、又は出力メッセージの追加処理が、それ
ぞれ、ケーブル111、又はPC115への再送前に、CM113に
よって要求される。こうした処理は、暗号化及び暗号解
読を含む。暗号化／暗号解読は、制御回路301に接続さ
れた暗号回路311によって実行される。

【００４３】ケーブル111を介した通信は、5MHzないし7
50MHzの周波数範囲にわたって周波数多重化技法を用い
ることによって可能となる。標準TVチャネルは通常、50
MHzを超える範囲で送信される。こうした各チャネルは6
MHz幅である。一般に、50MHz未満の周波数は統制がとれ
ておらず、極めてノイズが多い。好適実施例では、アッ
プストリーム通信（CM113からSCS101への通信）は、５
ないし42MHzの周波数スペクトルの2MHz幅の周波数帯域
に発生し、ダウンストリーム通信（SCS101からCM113へ
の通信）は、50MHz以上の範囲における6MHz幅の標準TV
チャネルで発生し、今後はこのチャネルは、ダウンスト
リーム・チャネルと呼ばれる。従って、５ないし42MHz
帯域は、クライアント・ステーション105からSCS101へ
の通信チャネルが選択されうるスペクトルとして機能
し、50MHzを超える帯域は、SCS101からクライアント・
ステーション105への通信チャネルが選択されうるスペ
クトルとして機能する。

【００４４】代替実施例は、各方向における多重通信チ
ャネルを提供する。こうした代替案は、前述の好適実施
例の自然な拡張であり、本発明の範囲内である。例示の
ため、本発明は、１方向につき１チャネルの実施例に関
して記述している。しかし、当該技術の熟練者であれ
ば、本発明を多重チャネル代替案に適用する方法は明ら
かである。

【００４５】図４は、50MHz未満で送信される信号のグ
ラフの例である。この例から分かるように、例えば、８
ないし12MHz、15ないし20MHz、23ないし27MHz、及び31
ないし37MHz間におけるように、アクティビティのほと
んどない幾つかの領域が存在する。他の領域は極めてノ
イズが多い。信号変換システム(SCS)101は、５ないし42
MHzの周波数帯域を絶えず監視し、ノイズのない2MHz幅
の帯域を見つける。こうした帯域を見つけた後、信号変
換システム(SCS)101は、その2MHz帯域の周波数（例え
ば、中央又は最初の）をクライアント・ステーション10
5に同報通信する。この2MHzの帯域は、クライアント・
ステーション105によって、データを信号変換システム
(SCS)101に送信するために用いられ、今後は、「アップ
ストリーム・チャネル」と呼ばれる。多重チャネルの代
替実施例では、信号変換システム(SCS)101が、アクティ
ビティの低い２つ以上の2MHz幅の帯域を見つけ、こうし
た各帯域の周波数を同報通信する。

【００４６】好適実施例では、ダウンストリーム通信に
64-QAMが用いられる。64-QAMでは、データの記号毎に６
ビットが同時に同報通信される。本発明では、これらの
ビットの１つが制御情報に用いられ、残りの５ビットは
ペイロード・データである。制御ビットは今後、「制御
チャネル」と呼ばれる。

【００４７】図５には、ダウンストリーム・チャネル及
びアップストリーム・チャネル上のアクティビティが例
示されている。アップストリームの場合、通信時間がス
ロットと呼ばれる均一な長さの間隔に分割される。各ス
ロットは番号によって識別される。スロット番号は順次
番号であり、０から最大カウント(Maximum_Count)まで
カウントされ、最大カウントに達すると、スロット番号
は０にリセットされる。好適実施例では、最大カウント
は32未満である。他の実施例では、更に大きい最大カウ
ント値が許容される。最大カウントは、SCSによってプ
ログラム可能である。図５に示す例の場合、時間線501
によって14のスロット（０ないし13）が示されている。
時間線501のスロット境界は、信号変換システム(SCS)10
1に関連している。ケーブルに沿ったデータの伝搬に関
連する時間遅延が存在するため、様々なクライアント・
ステーション105が、異なる境界でデータの通信及び受
信を行う。

【００４８】各時間スロットの長さは、固定数のダウン
ストリーム制御チャネル・フレームによって表される。
スロット毎のフレーム数は、信号変換システム(SCS)101
によってプログラム可能である。しかし、この比率（フ
レーム／スロット）は、リセットされるまで一定であ
る。時間スロットには、競合中に許容される最大送信パ
ケットをアップストリーム送信するのに必要な時間、及
びSCS101に最も近いクライアント・ステーション105とS
CS101から最も遠いクライアント・ステーション105との
間のラウンド・トリップ伝搬遅延の差を包含するサイズ
が与えられている。

【００４９】制御フレームは、信号変換システム(SCS)1
01と制御チャネル内の個々のクライアント・ステーショ
ン105との間の基本通信単位である。好適実施例では、
制御フレームの長さは20バイトである。共通のフレーム
・フォーマットが存在する。図６は、共通フレーム・フ
ォーマットのブロック図である。各フレームは、図６に
示す一般構造に従う。各フレームは、同期フラグ601か
ら始まる。ダウンストリーム制御チャネルのフレーム内
容は、同期フラグ601を使用して、フレームの先頭を表
示する。好適実施例では、同期フラグの値は「0110」であ
るが、慣例に従って他のビット・シーケンスを採用する
ことも可能である。

【００５０】好適実施例では、４タイプのフレーム、即
ち、肯定応答フレーム、制御フレーム、可変ビット転送
速度(VBR)データ・フレーム、及び制御ビット転送速度
(CBR)データ・フレームがある。タイプの識別は、タイ
プ・フィールド603によって行われる。次に、５ビット
・フィールド605によってフレームに関するスロットID
が与えられる。スロットIDの最大値は、信号変換システ
ム(SCS)101によってプログラム可能である。

【００５１】スロットは、２つのクラス、即ち、競合ス
ロットと予約スロットに分割される。競合スロットにお
いて、クライアント・ステーション105の全て、又はク
ライアント・ステーション105の部分集合が、アップス
トリーム・チャネル上で送信することが可能である。予
約スロットは、ある特定のクライアント・ステーション
105に占有され、アップストリーム・チャネル上で情報
パケットを送信できるのは、その特定のクライアント・
ステーション105だけである。

【００５２】図５に示す例では、２つのクライアント・
ステーション105aと105bが、アップストリーム・チャネ
ル上で時間を争う。ライン502は、クライアント・ステ
ーション105aによってアップストリーム・チャネル上で
行われる送信を表し、ライン504は、信号変換システム
(SCS)101によるアップストリーム・チャネル上でのメッ
セージの受信を表し、ライン506は、信号変換システム
(SCS)101によって制御チャネル上で行われる送信を表
し、ライン508は、クライアント・ステーション105aと1
05bによる制御チャネルにおけるメッセージの受信を表
し、ライン510は、クライアント・ステーション105bに
よってアップストリーム・チャネル上に置かれたメッセ
ージを表している。

【００５３】信号変換システム(SCS)101によって送出さ
れたメッセージによって、アップストリーム送信のビー
トが設定される。競合スロットにおいては、全ての送信
が、ある１つのスロット内において、送信パケットが完
全に通信されるように実施される。しかし、予約スロッ
トにおいては、データ・パケットは、スロット境界を越
えることが可能である。クライアント・ステーション10
5は、制御チャネルを監視して、スロットがいつ始ま
り、いつ終わるかを確認する。送信遅延のため、これら
のスロット境界は、信号変換システム(SCS)101からの距
離に応じて、個々のクライアント・ステーション105に
よって異なる時間で感知されることになる。

【００５４】図５のライン502で、クライアント・ステ
ーション105aは、タイム・スロット０において、要求50
5を送出する。信号変換システム(SCS)101の遠近関係に
よる伝搬遅延のため、クライアント・ステーション105a
は、タイム・スロット０の途中でその送信を開始する。

【００５５】下記の議論において、例示のため、データ
・パケットはタイム・スロット全体を費やすものとして
示される。実際には、パケットが費やすのは１タイム・
スロット未満であり、タイム・スロットには、伝送遅延
を許容するようなサイズが与えられている。情報パケッ
トは、アポストロフィが付加された同じ参照番号を用い
ることによって、別のステーションによって送信された
パケットの受信バージョンとして表示される。例えば、
クライアント・ステーションが、パケット505を送信し
たとして、それが受信されると、それがパケット505'と
して示される。

【００５６】ライン504は、信号変換システム(SCS)101
の遠近関係から見たアップストリーム・チャネルを表し
ている。やはり、伝搬遅延のため、信号変換システム(S
CS)101は、パケット505'で示すように、パケット505が
送信された時間より遅い時間にそのパケットを受信す
る。信号変換システム(SCS)101は次に、パケット505を
処理する。クライアント・ステーション105から送信さ
れるデータ・パケットは、独立型とすることが可能で、
即ちそれは、信号変換システム(SCS)101に対する完全な
情報通信である。しかし、クライアント・ステーション
105が、１つのパケットに納まる情報より多くの情報、
即ち、１つのタイム・スロットにおいて送信可能な情報
より多くの情報の送信を行いたい場合があるので、クラ
イアント・ステーション105から送信される初期パケッ
トは、通信の残余部分の送信をするために、将来追加す
るスロットを予約する要求を含むことができる。図５の
例では、クライアント・ステーション105aは、全部で３
つのタイム・スロットにまたがる情報の送信を行おうと
している。従って、初期パケット505は、２つの追加専
用タイム・スロットの予約要求を含んでいる。

【００５７】要求を処理する際、信号変換システム(SC
S)101は、クライアント・ステーション105aに将来のタ
イム・スロットを２つ割り当てる。ライン506は、信号
変換システム(SCS)101の遠近関係から、制御チャネルを
表している。割り当てに続いて、信号変換システム(SC
S)101は、制御チャネル上でクライアント・ステーショ
ン105に肯定応答メッセージ507を送信する。肯定応答メ
ッセージは、クライアント・ステーション105に対し
て、メッセージを受信したことを知らせ、また、予約要
求がある場合には、クライアント・ステーションが通信
の残余部分を送信するのに待たなければならないタイム
・スロットの数を知らせる。図５の例では、信号変換シ
ステム(SCS)105がクライアント・ステーション105aから
予約要求パケット505を受信した時点で、他の予約がさ
れておらず、従ってクライアント・ステーション105a
は、パケット507'の肯定応答メッセージを受信した際
に、通信の残余部分の送信を開始することができる。従
って、肯定応答メッセージ・パケット507は、クライア
ント・ステーション105aに対して、遅延長（クライアン
ト・ステーション105aが残余部分の送信をする前に待た
なければならない時間）がゼロであることを知らせる。

【００５８】伝搬遅延のために、クライアント・ステー
ション105aは、パケット505の送信をタイム・スロット
０において開始したが、タイム・スロット２の途中まで
に、信号変換システム(SCS)101による受信が完了しなか
った。全ての送信がタイム・スロットの境界で実施され
るので、信号変換システム(SCS)101は、タイム・スロッ
ト３の開始まで待ってから、肯定応答パケット507の送
信を開始する。ライン508は、クライアント・ステーシ
ョン105aの遠近関係から制御チャネルを表している。肯
定応答メッセージ・パケット507'は、そのメッセージか
ら、その予約要求パケット505が信号変換システム(SCS)
101によって受け取られ、その予約スロットが遅延なく
送信されることになるということを認識する、クライア
ント・ステーション105aによって受信される。従って、
クライアント・ステーション105aは、アップストリーム
・チャネル上で（ライン502で示すように）、パケット5
09a及び509bにおけるその通信の残余部分を送信する。

【００５９】図５の例では、クライアント・ステーショ
ン105bは、４つのパケットの情報を送信しようとしてい
る。上述のように、クライアント・ステーション105b
は、後続の３つのパケットに関する予約要求を含む１つ
のパケットを送信できる。従って、クライアント・ステ
ーション105bは、第１の予約要求パケット511を送信す
る。要求メッセージ・パケット511は、３つのタイム・
スロットの予約要求を含む。

【００６０】ライン504で示すように、信号変換システ
ム(SCS)101は、要求メッセージ511'を受信する。追加の
３つの専用タイム・スロットの予約要求を処理する際、
信号変換システム(SCS)は、クライアント・ステーショ
ン105bが肯定応答を受信するまでに、クライアント・ス
テーション105aが、その通信の残余部分に関して第１の
パケット509aを送信済みであるが、まだ、第２のパケッ
ト509bに関する追加のタイム・スロットを必要としてい
ることを認識している。従って、肯定応答メッセージ・
パケット513は、クライアント・ステーション105bに対
して、その予約は受け入れられたが、肯定応答パケット
513'を受信した後、１つのタイム・スロット分の遅延後
に、そのパケットの残余部分の送信を開始すべきである
ことを示す。この遅延は、タイム・スロット515として
示される。その遅延の後、クライアント・ステーション
105bは、アップストリーム・チャネル510上で、残余部
分の３つのパケット517a、517b、及び517cを送信する。
これらは信号変換システム(SCS)101によって、パケット
517a'、517b'、及び517c'として受信される。

【００６１】特に予約されていないスロットは、競合ス
ロットである。従って、この例の場合、第１の予約スロ
ットがスロット番号４なので、スロット０ないし３は競
合スロットである。スロット４ないし８は、クライアン
ト・ステーション105a及び105bによって予約されてい
る。しかし、スロット９ないし13は予約されておらず、
従って、競合スロットである。

【００６２】図５の例では、競合スロットにある間に競
合が生じることはない。クライアント・ステーション10
5aと105bの競合はタイム・スロット０以前のある時点に
おいて生じた可能性がある。各フレームはチェック・サ
ムを含む。チェック・サムは、例えば、CCITT X.25に定
義されるような、巡回冗長検査符号である。

【００６３】競合が生じると、メッセージに誤りが生じ
る。従って、チェック・サム計算が失敗する。信号変換
システム(SCS)101がチェック・サム計算の失敗を検出し
た場合は常に肯定応答メッセージを送信しない。従っ
て、クライアント・ステーション105は肯定応答を受信
しない。メッセージの送信と肯定応答の受信との間の予
想遅延時間は、既知である（それは、最大伝搬遅延に処
理時間を加えたものである）。従って、クライアント・
ステーション105が、この予想時間内に肯定応答を受信
しなければ、送信が失敗したことが分かる。競合が送信
失敗の原因である可能性が高い場合、クライアント・ス
テーション105の競合解決メカニズムが呼び出される。

【００６４】一実施例では、クライアント・ステーショ
ン105の競合解決メカニズムは、イーサネットの技法と
同様である。競合するクライアント・ステーションのそ
れぞれは、ランダムな時間だけ待機を行う。それぞれの
ランダムな時間の終わりで、クライアント・ステーショ
ン105は再び、それぞれのメッセージを送信しようと試
みる。制御回路301に接続された乱数発生器313が、待機
に用いられる乱数を計算する。一実施例では、再送前に
遅延させるべきタイム・スロット数の範囲は、送信を試
みた回数の関数である。ｎ番目の再送試行前に遅延させ
るべきタイム・スロット数は、下記範囲において均一に
分布した整数乱数ｒとして選択される： ０＜ｒ＜２^k ここで、k=min(n,7) 最大許容回数の再送試行が失敗すると、CM113によって
エラー状態が報告される。好適実施例では、最大再送試
行回数は16である。

【００６５】代替実施例では、競合の取り扱いは、所定
グループのモデムからの再送だけを許可することによっ
て実施される。連続再試行の際には、より小さい部分集
合のモデムに再送が許可される。この実施例では、シス
テム内のCM113が、２分木をなすように構成される。SCS
101は、誤りを生じたメッセージの受信を検出すると、
所定のCM113をオフにするメッセージを送出する。最初
に、SCS101は、木の根から１レベルだけ降下して、木の
最初の半分における全てのCMを順次オフにし、次に、こ
れらのCMを再起動し、残りの半分におけるCMをオフにす
る。SCS101が更に競合を検出する場合には、更に１レベ
ル降下して、そのレベルの特定の枝における全てのCMを
枝毎に順次オン・オフする。SCS101は、競合をもはや検
出しなくなるか、又は、２分木の葉まで降下するまで、
この手順を繰り返す。

【００６６】図７は、制御チャネル上で送信されるダウ
ンストリーム肯定応答フレーム700のフォーマットに関
するブロック図である。信号変換システム(SCS)101は、
チェック・サム計算の成功によって示されるように、ク
ライアント・ステーション105の１つからのメッセージ
の受信に成功すると、図７に示すように、肯定応答フレ
ーム700を送信する。他の全てのフレームと同様、肯定
応答フレーム700は、図６のフレーム600の一般フォーマ
ットに従う。それは、上述のように、同期フィールド70
1、フレーム・タイプ・フィールド703（肯定応答フレー
ム700の場合には「00」）、スロットIDフィールド705、ス
ロット・タイマ・フィールド707、及びチェック・サム
・フィールド721を含む。これらのフィールド701、70
3、705、707、及び721はそれぞれ、フィールド601、60
3、605、607、及び611に対応する。

【００６７】肯定応答フレーム700のタイプ依存内容609
を利用して、異なるアップストリーム・チャネル上で送
信するクライアント・ステーション105からのメッセー
ジを２つまで肯定応答することができる。これらのクラ
イアント・ステーション105のうち第１のクライアント
・ステーションのモデムMACアドレスはフィールド709で
与えられ、第２のクライアント・ステーション105につ
いては、異なるチャネルからのフィールド715で与えら
れる。

【００６８】クライアント・ステーション105が信号変
換システム(SCS)101にメッセージを送信する際、そのメ
ッセージにメッセージIDを割り当てる。肯定応答された
このメッセージIDは、信号変換システム(SCS)101によっ
て、それぞれ、メッセージIDフィールド709及び717内で
クライアント・ステーション105にエコー・バックされ
る。

【００６９】肯定応答されたメッセージが予約要求を含
む場合、クライアント・ステーション105が残余部分の
送信前に待たなければならないスロット数がそれぞれ、
予約遅延フィールド713及び719内で送信される。

【００７０】好適実施例では、制御フレームのサブタイ
プが11存在する。別の実施例は、制御フレームの追加サ
ブタイプを含む。これら制御フレームのサブタイプは次
の通りである： * アイドル・サブフレーム * スロット／チャネル状況サブフレーム * ケーブル・モデム使用禁止／使用可能化要求 * アップストリーム／ダウンストリーム・チャネル切り
替え要求 * エコー要求 * パラメータ取得／設定要求 * キー交換開始要求 * 電力レベル調整応答。

【００７１】これらのサブフレーム・タイプはそれぞ
れ、図６に示す一般フォーマットに従い、特定のサブフ
レーム・タイプに関する追加フィールドを含む。タイプ
・フィールド603には、そのフレームが制御フレームで
あることを表す値「01」がセットされる。スロット・タイ
マ・フィールド607に続いて、制御フレームは、２バイ
ト長のサブフレーム・タイプ・フィールドを含む。

【００７２】動作時、信号変換システム(SCS)101は、制
御フレームを連続的に送信する。従って、特定のタイム
・スロットにある間、信号変換システム(SCS)101が送信
すべきダウンストリーム情報を有していない場合、信号
変換システム(SCS)101は、それでも、制御フレームを送
信する。このフレームは、サブフレーム・タイプ・フィ
ールド「00」を含む。フレームの残余部分は、擬似ランダ
ム・シーケンスである。擬似ランダム・シーケンスは、
64-QAM受信チューナ303が送信器305と同期していられる
のに十分な遷移を提供するため、できるだけランダムで
あることが望ましい。

【００７３】チャネル／スロット状況サブフレーム・タ
イプは、SCS101によって各タイム・スロットの第１のフ
レームとして送信される。このフレームは、各アクティ
ブ・アップストリーム・チャネル毎に、次のタイム・ス
ロットの占有状況、及び、現在利用可能なアップストリ
ーム及びダウンストリーム・チャネルの情報を伝える。
チャネル・スロット状況サブフレームは、下記の特定の
フィールドを含んでいる（表１）。

【００７４】

【表１】

【００７５】（チャネル／スロット状況サブフレーム・
タイプに関するフィールドの多くは、他のサブフレーム
・タイプによって用いられている。従って、以下のサブ
フレーム・タイプに関する説明は、表１を参照する）。

【００７６】ケーブル・モデム使用禁止／使用可能化要
求サブフレーム・タイプは、信号変換システム(SCS)101
によって特定のケーブル・モデム113のオン・オフに用
いられる。このサブフレーム・タイプは、使用禁止の場
合0x03、使用可能化の場合0x05である。CM使用禁止／使
用可能化サブフレームは、そのフレームが送信される特
定のCM113を一意に識別する、６バイトのMACモデム・ア
ドレス・フィールドである。

【００７７】アップストリーム・チャネル切り替え要求
サブフレーム・タイプは、CM113に命じて、そのアップ
ストリーム通信を異なるチャネルに切り替えるために、
SCS101によって用いられる。上述のように、アップスト
リーム周波数範囲は、比較的ノイズが多い可能性があ
る。従って、信号変換システム(SCS)101の通常動作中
に、SCS101は、それとのアップストリーム通信を異なる
周波数で行うのが望ましいと感じ取る場合がある。更
に、信号変換システム(SCS)101は、特定のアップストリ
ーム・チャネルの使用率が高く、別のアップストリーム
・チャネルの使用率が比較的低いことを検出する場合も
あり、従って、あるCM113に、様々なアップストリーム
・チャネル間における使用率のバランスをとるため、周
波数を変更するよう要求する。

【００７８】アップストリーム・チャネル切り替え要求
サブフレームは、要求が送信されるモデムMACアドレス
に関する６バイトのフィールドを含む。このサブフレー
ムは、現在のアップストリーム・チャネル番号（１バイ
ト）、記号当たりの現在のビット数（２ビット、表１参
照）、現在の記号転送速度（６ビット、表１参照）、及
び現在のアップストリーム・チャネルの中心周波数（２
バイト、表１参照）も含む。更に、このサブフレーム
は、切り替えるべきアップストリーム・チャネルのチャ
ネル番号を識別するためのフィールド（１バイト）、記
号当たりの新らしいビット数（２ビット、表１参照）、
新しい記号転送速度（６ビット、表１参照）、及び新し
いチャネルの中心周波数（２バイト、表１参照）も含
む。

【００７９】ダウンストリーム・チャネル切り替え要求
サブフレーム・タイプは、CM113に命じて、その受信器
を切り替え、要求フレームにおいて指定された受信器に
よる受信を開始させるために、信号変換システム(SCS)1
01によって送信される。このフレームは、モデムMACア
ドレスに関する６バイトのフィールド、及び切り替える
べきダウンストリームNTSCチャネル番号に関する１バイ
トのフィールドを含む。

【００８０】エコー要求サブフレーム・タイプが、信号
変換システム(SCS)101によって送信される。クライアン
ト・ステーション105は、エコー要求を受信すると、ア
ップストリーム・チャネルの１つの上で、信号変換シス
テム(SCS)にエコー応答メッセージ（アップストリーム
・チャネル・フォーマットに関するセクションにおいて
後述）を送信する。エコー要求サブフレーム・タイプ
は、モデムMACアドレス・フィールド（６バイト）、及
びテストIDフィールド（４バイト）を含む。テストIDフ
ィールドは、信号変換システム(SCS)101によって設定さ
れる乱数を含む。

【００８１】パラメータ取得／設定要求サブフレーム・
タイプは、主としてSNMP（単一ネットワーク管理プロト
コル）に用いられる。信号変換システム(SCS)101に配置
されたSNMP代理エージェントが、パラメータ取得／設定
要求を利用して、クライアント・ステーション105、又
はクライアント・ステーション105に配置されたCM113に
関する情報を取得するか又は、あるCM／クライアント・
ステーション・パラメータをクリアまたは設定する。パ
ラメータ取得及び設定要求は、サブフレーム・タイプ・
フィールドに関する値が異なることによって区別され
る。パラメータ取得及び設定要求は、要求が送信される
ケーブル・モデム113を識別するためのモデムMACアドレ
ス・フィールド（６バイト）、及びパラメータIDフィー
ルド（１バイト）を含む。設定要求サブフレーム・タイ
プは、パラメータに関する新しい値を含む、長さが７バ
イトまでの内容フィールドも含む。パラメータ取得／設
定要求サブフレームによって検索または設定可能なパラ
メータの幾つかを下記に示す： * ペイロード・チャネルCRCエラー・カウント * ペイロード・ミス・バッファ・エラー・カウント * ペイロード受信パケット・カウント * 制御チャネルCRCエラー・カウント * 制御チャネル・ミス・バッファ・カウント * 制御チャネル受信パケット・カウント * アップストリーム送信送再試行カウント * アップストリーム送信パケット・カウント * 自己テスト（実施／報告） * 特定テストの実施／結果報告 * アップストリーム暗号化 * ファームウェア・フラグ番号n（セット／リセット／
報告） * ファームウェア・レジスタ（読み取り／書き込み／報
告）。

【００８２】DESキー交換サブフレーム・タイプは、CM1
13に命じて、DESキー・ハンドシェイクを開始させるた
めに、信号変換システム(SCS)101によって用いられる。
このキー交換は、Diffie-Hellmanキー交換アルゴリズム
を使用している。DESキー交換要求サブフレームは、要
求が送信されるケーブル・モデム113を識別するための
モデムMACアドレス・フィールド（６バイト）を含む。

【００８３】ダウンストリーム・ペイロード・チャネル 図８は、SCS101からケーブル・モデム113に送信される
ダウンストリーム・ペイロード・データ・フレーム749
のブロック図である。フィールド751は、ビット列「0111
1110」を含む１バイト長の同期フラグである。フレーム
の残りは、フレーム内に他の６ビット・ストリングをな
す１が存在しないことを保証するため、ゼロが挿入され
る。従って、CM113は、ゼロが後続する、５つの１から
なるストリングに遭遇すると、SCSによってゼロのビッ
トが挿入されたことが分かり、データ処理の前に廃棄す
る必要がある。

【００８４】次は、フレームの受信者を識別するための
６バイトのモデムMACアドレス・フィールド753である。
マルチキャスト・パケットでは、MACアドレス・フィー
ルド753は、加入者のケーブル・モデム113のマルチキャ
ストMACアドレスを含む。

【００８５】フィールド755は、CM113に対して、送信デ
ータが暗号化テキスト(1)であるか、あるいは、平文テ
キスト(0)であるかを示すための１ビットの暗号化フラ
グである。

【００８６】２タイプのペイロード・フレームが存在す
る、即ち１つは、加入者データを送信するペイロード・
フレームであり、もう１つはモデム制御メッセージを送
信するペイロード・フレームである。フィールド757
は、そのフレームが加入者データ(0)を有しているか、
あるいは、モデム制御メッセージ(1)を有しているかを
示すための１ビットのフラグである。

【００８７】フィールド759は、メッセージのタイプを
識別する６ビットのフィールドである。このメッセージ
・タイプは、下記のものを含む： 加入者データに関して： * イーサネット・フレーム * ATMセル モデム管理メッセージに関して： * マルチキャスト・アドレス追加要求 * マルチキャスト・アドレス削除要求 * DESキー交換応答 * テスト要求。

【００８８】フィールド760は、バイト数で埋め込みの
長さを識別するための３ビットのフィールドである。暗
号化のため、ペイロードは、８の倍数のバイト長であ
る。従って、７バイトまでを利用して、メッセージの長
さの埋め込みを行い、ペイロードがこの目標を達成する
ことを保証する。暗号化を必要としないか又は、暗号化
標準が、メッセージの長さが８の倍数であることを必要
としない代替実施例では、埋め込みフィールド及び埋め
込み長さフィールドは不要である。

【００８９】フィールド761は、未使用ビットからなる
５ビットのフィールドである。これらのビットは、メッ
セージ・フィールド763がバイト境界に重ならないよう
にするために追加される。フィールド763は、メッセー
ジ・タイプ依存内容からなる可変長（バイト単位のイン
クリメント）フィールドである。イーサネットMTUに合
わせるため、メッセージ内容フィールドにおけるMTU
は、1514にセットされる。メッセージ内容フィールド76
3は、そのバイト長が８の倍数になることを保証するた
め、７バイトまでの埋め込みが行われる。

【００９０】フィールド765は、イーサネット多項式巡
回冗長検査技法を使用した４バイト長のCRC-32チェック
・サムである。

【００９１】好適実施例では、４タイプのモデム管理メ
ッセージが存在する。最初の２つのモデム管理メッセー
ジ・タイプは、マルチキャスト・アドレス追加要求と、
マルチキャスト・アドレス削除要求である。マルチキャ
スト・アドレス追加要求は、その要求が送信されるCM11
3に命じて、そのCMが加入しているマルチキャスト・ア
ドレスのリストにマルチキャスト・アドレスを追加させ
るものであり、マルチキャスト・アドレス削除要求は、
そのCM113に命じて、CMの加入リストから指定のマルチ
キャスト・アドレスを削除するものである。マルチキャ
スト・アドレス追加要求及びマルチキャスト・アドレス
削除要求の場合、内容フィールド763は、マルチキャス
ト・アドレスに関する６バイトのフィールドと、１バイ
トのハッシュ・キー・フィールドを含む。ハッシュ・キ
ーは、マルチキャスト・アドレスのCRC-32の上位６ビッ
トである。ハッシュ・キー・フィールドの下位６ビット
は、これらの６ビットを含んでいる。ハッシュ・キー
は、削除が必要なマルチキャスト・アドレスをより迅速
に検索するために、CM113によって使用されうる。

【００９２】第３のモデム管理メッセージは、CM113の
キー交換の要求に対する応答メッセージである、DESキ
ー交換応答である。この応答は、２つの数N2、及びN3を
含んでいる。N2は、長さが200ないし400ビットの、Ｐを
法としたＢ^R2の結果であり、N3は、キーＫによる暗号化
されたN1の結果である（ここで、Ｋは、Ｐを法としてN1
^R2から導出される）。Ｂ及びＰは、SCS101及び全CM113
にとって既知の数であり、R2は、キー交換要求を受信す
る毎に、SCS101が選択する乱数である。DESキー交換
は、暗号化されない。

【００９３】第４のモデム管理メッセージは、テスト要
求メッセージ・タイプである。テスト要求メッセージ・
タイプは、CM113への経路の状態の検証、並びに、両端
における暗号化／暗号解読ロジックが正しいかを検証す
るため、SCS101によって開始される。CM113は、テスト
応答で応答する。暗号化がオンにされる場合、テスト要
求メッセージ及び対応するテスト応答は暗号化される。

【００９４】アップストリーム・チャネル・メッセージ アップストリーム・フレームは、クライアント・ステー
ション105からの加入者データ、並びにCM113からのモデ
ム制御メッセージを送信する。アップストリーム・フレ
ームは、１パケットでは大きすぎて通信できないパケッ
トを送信するための、CM113からのタイム・スロット予
約要求も含む。図９は、アップストリーム・チャネル・
フレーム773に関する共通フォーマットのブロック図で
ある。最初のフィールドは、「01010100」を含む１バイト
の同期フラグ777が後続する、全てが１の５バイトのプ
リアンブル・フィールドである。フィールド775及び777
は、アップストリーム・フレームの始めを表している。
フレームは、フレームの全長がMinTU（アップストリー
ム・データ・フレームの最小サイズ）以上になることを
保証するため、埋め込みフィールド779で終わる。

【００９５】フィールド781は、CM113の６バイトのMAC
アドレスを含む。メッセージIDフィールドであるフィー
ルド783は、CM113によって割り当てられたメッセージ番
号を含む２ビット・フィールドである。SCS101は、メッ
セージの肯定応答時に、このメッセージ番号を含む。

【００９６】フィールド785は、予約長フィールドであ
る。このフィールドは、CM113が１つ以上のパケットの
送信に必要とするタイム・スロット数をSCS101に対して
知らせる６ビットのフィールドである。予約長フィール
ド785は、それに含まれているのが全てゼロの場合、無
視される。MaxTUより大きいパケットは、予約タイム・
スロットを介して送信されなければならない。好適実施
例では、再帰的予約は許可されない。

【００９７】暗号化フラグ787は、メッセージ内容が暗
号化テキスト(1)であるか又は、平文テキスト(0)である
かを示すための１ビットのフラグである。フレーム・タ
イプ・ビット789は、メッセージ内容が加入者データ(0)
であるか又は、モデム制御メッセージ(1)であるかを示
すために用いられる。フレーム・タイプ・ビット789に
は、６ビットのメッセージ・タイプ・フィールド790が
後続する。下記は、メッセージ・タイプの例である： 加入者データに関して： * 予約要求 * イーサネット・フレーム * ATMセル モデム管理メッセージに関して： * CM使用禁止応答 * CM使用可能化応答 * アップストリーム・チャネル切り替え応答 * ダウンストリーム・チャネル切り替え応答 * エコー応答 * パラメータ取得応答 * パラメータ設定応答 * マルチキャスト追加応答 * マルチキャスト削除応答 * DESキー交換要求 * DESキー交換ACK * 電力レベル調整要求 * テスト応答。

【００９８】ACKフラグ791は、SCS101に対して、CM113
が肯定応答を必要とする(1)か又は、肯定応答を必要と
しない(0)かを示す。大きなパケットは予約スロットを
使用して送信されるので、ACKは大きなパケットの送信
には用いられない。

【００９９】メッセージ長フィールドは、ペイロード・
メッセージ・フィールド793のバイト数を示すための15
ビット長のフィールドである。ペイロード・メッセージ
・フィールド793は、SCS101に送信される実際のメッセ
ージを含み、メッセージ・タイプ（フィールド790）に
依存する。暗号化／暗号解読のため、メッセージには埋
め込みが行われて、その長さが必ず８の倍数になるよう
にする。

【０１００】フレーム・フォーマットは、ポストアンブ
ル・フィールド779が後続する、CRC-32チェック・サム
・フィールド795で終了する。

【０１０１】アップストリーム・モデム・メッセージ 表２は、各種メッセージ・タイプに関するペイロード・
メッセージ・フィールド793の内容を示している：。

【０１０２】

【表２】

【０１０３】ケーブル・モデム113 図10ないし13は、本発明のケーブル・モデム113をより
詳細に示している。図３に示すように、モデムは、チュ
ーナ303、送信器305、RAM309、暗号回路311、LANインタ
フェイス307、及びマイクロプロセッサ302といった幾つ
かの外部装置に接続された制御回路301から構成されて
いる。制御回路301は、これらの各種外部回路間の情報
の流れを制御するデータ処理回路、及びデータ経路付け
回路である。

【０１０４】チューナ及び復調器303は、ケーブル111か
らテレビ放送信号を受信し、QAMデータ符号化フォーマ
ットからのＩ及びＱ信号を出力する復調器と組み合わせ
られた、標準的な放送チューナである。

【０１０５】制御回路301は、幾つかの相互接続された
機能装置から構成される。この装置の組は、フロントエ
ンド・プリプロセッサ(FEP)801、フロントエンド・シリ
アライザ803、ダウンストリーム制御装置(DCD)805、ダ
ウンストリーム・ペイロード装置807、アップストリー
ム装置(UD)809、暗号装置(CD)811、暗号チップ・インタ
フェイス(CCI)813、LAN-RAM装置(LTR)815、LANインタフ
ェイス(LANI)817、RAM-LAN装置(RTL)819、送信器バック
エンド(TB)821、送信器インタフェイス(TRI)823、及び
チューナ・インタフェイス(TUI)824を含んでいる。CCI8
13、LANI817、TRI823、及びTUI824は全て、マイクロプ
ロセッサ・インタフェイス(MI)829を介して接続されて
いる。

【０１０６】装置805、807、809、811、815、819、及び
823は全て、バス調停及び優先順位コントローラ(BAPC)8
25を介してRAM309に接続されている。装置805、807、81
1、815、819、及び823は、２つのバス、即ち読み取りバ
ス831と書き込みバス833を介してBAPC825に接続されて
いる。レジスタ・ファイルである、全ポインタのマスタ
(MOAP)827は、RAM309内に記憶されているデータ・ブロ
ックに関するポインタ及びオフセットを含んでいる。

【０１０７】ここで使用されている命名規則について言
及すると、各種装置はそれぞれ、書き込まれる、又は読
み取られるI/Oバッファとみなすことができる。従っ
て、BAPC825が、ある装置にデータを送信する場合、BAP
C825がその装置に「書き込む」ということになり、BAPC
825がある装置からデータを送信する場合には、BAPC825
がその装置から「読み取る」ということになる。

【０１０８】BAPC825に接続された各装置は、一般的な
接続技法に従ってBAPC825と接続されている。図14は、
装置をBAPC825に接続するためのこの一般的な接続技法
のブロック図である。装置901は、装置805、807、809、
811、815、819、又は823のうちの１つである。従って、
以下の議論において、「装置901」は、装置805、807、8
09、811、815、819、又は823の任意の１つを表してい
る。種々の装置901は、RAMに対する接続に関して実際に
は異なる要求を有している。例えば、BAPC825は、アッ
プストリーム装置809に対して書き込みだけしか行わな
い（読み取りは行わない）。一方、ダウンストリーム制
御装置805は、読み取りだけしか行わない（書き込みは
行わない）。各装置は、「REQ」信号、「WRITE」信号、及び
「Address」バスを備えている。各装置は、BAPC825から「A
CK」信号を受信する。特定の装置が書き込み能力を有し
ている場合、「書き込みバス」と呼ばれる入力バスと、
DevXWE（装置Ｘ書き込み可能）と呼ばれる入力信号がそ
の装置に接続される。特定の装置が読み取り能力を有し
ている場合、「読み取りバス」と呼ばれる出力バスと、
DevXRE（装置Ｘ読み取り可能）と呼ばれる入力信号が、
その装置に接続される。DevXWE及びDevXREにおけるＸ
は、各特定の装置に関する一意的な識別子である。

【０１０９】暗号装置(CD)811及びLAN-RAM装置815は、
「REQ」、「WRITE」、及び「Address」信号をセットし、それ
ぞれのインタフェイス回路813及び817のために対応する
「ACK」信号を受信することによって制御も行うという点
で、特殊ケースである。

【０１１０】ダウンストリーム・ペイロード装置は、２
つの別個の組をなすREQ、WRITE、及びAddress信号を制
御し、２つの対応するDevRE信号を受信する点において
特殊ケースである。

【０１１１】バス調停と優先順位回路 図15は、装置901とBAPC825の間におけるデータ送信例を
示すタイミング図である。データ送信を要求するため、
装置901は、REQ信号、トランザクションのためのRAMの
アドレス、及びWRITE信号によるトランザクションのタ
イプ（書き込み=1、読み取り=0）の表明を行う。この要
求が許可されると、BAPCは、ACK信号の表明を行う。こ
の装置は、クロック・エッジにおいてACKを検出する
と、即座に新しい要求を生成する。この装置が書き込み
能力を備えている場合、DevWEをクロック可能信号とし
て使用し、その内部レジスタに「書き込みバス」の内容
をクロック・インしなければならない。この装置が読み
取り能力を有している場合、DevRE信号を利用して、そ
の内部レジスタの内容を「読み取りバス」上にクロック
・オンしなければならない。

【０１１２】図16ないし18は、バス調停と優先順位回路
(BAPC)825の概略図である。好適実施例では、BAPC825に
データ送信を行うことが可能な装置が８つ存在する。従
って、図16ないし18の接続技法に従って、各装置毎にそ
れぞれ１つずつ、８つの独立したREQラインと、８つの
独立したWRITEラインが存在する。８つのREQライン及び
８つのWRITEラインは、優先順位エンコーダ回路1101に
接続されている。優先順位エンコーダは、読み取りバス
831及び書き込みバス833に対するアクセスが次に許可さ
れるのはどの装置かを決定する。優先順位エンコーダ11
01は、そのREQ信号が高レベルに設定されている優先順
位が最も高い装置について、ACK信号を高レベルに設定
する。優先順位エンコーダ1101はまた、装置１ないし８
のそれぞれについて最高優先順位REQ信号も備えている
（HiREQ1ないしHiREQ8）。優先順位エンコーダ1101は、
RAMへのアクセスに関して、優先順位が最高で、そのREQ
信号が高レベルに設定されている装置１ないし８を選択
する。優先順位エンコーダ1101は、その装置について、
対応するHiREQ信号を高レベルに設定し、残りの７つのH
iREQ信号は低レベルのままにしておく。

【０１１３】装置901は、単一要求モードとバースト・
モードのいずれかで動作する。バースト・モードでは、
装置内のカウンタが、装置901が要求するRAM309へのア
クセス数に設定される。装置901は、それらの要求が全
て肯定応答されるまでREQ信号を高レベルに保持する。
図19は、ACK信号を受信する装置901の一部の概略図であ
り、バースト・モードでの装置901の動作を示すもので
ある。この装置901は、それが行う必要のあるメモリ要
求数を記憶するためのカウンタ・レジスタ1201を含む。
装置901はそれぞれ、RAM309に記憶されたデータ・ブロ
ックに関して繰り返し動作しようとする可能性がある。
例えば、暗号装置811は、信号変換システム(SCS)101に
送信すべきデータ・パケットを繰り返し暗号化する。従
って、装置901が、データ・ブロックをアクセスする必
要がある場合、装置901がアクセスを必要とするブロッ
ク内のレコード数、又はワード数がカウンタ1201に記憶
される。

【０１１４】装置901は、装置901がアクセスしようとす
る、RAM309内の次のアドレスを記憶するためのアドレス
・レジスタ1203を含む。ACK信号を利用して、カウンタ1
201をデクリメントし、アドレス・レジスタ1203をイン
クリメントする。カウンタを構成するビットは全て、OR
ゲート1205に供給される。カウンタ・レジスタ内のビッ
トが全てゼロの場合、ORゲート1205の出力はゼロであ
り、従って、装置901のREQ信号は低レベルに設定され
る。カウンタ1201はまた、「LOAD（要求開始）」信号に
よって制御される。LOAD信号が高レベルの場合、アクセ
スするワード数が、クロックの正のエッジにおいてカウ
ンタにロードされる。

【０１１５】分かりやすくするため、バス調停と優先順
位回路825に関する議論においては、それに接続される
各装置毎に装置番号が割り当てられている。どの装置番
号がどの特定の装置に対応するかは重要でない。しか
し、例示のため、装置１はダウンストリーム制御装置80
5であると考える。バス調停と優先順位回路825の遠近関
係から、ダウンストリーム・ペイロード装置807は、２
つの装置、即ち一次ポインタに関する装置と、二次ポイ
ンタに関する装置であり、従って、これらを装置２及び
３と考える。装置４はアップストリーム装置809と考え
る。暗号装置813は装置５であり、LAN-RAM815は装置６
であり、RAM-LANは装置７であると考える。マイクロプ
ロセッサ302（マイクロプロセッサ・インタフェイス829
を介して）は装置８であると考える。

【０１１６】優先順位エンコーダ1101は、バス調停と優
先順位回路に接続される各装置毎に出力ACK信号、即ちA
CK1ないしACK8を有している。これらのラインはそれぞ
れ、ラインINC1ないしINC8に分割され、これらは更に、
それぞれのアドレス・レジスタ1103-1ないし1103-8（装
置３ないし７に対応するアドレス・レジスタは図示せ
ず）に接続される。

【０１１７】バス調停と優先順位回路825はパイプライ
ン装置である。換言すれば、データは、調整されたパイ
プライン・ステージにおいて内部的に並列に送信され
る。RAM309からの読み取り操作、及びRAM309への書き込
み操作に関するパイプライン・ステージが、時間ライン
1105上に示されている。

【０１１８】レジスタ1107は、HiREQ信号１ないし８、
及び優先順位エンコーダ1101からの書き込み信号を受信
するパイプライン・レジスタである。アドレス・レジス
タ1103-1ないし1103-8がそれぞれ、パイプライン・レジ
スタ1109-1ないし1109-8に接続されている。バス調停と
優先順位回路825が読み取る各装置は、読み取りレジス
タを含んでいる。読み取りレジスタは、図16ないし18に
おいて、レジスタ1111-1ないし1111-8として示されてい
る（注：全ての装置が「読み取られる」装置であるわけ
ではなく、従って全ての装置が読み取りレジスタを有し
ているわけではない）。レジスタ1107、1109、及び1111
は、並列パイプライン・レジスタである。従ってデータ
は、レジスタ1107、1109、及び1111に対して並列にクロ
ック・イン及びクロック・アウトされる。

【０１１９】バス調停と優先順位回路825に関するパイ
プラインの第１ステージは、優先順位エンコーダ1101、
アドレス・レジスタ1103のロード又はインクリメント、
デクリメント・カウンタ1201、及び読み取りレジスタ11
11にロードされるべきデータの準備から構成される。

【０１２０】BAPC825に関するパイプラインの第２ステ
ージは、読み取り-書き込み装置選択回路1113から構成
される。読み取り-書き込み装置選択回路1113は、どの
装置から読み取るか又は、どの装置に書き込むかを選択
するよう動作する。回路1113は、パイプライン・レジス
タ1107からの２組の信号を入力として受信する。第１の
組の信号は８つのHiREQラインから構成され、第２の組
の信号は８つの書き込みラインである。回路1113は、RA
M309を使用可能にするためのチップ使用可能化(CE)ライ
ン、選択された装置による要求に適合するように、RAM
を書き込みモード又は読み取りモードに設定する出力使
用可能化(OE)ライン、及びRAMに対してデータのクロッ
ク・イン又はクロック・アウトを行うための信号ライン
(DevReadE)を、出力ラインとして備えている。第２ステ
ージの終了時に、これらの信号（CE、OE、DevReadE）は
パイプライン・レジスタ1119にクロック・インされる。

【０１２１】更に、選択回路1113から出力される８つの
装置書き込み可能化ラインが存在する。選択された装置
が書き込み要求を有する場合、対応する装置書き込み可
能化ラインが高レベルに設定され、それ以外であれば、
低レベルのままとされる。選択されていない全装置に関
する書き込み可能化ラインは、低レベルのままである。
８つの装置書き込み可能化ラインが、パイプライン・レ
ジスタ1119にクロック・インされる。

【０１２２】回路1113は、読み取りレジスタ1111を備え
た各装置に対応する１つの出力読み取り選択ラインを有
している。選択された装置からの要求が読み取り要求で
ある場合には、選択回路1113によって、選択された装置
に対応する読み取り選択ラインが高レベルにされ、それ
以外の場合には低レベルに保持される。他の全ての読み
取り選択ラインは低レベルに保持される。読み取り選択
ラインはそれぞれ、スイッチ1115-1ないし1115-8に供給
され、そのスイッチは更に、それぞれ読み取りレジスタ
1111-1ないし1111-8の出力に接続される。スイッチ1115
によって、読み取りバス831上に接続された読み取りレ
ジスタ1111からデータを送信することができる。第２ス
テージの終了時に、読み取りバス831上のデータが、パ
イプライン・レジスタ1117にクロック・インされる。従
って、読み取り操作の場合、第２ステージの終了時に
は、パイプライン・レジスタ1117が、装置から読み取ら
れたデータを含むことになる。

【０１２３】第２ステージは、アドレス・マルチプレク
サ1121も含む。アドレス・マルチプレクサ1121は、８つ
のアドレス・パイプライン・レジスタ1109-1ないし1109
-8から、アドレスを入力として受信する。これらのアド
レスはHiREQラインによって選択される。どの時点にお
いても、１つのHiREQラインだけが高レベルに保持され
ている。アドレス・マルチプレクサ1121は、対応するア
ドレス・レジスタ1109に記憶されたアドレスを選択す
る。第２のパイプライン・ステージの終了時に、その選
択されたアドレスが、マルチプレクサ1121からパイプラ
イン・レジスタ1123にクロック・インされる。

【０１２４】第３のパイプライン・ステージは、場合に
よっては、選択された装置によってなされる要求のタイ
プ（読み取り又は書き込み）に従って、RAM309へのデー
タ移動又はRAM309からのデータ移動から構成される。

【０１２５】アドレス・パイプライン・レジスタ1123は
RAM309に接続されている。正のクロック遷移時に、RAM3
09がその特定のアドレスにアクセスできるように、レジ
スタ1123に記憶されているアドレスがRAM309に対して利
用可能にされる。

【０１２６】３つのラインがRAM309をパイプライン・レ
ジスタ1119に接続する。これらのうち第１のラインは、
チップ使用可能化(CE)ラインである。ステージ２におい
て、RAM309のアクセスが処理されている場合、装置選択
回路1113は、CEラインを高レベルに設定して、RAM309を
使用可能にする。CEライン値がパイプラン・レジスタ11
19に記憶される場合、選択回路1113によって設定される
CE値は第３ステージにおいて、RAM309に送信される。パ
イプライン・レジスタ1119からRAMへの第２の制御ライ
ンは出力使用可能化(OE)ラインである。OEラインは、書
き込みモードと読み取りモードのどちらでアクセスされ
るかをRAMに知らせる信号を送信する。

【０１２７】DevReadE信号を送信するラインが、パイプ
ライン・レジスタ1119を、読み取りデータ・パイプライ
ン・レジスタ1117をRAMバス1127に接続するスイッチ112
5に接続する。読み取り操作（即ち、RAM309が、選択さ
れた装置から読み取られる）に着手しようとしている場
合、DevReadE信号は高レベルである（装置選択回路1113
によって設定される）。DevReadE信号が高レベルの場
合、パイプライン・レジスタ1117内のデータを、スイッ
チ1125を介してバス1127上に送信することができる。

【０１２８】直接メモリ・アクセスを実施するには、RA
M309及び選択された装置に関する書き込み可能(WE)及び
OE信号が逆にされる。換言すれば、RAM309が「読み取
る」場合、装置は「書き込み」、RAM309が「書き込む」
場合、装置は「読み取る」。従って、装置選択回路1113
から出力されるOE信号は、DevReadE信号と反対である。
DevReadE信号はまた、システム・クロック信号と（ゲー
ト1130によって）NAND演算され、ゲート1130からRAM309
に出力される書き込み可能信号(WE)を生成する。WE信号
は、RAM309に関する書き込みストローブである。これ
は、２つの連続した書き込み操作が行われる場合にとり
わけ有効である。

【０１２９】WE信号によって提供されるストローブに関
する読み取り操作の第３ステージの終了時に、RAMバス1
127上のデータが、アドレス・パイプライン・レジスタ1
123をRAMに接続するRAライン上のアドレスで、RAMに送
信される。

【０１３０】書き込み操作の場合、即ちRAM309が装置へ
の書き込みに用いられる場合、第３ステージにおいて、
RAライン上のアドレスに記憶されたデータが、RAM309か
らRAMバス1127上に送出される。書き込み操作の場合、
第３ステージの終了時に、RAMバス1127上のデータが、
書き込みパイプライン・レジスタ1131に送信される。

【０１３１】また、第３のパイプライン・ステージにお
いて、信号DevWE1ないし８が、パイプライン・レジスタ
1119からパイプライン・レジスタ1129-1ないし1129-8に
送信される。この送信を利用して、DevWE信号の到着と
選択された装置の書き込みレジスタに書き込まれること
になるデータの到着とのタイミングがとられる。

【０１３２】バス調停と優先順位回路825の動作の第４
ステージにおいて、書き込みパイプライン・レジスタ11
31内のデータはまず、書き込みバス833に送信され、次
に、その書き込みバス833から選択された装置の書き込
みレジスタに送信される。従って、書き込みパイプライ
ン・レジスタ1131は、書き込みバス833に接続されてい
る。その書き込みバス833は、スイッチ1133-1ないし113
3-8を介して書き込みレジスタ1135-1ないし1135-8に接
続される。全ての装置が「書き込み」装置というわけで
はないので、全ての装置が書き込みレジスタを備えてい
るわけではない。スイッチ1133はそれぞれ、対応するDe
vWEラインに接続され、その制御を受ける。例えば、ス
イッチ1133-1は、DevWE1に接続される。特定のDevWEラ
インが高レベルの信号を送信する場合、スイッチ1133に
よって、データが、書き込みバス833から対応する書き
込みレジスタ1135に送信されることが可能になる。従っ
て、書き込み操作の場合、第４ステージの終了時に、選
択された装置の書き込みレジスタ1135は、書き込みパイ
プライン・レジスタ1131内に、第３ステージの終了時に
保持されたデータを含む。

【０１３３】バス調停と優先順位回路825は、パイプラ
イン化アーキテクチャであるため、クロック・サイクル
当たり１つの操作の割合で、装置901からの読み取り及
び書き込み要求を処理することができる。RAMレベルの
待ち時間は２クロック・サイクルである。装置レベルの
待ち時間は、書き込み装置（データが装置に書き込まれ
る）の場合、３クロック・サイクルであり、読み取り装
置（データがRAMに書き込まれる）の場合、１クロック
・サイクルである。

【０１３４】図20は、図16ないし18のバス調停と優先順
位回路825によって処理された１組の例示的なトランザ
クションを示すタイミング図である。図20のダイヤグラ
ムは、システム・クロック(1301)、第１の装置（ライン
1303）及び第２の装置（ライン1305）に関するアドレ
ス、REQ、書き込み（ないし読み取り）、及びACKライ
ン、選択された装置（ライン1307）、及び図16ないし18
に示す回路内部の各種ラインの値を示している。

【０１３５】図20の例では、２つの装置901-1及び901-2
が両方とも、RAM309にアクセスしようとしている。装置
１は書き込み要求をしようとし、装置２は読み取り要求
をしようとしている。パイプライン・ステージ１におい
て、両方の装置とも、それぞれのREQ信号を高レベルに
している。装置１は、装置２より優先順位が高く、従っ
て優先順位エンコーダ1101に２つの高レベルREQ信号が
入力されると、ACKを装置１に送信し、装置１はステー
ジ２においてそのREQ信号を低レベルにする。従って、
ステージ２では、優先順位エンコーダ1101は、高レベル
である装置２からのREQ信号だけを受信し、それをACKに
送信することになる。

【０１３６】全ポインタのマスタ RAM309にアクセスする各装置（装置805、807、809、81
1、813、815、817、819、及び829）が同時に、RAMの１
つの特定のセクション、又はバッファをアクセスする。
ある装置が特定のバッファにアクセスする時間間隔の間
に、他の装置がそのバッファに同時にアクセスすること
はない。装置がアクセスするアドレスは、装置の内部ア
ドレス・レジスタ（図19の1203）に記憶されている。そ
のアドレスはマイクロプロセッサ302によって初期設定
される。

【０１３７】ダウンストリーム制御装置805及びダウン
ストリーム・ペイロード装置807は、マイクロプロセッ
サ302から比較的独立して動作する。DCD805及びDPD807
は両方とも、RAM309内に定義されたバッファに書き込み
を行う。DCD805及びDPD807の両方に関して、バッファの
拡張が制御回路301内の２つのレジスタ、即ち、バッフ
ァ開始点(TOB)レジスタとバッファ終了点(BOB)レジスタ
によって定義される。

【０１３８】他の装置、即ち装置809、811、813、815、
817、819、及び829は、１度に１つのパケット・データ
について操作を行う。これらのパケット位置は、全ポイ
ンタのマスタ827と呼ばれる制御装置301内の小レジスタ
・ファイルによって管理される。

【０１３９】MOAP827は、共通RAM309内の様々なバッフ
ァの開始アドレスを含む16×16ビットの埋め込みメモリ
である。下記のように、C++言語の構文を利用してい
る： int * addressA = new int[sizeof_block_A]; int * addressB = new int[sizeof_block_B]; int * addressC = new int[sizeof_block_C]; int * addressD = new int[sizeof_block_D]; ．．． int * MOAP[] = {addressA,addressB,addressC,address
D...};。

【０１４０】図21は、MOAP827構造の高レベル概略図で
ある。この構造を用いると、CM113は、データ・ブロッ
クを動的に操作し、移動させることができる。

【０１４１】MOAP827の動作は、図解例を用いることに
よって最もよく理解される。マイクロプロセッサ302がL
ANチップ307と通信を行うと仮定すると、それによってS
CS101に対してアップストリーム送信されることになる
データ・パケットが、PCから入手可能であることを学習
する。マイクロプロセッサ302は次に、このパケットの
ためにメモリの一部を割り当て、このアドレスの始めを
MOAP827に書き込み、反復カウント情報を備えたヘッダ
を準備し、LTR(LAN-RAM)装置815にこのポインタが有効
であることを知らせる。LTR装置815は、このMOAP827の
項目をそれ自身のアドレス・レジスタにコピーし、この
アドレス・レジスタを利用して（もちろん、上述のBAPC
825を利用して）LANチップ307からRAM309へのデータの
コピーを開始する。

【０１４２】パケット全体がRAMに送信されると、LTR装
置815はマイクロプロセッサに、そのタスクが完了した
ことを知らせる。マイクロプロセッサは次に、正しい暗
号解読キーを選択するか又は、暗号装置811によってア
ドレス指定が可能なレジスタに書き込むことによって、
暗号チップ311の準備を行い、反復カウント情報を備え
たパケットのヘッダを更新し、更に暗号装置811のため
にデータ・ブロックの開始アドレスをMOAP827のレジス
タに書き込み、暗号装置811に暗号化操作を開始するよ
う伝える。

【０１４３】暗号装置811は、そのMOAP827の項目をそれ
自身のアドレス・レジスタにコピーし、暗号化操作を開
始する。暗号化操作が終了すると、暗号装置811はマイ
クロプロセッサにそれを知らせる。

【０１４４】この時点で、データ・ブロックは送信の準
備が整ったことになる。マイクロプロセッサは、アップ
ストリーム装置809のために、このデータ・ブロックの
開始アドレスをMOAP827のレジスタに書き込み、ヘッダ
を準備し、必要であれば予約ブロックを準備し、アップ
ストリーム装置809にパケットを送信するように伝え
る。

【０１４５】アップストリーム装置809は次に、そのMOA
P827の項目をそれ自身のアドレス・レジスタにコピー
し、ダウンストリーム制御チャネル装置805と協力し
て、そのブロックを送信する。

【０１４６】MOAP構造、及びマイクロプロセッサ302の
制御によってRAM309内のデータ・ブロックにアクセスす
る方法の利点は、特定のブロックの開始アドレスをMOAP
827の領域に書き込み、装置に対してその特定の用途に
そのブロックを用いるよう伝えることによって、個々の
装置のアテンションをその特定のメモリ内のデータ・ブ
ロックに集中させる柔軟性である。バッファ・サイズ、
バッファ数、及びバッファ位置に関する決定が、単なる
マイクロプロセッサの決定になり、実際にコード化する
必要がない。

【０１４７】装置の任意の１つの動作を制御する状態マ
シンにおいて唯一実際にコード化される値は、状態マシ
ンの対象となるブロックを指す、MOAP827の項目内のア
ドレスである。例えば、図21のブロックＡに操作を加え
る装置は、MOAP827の最初のワードからブロックＡへの
ポインタを受信するように実際にコード化される。一
方、ブロックＢを対象とした装置は、MOAP827の第２の
ワードからブロックＢへのポインタを受信するように実
際にコード化される。

【０１４８】制御回路301内の幾つかのデータ・ブロッ
クに同時に操作を加える装置が幾つか存在する。これら
のブロックに関して、マイクロプロセッサ302と装置の
間で通信を行うためのメカニズムは、メモリ・ブロック
の各グループに割り当てられた単一ビットのレジスタで
ある。これらのレジスタは、装置及びマイクロプロセッ
サ302の両方によって読み取り／書き込みが可能であ
る。これらの単一ビットのレジスタは、「チェック・レ
ジスタ」と呼ばれ、図21に要素1401a、1401b、1401c、
及び1401dとして図示されている。これらのチェック・
レジスタ1401に関する操作は、下記の通りである：。

【０１４９】マイクロプロセッサ302は、メモリ・ブロ
ックを装置に割り当て、MOAP827に開始アドレスを書き
込み、その装置のために対応するチェック・レジスタ14
01を設定する。装置を制御する状態マシンは通常、その
チェック・レジスタ1401が設定されるのを待つ。チェッ
ク・レジスタが設定されると、状態マシンは進行し、MO
AP827の項目をコピーし、チェック・レジスタ1401のチ
ェックを解除する。マイクロプロセッサ302は、そのレ
ジスタのチェックが解除されたことが分かると、次のブ
ロックを割り当て、再びチェック・レジスタを設定す
る。

【０１５０】好適実施例では、MOAPには下記の項目が含
まれている： MOAP[0] = 次のRAM-LANブロック MOAP[1] = 次のLAN-RAMブロック MOAP[2] = 次の暗号ブロック MOAP[3] = 次の暗号ブロック・オフセット MOAP[4] = アップストリーム・プリアンブル・ブロック MOAP[5] = アップストリーム予約ブロック MOAP[6] = アップストリーム予約ブロック・オフセット MOAP[7] = 次のアップストリーム送信ブロック MOAP[8] = 次のアップストリーム送信ブロック・オフセ
ット。

【０１５１】MOAP[0]及びMOAP[1]によって指される２つ
のブロックは、MOAPにおいて指定される個々のパケット
の開始アドレスだけしか必要としない。これら２つのブ
ロック内のパケットは、個別にマイクロプロセッサ302
のアテンションを必要とし、必ず最初に、マイクロプロ
セッサ302によって準備されなければならない。マイク
ロプロセッサ302は、どのパケットが処理されることに
なるかを決定し、パケットの制御を制御回路301の装置
に委ねる前に、LANチップ307の制御を行う。

【０１５２】MOAPには、暗号装置811に関する２つの項
目（MOAP[2]、MOAP[3]）が含まれている。一方の項目
は、実際にはパケットのヘッダである、パケットの開始
部分を指す。もう１つの項目は、パケットの開始部分か
ら暗号化すべき実際のデータ・ブロックまでのオフセッ
トである。この構成の理由は、暗号ブロックが、データ
・フォーマットの異なる、幾つかのパケット・タイプの
１つとすることがことができるという点にある。例え
ば、ダウンストリーム・ペイロード・パケットは、暗号
解読を必要とするが、アップストリーム・データ・パケ
ットは、暗号化を必要とする。アップストリーム・パケ
ットとダウンストリーム・パケットのフォーマットは、
互いに異なっている。このため、MOAP827は、各パケッ
トのデータのオフセットに関する追加情報を含んでい
る。マイクロプロセッサ302は、どのパケットを暗号化
する必要があるかを決定する。次に、マイクロプロセッ
サ302は、適合するキーである、IVレジスタをロード
し、暗号チップ311のモード・レジスタを設定する。そ
れが完了すると、マイクロプロセッサ302は、MOAP[2]及
びMOAP[3]をパケットの正しいアドレス及びオフセット
で更新する。

【０１５３】アップストリーム送信はほとんど、２ステ
ップの処理である。最初に、マイクロプロセッサ302
は、どのパケットがアップストリーム送信されることに
なるかを決定する。次に、マイクロプロセッサ302は、
パケットの長さ及びMTU（最大送信単位）に基づいて、
アップストリーム送信のために予約されるべき「スロッ
ト」数を計算する。次に、マイクロプロセッサ302は、
空のテンプレート又は別のデータ・パケットであること
が考えられる、予約パケットの予約フィールドを「スロ
ット」情報で更新し、MOAP[5、6]にこの予約パケットを
指示する。マイクロプロセッサ302は次に、MOAP[7、8]に
送信すべきブロックの開始アドレス及びオフセットを書
き込む。マイクロプロセッサ302は、アップストリーム
装置809に「予約による」送信を行うように伝える。

【０１５４】アップストリーム装置809は最初に、２つ
の部分、即ち、ハードウェアによる「1」の定数ストリー
ムと、MOAP[4]によって指示されるプリアンブルの残り
の部分から成る、プリアンブルを送信し、次に、上述の
ように、肯定応答及び待機のための全プロトコルを用い
て、競合チャネル上に予約パケットを送信する。アップ
ストリーム装置809は次に、肯定応答なしで、予約チャ
ネル上にプリアンブル及び実際のデータ・パケットを送
信する。

【０１５５】この案には、幾つかの変更が考えられる。
例えばマイクロプロセッサ302は、競合チャネルを介し
て、最小TU未満の長さのパケットを送信するよう決定を
下すことができる。この場合、MOAP[7]によって指示さ
れたパケットだけが、肯定応答によって、競合チャネル
上に送信される。

【０１５６】もう１つの場合、マイクロプロセッサは、
幾つかのパケットを１つの予約処理にグループ化し、MO
AP[5]によって指示される、これら全てのパケットを表
す１つの予約パケットを構成するよう決定することがで
きる。次に、マイクロプロセッサは、全てのパケットが
送信されるまで、先行パケットの送信中に、MOAP「7、8」
を次のパケットのアドレスに更新することを保証する。

【０１５７】パケットは、最小TU（最も近いケーブル・
モデムと最も遠いケーブル・モデムとの間における往復
遅延差）より短くなってはならない。パケットの内容に
関係なく、最小サイズのパケットを保証するメカニズム
は、ポストアンブルのサイズである。ポストアンブルの
サイズは、少なくとも２バイトの重要でないデータであ
る。ポストアンブルのバイト数が、アップストリーム送
信のヘッダに書き込まれる。マイクロプロセッサ302
は、予約パケットを含む各パケット毎に、パケットのヘ
ッダにポストアンブルのサイズを書き込む。

【０１５８】RAMにおけるパケット・フォーマット 図22は、RAM309に記憶されている、パケット1403の一般
フォーマットに関する概略図である。状態マシン及びマ
イクロプロセッサ302を助けるため、ヘッダ1405が、あ
る状態及びカウント情報と共に、各パケットに追加され
る。ヘッダのサイズは、シフト・レジスタ・チェイン(K
TREG[0])をプログラミングすることによって変更され
る。ダウンストリーム・チャネル上で受信されるパケッ
トのヘッダ1405として、８ワードが追加される。最初の
２ワードは、全てのパケット・タイプに共通である。

【０１５９】最初のワード1407は、パケット1403を処理
するためにパケット1403を保持した状態マシンが達成し
なければならない反復数に関する情報である。反復カウ
ント・ワード1407は、マイクロプロセッサ302によって
書き込まれる。第２のワード1409は、ファームウェア・
フラグ・フィールド(FFF)であり、マイクロプロセッサ3
02のために予約される。

【０１６０】ワード３ないし８はジョブに固有のもので
あり、必ずしも、特定の状態マシンによって用いられる
とは限らない。

【０１６１】ヘッダ1405の使用例の１つは、ダウンスト
リーム・ペイロード・データの場合である。ダウンスト
リーム・ペイロード・データは、ケーブル111からLANチ
ップ307までの移動の間に、ヘッダの４ワードを使用す
る。パケットが受信されると、ダウンストリーム・ペイ
ロード装置807は、入力ペイロード・アドレスのタイプ
をチェックする。そのパケットがマルチキャスト・パケ
ットであり、この特定のCM113にアドレス指定されてい
る場合、ダウンストリーム・ペイロード装置８０７は、
このアドレスに関するハッシュ値を計算し、それをヘッ
ダ１４０５のワード番号４に書き込む。

【０１６２】パケットの受信が完了すると、DPD807は、
オーバヘッドを含む、受信情報のバイト数をヘッダ1405
のワード番号３に書き込む。

【０１６３】マイクロプロセッサ302は、暗号解読操作
の反復数（パッドを含め、オーバヘッドを除いた８の倍
数）を計算し、ヘッダのワード番号１（反復フィール
ド）に書き込む。マイクロプロセッサは、ペイロード・
データのＥ（暗号化）ビット、Ｔ（データ内の加入者ペ
イロード）ビット、更にはアドレス・フィールドのチェ
ックも行い、暗号化操作に関する正しい暗号解読キーを
判定する。そのアドレスがマルチキャスト・アドレスの
場合、マイクロプロセッサ302はヘッダ1405のワード番
号４（ハッシュ値）を使用して、MACアドレスの迅速で
正確な比較を行う。マイクロプロセッサは次に、「青信
号」を設定して、暗号装置811の状態マシンを起動する
ことができる。

【０１６４】暗号解読の後で、マイクロプロセッサ302
は、もとのバイト・カウント（ヘッダ1405のワード３）
を読み取り、オーバヘッドについてその調整を行い、LA
Nチップ307に書き込む。マイクロプロセッサ302は、同
じ情報を使用して、LANチップに書き込まれるワード数
の計算を行って、この値をヘッダ1405のワード番号１
（反復フィールド）に書き込み、RAM-LAN装置819にLAN
チップ307に対するデータの反復送信を行うように伝え
る。

【０１６５】各状態マシンは、アドレス・レジスタとし
て使用する、少なくとも16ビットのレジスタ／カウンタ
を備えている。このレジスタは、ベース・レジスタ1410
であり、通常MOAP827からロードされる。各状態マシン
は、シフト・チェイン1411からロードされる５ビットの
オフセット・レジスタ1413も備えている（シフト・チェ
インについては、「内部レジスタ」と題するセクション
において解説される）。暗号ブロックは、各暗号化操作
毎にオフセット値の異なる、暗号化又は暗号解読のどち
らかに関するのものであるため、暗号装置813は、各パ
ケット毎に、MOAP827からそのオフセット・レジスタ141
3にポインタをロードする。アクセスすべきパケットの
実際のアドレスを得るため、加算器1415によって、ベー
ス・レジスタ1411の内容がオフセット・レジスタ1413に
加えられる。

【０１６６】マイクロプロセッサ マイクロプロセッサ302は、ケーブル・モデム113の性能
及び制御回路301の動作において重要な役割を果たして
いる。制御回路301は、多くの入力／出力レジスタ（セ
クション「マイクロプロセッサ・レジスタ概説」におい
て後述）を含んでいる。マイクロプロセッサ302は、こ
れらのレジスタを設定することによって、ケーブル・モ
デム113の動作を制御する。

【０１６７】マイクロプロセッサ302によって、多くの
初期設定タスクが実行される。初期設定の際、マイクロ
プロセッサ302は、ケーブル・モデムのMACアドレスを判
定し、その情報を制御回路301のハードウェア・レジス
タに送信する。マイクロプロセッサ302はまた、制御回
路301、チューナ303、及び送信器305の初期設定も行
う。

【０１６８】また、初期設定の間、マイクロプロセッサ
302はアップストリーム・チャネルを介してサーバ・ス
テーション101とネゴシエーションを行い、キー計算及
びキー交換を実施する。２タイプの初期設定、即ち、イ
ンストール時の初期設定と、パワー・サイクルを行う、
良好なインストールが行われたケーブル・モデム113の
初期設定が存在する。

【０１６９】インストール時、ケーブル・モデム301の
最初のタスクは、ダウンストリーム・チャネルを見つけ
るためのものである。ダウンストリーム・チャネルを見
つけ出すために、ケーブル・モデム113はチャネル・テ
ーブルを用いてチューナ303の同調及びテスト操作を実
施する。このテーブルは、マイクロプロセッサ302のROM
内に記憶されている。ROMベースのチャネル同調テーブ
ルは、ケーブル・モデム113が、確率の低いチャネルを
試すことなく、確率の高いチャネルに同調するように構
成されている。テーブル内の各項目毎に、ケーブル・モ
デムがそのチャネルに同調し、そのダウンストリーム制
御チャネルを受信しようとする。CM113が、ダウンスト
リーム制御ストリームを受信しない場合、CM113は、そ
のチャネルがサーバ・ステーション101からのダウンス
トリーム・チャネルではないと仮定して、チューナ303
をテーブルの次の項目に同調させる。ケーブル・モデム
113がダウンストリーム制御チャネルを見つけ出すこと
なく、テーブルを用いた同調を完了すると、エラー・イ
ンジケータ（例えば、ケーブル・モデム113のエラー・
ライト）がオンになり、ケーブル・モデム113のパワー
・サイクルが再び行われるまで、処理が中断される。

【０１７０】ケーブル・モデム113は、一旦ダウンスト
リーム・チャネルを認識すると、チャネル番号をEEPROM
内に記憶し、後続のパワー・アップ時にそのダウンスト
リーム・チャネル番号を使用する。

【０１７１】ダウンストリーム・チャネル番号は、時々
変化する可能性がある。サーバ・ステーション101のオ
ペレータは、実際の変更前のある時点において（例え
ば、１又は２日前に）、制御チャネル上でダウンストリ
ーム・チャネル変更フレームを送出することによって、
ダウンストリーム・チャネルを変更する。ケーブル・モ
デムは、新しいチャネル番号をEEPROM内に記憶する。ケ
ーブル・モデム113は、もはや古いダウンストリーム・
チャネルを検出できなくなると、チューナ303に受信す
べきチャネルを変更させることによって、自動的に、そ
の新しいチャネルに変更する。

【０１７２】ケーブル・モデム113のパワー・オン時
に、まず、チューナ303をEEPROM内に最後に記憶された
ダウンストリーム・チャネルに同調させることによっ
て、ケーブル・モデム113とサーバ・ステーション101と
の間におけるリンクが確立される。ケーブル・モデムは
次に、サーバ・ステーション101が、現在稼働中のアッ
プストリーム・チャネルを示すのを待つ。アップストリ
ーム・チャネル番号が分かると、ケーブル・モデム113
は、サイン・オン・スロットを待つ。サイン・オン・ス
ロットは、ケーブル・モデム301の送信パワー設定を初
期設定するために予約される。ケーブル・モデム113
は、最初に平均的なパワー設定（この情報はサーバ・ス
テーション101によって送出される）で送信を行い、サ
ーバ・ステーション101からのサイン・オンACKを待つ。
ACKを受信しなければ、パワー設定を増強し、サイン・
オン・スロットの乱数が渡された後でケーブル・モデム
113が再試行する。パワー設定の増強が限界に達する
と、ケーブル・モデム113は、平均的なパワー設定から
待機を開始する。

【０１７３】ケーブル・モデム113が正しいパワー設定
を決定すると、このパワーが、後続のパワー・アップ・
サイン・オンの際の再利用に備えて、EEPROM内に記憶さ
れる。サーバ・ステーション101は、任意の時間に、ケ
ーブル・モデム113がパワー設定の増強、又は低減する
ことを要求できる。

【０１７４】正しい送信パワー設定が確立されると、ケ
ーブル・モデム113はサーバ・ステーション101と通信で
きる。そのステージにおいて、ケーブル・モデム113
は、それ自身を識別し、DES暗号キーを得るのに必要なD
iffie-Hellmanキー交換を送出する。マイクロプロセッ
サは、そのキー交換アルゴリズムを管理し、交換キー、
及び生成された乱数をレジスタに記憶し、暗号装置813
及び暗号チップ311による利用に備える。

【０１７５】初期設定の間、マイクロプロセッサ302
は、装置（805、807、809、811、813、815、817、819、
及び829）がRAM309へのアクセスに使用するポインタを
含むレジスタ・ファイルの初期設定も行う。マイクロプ
ロセッサは、RAM309内に常駐するメモリ構造の初期設定
も行う。

【０１７６】ケーブル・モデム113の動作中、マイクロ
プロセッサは、レジスタ（下記の「内部レジスタ」にお
ける論述を参照されたい）を介して制御回路301と対話
し、RAM309、及びRAM309内に保持されるバッファを管理
する。

【０１７７】マイクロプロセッサはまた、LANチップ307
の状態、及び関連する制御レジスタに対する読み取り、
及び書き込みを行うことによって、LANチップ307の準備
も行う。

【０１７８】マイクロプロセッサ302は、制御回路301内
におけるMOAP827及び制御レジスタの管理も行い、制御
回路301の状態マシンを、制御回路301の各種装置間にお
いてデータを移動させるよう導く。状態マシンについて
は、「状態マシン」と題するセクションにおいて後述す
る。

【０１７９】マイクロプロセッサ302は、ケーブル・モ
デム113がダウンストリーム制御チャネル及びペイロー
ド・チャネル上で受信するコマンドの処理も行い、これ
らのコマンドを実施する。

【０１８０】更に、マイクロプロセッサ302は、制御回
路301のマイクロプロセッサ・インタフェイス829におい
て、状態レジスタからタイミング・スロットの持続時間
を求め、この情報をアップストリーム・チャネル装置80
9に提供する。更に、マイクロプロセッサ302は、アップ
ストリーム送信のパケット長が現在のスロット長を超え
ると、「予約要求パケット」の構成及び送信スケジュー
ルを管理する。マイクロプロセッサはまた、必要に応じ
て、送信機能に関する制御回路の内部レジスタの設定を
行うことにより、アップストリーム・チャネル装置809
を支援する。

【０１８１】内部レジスタ マイクロプロセッサ302による制御回路301を含むCM113
の構成要素に対する全てのトランザクションは、I/Oレ
ジスタを介して行われる。各装置には、連続したI/O空
間が割り当てられる。例えば、LANチップ307は、LNBSE
の開始アドレスを備えた「N」の16ビット・レジスタが割
り当てられる。制御回路301の共通RAM309は、64Kの連続
アレイをなすワード・レジスタとして見えるように仮想
化される。ケーブル・モデム113には、共通RAM309のI/O
を含む、６つのI/O空間が存在する。これらのI/O空間に
関するベース・アドレスは、下記の通りである： LAN307 LNBSE 暗号チップ311 CIBSE チューナ303 TUBSE（チューナ及び支援回路） 送信器305 TRBSE 制御回路301 KTREG（レジスタ空間） 制御回路301 KTRAM（共通RAM309空間） 制御回路301 KTMOAP(MOAPレジスタ・ファイル）。

【０１８２】制御回路301のレジスタは、下記の通りで
ある： KTRAM + n 共通RAMワードｎ R/W KTMOAP + n MOAPワードｎ R/W KTMOAP[0] = 次のRAM-LANブロック KTMOAP[1] = 次のLAN-RAMブロック KTMOAP[2] = 次の暗号ブロック KTMOAP[3] = 次の暗号ブロック・オフセット KTMOAP[4] = アップストリーム・プリアンブル・ブロッ
ク KTMOAP[5] = アップストリーム予約ブロック KTMOAP[6] = アップストリーム予約ブロック・オフセッ
ト KTMOAP[7] = 次のアップストリーム送信ブロック KTMOAP[8] = 次のアップストリーム送信ブロック・オフ
セット KTMOAP[15:9] = 未使用 KTREG + 0 シフト・チェイン ビット０ R/W dout/din ビット１ Ｗ シフト。

【０１８３】制御回路301内部には、一度だけ初期設定
される多くのレジスタが存在しており、その値はあまり
変更されない。これらのレジスタは、互いにチェインさ
れており、長いシフト・レジスタとしてアクセスされ
る。レジスタ０を読み取る場合、シフト・チェインの終
りにおけるデータは、ビット０である。単一データ・ビ
ットをシフト・チェイン内にシフトするには、２つの書
き込み操作が必要になる。まず、ビット0=データ・ビッ
ト、及びビット1=1をレジスタ０に書き込む。次に、ビ
ット0=同じデータ・ビット、ビット1=0をレジスタ０に
書き込む。データは、ビット１の立ち下がりエッジにお
いてシフト・チェイン内にシフトされる。シフト・チェ
インの読み取りは、破壊読み取りである。チェインの読
み取り時にシフト・チェインの内容を保存するために、
マイクロプロセッサ302はまず、ビット０を読み取り、
次に上述のように、そのビットをシフト・チェイン内に
戻すようシフトさせる。マイクロプロセッサ302は、シ
フト・チェイン全体の読み取り、又は書き込みを実施し
なければならない。シフト・レジスタの内容は下記の通
りである： 自身のMACアドレス 48ビット ペイロード状態マシン・オフセット ５ビット LAN-RAM状態マシン・オフセット ５ビット RAM-LAN状態マシン・オフセット ５ビット ペイロードのバッファ上部(PTOB) 16ビット ペイロードのバッファ底部(PBOB) 16ビット ダウンストリーム制御のバッファ上部(DSCTOB) 16ビット ダウンストリーム制御のバッファ底部(DSCOBO) 16ビット プリアンブル・ブロック・サイズ ４ビット プリアンブルの最初の１のサイズ ３ビット 待機アルゴリズム・パラメータ ４ビット フロントエンド・プリプロセッサへのQ256信号 １ビット。

【０１８４】代替実施例の場合、シフト・チェインにお
けるレジスタは、直接アクセス・レジスタである。

【０１８５】自身のMACアドレスは、ケーブル・モデム
を表す６バイトのMACアドレスである。それは、ケーブ
ル・モデム113のMACアドレスである。

【０１８６】RAM-LAN819、LAN-RAM815、及びペイロード
807の状態マシンに関してRAM309に常駐するパケットの
オフセットは、オフセット・レジスタを用いて設定され
る。RAM309常駐パケットについては、図22に関連して解
説済みである。オフセット・レジスタの値を変更する
と、ヘッダのサイズが変化する。

【０１８７】PTOB、PBOB、及びDSCTOB、DSCBOBは、ペイ
ロード及びダウンストリーム制御装置のバッファの上部
及び底部であり、「バッファ管理」と題するセクション
において解説される。

【０１８８】プリアンブル・ブロック・サイズは、各ア
ップストリーム・ブロックの前に送信されるアップスト
リーム・プリアンブルの固定部分に関するサイズ（ワー
ドで表す）である。プリアンブル・ブロックは、ケーブ
ル・モデムMACアドレス、同期、及び５バイトの長さで
全て１のフラグの一部を含んでいる。

【０１８９】プリアンブルの最初の１のサイズは、全て
が１のフラグの最初のプリアンブルをワード数で表した
サイズであり、RAM309からプリアンブルの残りの部分を
送信する前に、ハードウェアによって送信される。待機
アルゴリズム・パラメータは、ネットワークのインスト
ール及びトポロジに基づいて決まる６ないし10の間の数
である。このパラメータによって、待機アルゴリズムの
効率が決まる。 KTREG+1 チェック・レジスタ（割り込みなし、ファームウェア からハードウェアに） R/W ビット０ PLFC ケーブル・バッファからのペイロードが有効 ビット１ CIPH 暗号ブロック準備完了 ビット２ RTL RAM-LANインタフェイスからのスピン・データ ビット３ DSCC ダウンストリーム制御バッファが有効 ビット４ LTR LAN-RAMインタフェイスからのスピン・データ ビット５ USTR_RSV アップストリーム送信、予約の実施 ビット６ USTR_NC アップストリーム送信、無競合チャネル ビット７ USTR-C アップストリーム送信、競合チャネル ビット14 SMRTIASAP 状態マシンができるだけ早くアイドルに戻る ビット15 SR (1)ビットを設定し、(0)ビットをリセットする。

【０１９０】KTREG+1は、個々のビットがマイクロプロ
セッサ302によって設定されるハードウェア・チェック
・レジスタである。これらの個々のビットは、ハードウ
ェア状態マシンにその特定のタスクを実施するよう伝え
る。状態マシンは、コマンドを受信すると、これらのビ
ットをクリアする。状態マシンがビットをクリアする
と、肯定応答がマイクロプロセッサ302に送信されるこ
とになる。レジスタの１ビットはマイクロプロセッサ30
2によって設定されるので、これらのフラグが設定され
ると、割り込みが発生しない。

【０１９１】アップストリーム送信はケーブル・モデム
113の複雑な操作であり、一般に、２ステップで完了す
る。最初のステップは予約であり、次のステップはデー
タ・パケットの送信である。各ステップはまた、ダウン
ストリーム制御チャネルと近接したタイミングで協動
し、動作しなければならない。アップストリーム・パケ
ットの送信には３つのケースがある。

【０１９２】ケース１は、マイクロプロセッサ302が、
予約チャネルを介して単一データ・パケットを送信する
場合である。このケースでは、マイクロプロセッサ302
は、MTUに基づいて必要な予約スロット数を計算し、共
通RAM309における予約構造を更新しなければならない。
マイクロプロセッサ302は次に、USTR_RSVビットを設定
する。UD809は最初に、競合チャネルを介して予約パケ
ットを伝送信し、次に、予約チャネルを介してデータ・
パケットを送信する。

【０１９３】ケース２は、マイクロプロセッサ302が、
予約チャネルを介した送信に備えて、幾つかのアップス
トリーム・パケットをグループ化する決定を行う場合で
ある。この場合、マイクロプロセッサ302は、MTU、アッ
プストリーム・パケットの個々の長さ、及び全体の長さ
に基づいて、必要な予約スロット数を計算し、共通RAM3
09における予約パケット・テンプレートを更新する。マ
イクロプロセッサ302は次に、第１のパケットに関してU
STR_RSVビットを設定する。マイクロプロセッサ302は次
に、USTR_RSVビットを監視する。このビットがUD809に
よってクリアされている場合は、第１のパケットが送信
中であることを表す。次にマイクロプロセッサ302は、
次のパケットの準備を行い、USTR_NCビットを設定し
て、状態マシンに、次のパケットが予約技法に関与する
一連のパケットの一部であり、最初に利用可能なタイム
・スロットの始めに送信されなければならないというこ
とを伝えなければならない。マイクロプロセッサ302は
次に、先行パケットが送信される度に、監視し、残りの
パケットに関してUSTR_NCビットを設定する。

【０１９４】ケース３は、マイクロプロセッサ302が、M
TUより短いパケットは競合チャネルを介して送信されな
ければならないと決定する場合である。このケースで
は、マイクロプロセッサ302は、パケットの準備を行
い、USTR_Cビットを設定する。状態マシンは次に、競合
チャネルだけを用いてデータ・パケットを送信する。

【０１９５】状態マシンは、KTREG+1のビット14、「SMR
TIASAP、状態マシンができるだけ早くアイドルに戻る」
を頻繁に監視し、このビットが「1」に設定されたことが
分かると、アイドル状態に戻るように設計されている。
これは、ケーブル・モデム113における全てのアクショ
ンを停止させるのに便利な方法である。最良の結果を得
るには、KTREG+1の他の全てのビットが０に設定されな
ければならない。

【０１９６】KTREGレジスタ（例えば、KTREG+1）のそれ
ぞれは、単一のマルチ・ビット・レジスタではない。各
KTREGレジスタは、実際には、幾つかの独立した１ビッ
ト・レジスタである。独立したビット・レジスタを設け
ることによって、マイクロプロセッサ302があるビット
を読み取って、修正しようと試みている一方で、制御回
路301が別のビットをクリアしようと試みている場合、
競合状態が回避される。ビットを１に設定するには、ビ
ット15に対応するビット位置に１を書き込むことによっ
ても、１に設定される。ビットを０にリセットするに
は、ビット15の対応する位置に１を書き込むことによっ
て、０にセットされる。例えば、ＫＴＲＥＧ＋１に０ｘ
８００５の値を書き込むと、他のビットに影響を与えず
に、PLFC及びRTLが１に設定され、KTREG+1に0x000Aの値
を書き込むと、他のビットに影響を与えずに、CIPH及び
DSCCがクリアされることになる。 KTRG+2 チェック・レジスタ（割り込みあり、ハードウェアからファームウ ェアに） R/W ビット０ PLFC_WRAP ペイロード・バッファが循環 ビット１ DSC_WRAP ダウンストリーム制御バッファが循環 ビット２ CDNE 暗号化完了 ビット３ RTLDNE RAM-LAN完了 ビット４ PLFCDNE ケーブルからの１パケットのペイロード完了 ビット５ LTRDDNE LAN-RAMデータ完了 ビット６ USTRTDNE アップストリームの１パケット（予約パケットを 除く）伝送完了 ビット７ CONTRCD ダウンストリーム制御の１パケット受信 ビット15 SR (1)ビットをセットし、(0)ビットをリセット。

【０１９７】KTREG+2レジスタのビットは、ハードウェ
ア状態マシンによって設定され、一般に、マイクロプロ
セッサ302に、状態マシン及びハードウェアの進行状況
を知らせる。マイクロプロセッサ302は、該ビットをク
リアして、各ビットに関する次の状態変化を待つ。これ
らのレジスタ・ビットのどれかを設定することによっ
て、マイクロプロセッサ302に割り込みを生じさせる。
割り込みは、KTREG+3への書き込みによって可能、又は
不可能とすることができる。用いられるアルゴリズム及
びマイクロプロセッサの割り込み待ち時間に基づいて、
割り込みの使用を決定する責務を負うのはマイクロプロ
セッサ302である。

【０１９８】ビット２ないし７は、MOAPから次のブロッ
クのアドレスを入手すると、状態マシンによってクリア
され、そのパケットが完了すると、設定される。これら
のビットは、マイクロプロセッサ302によってリセット
されるか、あるいは、次のブロックの処理が始まるま
で、設定されたままである。このことはマイクロプロセ
ッサ302が常に注意している必要をなくすものである。
マイクロプロセッサ302は、レジスタ１の対応するビッ
トを監視し、状態マシンがMOAPからブロックのアドレス
を入手して、フラグをクリアするとすぐに、複数のパケ
ットを次から次へと処理するように配置することができ
る。状態マシンによるフラグのクリアは、先行ブロック
が完了したことを意味する。従って、KTREG+2の対応す
るビットをチェックし、クリアする必要はない。状態マ
シンは、KTREG+2の対応するビットもクリアするので、
これらのビットは、別のパケットが待ち行列化されてい
るか否かに関係なく、処理を受ける最後のパケットの状
態を表している。

【０１９９】ビット15は、KTREG+1のビット15と全く同
様に機能する。 KTREG+3 マスク・レジスタの割り込み Ｗ KTREG+3は、上記KTREG+2の各ビットに対応するビットを
１つ備えている。このビット位置に「1」を書き込むと、
対応する割り込みが許可される。 KTREG+4 エラー（ペイロード） R/W ビット7:0 ペイロードCRCエラーのカウント ビット15:8 ペイロード消失バッファ・エラーのカウント KTREG+5 状態（ペイロード） R/W ビット15:0 受信ペイロード・パケットのカウント KTREG+6 エラー及び状態（ダウンストリーム制御） R/W ビット7:0 ダウンストリーム制御CRCエラーのカウント ビット15:8 ダウンストリーム制御消失バッファ・エラーのカウント KTREG+7 エラー及び状態（ダウンストリーム制御） R/W ビット15:0 受信ダウンストリーム制御パケットのカウント KTREG+8 エラー及び状態（アップストリーム） R/W ビット15:0 アップストリーム再送エラーのカウント KTREG+9 エラー及び状態（アップストリーム） R/W ビット7:0 待機失敗によるアップストリーム・ドロップ・パケットのカ ウント KTREG+10 状態（アップストリーム） R/W ビット15:0 送信アップストリーム・パケットのカウント KTREG+11 バッファ管理（ペイロード） Ｗ ビット15:0 ペイロード・ファームウェアの読み取りポインタ KTREG+12 バッファ管理（ペイロード） R/W ビット15:0 ペイロード制御回路301の書き込みポインタ（ペイロード・ベ ース・レジスタ） KTREG+13 バッファ管理（ダウンストリーム制御） Ｗ ビット15:0 ダウンストリーム制御ファームウェア読み取りポインタ KTREG+14 バッファ管理（ダウンストリーム制御） R/W ビット15:0 ダウンストリーム制御回路301の書き込みポインタ（ダウンス トリーム制御ベース・レジスタ） KTREG+15 エラー及び状態ロールオーバ・レジスタ R/W KTREG+15における各ビットは、特定のカウンタのロール
オーバを示すフラグである。 ビット０ ペイロードCRCエラー・カウンタのロールオーバ ビット１ ペイロード消失バッファ・エラー・カウンタのロールオーバ ビット２ 受信ペイロード・パケット・カウンタのロールオーバ ビット３ ダウンストリーム制御CRCエラー・カウンタのロールオーバ ビット４ ダウンストリーム制御消失バッファ・エラー・カウンタのロ ールオーバ ビット５ 受信ダウンストリーム制御パケット・カウンタのロールオー バ ビット６ アップストリーム再送エラー・カウンタのロールオーバ ビット７ アップストリーム・ドロップ・パケット・カウンタのロール オーバ ビット８ 送信アップストリーム・パケット・カウンタのロールオーバ 。

【０２００】マイクロプロセッサ302は、上記ビットを
リセットすることしかできない。任意のビット位置に１
を書き込むと、「そのビットが０にリセットされる」だ
けであり、他のビットには影響がない。例えば、0x0003
をこのレジスタに書き込むと、ビット０と１が「0」にリ
セットされるだけで、他のビットには影響がない。

【０２０１】最大カウントの半分が、次のカウント・サ
イクルに到達するまで、上記ビットは、ロールオーバ
後、設定されたままである。例えば、KTREG[5]が、0xff
ffから0x0000にわたってロールオーバすると、ビット２
は、「1」に設定され、カウントが0x8000に達して、次の
カウント・サイクルに入るまで「1」のままである。この
結果、マイクロプロセッサ302が該ビットをクリアし、
カウント全体を累算するのに十分な時間が得られること
になる。

【０２０２】次のビットのどれかが設定されると、割り
込みが発生する。 KTREG+16 上記KTREG+14に関する割り込みマスク・レジスタ R/W 任意のビット位置に「1」を書き込むと、KTREG[15]の対応
するビットからの割り込みが可能になる。従って、「0」
によって、割り込みが禁止されることになる。

【０２０３】 KTREG+17ないし20 マルチキャスト・アドレスの論理アドレス・フィルタ(L AF)レジスタ Ｗ KTREG[17]15:0 LAF(15:0) KTREG[18]15:0 LAF(31:16) KTREG[19]15:0 LAF(47:32) KTREG[20]15:0 LAF(48:63) KTREG[21] ハードウェア・リセット・レジスタ Ｗ ビット０ 制御回路301ハードウェア・リセット ビット１ チューナ・ハードウェア・リセット ビット２ 暗号チップ・ハードウェア・リセット ビット３ LANハードウェア・リセット ビット４ 送信器ハードウェア・リセット ビット５ マイクロプロセッサ・ハードウェア・リセット。

【０２０４】任意のビット位置に１を書き込むと、対応
する装置のハードウェア・リセット・ライン上でリセッ
ト信号が送信される。制御回路301のハードウェア・リ
セット・ライン上にリセット信号を送信すると、全ての
内部レジスタがクリアされる。

【０２０５】ビット５、即ち、マイクロプロセッサ・ハ
ードウェア・リセットは、マイクロプロセッサ302によ
って、それ自身の強制的リセットに用いられ、ビット５
に１を書き込むことによって実施される。短い初期遅延
の後、短いリセット・パルスが生成される。ソフトウェ
ア・リセットではなく、ハードウェア・リセットを行う
理由は、リフレッシュされたキャッシュ・レジスタを含
む、クリーンな初期ハードウェア状態が得られるためで
ある。 KTREG[22] マスク及び構成 Ｗ ビット[5:0] フロントエンドCBRマスク ビット[9:6] ケーブル・モデム・アップストリーム・
チャネル番号。

【０２０６】CBRマスクは、制御チャネルから受信したC
BRビットに対してマスクをオン／オフするものである。
KTREG[36]のビット[7:0]におけるダウンストリーム・チ
ャネル番号に基づくQAM記号使用ビットマップを用い
て、マスク・パターンが決定される。アップストリーム
・チャネル番号は、ダウンストリーム制御チャネルによ
って割り当てられる。ダウンストリーム制御チャネル
は、このチャネルに関する「状態ビットマップ」を生成
し、アップストリーム送信ブロックにそれを提供する。 KTREG+32 タイミング及び制御パラメータ Ｒ ビット15:0 利用可能なアップストリーム・チャネル周波数 KTREG+33 タイミング及び制御パラメータ Ｒ ビット7:0 利用可能なアップストリーム・チャネル数 ビット9:8 利用可能な記号毎のアップストリーム・チャネル・ビット数 ビット15:10 利用可能なアップストリーム・チャネル記号転送速度 KTREG+34 タイミング及び制御パラメータ Ｒ ビット15:10 スロットMaxTU KTREG+35 タイミング及び制御パラメータ Ｒ ビット3:0 バージョン ビット7:4 チャネル・タイプ ビット14:8 スロット・タイマ長 ビット15 有効（タイミング及び制御パラメータ・レジスタ、KTREG[32 -37]の内容が有効である） KTREG+36 タイミング及び制御パラメータ Ｗ ビット7:0 自身のダウンストリーム・チャネル番号 ビット15:8 KTREG[37]QAM記号使用ビットマップに基づくダウンストリー ム・チャネルにおけるペイロード・ビット数。デフォルトは、64-QAM構成におけ る５である。 KTREG+37 タイミング及び制御パラメータ Ｒ ビット15:0 KTREG[36]のビット[7:0]におけるダウンストリーム・チャネ ル番号に基づくQAM記号使用ビットマップ。 タイミング及び制御パラメータは、サブコード0x8001を
備えた制御フレーム内に含まれる情報である。幾つかの
フィールドは、サブコード0x8001によって直接送信され
るのではなく、ハードウェアによって生成されるか又
は、サブコード0x8001フレームの関する何らかの処理に
よって得られる。

【０２０７】KTREG[35]、ビット14:8（スロット・タイ
マ長）は、DCD805によって決定される。それは、スロッ
ト・タイマ・フィールドの最大カウントである。

【０２０８】KTREG[36]、ビット7:0（ケーブル・モデム
・ダウンストリーム・チャネル番号）、KTREG[36]、ビ
ット15:8（ペイロード・ビット数）、及びKTREG[37]、
ビット15:0（QAM記号使用）は、互いに結び付けられ
て、共通の目的を果たす。その目的は、各記号内のペイ
ロード・ビット数を求めることである。例えば、64-QAM
を使用する場合、ケーブル・モデム113は、各記号毎に
６ビットを受信する。１ビットは制御チャネルであり、
５ビットはペイロード・データである。代替実施例で
は、各記号毎に、１ビットの制御チャネル、２ビットの
非ペイロード・データ、及び３ビットのペイロード・デ
ータが存在する。

【０２０９】サブコード0x8001を備える制御フレーム
は、各ダウンストリーム・チャネルに関連したQAM記号
使用ビットマップを送信する。マイクロプロセッサ302
は、ダウンストリーム・チャネルを決定し、KTREG+36
[7:0]にそれを書き込む。制御回路301は、情報をフィル
タリングし、KTREG+37[15:0]でダウンストリーム・チャ
ネルに関連したQAM記号使用ビットマップを提供する。
マイクロプロセッサ302は、KTREG+37を読み取り、ペイ
ロード・ビット数を決定する。マイクロプロセッサ302
は次に、ペイロード・ビット数をKTREG+36[15:8]に書き
込む。64-QAMのデフォルト値は５（１ビットは制御チャ
ネル、５ビットはペイロード・データ、０ビットは非ペ
イロード・データ）である。

【０２１０】KTREG+35ビット15は、全ての「タイミング
及び制御パラメータ」に関する有効ビットである。制御
チャネルは、KTREG[32-37]上の全てのデータが有効であ
ることを保証し、KTREG+35[15]上の「1」でそれを認定す
る。マイクロプロセッサ302は、上述のパラメータのど
れであれ、その読み取りの直前に１回、及びその直後に
１回、必ずこのビットをチェックする。これによって、
無効パラメータの読み取り及び利用が回避される。

【０２１１】状態マシン 各装置は、専用の状態マシンによって制御される。マイ
クロプロセッサ302は、制御回路301内のハードウェア・
フラグを制御することによって、その状態マシンを制御
する。様々な装置の状態マシンも、ハードウェア・フラ
グを制御することによってマイクロプロセッサ302にそ
の状態を伝える。これらのハードウェア・フラグは、制
御回路301のレジスタ内に記憶されている。全ての状態
マシンは同時に動作する。各状態マシンは、ファームウ
ェアからの「青信号」制御フラグを待つ。制御回路301
のBAPC825を介してRAM309と対話する各種装置の制御を
行う、状態マシンの２つの一般的なカテゴリが存在す
る。状態マシンの第１のカテゴリは、単一パケットのデ
ータに処理を施して、アイドル状態に戻り、次の青信号
を待って、次のパケットを処理する。第１のカテゴリに
おける状態マシンは、暗号状態マシン（CD811の場
合）、アップストリーム状態マシン（UD809の場合）、R
AM-LAN状態マシン（RTL819の場合）、及びLAN-RAM状態
マシン（LTR815の場合）である。状態マシンの第２のカ
テゴリは、自律的に、幾つかのパケットに対して順次作
用し、マイクロプロセッサ302からの介入はほとんどな
い。このカテゴリにおける状態マシンは、ダウンストリ
ーム・ペイロード状態マシン（DPD807の場合）、及びダ
ウンストリーム制御状態マシン（DCD805の場合）であ
る。第１のカテゴリでは、「青信号」が与えられると、
状態マシンは、その単一タスクを実施して、次の「青信
号」を待つ状態に戻る。状態マシンには、更に、幾つか
の他の並列状態マシンから構成されるものもある。ある
主状態マシンが、他の副状態マシンを制御して、この状
態マシンに割り当てられた主タスクの副タスクを実施す
る。

【０２１２】図23は、状態マシンの第１及び第２のカテ
ゴリの一般形態に関する「バブル」図である。状態マシ
ンは、状態1501において、マイクロプロセッサ302が前
進信号即ち「青信号」を与えるのを待つ。これは、通
常、共通RAM309内のバッファが使用可能となり、このバ
ッファに関するMOAP827の項目が有効であることを表し
ている。

【０２１３】図24は、装置805、807、809、811、813、8
15、817、及び819のアドレス・レジスタに関する一般化
データ経路1601の概略図である。全ての装置が、図24の
完全な構造を必要とするわけではない。１次ポインタ16
03、及び２次ポインタ1605は、装置によって処理される
べき次の場所に対するアドレスをRAM309内に記憶する。
ポインタ1603及び1605は、３つの操作、即ち、保持、ロ
ード、及びインクリメントの対象になる。

【０２１４】一般に、ポインタ1603及び1605は、ベース
・レジスタ（又はベース・ポインタ）1607、及びオフセ
ット1611の加算器／減算器1609による加算によってロー
ドされる。ベース・ポインタ1607は、装置に関するMOAP
827のレジスタからロードされるか又は、MOAP827にベー
ス・ポインタのない装置の場合、シフト・チェイン・レ
ジスタ又は１次ポインタ1603からロードされる。１次ポ
インタ1603からロードするケースは、例えば、CRCエラ
ーが発生し、１次ポインタ1603をベース・ポインタ1607
によって指示されたパケットの始めにリセットして、そ
のパケットを効果的に廃棄しなければならない場合であ
る。加算器／減算器1609については、暗号装置811が読
み取り操作のため、ポインタを４ワード分逆に移動させ
る場合である。

【０２１５】代替案として、加算器、減算器、及び関連
するマルチプレクサを用いずに、ベース・ポインタの出
力を１次ポインタ1603及び２次ポインタ1605の入力に直
接接続し、１次ポインタ1603及び２次ポインタ1605にデ
クリメント操作を加えることによって、同じ結果が得ら
れる。その代替案では、状態マシンは、１次ポインタ16
03及び２次ポインタ1605に対してインクリメント及びデ
クリメント命令を発行し、同じ結果を得ることができ
る。しかし、後者の代替案は、図24に示す実施例より多
くのクロック・サイクル数を必要とする。

【０２１６】図23に戻ると、状態マシンは、「青信号」
を受信すると次のステップに進み、一般に、状態1503に
おいて、自身のタスク・フラグが有効になるのを待つ。
例えば、ケーブルからペイロードをダウンロードする状
態マシンは、ここで、新しいペイロード・パケットが利
用可能になるのを待ってから、次の操作に進む。状態マ
シンには、このステップをバイパスして、直接次のステ
ップに進むものもある。例えば、暗号状態マシンは、マ
イクロプロセッサ302からの「青信号」が、有効バッフ
ァと有効タスクの両方を表すものであるため、ここで、
自身のタスク・フラグを待つ必要はない。特定のタスク
を実施する上での第１のステップは、タスク1505におい
て、MOAP827からバッファの開始アドレスを状態マシン
のベース・レジスタにコピーし、「青信号」をクリアし
て、マイクロプロセッサ302に、パケットのアドレスを
得たので、マイクロプロセッサ302は先へ進むことがで
きることを知らせ、MOAP827の新しいパケットのアドレ
スをコピーして、そのパケットに関する完了（DONE）ビ
ットをクリアすることである。完了ビットのクリアは、
マイクロプロセッサと装置の間における極めて重要なハ
ンドシェイク・タスクである。マイクロプロセッサは、
状態マシンの第１のカテゴリ内に「青信号」フラグを設
定し、監視することによって、連続パケットの処理を監
視することができる。状態マシンがフラグをクリアする
と、それは、状態マシンが先行パケットの処理を終了
し、現在のパケットに取りかかっていることを表してい
る。従って、マイクロプロセッサ302は、完了フラグを
検査する必要がない。マイクロプロセッサ302は、新し
いパケットを配置しない場合、ただ単に、完了ビットを
監視して、最後のパケットの処理がいつ終了したかを知
ることもできる。

【０２１７】次のタスクは、タスク1507において、ベー
ス・ポインタを１次ポインタにコピーし、状態1509にお
いて、状態マシンの特定のタスクから開始する。ベース
・ポインタの値を保持する理由は、CM113が何らかのエ
ラーによって現在のジョブを中断しなければならなくな
る可能性があるためである。その場合、CM113は常に、
パケットの始めに戻って、バッファを再利用することが
できる。この状態は、図24に「やり直し状態」遷移とし
て示されている。また、タスクによっては、状態マシン
は、ヘッダの始めからやり直し、幾つかの新しい情報を
ヘッダに加える必要がある。これは、ベース・ポインタ
を２次ポインタにコピーし、この２次ポインタを利用す
ることによって行われる。典型的なケースが、パケット
のマルチキャスト・アドレスのハッシュ値をヘッダに書
き込み、その一方で、パケットの残りの部分を受信す
る、ダウンストリーム・ペイロード状態マシン807のケ
ースである。また、装置は、新しいパケットの処理を開
始する場合、先行パケットのバイト・カウントをそのヘ
ッダに書き込む。

【０２１８】状態マシンは更に、次のステップに進み、
図23において重複した状態1511、1513、1515、1517とし
て示された、自身の特定のタスクを実施する。このタス
クの実行の間、状態マシンは、状態フラグを設定するこ
とによって、マイクロプロセッサにその進行を知らせる
ことができる。また、状態マシンは、他の副状態マシン
を起動して、副タスクの幾つかを並列に実施することも
可能である。一般に、タスクが完了すると、状態マシン
は、状態1519及びタスク1521において、「完了」フラグを
設定し、遷移「リターン」で、次のタスクを待つ状態に
戻る。

【０２１９】フロントエンド・プリプロセッサ 図10ないし13に戻ると、Ｉ及びＱ信号が、制御回路301
のフロントエンド・プリプロセッサ(FEP)801に入力され
る。FEP801は、Ｉ及びQ QAM信号を復号化し、これら
を、FEP801からフロントエンド・シリアライザ(FES)803
に送信される記号ベクトルに復号化する。FEP801からFE
S803への記号データ経路は、８ビットのデータ経路であ
る。

【０２２０】FEP801は、64-QAM又は256-QAM信号のいず
れかを受信することができる。FEP801がＩ及びＱ信号を
64-QAM信号として処理するか又は、256-QAM信号として
処理するかを制御するため、フラグ・ビットQ256がFEP8
01に入力される。64-QAMとして処理される場合、Ｉ及び
Ｑ信号の３ビット、即ちビット０ないし２が用いられ、
FES803に対する記号ベクトルは、記号ラインのビット７
及びビット４ないし０に対応する６ビット・ベクトルで
ある。256-QAMとして処理される場合、Ｉ及びＱ信号の
４ビットがFEP801によって処理され、記号ベクトルは８
ビット・ベクトルである。64-QAM及び256-QAMの両方の
場合とも、ビット７は、制御チャネル・ビットである。

【０２２１】FEP801は、ボー・パルス(baud_pulse)も出
力する。ボー・パルスは、各記号毎に１回生成される１
クロック・サイクル幅のパルスである。好適実施例で
は、記号は、１秒当たり5M個の記号という速度で受信さ
れ、ボー・パルスの持続時間は、25nsecである。

【０２２２】フロントエンド・シリアライザ フロントエンド・シリアライザ(FES)803は、フロントエ
ンド・プリプロセッサ801から記号及びボー・パルスを
受信し、記号ベクトルを２つのシリアル・ストリームに
区分化する。記号のビット７は、制御ストリーム（「Con
t_Out」）である。Cont_Outストリームは、クロック・ア
ウトされ、記号転送速度（ボー・パルス=5Mビット／
秒）でダウンストリーム制御装置805に適用される。

【０２２３】第２のストリームは、ペイロード・データ
を備えたストリームである。このストリーム「Pl_Dat」
は、64-QAMの記号[0:4]、及び256-QAMの記号[0:6]から
導き出される。Pl_Datストリームは、40Mビット／秒の
速度でダウンストリーム・ペイロード装置807に送信さ
れる。Pl_Datストリームは、信号「plse」（ペイロード・
シフト使用可能）によって認定され、やはり、ダウンス
トリーム・ペイロード装置に送信される。こうしてPl_D
atストリームを認定することによって、ペイロードされ
るビットだけが、ダウンストリーム・ペイロード装置80
7内にシフトされる。

【０２２４】フロントエンド・シリアライザ803は、ペ
イロード・ストリームをダウンストリーム制御装置805
に送信する前に、ペイロード・ストリームをスクランブ
ル解除(descrambling)する回路を含んでいる。

【０２２５】ダウンストリーム制御装置 ダウンストリーム制御装置805は、下記の機能を提供す
る状態マシンに制御される装置である。この装置は、RA
M309内の自身のバッファを管理する。そのバッファ範囲
の拡張は、DSCTOB及びDSCBOBレジスタを設定するマイク
ロプロセッサ302によって決定される。ダウンストリー
ム制御装置は、データをRAM309のバッファに書き込むの
で、その現在位置を示す書き込みポインタ、即ち、DSCW
Pレジスタを維持する。マイクロプロセッサ302は、それ
が読み取った位置を示す読み取りポインタ、即ち、DSCR
Pレジスタを維持する。

【０２２６】ダウンストリーム制御装置805は、DSCWPが
DSCOBOBレジスタによって指示されるバッファの終わり
に達するまで、バッファに連続して書き込みを行う。ダ
ウンストリーム制御装置805は更に、バッファの始めか
ら書き込みを続行し、フラグDSCWRAPを設定して、それ
を行ったことを表示する。ダウンストリーム制御装置80
5は、DSCWPがDSCRPに等しくなる、即ち、今にも未処理
のパケットに上書きしそうになることを示すところま
で、バッファに対する書き込みを続ける。

【０２２７】ダウンストリーム制御装置805は、アップ
ストリーム装置809及び送信器バックエンド821に接続さ
れており、これらの装置に肯定応答及びタイミング信号
を供給する。多くのアップストリーム・メッセージに関
して、アップストリーム装置809は、SCS101から受信し
た肯定応答がない限り、メッセージを再送する。ダウン
ストリーム制御装置805は、こうした肯定応答をcont_ou
tストリームから解析し、その肯定応答をアップストリ
ーム装置809に送信する。ダウンストリーム制御装置805
は、cont_outストリームにおいて、スロット及びフレー
ムの始めを示すSYNCフィールドを検出する。ダウンスト
リーム制御装置805はまた、アップストリーム・チャネ
ル上でタイム・スロットが競合スロットになると、これ
を検出し、その情報をアップストリーム装置809に送信
する。

【０２２８】ダウンストリーム制御装置805は更に、ア
ップストリーム装置809に対して予約情報の供給も行
う。従って、アップストリーム装置809は、MaxTUより長
いパケットの送信によって供給を受けると、SCS101から
の予約を待たなければならない。ダウンストリーム制御
装置805は、予約許可、及びcont_putストリームを送信
するまで待つことになるタイム・スロットの数の解析を
行い、この情報をアップストリーム装置809に提供す
る。

【０２２９】ダウンストリーム制御装置805に関する追
加タスクは、次の通りである：ダウンストリーム・チャ
ネルに関するダウンストリーム使用ビットマップを提供
する。マイクロプロセッサに対して状態情報を提供す
る。マイクロプロセッサに関する状態及びエラー情報を
維持する。共通RAMに対してダウンストリーム・コマン
ドを記憶し、そのコマンドがケーブル・モデムを意図し
たものであることが確認された後に限って処理されるよ
うにする。

【０２３０】ダウンストリーム・ペイロード装置 ダウンストリーム・ペイロード装置807は、状態マシン
による制御を受けて、フロントエンド・シリアライザ80
3からRAM309にダウンストリーム・ペイロード・データ
・パケットを送信するための装置である。DPD807は、バ
ッファ上部(PTOB)、バッファ底部(PBOB)、読み取り及び
書き込みポインタといった内部レジスタを介してマイク
ロプロセッサによって制御される。DPD807は、ダウンス
トリーム制御装置805に関して上述した技法を利用し
て、それ自身のバッファを管理する。

【０２３１】ダウンストリーム・ペイロード装置807
は、２つのラインpl_datライン及びplseラインを介して
フロントエンド・シリアライザ803に接続される。pl_da
tラインは、ペイロード・データを含むシリアル・デー
タ・ストリームである。pl_datライン上のデータ・スト
リームは、plseライン上の１パルス／ビットを利用し
て、DPD807内にシフトされる。

【０２３２】マイクロプロセッサ302は、内部レジスタ
・フラグを設定することによって、DPD807に「青信号」
を与える。DPD807に青信号を与えることによって、マイ
クロプロセッサ302は、DPD807に対して、DPD807に関す
るバッファ・レジスタ（PTOB、PBOB、PRP、及びPWP）が
設定されており、DPD807がRAMへのデータ送信を開始で
きることを示す。

【０２３３】ダウンストリーム・ペイロード装置807は
次に、同期フラグに関するpl_datデータ・ストリームを
チェックする。ペイロード・データ・パケットは、図８
に示すフレーム・フォーマットを厳守している。ペイロ
ード・フレームにおける第１のフィールド751は、ビッ
ト・パターン「01111110」（２つの０に挟まれた６つの
１）を備えた１バイトの同期フラグである。ペイロード
・チャネル上で送信すべきデータがない場合、SCS101
は、連続して一連の同期フラグを送信する。従って、DP
D807は、同期フラグが後続する同期フラグを受信した場
合には、真のペイロード・データを受信していないこと
が分かる。

【０２３４】DPD807は、真のペイロード・データ・パケ
ットを検出すると、BAPC825を使用して、RAM309へのデ
ータ・フレームのコピーを開始する。DPD807は、２つの
ポインタ、即ち、１次ポインタPPと２次ポインタSPをRA
M309内に維持する。

【０２３５】ペイロード・データ・パケットの第２のフ
ィールドは、モデムMACアドレス753である。このアドレ
ス753は、マルチキャスト・アドレスであってもよい。
このアドレスがマルチキャスト・アドレスであれば、そ
れはCM113が加入するマルチキャスト・アドレスに関し
てCM113に記憶されているハッシュ値の１つに一致す
る。DPD807は、DPD807内部の弾性バッファに対するパケ
ットの書き込みと並行して、MACアドレスのハッシュ計
算を行う。DPD807は、SPによって指示されるパケット・
ヘッダ1405内のRAM309の位置にそのハッシュ値を書き込
む。DPD807は、MACアドレスの確認が済むと、弾性バッ
ファからRAM309へのペイロード・データの書き込みを開
始する。

【０２３６】DPD807は、pl_datデータ・ストリームを受
信する内部先読みシフト・レジスタも含んでいる。DPD8
07は、pl_datデータ・ストリームから、一度に数バイト
のデータを保持する先読みシフト・レジスタにデータを
送信する。先読みシフト・レジスタに数バイトのデータ
を常に記憶しておくことによって、DPD807は、弾性バッ
ファへの、及び最終的には、RAM309への書き込み前に、
「先読み」を行うことができる。

【０２３７】先読みは、パケットの長さを決めるのに有
効である。ペイロード・データ・パケットの長さは不定
とすることも可能である。メッセージ・フィールド763
を受信している間、DPD807は、受信したバイト数をカウ
ントし続ける。パケットの終わりを受信するまで、メッ
セージ長は分からない。先読みすることによって、DPD8
07は、次のパケットの同期フラグを検出でき、それによ
ってその長さを知ることができる。DPDは、２次ポイン
タを用いることによって、このパケット長を記憶する
が、同時に、１次ポインタを用いて、次のパケットを記
憶することも可能である。

【０２３８】また、同期フラグが検出されると、DPD
は、CRCフィールド765が受信されたばかりであることを
知る。DPDは次に、巡回冗長検査を比較して、パケット
が正しく受信されたかを判定する。CRC検査が失敗する
と、DPDは、マイクロプロセッサ302に対してエラー・フ
ラグを設定する。

【０２３９】アップストリーム装置 アップストリーム装置UD809は、状態マシンによる制御
を受けて、アップストリーム・チャネル上でパケットを
送信する働きをする装置である。アップストリーム装置
809は、送信器バックエンド821に接続されている。デー
タ・ビットは、送信器バックエンド821によってビット
要求パルスがUD809に提供されると、一度に１ビットず
つ、UD809から送信器バックエンド821内にクロック・ア
ウトされる。

【０２４０】マイクロプロセッサ302は、対応する「青
信号」レジスタを設定し、UD809に関するMOAP827のレジ
スタ内にRAM309のパケット・アドレスを配置することに
よって、UD809のアクティビティを起動する。UD809は、
３つのモード、即ち、「予約による送信」、「非競合チ
ャネル上での送信」、及び「競合チャネル上での送信」
のうち１つのモードで送信することができる。それぞれ
に対応する「青信号」レジスタが存在する。

【０２４１】図25及び26は、アップストリーム装置809
に関する状態マシンの「バブル図」である。状態1701
は、アイドル状態であり、UD809は、３つのモード、即
ち、「予約による送信」、「非競合チャネル上での送
信」、及び「競合チャネル上での送信」のうち１つのモ
ードでメッセージを送信する命令を待つ。これらのそれ
ぞれについて、状態マシンの分岐がある。

【０２４２】「予約による送信」の分岐は、状態1703に
おいて、CM113が送信している特定のアップストリーム
・チャネルが利用可能になるのを待つことから始まる。
どのタイム・スロットについても制御チャネル内のフレ
ームには、チャネル／スロット状態サブフレーム・タイ
プ・フレームが含まれる。そのフレームは、チャネル占
有ビットマップを含んでいる（表１参照）。チャネル占
有ビットマップは、DCD805からUD809に送信される。UD8
05は、次のスロットにおいてそのチャネルが空いている
ことを検出すると、状態1705において、次のスロットが
始まるのを待つ状態に移行する。

【０２４３】UD809は状態1705で、DCD805からのスロッ
ト・パルスによって指示される、次のスロットを検出す
ると、状態1707で、送信器バックエンド821との対話に
よるデータ送信に進み、その送信が終了するのを待ち、
状態1709で、SCS101からの肯定応答を待つ。その肯定応
答はやはり、制御チャネル上で受信され、DCD805からUD
809に送信される。

【０２４４】UD809は、肯定応答をどれだけの時間まで
待つかに関する制限が設定されている。メッセージの送
信と肯定応答の受信との間における予測される待ち時間
は、CM113とSCS101との間の距離の関数である。インス
トール時には、その待ち時間は未知である。従って、CM
113が初めてパケットの送信を試みる時には、１ミリ秒
間待つが、SCS101にとっては、データ・パケットの受信
が成功したことを肯定応答するには十分すぎるほどの時
間である。CM113は、最初の肯定応答を受信すると、EEP
ROMにそれを記憶し、同時に、その待ち時間を内部レジ
スタに記憶する。後続の送信に関して、UD809は、この
既知の予測待ち時間の間だけ待機する。

【０２４５】UD809は、時間限界内に肯定応答を受信し
なければ、状態1711において、送信を再試行するか又
は、中断する。一定数の再試行が許容されるが、これは
プログラム可能なパラメータである。UD809は、その限
界を超えなければ、まず、状態1714において、別の衝突
を回避するために待機し、次に、状態1707において、再
送を行う。

【０２４６】UD809は、その再試行に関して上限に達し
た場合に中断し、状態1713において、完了フラグを設定
し、マイクロプロセッサ302に対して、処理が終了し、
別の命令を待っていることを示す。UD809はまた、エラ
ー・フラグを設定して、送信の失敗を示す。そうするこ
とによって、マイクロプロセッサは、例えば、アップス
トリーム・チャネルにおける変更を開始したり、PC115
にエラー報告を送るといった、適切な動作をとることが
可能になる。

【０２４７】「予約による送信」の分岐において肯定応
答を受信した場合、この肯定応答によって、待つべきタ
イム・スロットの数が示される。状態1715において、UD
809は、その多くのスロット分だけ待ち、状態1717にお
いて、予約データ・パケットの送信を開始し（図示して
いない主送信状態マシンを呼び出すことによって）、状
態1717においてその送信が終了するのを待ち、状態1719
において、完了フラグを設定し、状態1701のアイドル状
態に戻る。

【０２４８】UD809の状態マシンの第２の分岐は、「競
合するチャネル上の送信」の分岐である。第２の分岐
は、ほんのわずかな相違があるが、本質的に第１の分岐
の部分集合である。第１の分岐の状態に対応する第２の
分岐の状態は、アポストロフィのついた同じ参照番号を
用いて示されている。両者の相違点についてのみ解説す
る。

【０２４９】状態1707'は、予約要求のないパケットが
送信されるという点で、状態1707とは異なっている。状
態1709'は、肯定応答を受信した際に、UD809が、状態17
09'から状態1719'に直接遷移するという点で、状態1709
とは異なっている。

【０２５０】UD809に関する状態マシンの第３の分岐
は、「競合のないチャネル上の送信」の分岐である。CM
113は、合計で、MaxTUの長さを超える多くの不連続なデ
ータ・パケットを送信しなければならないことが分かっ
ている場合、このデータ・パケットの集合を送信するの
に必要な全タイム・スロット数の予約をすることができ
る。そうすることによって、UD809の状態マシンの「予
約による送信」の分岐を最初に実行することになる。そ
れが終了すると、UD809は、「青信号」を低レベルに
し、マイクロプロセッサ302が、UDに関するMOAPポイン
タをリセットできるようにする。それが済むと、マイク
ロプロセッサ302は、最初の予約に際してまだタイム・
スロットが残っていることが分かるので、「競合のない
送信」命令を発行する。UD809は、状態1719からアイド
ル状態1701に遷移するや否や、「競合のない送信」命令
に気づいて、対応する分岐、即ち、状態1705''に遷移す
る。状態1705''は、状態1705と同様である。スロット・
パルスを受信すると、UD809は、状態1717"においてデー
タ・パケットを送出するが、肯定応答を待つことはな
い。データ・パケットの送信が完了すると、UD809は、
状態1719''において完了フラグを設定する。

【０２５１】暗号装置 暗号装置811は、MOAP827、バス調停及び優先順位回路82
5に接続され、及び暗号チップ・インタフェイス813を介
して暗号チップ311に接続された、状態マシンによる制
御を受ける装置である。暗号装置811は、BAPC825を介し
てRAM309からデータ・パケットを検索し、これらを（適
宜）暗号化または暗号解読のため、暗号チップ311に対
して（CCI813を介した）経路付けを行い、暗号チップ31
1から処理済みのデータを受信して、結果得られた暗号
化／暗号解読データをRAM309に戻して記憶する。

【０２５２】図27は、暗号装置811を制御する状態マシ
ンの「バブル図」である。第１の状態、状態1801におい
て、暗号装置811はアイドル状態にあり、マイクロプロ
セッサ302からの青信号を待つ。マイクロプロセッサ
は、例えば、PC115において実行されるエンドユーザ・
プログラムの指示によって、または、Ｅビット755の指
示に従って、データ・パケットの暗号化または暗号解読
が必要であることを検出すると、暗号装置811のMOAP827
ポインタをセットアップして、RAM309内のデータ・パケ
ットを指示する。MOAP827のレジスタ２は、そのパケッ
トに含まれている８バイトのデータ・ブロックの数を表
した、パケット・ヘッダ内の反復カウント・ワード1407
を指示し、MOAP827のレジスタ３は、暗号化または暗号
解読すべきデータ・ブロックの始めを指示する。

【０２５３】暗号装置811は、マイクロプロセッサ302が
暗号装置811に対応するチェック・レジスタ1401を設定
することによって示される青信号を受信すると、状態18
03において、暗号チップ311の初期設定手順を開始す
る。暗号装置は、初期設定の完了を待たない。暗号装置
は次に、状態1805において、MOAP827のポインタを暗号
装置811の内部レジスタにコピーし、状態1807におい
て、暗号チップ311の初期設定が完了するのを待つ。暗
号チップ311の初期設定が済むと、暗号装置811は、状態
1809において、RAMからの反復カウントを受信し、状態1
811において、その１次ポインタを移動させて、データ
・パケットの始めを指示する。

【０２５４】良好な暗号化を行うため、一度に数ワード
の暗号化が行われる。好適実施例では、暗号チップ311
は、一度に４ワード（８バイト）のデータ・ブロックの
処理を行う。従って、状態1813において、暗号装置811
は、RAM309のバースト・モード・アクセスのために、そ
のアドレス・レジスタ1203とカウンタ・レジスタ1201を
セットアップし、状態1815において、暗号装置811は、B
APC825を介してRAM309に４回アクセスし、暗号チップ31
1に対して、パケットからの４つのデータ・ワードを経
路指定する。

【０２５５】状態1817において、暗号装置811は反復カ
ウントをデクリメントする。状態1819において、暗号装
置811は、暗号チップ311での暗号化／暗号解読の終了を
待つ。次に、暗号装置811は、暗号チップ311からRAM309
へのデータ・ブロックの送信のために配置を行い、状態
1821において、暗号チップ311が、RAM309に４つの暗号
化／暗号解読ワードを戻して終了するのを待つ。

【０２５６】RAM309に暗号化／暗号解読データを書き戻
すと、反復カウントが０より大きい場合、暗号装置811
は、状態1813に戻ることによって、次の４ワード・ブロ
ックに同じ操作を繰り返す。反復カウントが０の場合、
状態1825で暗号装置は完了フラグを設定し、リターンし
てマイクロプロセッサ302からの次の青信号フラグを待
つ。

【０２５７】LAN-RAM LAN・RAM装置(LTR)815は、MOAP827、バス調停及び優先順
位回路825に接続され、LANインタフェイスを介してLAN
チップ307に接続されている。LTR815は、LANチップ307
からRAM309へのデータ・パケットの送信を行う。LANチ
ップ307は、送信データを有する場合、LANインタフェイ
ス817に信号を送り、LANインタフェイス817は、内部レ
ジスタを介してマイクロプロセッサ302にこれを再送す
る。マイクロプロセッサ302は、MOAP827のポインタを設
定して、LTR815がパケットを記憶するRAM309内の位置を
指示し、LTR815がLANチップ307からRAM309へのデータ送
信を開始するように「青信号」をオンにする。

【０２５８】マイクロプロセッサ302から「青信号」を
受信すると、LTR815は、そのMOAP827のポインタ及びBAP
C825を利用して、パケットをRAM309内に送信する。それ
が完了すると、LTR815は、その完了フラグを送信する
が、これは、例えば、直接送信の場合、アップストリー
ム装置809といった他の装置の１つに対して、又は、パ
ケットが暗号化を要する場合であれば、暗号装置811に
対して、パケットの制御を移行することをマイクロプロ
セッサ302に知らせる信号である。

【０２５９】RAM-LAN RAM-LAN装置(RTL)819は、MOAP827、バス調停及び優先順
位回路825に接続され、及びLANインタフェイス817を介
してLANチップ307に接続される。RTL819は、RAM309から
LANチップ307へのデータ・パケットの送信を行う。RAM3
09内におけるパケットがLANチップ307に送信できる状態
である場合（即ち、そのパケットが、ダウンストリーム
装置807によって受信され、暗号装置811によって暗号解
読されている場合）、マイクロプロセッサ302は、MOAP8
27のポインタを設定して、RTL819がパケットの検索を行
うRAM309内の位置を示し、RTL819がLANチップ307へのデ
ータ送信を開始するように「青信号」をオンにする。

【０２６０】マイクロプロセッサ302から「青信号」を
受信すると、RTL819は、そのMOAP827ポインタ及びBAPC8
25を利用して、パケットをLANチップ307に送信する。そ
れが完了すると、RTL819は、その完了フラグを送信す
る。

【０２６１】インタフェイス装置 図３及び図10ないし13に示すように、制御回路301は、
例えば、チューナ303、送信器305、暗号チップ311、LAN
チップ307、及びRAMといった幾つかの外部装置と対話す
る。これらの装置はそれぞれ、タイミング要件が異な
り、I/O構成も異なる。しかし、マイクロプロセッサ302
及びバス調停及び優先順位回路825は、これらの他の構
成要素に対して一様なインタフェイスを備えている。例
えば、これらの外部構成要素とBAPC825との間の対話を
制御する装置間におけるインタフェイス及びタイミング
が、図14及び15に一般的な形態で示されている。

【０２６２】BAPC825と装置との間におけるインタフェ
イスの均一性を実現するため、各装置は、インタフェイ
ス装置を備えている。暗号装置811のインタフェイス装
置は、暗号チップ・インタフェイス813であり、LAN-RAM
装置815及びRAM-LAN装置819のインタフェイス装置は、L
ANインタフェイス817である。

【０２６３】各装置毎に、対応するインタフェイス装置
は、薄いハードウェア変換層から構成される。インタフ
ェイス装置は、２つの側部を備えている。図14には、バ
ス調停及び優先順位回路825との通信を行う第１の側部
が示されている。インタフェイス装置の第２の側部は、
例えば、LANチップのような外部構成要素とのインタフ
ェイスを行うセクションと、マイクロプロセッサ302と
のインタフェイスを行うもう１つのセクションを含む。

【０２６４】各インタフェイス装置は、インタフェイス
装置の２つの側部の間におけるタイミングの差を管理す
る状態マシンを含んでいる。インタフェイス装置は、そ
の内部状態マシンによる指示に従い、それが接続されて
いる特定の外部構成要素の必要に応じた、適切なハンド
シェイク変換を行って、インタフェイス装置の装置側
（例えば、LTR815）から構成要素側（例えば、LANチッ
プ307）へデータを送信する。例えば、暗号チップ311の
場合、アドレスが、送信される各ワード毎に生成され
る。

【０２６５】REQが発行されると、バス調停及び優先順
位回路825は、その要求に対して常に準備が整っている
装置であると仮定する。従って、インタフェイス装置内
の状態マシンは、読み取り及び書き込みトランザクショ
ンを受け入れる準備が整っていれば、RD_ready及びWT_r
eady信号を設定しなければならない。バス調停及び優先
順位回路825の状態マシンは、インタフェイス装置から
の準備完了信号を認識すると、REQ状態に入る。

【０２６６】これらの薄いハードウェア変換層を追加す
ることによって、制御回路301の設計に柔軟性が提供さ
れる。バス調停及び優先順位回路825は、各周辺設計の
仕様を考慮せずに設計される。従って、異なる外部構成
要素を備える代替実施例は、互いに異なる可能性があ
る。こうした相違には、対応するインタフェイス装置を
変更することによって適応することが可能である。

【０２６７】結論 本発明の典型的な好適実施例について解説を行った。こ
れらの実施例には、多くの代替案が考えられる。例え
ば、図２には、共用バス・ベースのアーキテクチャを備
える信号変換システム101が示され、図10ないし13には
共用メモリ309上で動作する、多くの並列状態マシンの
制御を受ける装置を備えたケーブル・モデム113が示さ
れている。SCS101の第１の代替実施例は、ケーブル・モ
デム113の設計を組み込んでいる。CM113がQPSK送信器30
5を使用する第１の代替SCSの場合、代替SCSは64-QAM送
信器を使用し、CM113が64-QAM受信器を使用している場
合には、代替SCSはQPSK受信器を使用し、代替SCSが、LA
Nチップ307ではなく、ルータ・インタフェイスを使用す
る。SCSの第１の代替実施例では、LTR815及びRTL819
は、RAMとルータ・インタフェイスとの間のインタフェ
イスに置き換えられる。

【０２６８】当業者には明らかなように、本発明に対し
て多くの修正及び変更を加えることが可能であり、例示
され、解説された構成及び動作そのままに本発明を限定
することは望ましくない。従って、適合する修正及び同
等物は全て、本発明の範囲内に含まれるものと考えられ
る。

【０２６９】以下に本発明の実施態様を列挙する。

【０２７０】１． a.送信媒体に接続され、前記送信媒
体の第１のチャネル上で第１の信号を受信するように同
調されるチューナ、 b.前記チューナに接続され、前記第１の信号を第１と第
２のビット・ストリームに変換するよう動作可能なフロ
ントエンド・プリプロセッサ、 c.前記チューナに接続されて、前記第１のビット・スト
リームを受信し、前記第１のビット・ストリームを解析
するよう動作可能で、タイミングを含む制御信号を出力
するよう動作可能なダウンストリーム制御装置、 d.前記送信媒体に接続され、前記送信媒体の第２のチャ
ネル上で第２の信号を送信するよう動作可能な送信器、
及び e.前記送信器に接続され、かつ前記制御信号を受信する
ために前記ダウンストリーム制御装置に接続されて、前
記タイミングに基づき、前記送信器にデータ・パケット
を送信させるよう動作するアップストリーム制御装置を
備えることを特徴とする、高速デジタル・モデム。

【０２７１】２． a.状態マシンによって制御される第
１の装置、 b.前記第１の装置によってアドレス指定可能な第１のレ
ジスタの組、 c.状態マシンによって制御される第２の装置、 d.前記第２の装置によってアドレス指定可能な第２のレ
ジスタの組、 e.前記第１及び第２のレジスタの組に接続されたマイク
ロプロセッサ、 f.共用メモリ、 g.前記第１及び第２の装置に接続され、かつ前記共用メ
モリに接続されて、一度に１つの装置のみが前記メモリ
にアクセスできるよう動作可能なメモリ・アクセス調停
装置、及び h.前記マイクロプロセッサと、前記第１及び第２の装置
に接続されたレジスタ・ファイルを備えることを特徴と
する、並列処理システム。

【０２７２】３． 複数のプロセッサ及びメモリに接続
され、クロック・サイクル当たり１回のメモリ・アクセ
スを行う平均速度で、前記各プロセッサに対するメモリ
・アクセスを提供するよう動作可能なメモリ・アクセス
装置において、 a. i.前記メモリに対する次のアクセスのために、前記
複数のプロセッサのうち１つを選択するよう動作可能な
優先順位エンコーダ、 ii.それぞれが、前記プロセッサの１つに対応し、それ
ぞれが、前記対応するプロセッサがアクセスすべき前記
メモリ内のアドレスを含んでいる、複数のアドレス・レ
ジスタ、及び iii.それぞれが、前記優先順位エンコーダを前記アドレ
ス・レジスタの１つに接続する、複数の肯定応答ライン
を備え、 iv.前記優先順位エンコーダを前記選択されたプロセッ
サに対応する前記アドレス・レジスタに接続する前記肯
定応答ライン上で、肯定応答信号が前記優先順位エンコ
ーダによって送信される、第１のパイプライン・ステー
ジ、 b. 第１の複数のパイプライン・レジスタによって前記
第１のパイプライン・ステージに接続され、前記アドレ
ス・レジスタのアドレス内容が、前記第１の複数のパイ
プライン・レジスタにクロック・インされるようになっ
ている第２のパイプライン・ステージであって、前記第
２のパイプライン・ステージが、 i.それぞれが、前記プロセッサのうち１つに対応する、
複数の読み取りレジスタ、及び ii.前記各パイプライン・レジスタに接続され、前記選
択された装置に対応するアドレスを含む前記パイプライ
ン・レジスタの内容を選択するよう動作可能なマルチプ
レクサを備えることを特徴とする、前記第２のパイプラ
イン・ステージ。

【０２７３】c. 前記マルチプレクサに接続されたアド
レス・パイプライン・レジスタによって、前記第２のパ
イプライン・ステージに接続された第３のパイプライン
・ステージであって、前記第３のパイプライン・ステー
ジが、 i.前記アドレス・パイプライン・レジスタに接続され
て、複数のアドレスのそれぞれに内容を備えるメモリで
あって、前記アドレス・レジスタの内容が、前記メモリ
内のアクセスされるべきアドレスを提供する前記メモ
リ、及び ii.前記メモリに接続されたメモリ・バスを備え、 iii.前記メモリが、アクセスされるべき前記アドレスの
内容を前記メモリ・バス上に書き出すよう動作可能な、
前記第３のパイプライン・ステージを備える、前記メモ
リ・アクセス装置。

【０２７４】

【発明の効果】本発明によって、１つのケーブルによっ
て接続されたコンピュータ・ネットワーク上の高速な双
方向のビデオ、オーディオ、及びデータ通信を可能に
し、ネットワーク内のクライアント・ステーションが信
号変換システムと通信できるようにする予約システム、
及び幾つかの装置が共用メモリに対して並列アクセスを
行う、高速データ通信システムを提供し、更に、クロッ
ク・サイクル毎の１回のメモリ・アクセスの平均スルー
プットで、共用メモリに対する並列装置アクセスを実現
することができる。

【図面の簡単な説明】

【図１】ヘッド・エンドに配置された信号変換システム
(SCS)と加入者位置に配置されたクライアント・ステー
ションとの間におけるデータ通信を提供する、本発明に
従って適用される近隣のケーブルTVシステムを示す図で
ある。

【図２】本発明による信号変換システム(SCS)の概略図
である。

【図３】図１のケーブルTVシステムに従って用いられる
ケーブル・モデムの高レベル概略図である。

【図４】ケーブルTVのケーブルに関する周波数スペクト
ルの一部に関する振幅対周波数の一例を示すグラフであ
る。

【図５】ダウンストリーム・チャネル及びアップストリ
ーム・チャネルにおける典型的な動作を示す図である。

【図６】ダウンストリーム制御チャネルに関する共通フ
レーム・フォーマットのブロック図である。

【図７】制御チャネル上で送信されるダウンストリーム
肯定応答フレームのフォーマットに関するブロック図で
ある。

【図８】SCSからケーブル・モデムに送信されるダウン
ストリーム・ペイロード・データ・フレームのブロック
図である。

【図９】アップストリーム・チャネル・フレームに関す
る共通フォーマットのブロック図である。

【図１０】本発明のケーブル・モデムを更に詳細に示す
図の構成を示す図である。

【図１１】本発明のケーブル・モデムを更に詳細に示す
図である。

【図１２】本発明のケーブル・モデムを更に詳細に示す
図である。

【図１３】本発明のケーブル・モデムを更に詳細に示す
図である。

【図１４】バス調停、及び優先順位回路(BAPC)に装置を
接続するための一般的接続方式に関するブロック図であ
る。

【図１５】状態マシンに制御された装置とBAPCとの間に
おけるデータ送信の一例を示すタイミング図である。

【図１６】バス調停、及び優先順位回路(BAPC)の概略図
の構成を示す図である。

【図１７】バス調停、及び優先順位回路(BAPC)の概略図
である。

【図１８】バス調停、及び優先順位回路(BAPC)の概略図
である。

【図１９】装置のセクション、即ちACK信号を受信する
セクションに関する概略図であり、バースト・モードに
おける装置の動作を示す図である。

【図２０】図16ないし18のバス調停、及び優先順位回路
によって処理される典型的な１組のトランザクションを
示すタイミング図である。

【図２１】図10ないし13に示すケーブル・モデムの制御
回路に関する全ポインタのマスタ(MOAP)構造の高レベル
概略図である。

【図２２】RAMに記憶されている、データ・パケットの
一般フォーマットに関する概略図である。

【図２３】第１及び第２のカテゴリの状態マシンの一般
形式に関する「バブル図」である。

【図２４】本発明によるケーブル・モデムの制御回路に
おけるコンポーネント装置のアドレス・レジスタの一般
化されたデータ経路1601に関する概略図である。

【図２５】アップストリーム装置を制御する状態マシン
の「バブル図」である。

【図２６】アップストリーム装置を制御する状態マシン
の「バブル図」である。

【図２７】暗号装置を制御する状態マシンの「バブル
図」である。

【符号の説明】

100 ケーブルTVシステム 101 信号変換システム(SCS) 103 ヘッド・エンド 105 クライアント・ステーション 107 光ファイバ・ケーブル 109 ファイバ・ノード 111 同軸ケーブル 113 ケーブル・モデム 115 コンピュータ 117 ルータ 201 ルータ・インタフェイス 203 内部バス 205 送信器 207 受信器 209 CPU 211 ROM 213 RAM 217 I/O装置 301 制御回路 302 マイクロプロセッサ 303 チューナ 307 LANトランシーバ回路 309 RAM 801 フロントエンド・プリプロセッサ(FEP) 803 フロントエンド・シリアライザ 805 ダウンストリーム制御装置(DCD) 807 ダウンストリーム・ペイロード装置 809 アップストリーム装置(UD) 811 暗号装置(CD) 813 暗号チップ・インタフェイス 815 LAN-RAM装置(LTR) 817 LANインタフェイス(LANI) 819 RAM-LAN装置(RTL) 821 送信器バックエンド(TB) 823 送信器インタフェイス(TRI) 824 チューナ・インタフェイス 825 バス調停及び優先順位回路(BAPC) 829 マイクロプロセッサ・インタフェイス(MI) 831 読み取りバス 833 書き込みバス 1101 優先順位エンコーダ回路 1109、1117、1119、1123、1129 パイプライン・レジス
タ 1111 読み取りレジスタ 1113 装置選択回路 1115、1125 スイッチ 1121 マルチプレクサ 1127 RAMバス 1130 ゲート 1203 内部アドレス・レジスタ 1401 チェック・レジスタ 1410、1607 ベース・レジスタ 1413 オフセット・レジスタ 1603 １次ポインタ 1605 ２次ポインタ 1609 加算器／減算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】a.送信媒体に接続され、前記送信媒体の第
   １のチャネル上で第１の信号を受信するように同調され
   るチューナ、 b.前記チューナに接続され、前記第１の信号を第１と第
   ２のビット・ストリームに変換するよう動作可能なフロ
   ントエンド・プリプロセッサ、 c.前記チューナに接続されて、前記第１のビット・スト
   リームを受信し、前記第１のビット・ストリームを解析
   するよう動作可能で、タイミングを含む制御信号を出力
   するよう動作可能なダウンストリーム制御装置、 d.前記送信媒体に接続され、前記送信媒体の第２のチャ
   ネル上で第２の信号を送信するよう動作可能な送信器、
   及び e.前記送信器に接続され、かつ前記制御信号を受信する
   ために前記ダウンストリーム制御装置に接続されて、前
   記タイミングに基づき、前記送信器にデータ・パケット
   を送信させるよう動作するアップストリーム制御装置を
   備えることを特徴とする、高速デジタル・モデム。