JPH09172367A - Level shifter circuit - Google Patents
Level shifter circuitInfo
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- JPH09172367A JPH09172367A JP7332205A JP33220595A JPH09172367A JP H09172367 A JPH09172367 A JP H09172367A JP 7332205 A JP7332205 A JP 7332205A JP 33220595 A JP33220595 A JP 33220595A JP H09172367 A JPH09172367 A JP H09172367A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積装置に
おいて振幅レベルが相違する場合、信号を伝達するレベ
ルシフタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter circuit for transmitting a signal when amplitude levels differ in a semiconductor integrated device.
【０００２】[0002]
【従来の技術】従来のレベルシフタ回路の一例を図８に
て説明する。ＶＤＤは正極電源、ＶＳＳ１，ＶＳＳ２は
負極電源（但し、｜ＶＳＳ２｜≧｜ＶＳＳ１｜）を示
し、正極電源ＶＤＤをグランド電位としている。８０
１，８０３，８０５，８０８はＰ型ＭＯＳトランジスタ
（以下ＭＯＳ−Ｔｒと称す）を、８０２，８０４，８０
６，８０７，８０９，８１０はＮ型ＭＯＳ−Ｔｒを示
し、Ｎ型ＭＯＳ−Ｔｒ８０２，８０４は負極電源ＶＳＳ
１に、８０７、８１０は負極電源ＶＳＳ２に接続されて
いる。Ｐ型ＭＯＳ−Ｔｒ８０１とＮ型ＭＯＳ−Ｔｒ８０
２、及び、Ｐ型ＭＯＳ−Ｔｒ８０３とＮ型ＭＯＳ−Ｔｒ
８０４でインバータを構成している。2. Description of the Related Art An example of a conventional level shifter circuit will be described with reference to FIG. VDD is a positive power supply, VSS1 and VSS2 are negative power supplies (however, | VSS2 | ≧ | VSS1 |), and the positive power supply VDD is the ground potential. 80
1, 803, 805, and 808 are P-type MOS transistors (hereinafter referred to as MOS-Tr), 802, 804, and 80.
6, 807, 809, and 810 represent N-type MOS-Trs, and N-type MOS-Trs 802 and 804 are negative power supplies VSS.
1, 807 and 810 are connected to the negative power source VSS2. P-type MOS-Tr801 and N-type MOS-Tr80
2 and P-type MOS-Tr 803 and N-type MOS-Tr
The inverter is constituted by 804.
【０００３】Ｐ型ＭＯＳ−Ｔｒ８０１とＮ型ＭＯＳ−Ｔ
ｒ８０２のドレイン信号８１１は、Ｐ型ＭＯＳ−Ｔｒ８
０３とＮ型ＭＯＳ−Ｔｒ８０４のゲート及びＰ型ＭＯＳ
−Ｔｒ８０８とＮ型ＭＯＳ−Ｔｒ８０９のゲートに入力
され、信号８１１の反転信号８１２はＰ型ＭＯＳ−Ｔｒ
８０５とＮ型ＭＯＳ−Ｔｒ８０６のゲートに入力されて
いる。Ｐ型ＭＯＳ−Ｔｒ８０５とＮ型ＭＯＳ−Ｔｒ８０
６のドレイン信号８１３はＮ型ＭＯＳ−Ｔｒ８１０のゲ
ートに入力され、Ｐ型ＭＯＳ−Ｔｒ８０８とＮ型ＭＯＳ
−Ｔｒ８０９のドレイン信号８１４は該レベルシフタ回
路の出力信号となると同時にＮ型ＭＯＳ−Ｔｒ８０７の
ゲートに入力されている。P-type MOS-Tr 801 and N-type MOS-T
The drain signal 811 of the r802 is a P-type MOS-Tr8.
03 and N-type MOS-Tr 804 gate and P-type MOS
-Tr 808 and N-type MOS-Tr 809 have their gates input, and the inverted signal 812 of the signal 811 is a P-type MOS-Tr
805 and the gate of the N-type MOS-Tr 806. P-type MOS-Tr805 and N-type MOS-Tr80
The drain signal 813 of No. 6 is input to the gate of the N-type MOS-Tr 810, and the P-type MOS-Tr 808 and the N-type MOS-Tr
The drain signal 814 of the -Tr 809 becomes an output signal of the level shifter circuit and is simultaneously input to the gate of the N-type MOS-Tr 807.
【０００４】従って、Ｐ型ＭＯＳ−Ｔｒ８０５及びＮ型
ＭＯＳ−Ｔｒ８１０とＰ型ＭＯＳ−Ｔｒ８０８及びＮ型
ＭＯＳ−Ｔｒ８０７とが交互にオン・オフを繰り返し動
作し、正極電源ＶＤＤと負極電源ＶＳＳ１間を振幅する
信号８１１を、正極電源ＶＤＤと負極電源ＶＳＳ２間を
振幅する信号８１３、８１４に変換している。Therefore, the P-type MOS-Tr 805 and the N-type MOS-Tr 810 and the P-type MOS-Tr 808 and the N-type MOS-Tr 807 alternately turn on and off repeatedly, and an amplitude is generated between the positive power supply VDD and the negative power supply VSS1. Signal 811 is converted into signals 813 and 814 which oscillate between the positive power supply VDD and the negative power supply VSS2.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述の
従来技術の場合は以下に示す問題点があった。Ｔｒの動
作タイミングについて、図９に示したタイミングチャー
トを用いて説明する。図９では図８と同じ信号には同じ
番号を付けてある。However, the above-mentioned prior art has the following problems. The operation timing of the Tr will be described with reference to the timing chart shown in FIG. In FIG. 9, the same signals as in FIG. 8 are given the same numbers.
【０００６】ＶＤＤをグランド電位とした場合、Ｐ型Ｍ
ＯＳ−Ｔｒ８０５は、信号８１２の電圧レベルがスレシ
ョルド電圧（以下Ｖｔｈと称す）と負極電源ＶＳＳ１間
にある期間ａの時にオンし、Ｎ型ＭＯＳ−Ｔｒ８０７
は、信号８１４の電圧レベルがＶＳＳ２レベルよりＶｔ
ｈ高い電圧と正極電源ＶＤＤ間にある期間ｂの時にオン
する。この時、Ｎ型ＭＯＳ−Ｔｒ８０６は、サブストレ
ートが負極電源ＶＳＳ２に接続されているのに対し、ゲ
ートには正極電源ＶＤＤと負極電源ＶＳＳ１間を振幅す
る信号が入力される為、常にオンする事になる。これに
より、図９で示す期間ａと期間ｂが重なっている期間ｃ
には、Ｐ型ＭＯＳ−Ｔｒ８０５とＮ型ＭＯＳ−Ｔｒ８０
６、８０７は同時にオンしてしまうことになる。また、
同様にしてＰ型ＭＯＳ−Ｔｒ８０８とＮ型ＭＯＳ−Ｔｒ
８０９、８１０も同時にオンしてしまう期間ができる。
これにより、電源間に流れるショート電流が大きくな
り、さらには動作電流が大きくなってしまうといった課
題があった。When VDD is the ground potential, P-type M
The OS-Tr 805 is turned on when the voltage level of the signal 812 is between the threshold voltage (hereinafter referred to as Vth) and the negative power supply VSS1, and the N-type MOS-Tr 807 is turned on.
Indicates that the voltage level of the signal 814 is Vt higher than the VSS2 level.
It is turned on during the period b between the high voltage and the positive power source VDD. At this time, the substrate of the N-type MOS-Tr 806 is connected to the negative power source VSS2, while the signal that oscillates between the positive power source VDD and the negative power source VSS1 is input to the gate, so that it is always turned on. become. As a result, the period c in which the period a and the period b shown in FIG.
Includes a P-type MOS-Tr 805 and an N-type MOS-Tr 80.
6, 807 will be turned on at the same time. Also,
Similarly, P-type MOS-Tr 808 and N-type MOS-Tr
There is a period in which 809 and 810 are also turned on at the same time.
As a result, there is a problem that the short-circuit current flowing between the power supplies becomes large and the operating current becomes large.
【０００７】また、次に示すような課題もあった。There are also the following problems.
【０００８】信号８１４は、信号８１１がローレベルに
なったタイミングでＰ型ＭＯＳ−Ｔｒ８０８がオンし、
ハイレベルになる。次に、信号８１２がローレベルにな
ってＰ型ＭＯＳ−Ｔｒ８０５がオンし、Ｐ型ＭＯＳ−Ｔ
ｒ８０５のドレイン信号がゲートに入力されているＮ型
ＮＯＳ−Ｔｒ８１０がオンしてから、信号８１４はロー
レベルになる。つまり、信号８１４がローレベルに切り
替わるタイミングは信号８１１がハイレベルになるタイ
ミングより遅れることとなる。しかし、次に信号８１４
は信号８１１がローレベルになるタイミングでハイレベ
ルになる。The signal 814 turns on the P-type MOS-Tr 808 at the timing when the signal 811 becomes low level,
High level. Next, the signal 812 becomes low level, the P-type MOS-Tr 805 turns on, and the P-type MOS-T
The signal 814 goes low after the N-type NOS-Tr 810, to which the drain signal of r805 is input to the gate, turns on. That is, the timing when the signal 814 switches to the low level is delayed from the timing when the signal 811 switches to the high level. However, the signal 814
Goes high when the signal 811 goes low.
【０００９】この結果信号８１４はハイレベルの期間が
ローレベルの期間より短くなり、入力信号８１１に対し
てデューティーが悪くなってしまうといった課題があっ
た。As a result, the signal 814 has a problem that the high level period becomes shorter than the low level period, and the duty becomes worse with respect to the input signal 811.
【００１０】このデューティーの変化は信号８１１の周
期が短いほど遅延の影響となって現れる。This change in duty appears as a delay effect as the cycle of the signal 811 becomes shorter.
【００１１】[0011]
【課題を解決するための手段】請求項１記載の発明は、
２段のインバータで構成されるレベルシフタ回路におい
て、２段目のインバータの入力信号はコンデンサとバイ
アス手段によってＤＣレベルが変換されることを特徴と
する。According to the first aspect of the present invention,
In the level shifter circuit including the two-stage inverter, the DC level of the input signal of the second-stage inverter is converted by the capacitor and the bias means.
【００１２】請求項２記載の発明は、前記第２のインバ
ータを構成する第１の導電型のＭＯＳトランジスタと第
２の導電型のＭＯＳトランジスタの両方あるいはどちら
か一方のゲートと第１のインバータのドレイン間にコン
デンサが直列に接続され、前記各ＭＯＳトランジスタの
ゲートはプルアップトランジスタあるいはプルダウント
ランジスタによってバイアスされることを特徴とする。According to a second aspect of the present invention, the gate of either or both of the first conductivity type MOS transistor and the second conductivity type MOS transistor forming the second inverter and the gate of the first inverter are formed. A capacitor is connected in series between the drains, and the gate of each MOS transistor is biased by a pull-up transistor or a pull-down transistor.
【００１３】請求項３記載の発明は、前記第２のインバ
ータを構成する第１の導電型のＭＯＳトランジスタと第
２の導電型のＭＯＳトランジスタの両方あるいはどちら
か一方のゲートと第１のインバータのドレイン間にコン
デンサが直列に接続され、前記各ＭＯＳトランジスタの
ゲートは抵抗あるいは抵抗とダイオードによってバイア
スされることを特徴とする。According to a third aspect of the present invention, both or one of the gates of the first conductivity type MOS transistor and the second conductivity type MOS transistor forming the second inverter and the gate of the first inverter are formed. A capacitor is connected in series between the drains, and the gate of each MOS transistor is biased by a resistor or a resistor and a diode.
【００１４】[0014]
【発明の実施の形態】以下、図１を用いて本発明の一実
施例を説明する。図１は、本発明の一実施例を示すレベ
ルシフタ回路の回路図である。ＶＤＤは正極電源、ＶＳ
Ｓ１及びＶＳＳ２は負極電源（但し、｜ＶＳＳ２｜≧｜
ＶＳＳ１｜）であり、ＶＤＤをグランド電位としてい
る。１０１，１０３、１０５はＰ型ＭＯＳ−Ｔｒであ
り、正極電源ＶＤＤに接続されている。１０２，１０
４、１０６はＮ型ＭＯＳ−Ｔｒであり、Ｎ型ＭＯＳ−Ｔ
ｒ１０２は負極電源ＶＳＳ１に、Ｎ型ＭＯＳ−Ｔｒ１０
４と１０６は負極電源ＶＳＳ２に接続されている。Ｐ型
ＭＯＳ−Ｔｒ１０１とＮ型ＭＯＳ−Ｔｒ１０２で第１の
インバータを構成し、Ｐ型ＭＯＳ−Ｔｒ１０３とＮ型Ｍ
ＯＳ−Ｔｒ１０４で第２のインバータを構成している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a circuit diagram of a level shifter circuit showing an embodiment of the present invention. VDD is the positive power supply, VS
S1 and VSS2 are negative power supplies (however, | VSS2 | ≧ |
VSS1 |), and VDD is the ground potential. Reference numerals 101, 103 and 105 denote P-type MOS-Trs, which are connected to the positive power source VDD. 102,10
Reference numerals 4 and 106 are N-type MOS-Tr, and N-type MOS-T.
r102 is an N-type MOS-Tr10 for the negative power source VSS1.
4 and 106 are connected to the negative power source VSS2. The P-type MOS-Tr 101 and the N-type MOS-Tr 102 form a first inverter, and the P-type MOS-Tr 103 and the N-type M
The OS-Tr 104 constitutes a second inverter.
【００１５】第２のインバータを構成するＰ型ＭＯＳ−
Ｔｒ１０３のゲートと第１のインバータのドレイン間に
コンデンサ１０７が直列に接続され、Ｐ型ＭＯＳ−Ｔｒ
１０３のゲートにはＰ型ＭＯＳ−Ｔｒ１０５のドレイン
が接続されている。Ｐ型ＭＯＳ−Ｔｒ１０５のゲートは
負極電源ＶＳＳ２に接続されプルアップＴｒを構成して
おり、バイアス手段となる。また、Ｎ型ＭＯＳ−Ｔｒ１
０４のゲートと第１のインバータのドレイン間にはコン
デンサ１０８が直列に接続され、Ｎ型ＭＯＳ−Ｔｒ１０
４のゲートにはＮ型ＭＯＳ−Ｔｒ１０６のドレインが接
続されている。Ｎ型ＭＯＳ−Ｔｒ１０６のゲートは正極
電源ＶＤＤに接続され、プルダウンＴｒを構成してお
り、バイアス手段となる。ここでＰ型ＭＯＳ−Ｔｒ１０
５とＮ型ＭＯＳ−Ｔｒ１０６とコンデンサ１０７，１０
８は、Ｐ型ＭＯＳ−Ｔｒ１０５とコンデンサ１０７で構
成されるＣＲ回路の時定数及びＮ型ＭＯＳ−Ｔｒ１０６
とコンデンサ１０８で構成されるＣＲ回路の時定数が、
入力信号１０９の周期より十分大きくなるよう、コンデ
ンサ１０７，１０８の容量値と、Ｐ型ＭＯＳ−Ｔｒ１０
５とＮ型ＭＯＳ−Ｔｒ１０６のオン抵抗の値を設定す
る。P-type MOS-constitutes the second inverter
A capacitor 107 is connected in series between the gate of Tr103 and the drain of the first inverter, and a P-type MOS-Tr
The drain of the P-type MOS-Tr 105 is connected to the gate of 103. The gate of the P-type MOS-Tr 105 is connected to the negative power source VSS2, constitutes a pull-up Tr, and serves as a bias means. In addition, N-type MOS-Tr1
A capacitor 108 is connected in series between the gate of 04 and the drain of the first inverter, and an N-type MOS-Tr10 is connected.
The drain of the N-type MOS-Tr 106 is connected to the gate of No. 4. The gate of the N-type MOS-Tr 106 is connected to the positive power source VDD, constitutes a pull-down Tr, and serves as a bias means. Here, P-type MOS-Tr10
5, N-type MOS-Tr 106, capacitors 107, 10
Reference numeral 8 denotes the time constant of the CR circuit composed of the P-type MOS-Tr 105 and the capacitor 107, and the N-type MOS-Tr 106.
The time constant of the CR circuit composed of
The capacitance values of the capacitors 107 and 108 and the P-type MOS-Tr 10 are set so as to be sufficiently larger than the cycle of the input signal 109.
5 and the ON resistance value of the N-type MOS-Tr 106 are set.
【００１６】正極電源ＶＤＤと負極電源ＶＳＳ１間を振
幅する入力信号１０９は、Ｐ型ＭＯＳ−Ｔｒ１０１とＮ
型ＭＯＳ−Ｔｒ１０２によって反転された信号１１０と
なる。信号１１０はコンデンサ１０７によりＤＣカット
され、Ｐ型ＭＯＳ−Ｔｒ１０５によりバイアスされた信
号１１１となって、Ｐ型ＭＯＳ−Ｔｒ１０３のゲートに
入力される。また、同時に信号１１０はコンデンサ１０
８によりＤＣカットされ、Ｎ型ＭＯＳ−Ｔｒ１０６によ
りバイアスされた信号１１２となって、Ｎ型ＭＯＳ−Ｔ
ｒ１０４のゲートに入力される。信号１１１と信号１１
２はＰ型ＭＯＳ−Ｔｒ１０３とＮ型ＭＯＳ−Ｔｒ１０４
によって反転され、正極電源ＶＤＤと負極電源ＶＳＳ２
間を振幅する信号１１３となって出力される。The input signal 109 that oscillates between the positive power source VDD and the negative power source VSS1 is the P-type MOS-Tr 101 and the N-type.
The signal 110 is inverted by the type MOS-Tr 102. The signal 110 is DC-cut by the capacitor 107, becomes a signal 111 biased by the P-type MOS-Tr 105, and is input to the gate of the P-type MOS-Tr 103. At the same time, the signal 110 is the capacitor 10
DC cut by 8 and becomes a signal 112 which is biased by the N-type MOS-Tr 106, and becomes an N-type MOS-T.
It is input to the gate of r104. Signal 111 and signal 11
2 is a P-type MOS-Tr 103 and an N-type MOS-Tr 104
Inverted by the positive power supply VDD and the negative power supply VSS2
It is output as a signal 113 that oscillates between.
【００１７】次に、図２のタイミング・チャート図を用
いて具体的に説明する。図２では図１と同じ信号には同
じ番号をつけてある。図２では具体的に、正極電源ＶＤ
Ｄを０Ｖ、負極電源ＶＳＳ１を−１．５Ｖ、負極電源Ｖ
ＳＳ２を−５．０Ｖとして説明する。Next, a specific description will be given with reference to the timing chart of FIG. In FIG. 2, the same signals as in FIG. 1 are given the same numbers. In FIG. 2, specifically, the positive power source VD
D is 0V, negative power supply VSS1 is -1.5V, negative power supply V
It is assumed that SS2 is -5.0V.
【００１８】信号１０９及び信号１１０は、０Ｖと−
１．５Ｖ間を振幅する信号であり、信号１１０は信号１
０９の反転信号となる。信号１１０は、コンデンサ１０
７によりＤＣカットされた後、Ｐ型ＭＯＳ−Ｔｒ１０５
によりプルアップされるが、信号１１１は実際には、Ｐ
型ＭＯＳ−Ｔｒ１０５のドレインを形成するＰ型拡散領
域と正極電源ＶＤＤに接続されたＮ型ウェル領域とで形
成された寄生ダイオードの順方向のクランプ電圧分０．
６Ｖまでしか上がらない為、＋０．６Ｖから−０．９Ｖ
間を振幅する信号となる。一方、信号１１２も同様にし
て、コンデンサ１０８によりＤＣカットされた後に、Ｎ
型ＭＯＳ−Ｔｒ１０６によってプルダウンされるが、こ
の場合も、Ｐ型ＭＯＳ−Ｔｒ１０５同様にＮ型ＭＯＳ−
Ｔｒ１０６のドレイン部と負極電源ＶＳＳ２間に寄生ダ
イオードが形成される為、信号１１２も実際には−５．
６Ｖから−４．１Ｖ間を振幅する信号となる。The signals 109 and 110 are 0 V and-
Signal 110 is a signal that oscillates between 1.5V, and signal 110 is signal 1
It becomes the inversion signal of 09. The signal 110 is the capacitor 10
After the DC cut by 7, the P-type MOS-Tr105
Signal 111 is actually pulled up by P
Of the parasitic diode formed by the P-type diffusion region forming the drain of the MOS-Tr 105 and the N-type well region connected to the positive power source VDD in the forward direction.
Since it can only rise to 6V, it is + 0.6V to -0.9V
It becomes a signal that oscillates between. On the other hand, similarly, the signal 112 is also DC-cut by the capacitor 108, and then N
The pull-down is performed by the type MOS-Tr 106, but in this case as well, like the P-type MOS-Tr 105, the N-type MOS-Tr.
Since a parasitic diode is formed between the drain portion of the Tr 106 and the negative power source VSS2, the signal 112 is actually -5.
The signal has an amplitude between 6V and -4.1V.
【００１９】ここで、Ｐ型ＭＯＳ−Ｔｒ１０３及びＮ型
ＭＯＳ−Ｔｒ１０４がオンするタイミングを考える。Ｐ
型ＭＯＳ−Ｔｒ１０３は、信号１１１の電圧レベルが正
極電源ＶＤＤよりＶｔｈ分低い−０．７Ｖから−０．９
Ｖの期間ａでオンする。また、Ｎ型ＭＯＳ−Ｔｒ１０４
は、信号１１２の電圧レベルが負極電源ＶＳＳ２よりＶ
ｔｈ分高い−４．３Ｖから−４．１Ｖの期間ｂでオンす
る。これにより、Ｐ型ＭＯＳ−Ｔｒ１０３及びＮ型ＭＯ
Ｓ−Ｔｒ１０４が同時にオンする期間が生じないので、
電源間に流れるショート電流を少なくし、動作電流を減
少させることができる。Now, consider the timing when the P-type MOS-Tr 103 and the N-type MOS-Tr 104 are turned on. P
In the MOS-Tr 103, the voltage level of the signal 111 is lower than the positive power source VDD by Vth by -0.7 V to -0.9.
It turns on in the period a of V. In addition, N-type MOS-Tr104
Indicates that the voltage level of the signal 112 is V from the negative power supply VSS2.
It is turned on in a period b from -4.3V to -4.1V, which is higher by th. Thereby, the P-type MOS-Tr 103 and the N-type MO
Since there is no period in which the S-Tr 104 is turned on at the same time,
It is possible to reduce the operating current by reducing the short-circuit current flowing between the power supplies.
【００２０】また、コンデンサ１０７とコンデンサ１０
８それぞれの容量値により、Ｐ型ＭＯＳ−Ｔｒ１０３の
ゲート信号１１１とＮ型ＭＯＳ−Ｔｒ１０４のゲート信
号１１２の位相差を生じさせないことは容易であり、こ
れにより、該レベルシフタ回路の出力信号１１３の立ち
上がり時間及び立ち下がり時間を等しくすることがで
き、デューティを変えることなく信号を伝達することが
できる。Further, the capacitors 107 and 10
8 It is easy to prevent the phase difference between the gate signal 111 of the P-type MOS-Tr 103 and the gate signal 112 of the N-type MOS-Tr 104 from occurring due to the respective capacitance values, and thus the output signal 113 of the level shifter circuit rises. The time and the fall time can be made equal, and the signal can be transmitted without changing the duty.
【００２１】以上図１及び図２では、正極電源ＶＤＤは
一定で、負極電源ＶＳＳがＶＳＳ１からＶＳＳ２に変化
する場合を説明したが、負極電源ＶＳＳは一定で、正極
電源ＶＤＤがＶＤＤ１からＶＤＤ２（但し、｜ＶＤＤ２
｜≧｜ＶＤＤ１｜）に変化する場合、また、正極電源Ｖ
ＤＤがＶＤＤ１からＶＤＤ２に変化し、負極電源ＶＳＳ
がＶＳＳ１からＶＳＳ２に変化する場合においても同様
の効果が得られる。1 and 2, the positive power supply VDD is constant and the negative power supply VSS is changed from VSS1 to VSS2. However, the negative power supply VSS is constant and the positive power supply VDD is VDD1 to VDD2 (however, , | VDD2
| ≧ | VDD1 |), the positive power source V
DD changes from VDD1 to VDD2, negative power supply VSS
The same effect can be obtained even when changes from VSS1 to VSS2.
【００２２】次に図３を用いて他の実施例を説明する。Next, another embodiment will be described with reference to FIG.
【００２３】図３は、本発明の一実施例を示すレベルシ
フタ回路の回路図である。ＶＤＤは正極電源、ＶＳＳ１
及びＶＳＳ２は負極電源（但し、｜ＶＳＳ２｜≧｜ＶＳ
Ｓ１｜）であり、ＶＤＤをグランド電位としている。図
１の場合同様、Ｐ型ＭＯＳ−Ｔｒ３０１とＮ型ＭＯＳ−
Ｔｒ３０２で第１のインバータを構成し、Ｐ型ＭＯＳ−
Ｔｒ３０３とＮ型ＭＯＳ−Ｔｒ３０４で第２のインバー
タを構成している。FIG. 3 is a circuit diagram of a level shifter circuit showing an embodiment of the present invention. VDD is the positive power supply, VSS1
And VSS2 are negative power supplies (however, | VSS2 | ≧ | VS
S1 |), and VDD is the ground potential. As in the case of FIG. 1, a P-type MOS-Tr 301 and an N-type MOS-
Tr302 constitutes the first inverter, and P-type MOS-
The Tr 303 and the N-type MOS-Tr 304 form a second inverter.
【００２４】本実施例では第２のインバータを構成する
Ｎ型ＭＯＳ−Ｔｒ３０４のゲートと第１のインバータの
ドレイン間のみにコンデンサ３０６が直列に接続され、
Ｐ型ＭＯＳ−Ｔｒ３０３のゲートは第１のインバータの
ドレインに接続されている。Ｎ型ＭＯＳ−Ｔｒ３０４の
ゲートにはＮ型ＭＯＳ−Ｔｒ３０５のドレインが接続さ
れ、Ｎ型ＭＯＳ−Ｔｒ３０５のゲートはＶＤＤレベルに
接続され、プルダウンＴｒを構成している。In the present embodiment, the capacitor 306 is connected in series only between the gate of the N-type MOS-Tr 304 constituting the second inverter and the drain of the first inverter,
The gate of the P-type MOS-Tr 303 is connected to the drain of the first inverter. The drain of the N-type MOS-Tr 305 is connected to the gate of the N-type MOS-Tr 304, and the gate of the N-type MOS-Tr 305 is connected to the VDD level to form a pull-down Tr.
【００２５】正極電源ＶＤＤと負極電源ＶＳＳ１間を振
幅する信号３０７はＰ型ＭＯＳ−Ｔｒ３０３のゲートに
入力されるのと同時に、コンデンサ３０６によりＤＣカ
ットされ、プルダウンＴｒ３０５によりバイアスされた
信号３０８となって、Ｎ型ＭＯＳ−Ｔｒ３０４のゲート
に入力される。信号３０７と信号３０８は、Ｐ型ＭＯＳ
−Ｔｒ３０３とＮ型ＭＯＳ−Ｔｒ３０４によって反転さ
れ、正極電源ＶＤＤと負極電源ＶＳＳ２間を振幅する信
号３０９となって出力される。次に具体的な動作につい
て、図４のタイミング・チャート図を用いて説明する。
図４では図３と同じ信号には同じ番号をつけてある。図
４でも図２同様、正極電源ＶＤＤを０Ｖ、負極電源ＶＳ
Ｓ１を−１．５Ｖ、負極電源ＶＳＳ２を−５．０Ｖとし
て説明する。０Ｖと−１．５Ｖ間を振幅する信号３０７
は、コンデンサ３０６によりＤＣカットされた後、Ｎ型
ＭＯＳ−Ｔｒ３０５によりプルダウンされるが、この場
合も、図１で示した実施例同様Ｎ型ＭＯＳ−Ｔｒ３０５
はダイオードを形成する為、信号３０８は実際には−
５．６Ｖから−４．１Ｖ間を振幅する信号となる。ここ
で、Ｐ型ＭＯＳ−Ｔｒ３０３及びＮ型ＭＯＳ−Ｔｒ３０
４がオンするタイミングを考えると、Ｐ型ＭＯＳ−Ｔｒ
３０３は、信号３０７の電圧レベルが正極電源ＶＤＤよ
りＶｔｈ分低い−０．７Ｖから−１．５Ｖの期間ａでオ
ンし、Ｎ型ＭＯＳ−Ｔｒ３０４は、信号３０８の電圧レ
ベルが負極電源ＶＳＳ２よりＶｔｈ分高い−４．３Ｖか
ら−４．１Ｖの期間ｂでオンする。このように、本実施
例においてもＰ型ＭＯＳ−Ｔｒ３０３及びＮ型ＭＯＳ−
Ｔｒ３０４が同時にオンする期間は生じないので、図２
の実施例同様、電源間に流れるショート電流を少なく
し、動作電流を減少させる効果が得られる。A signal 307 that oscillates between the positive power supply VDD and the negative power supply VSS1 is input to the gate of the P-type MOS-Tr 303, and at the same time, it is DC cut by the capacitor 306 and becomes a signal 308 biased by the pull-down Tr 305. , N-type MOS-Tr 304. Signal 307 and signal 308 are P-type MOS
The signal is inverted by the −Tr 303 and the N-type MOS-Tr 304, and is output as a signal 309 that swings between the positive power supply VDD and the negative power supply VSS2. Next, a specific operation will be described with reference to the timing chart of FIG.
In FIG. 4, the same signals as in FIG. 3 are given the same numbers. In FIG. 4, as in FIG. 2, the positive power supply VDD is 0 V and the negative power supply VS is
In the description, S1 is -1.5V and the negative power supply VSS2 is -5.0V. Signal 307 that swings between 0V and -1.5V
Is DC-cut by the capacitor 306 and then pulled down by the N-type MOS-Tr 305. In this case as well, the N-type MOS-Tr 305 is similar to the embodiment shown in FIG.
Form a diode, the signal 308 is actually
The signal has an amplitude between 5.6V and -4.1V. Here, the P-type MOS-Tr 303 and the N-type MOS-Tr 30
Considering the timing when 4 turns on, the P-type MOS-Tr
The 303 turns on during a period a of -0.7V to -1.5V in which the voltage level of the signal 307 is lower than the positive power source VDD by Vth, and the N-type MOS-Tr 304 causes the voltage level of the signal 308 to be higher than the negative power source VSS2 by Vth. It turns on in the period b from -4.3V to -4.1V, which is slightly higher. Thus, also in this embodiment, the P-type MOS-Tr 303 and the N-type MOS-
Since there is no period in which Tr304 turns on at the same time,
Similar to the embodiment, the effect of reducing the operating current by reducing the short-circuit current flowing between the power supplies can be obtained.
【００２６】以上図３及び図４では、第２のインバータ
を構成するＮ型ＭＯＳ−Ｔｒのゲート信号のみがコンデ
ンサとプルダウンＴｒによってＤＣレベル変換されてい
る場合を説明したが、第２のインバータを構成するＰ型
ＭＯＳ−Ｔｒのゲート信号のみの場合もコンデンサとプ
ルアップＴｒによってＤＣレベル変換することは可能で
あり、この場合においても、第２のインバータを構成す
るＰ型ＭＯＳ−Ｔｒ及びＮ型ＭＯＳ−Ｔｒが同時にオン
する期間は生じないので、図３及び図４で説明した場合
と同様の効果が得られる。3 and 4, the case where only the gate signal of the N-type MOS-Tr forming the second inverter is DC level converted by the capacitor and the pull-down Tr has been described. Even in the case of only the gate signal of the P-type MOS-Tr constituting the DC level conversion can be performed by the capacitor and the pull-up Tr. In this case as well, the P-type MOS-Tr and the N-type constituting the second inverter Since the MOS-Tr is not turned on at the same time, the same effect as that described with reference to FIGS. 3 and 4 can be obtained.
【００２７】次に図５を用いて請求項３記載の発明を説
明する。Next, the invention according to claim 3 will be described with reference to FIG.
【００２８】図５は、本発明の一実施例を示すレベルシ
フタ回路の回路図である。図５が図１と異なる点は、図
１ではバイアス手段にプルアップＴｒ及びプルダウンＴ
ｒを用いているのに対して、図５では抵抗を用いている
点である。FIG. 5 is a circuit diagram of a level shifter circuit showing an embodiment of the present invention. 5 is different from FIG. 1 in that in FIG. 1, the bias means has a pull-up Tr and a pull-down T.
In contrast to using r, in FIG. 5, a resistor is used.
【００２９】第２のインバータを構成するＰ型ＭＯＳ−
Ｔｒ５０１のゲートと第１のインバータのドレイン間に
コンデンサ５０３が直列に接続され、Ｐ型ＭＯＳ−Ｔｒ
５０１のゲートと正極電源ＶＤＤ間に抵抗５０５が接続
されている。また、Ｎ型ＭＯＳ−Ｔｒ５０２のゲートと
第１のインバータのドレイン間にコンデンサ５０４が直
列に接続され、Ｎ型ＭＯＳ−Ｔｒ５０２のゲートと負極
電源ＶＳＳ２間に抵抗５０６が接続されている。P-type MOS-constituting the second inverter
A capacitor 503 is connected in series between the gate of the Tr 501 and the drain of the first inverter, and a P-type MOS-Tr
A resistor 505 is connected between the gate of 501 and the positive power source VDD. A capacitor 504 is connected in series between the gate of the N-type MOS-Tr 502 and the drain of the first inverter, and a resistor 506 is connected between the gate of the N-type MOS-Tr 502 and the negative power supply VSS2.
【００３０】正極電源ＶＤＤと負極電源ＶＳＳ１間を振
幅する信号５０７は、コンデンサ５０３によりＤＣカッ
トされた後、抵抗５０５によりバイアスされた信号５０
８となって、Ｐ型ＭＯＳ−Ｔｒ５０１のゲートに入力さ
れる。また、同時に信号５０７はコンデンサ５０４によ
りＤＣカットされた後、抵抗５０６によりバイアスされ
た信号５０９となって、Ｎ型ＭＯＳ−Ｔｒ５０２のゲー
トに入力される。次に、図６のタイミング・チャート図
を用いて具体的に説明する。図６では図５と同じ信号に
は同じ番号をつけてある。図６でも図２同様、正極電源
ＶＤＤを０Ｖ、負極電源ＶＳＳ１を−１．５Ｖ、負極電
源ＶＳＳ２を−５．０Ｖとして説明する。０Ｖと−１．
５Ｖ間を振幅する信号５０７は、容量５０３によりＤＣ
カットされた後、抵抗５０５により０Ｖにバイアスさ
れ、＋０．７５Ｖから−０．７５Ｖ間の振幅する信号と
なる。一方、信号５０９も同様にして、コンデンサ５０
４によりＤＣカットされた後に、抵抗５０６によって−
５．０Ｖにバイアスされ、−５．７５Ｖから−４．２５
Ｖ間を振幅する信号となる。ここで、Ｐ型ＭＯＳ−Ｔｒ
５０１及びＮ型ＭＯＳ−Ｔｒ５０２がオンするタイミン
グを考える。Ｐ型ＭＯＳ−Ｔｒ５０１は、信号５０８の
電圧レベルが正極電源ＶＤＤよりＴｒのしきい値０．７
Ｖ分低い−０．７Ｖから−０．７５Ｖの期間ａでオンす
る。また、Ｎ型ＭＯＳ−Ｔｒ５０２は、信号５０９の電
圧レベルが負極電源ＶＳＳ２よりＶｔｈ分高い−４．３
Ｖから−４．２５Ｖの期間ｂでオンする。このように本
実施例においてもＰ型ＭＯＳ−Ｔｒ５０１及びＮ型ＭＯ
Ｓ−Ｔｒ５０２が同時にオンする期間が生じないので、
図１の実施例同様、電源間に流れるショート電流を少な
くし、動作電流を減少させる効果が得られる。A signal 507 that oscillates between the positive power supply VDD and the negative power supply VSS1 is DC-cut by the capacitor 503 and then biased by the resistor 505.
8 is input to the gate of the P-type MOS-Tr 501. At the same time, the signal 507 is DC-cut by the capacitor 504, and then becomes a signal 509 biased by the resistor 506, which is input to the gate of the N-type MOS-Tr 502. Next, a specific description will be given with reference to the timing chart of FIG. In FIG. 6, the same signals as in FIG. 5 are given the same numbers. In FIG. 6, as in FIG. 2, the positive power supply VDD is 0V, the negative power supply VSS1 is −1.5V, and the negative power supply VSS2 is −5.0V. 0V and -1.
The signal 507 that oscillates between 5V is DC by the capacitor 503.
After being cut, it is biased to 0V by the resistor 505 and becomes a signal having an amplitude between + 0.75V and −0.75V. On the other hand, the signal 509 is similarly processed by the capacitor 50.
After being DC cut by 4, the resistance 506 causes −
Biased to 5.0V, -5.75V to -4.25
The signal swings between V. Here, P-type MOS-Tr
Consider the timing when the 501 and the N-type MOS-Tr 502 turn on. In the P-type MOS-Tr 501, the voltage level of the signal 508 is 0.7, which is the threshold value of Tr from the positive power source VDD.
It turns on in the period a from -0.7V to -0.75V, which is lower by V. In the N-type MOS-Tr 502, the voltage level of the signal 509 is higher than the negative power supply VSS2 by Vth by −4.3.
It turns on in the period b from V to -4.25V. As described above, also in this embodiment, the P-type MOS-Tr 501 and the N-type MO are provided.
Since there is no period in which the S-Tr502 turns on at the same time,
Similar to the embodiment of FIG. 1, the effect of reducing the short-circuit current flowing between the power supplies and the operating current can be obtained.
【００３１】また、この場合も図１の実施例同様、出力
信号５１０の立ち上がり時間及び立ち下がり時間を等し
くし、デューティを変えることなく信号を伝達すること
ができる。Also in this case, as in the embodiment of FIG. 1, the rising time and the falling time of the output signal 510 can be made equal and the signal can be transmitted without changing the duty.
【００３２】以上図５及び図６では、第２のインバータ
を構成するＰ型ＭＯＳ−ＴｒとＮ型ＭＯＳ−Ｔｒの両方
のゲートに抵抗が接続されている場合を説明したが、第
２のインバータを構成するＰ型ＭＯＳ−Ｔｒのゲートの
みに抵抗が接続されている場合、あるいは第２のインバ
ータを構成するＮ型ＭＯＳ−Ｔｒのゲートのみに抵抗が
接続されている場合のどちらにおいても、図５及び図６
の例同様電源間に流れるショート電流を少なくし、動作
電流を減少させることができる。次に図７を用いて他の
実施例を説明する。Although the case where the resistors are connected to the gates of both the P-type MOS-Tr and the N-type MOS-Tr constituting the second inverter has been described with reference to FIGS. 5 and 6, the second inverter is described. In the case where the resistor is connected only to the gate of the P-type MOS-Tr forming the second inverter, or the resistor is connected only to the gate of the N-type MOS-Tr forming the second inverter, 5 and FIG.
Similarly to the above example, the short-circuit current flowing between the power supplies can be reduced and the operating current can be reduced. Next, another embodiment will be described with reference to FIG.
【００３３】図７は、本発明の一実施例を示すレベルシ
フタ回路の回路図である。図７が図５と異なる点は、図
５ではバイアス手段に抵抗を用いているのに対して、図
７では抵抗とダイオードを用いている点である。FIG. 7 is a circuit diagram of a level shifter circuit showing an embodiment of the present invention. 7 is different from FIG. 5 in that while a resistor is used as the bias means in FIG. 5, a resistor and a diode are used in FIG.
【００３４】第２のインバータを構成するＰ型ＭＯＳ−
Ｔｒ７０１のゲートと第１のインバータのドレイン間に
コンデンサ７０３が直列に接続され、Ｐ型ＭＯＳ−Ｔｒ
７０１のゲートと正極電源ＶＤＤ間にカソードを電源に
向けたダイオード７０７と抵抗７０５が並列に接続され
ている。また、Ｎ型ＭＯＳ−Ｔｒ７０２のゲートと第１
のインバータのドレイン間にはコンデンサ７０４が接続
され、Ｎ型ＭＯＳ−Ｔｒ７０２のゲートと負極電源ＶＳ
Ｓ２間にはカソードをゲートに向けたダイオード７０８
と抵抗７０６が接続されている。P-type MOS--constituting the second inverter
A capacitor 703 is connected in series between the gate of the Tr 701 and the drain of the first inverter, and a P-type MOS-Tr
A diode 707 having a cathode directed to the power supply and a resistor 705 are connected in parallel between the gate of 701 and the positive power supply VDD. The gate of the N-type MOS-Tr 702 and the first
A capacitor 704 is connected between the drains of the inverters of the N-type MOS-Tr 702 and the negative power source VS.
A diode 708 with the cathode facing the gate between S2
And a resistor 706 are connected.
【００３５】正極電源ＶＤＤと負極電源ＶＳＳ１間を振
幅する信号７０９は、コンデンサ７０３によりＤＣカッ
トされ、抵抗７０５とダイオード７０７によりバイアス
された信号７１０となって、Ｐ型ＭＯＳ−Ｔｒ７０１の
ゲートに入力される。また、同時に信号７０９はコンデ
ンサ７０４によりＤＣカットされ、抵抗７０６と順方向
７０８によりバイアスされた信号７１１となって、Ｎ型
ＭＯＳ−Ｔｒ７０２のゲートに入力される。本実施例の
抵抗とダイオードは、図１で示したプルアップＴｒ及び
プルダウンＴｒと同じ働きをしているので、具体的な動
作は図２に示したタイミングチャート図と同じになり、
図１の実施例同様の効果が得られる。The signal 709 that oscillates between the positive power supply VDD and the negative power supply VSS1 is DC cut by the capacitor 703, becomes a signal 710 biased by the resistor 705 and the diode 707, and is input to the gate of the P-type MOS-Tr 701. It At the same time, the signal 709 is DC-cut by the capacitor 704, becomes a signal 711 biased by the resistor 706 and the forward direction 708, and is input to the gate of the N-type MOS-Tr 702. Since the resistor and the diode of this embodiment have the same functions as the pull-up Tr and the pull-down Tr shown in FIG. 1, the specific operation is the same as the timing chart shown in FIG.
The same effect as the embodiment of FIG. 1 can be obtained.
【００３６】以上図７では、第２のインバータを構成す
るＰ型ＭＯＳ−ＴｒとＮ型ＭＯＳ−Ｔｒの両方のゲート
に抵抗とダイオードが並列に接続されている場合を説明
したが、第２のインバータを構成するＰ型ＭＯＳ−Ｔｒ
のゲートのみに抵抗とダイオードが接続されている場
合、あるいは第２のインバータを構成するＮ型ＭＯＳ−
Ｔｒのゲートのみに抵抗とダイオードが接続されている
場合のどちらにおいても、図３に示した実施例同様電源
間に流れるショート電流を少なくし、動作電流を減少さ
せる効果が得られる。As described above, in FIG. 7, the case where the resistor and the diode are connected in parallel to the gates of both the P-type MOS-Tr and the N-type MOS-Tr forming the second inverter has been described. P-type MOS-Tr forming an inverter
If a resistor and a diode are connected only to the gate of the N-type MOS-
In both cases where the resistor and the diode are connected only to the gate of the Tr, the short-circuit current flowing between the power supplies can be reduced and the operating current can be reduced as in the embodiment shown in FIG.
【００３７】[0037]
【発明の効果】以上説明したように本発明によれば、レ
ベルシフタ回路を構成するインバータのショート電流を
減少させることにより、レベルシフタ回路の低パワー化
をはかることができる。As described above, according to the present invention, it is possible to reduce the power of the level shifter circuit by reducing the short circuit current of the inverter forming the level shifter circuit.
【００３８】また、本発明によれば、電源電圧が変わっ
ても、レベルシフタ回路を構成するインバータのＰ型Ｍ
ＯＳ−ＴｒとＮ型ＭＯＳ−Ｔｒの動作速度がほとんど変
わらないため、デューティを変えずに信号を伝達するこ
とができる。Further, according to the present invention, even if the power supply voltage changes, the P-type M of the inverter forming the level shifter circuit is formed.
Since the operating speeds of the OS-Tr and the N-type MOS-Tr are almost the same, the signal can be transmitted without changing the duty.
【図１】本発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１の動作を示すタイミングチャート。FIG. 2 is a timing chart showing the operation of FIG.
【図３】本発明の他の実施例を示す回路図。FIG. 3 is a circuit diagram showing another embodiment of the present invention.
【図４】図３の動作を示すタイミングチャート。FIG. 4 is a timing chart showing the operation of FIG. 3;
【図５】本発明の他の実施例を示す回路図。FIG. 5 is a circuit diagram showing another embodiment of the present invention.
【図６】図５の動作を示すタイミングチャート。FIG. 6 is a timing chart showing the operation of FIG.
【図７】本発明の他の実施例を示す回路図。FIG. 7 is a circuit diagram showing another embodiment of the present invention.
【図８】従来の技術例を示す回路図。FIG. 8 is a circuit diagram showing a conventional technology example.
【図９】図８の動作を示すタイミングチャート。9 is a timing chart showing the operation of FIG.
１０１、１０３、１０５、３０１、３０３、５０１、７
０１、８０１、８０３、 ８０５、８０８
Ｐ型ＭＯＳトランジスタ １０２、１０４、１０６、３０２、３０４、３０５、５
０２、７０２、８０２、 ８０４、８０６、８０７、８
０９、８１０ Ｎ型ＭＯＳトランジスタ １０７、１０８、３０６、５０３、５０４、７０３、７
０４ コンデンサ １０９、１１０、１１１、１１２、１１３、３０７、３
０８、３０９、５０７、 ５０８、５０９、５１０、７
０９、７１０、７１１、８１１、８１２、８１３、 ８
１４ 信号 ５０５、５０６、７０５、７０６ 抵
抗 ７０７、７０８ ダ
イオード101, 103, 105, 301, 303, 501, 7
01, 801, 803, 805, 808
P-type MOS transistors 102, 104, 106, 302, 304, 305, 5
02, 702, 802, 804, 806, 807, 8
09, 810 N-type MOS transistors 107, 108, 306, 503, 504, 703, 7
04 capacitors 109, 110, 111, 112, 113, 307, 3
08, 309, 507, 508, 509, 510, 7
09, 710, 711, 811, 812, 813, 8
14 Signals 505, 506, 705, 706 Resistances 707, 708 Diodes
Claims (3)
ンバータで構成されるレベルシフタ回路において、第２
のインバータの入力信号はコンデンサとバイアス手段に
よってＤＣレベルが変換されることを特徴とするレベル
シフタ回路。1. A level shifter circuit comprising a first input inverter and a second output inverter
A level shifter circuit in which the DC level of the input signal of the inverter is converted by a capacitor and bias means.
電型のＭＯＳトランジスタと第２の導電型のＭＯＳトラ
ンジスタの両方あるいはどちらか一方のゲートと第１の
インバータのドレイン間にコンデンサが直列に接続さ
れ、前記各ＭＯＳトランジスタのゲートはプルアップト
ランジスタあるいはプルダウントランジスタによってバ
イアスされることを特徴とする請求項１記載のレベルシ
フタ回路。2. A capacitor is connected in series between the gate of one or both of a first conductivity type MOS transistor and a second conductivity type MOS transistor forming the second inverter and the drain of the first inverter. 2. The level shifter circuit according to claim 1, wherein the gate of each MOS transistor is biased by a pull-up transistor or a pull-down transistor.
電型のＭＯＳトランジスタと第２の導電型のＭＯＳトラ
ンジスタの両方あるいはどちらか一方のゲートと第１の
インバータのドレイン間にコンデンサが直列に接続さ
れ、前記各ＭＯＳトランジスタのゲートは抵抗あるいは
抵抗とダイオードによってバイアスされることを特徴と
する請求項１記載のレベルシフタ回路。3. A capacitor is connected in series between the gate of one or both of a first conductivity type MOS transistor and a second conductivity type MOS transistor forming the second inverter and the drain of the first inverter. 2. The level shifter circuit according to claim 1, wherein the gate of each MOS transistor is biased by a resistor or a resistor and a diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332205A JPH09172367A (en) | 1995-12-20 | 1995-12-20 | Level shifter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332205A JPH09172367A (en) | 1995-12-20 | 1995-12-20 | Level shifter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172367A true JPH09172367A (en) | 1997-06-30 |
Family
ID=18252359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332205A Pending JPH09172367A (en) | 1995-12-20 | 1995-12-20 | Level shifter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172367A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059843A1 (en) * | 2002-12-25 | 2004-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correction circuit and electronic instrument having same |
| KR100555352B1 (en) * | 1997-07-14 | 2006-06-07 | 소니 가부시끼 가이샤 | Level shift circuit |
| JP2007043740A (en) * | 2003-02-12 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic apparatus and method for driving semiconductor device |
| KR100724559B1 (en) * | 2004-12-15 | 2007-06-04 | 삼성전자주식회사 | Level shifter |
| US7327168B2 (en) | 2002-11-20 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7355445B2 (en) | 2002-12-13 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit with smaller amplitude of input signal voltage than amplitude of power source voltage of the digital circuit |
| US7528643B2 (en) | 2003-02-12 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2011055235A (en) * | 2009-09-01 | 2011-03-17 | Nec Lcd Technologies Ltd | Bootstrap circuit |
| US9692415B2 (en) | 2014-08-13 | 2017-06-27 | Socionext Inc. | Semiconductor device having low power consumption |
| JP2022501901A (en) * | 2018-10-04 | 2022-01-06 | レイセオン カンパニー | Digital level shifter cell with wide supply range |
| WO2022190702A1 (en) * | 2021-03-08 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | Level shift circuit and electronic device |
-
1995
- 1995-12-20 JP JP7332205A patent/JPH09172367A/en active Pending
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555352B1 (en) * | 1997-07-14 | 2006-06-07 | 소니 가부시끼 가이샤 | Level shift circuit |
| US8564329B2 (en) | 2002-11-20 | 2013-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7965106B2 (en) | 2002-11-20 | 2011-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7327168B2 (en) | 2002-11-20 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7355445B2 (en) | 2002-12-13 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit with smaller amplitude of input signal voltage than amplitude of power source voltage of the digital circuit |
| US7714616B2 (en) | 2002-12-13 | 2010-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display appliance using the semiconductor device |
| JP2016129394A (en) * | 2002-12-25 | 2016-07-14 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2015167361A (en) * | 2002-12-25 | 2015-09-24 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic apparatus |
| US11139323B2 (en) | 2002-12-25 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US10535684B2 (en) | 2002-12-25 | 2020-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2010063155A (en) * | 2002-12-25 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | Liquid crystal display |
| JP2019169966A (en) * | 2002-12-25 | 2019-10-03 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| CN100338879C (en) * | 2002-12-25 | 2007-09-19 | 株式会社半导体能源研究所 | Digital circuit having correction circuit and electronic instrument having same |
| US9741749B2 (en) | 2002-12-25 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2017098965A (en) * | 2002-12-25 | 2017-06-01 | 株式会社半導体エネルギー研究所 | Digital circuit |
| US7411318B2 (en) | 2002-12-25 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2012120247A (en) * | 2002-12-25 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| WO2004059843A1 (en) * | 2002-12-25 | 2004-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correction circuit and electronic instrument having same |
| US8314514B2 (en) | 2002-12-25 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US9368526B2 (en) | 2002-12-25 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2013229929A (en) * | 2002-12-25 | 2013-11-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| US8698356B2 (en) | 2002-12-25 | 2014-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2016178692A (en) * | 2003-02-12 | 2016-10-06 | 株式会社半導体エネルギー研究所 | Semiconductor device, display device, module and electronic apparatus |
| JP2010074860A (en) * | 2003-02-12 | 2010-04-02 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8786349B2 (en) | 2003-02-12 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2016034150A (en) * | 2003-02-12 | 2016-03-10 | 株式会社半導体エネルギー研究所 | Semiconductor device, display device, module and electronic apparatus |
| JP2007043740A (en) * | 2003-02-12 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic apparatus and method for driving semiconductor device |
| US8258847B2 (en) | 2003-02-12 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP4732294B2 (en) * | 2003-02-12 | 2011-07-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2021013191A (en) * | 2003-02-12 | 2021-02-04 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| US7528643B2 (en) | 2003-02-12 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2014239551A (en) * | 2003-02-12 | 2014-12-18 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| KR100724559B1 (en) * | 2004-12-15 | 2007-06-04 | 삼성전자주식회사 | Level shifter |
| US7471105B2 (en) | 2004-12-15 | 2008-12-30 | Samsung Electronics Co., Ltd. | Level shifter and level shifting method for higher speed and lower power |
| JP2011055235A (en) * | 2009-09-01 | 2011-03-17 | Nec Lcd Technologies Ltd | Bootstrap circuit |
| US9692415B2 (en) | 2014-08-13 | 2017-06-27 | Socionext Inc. | Semiconductor device having low power consumption |
| JP2022501901A (en) * | 2018-10-04 | 2022-01-06 | レイセオン カンパニー | Digital level shifter cell with wide supply range |
| WO2022190702A1 (en) * | 2021-03-08 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | Level shift circuit and electronic device |
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